JP2001102440A - Manufacturing method of semiconductor integrated circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくは、素子分離にトレンチ分離を用い
た半導体装置の製造過程において、位置合わせに必要な
アライメントマークの形成方法に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of forming an alignment mark required for alignment in a process of manufacturing a semiconductor device using trench isolation for element isolation.
【０００２】[0002]
【従来の技術】本発明が関する半導体集積回路装置で
は、集積度を向上するために素子分離にトレンチ分離を
用いることが重要な技術の一つとなっている。2. Description of the Related Art In a semiconductor integrated circuit device according to the present invention, it is one of important technologies to use trench isolation for element isolation in order to improve the degree of integration.
【０００３】従来のトレンチ分離を用いたＣＭＯＳ集積
回路の製造方法を図５、６を用いて説明する。本従来例
を従来例１とする。A conventional method for manufacturing a CMOS integrated circuit using trench isolation will be described with reference to FIGS. This conventional example is referred to as Conventional Example 1.
【０００４】図５（ａ）に示すようにシリコン基板１上
にシリコン窒化膜２を堆積し、フォトリソグラフィーの
技術により素子分離を形成する領域のシリコン窒化膜２
とシリコン基板１をエッチングする。続いて図５（ｂ）
に示すように全面にシリコン酸化膜３をＣＶＤ法により
堆積する。続いて、図５（ｃ）に示すようにシリコン窒
化膜上が開口するようにレジストマスク４を形成し、そ
れをマスクに埋め込み酸化膜３をエッチングする。本工
程を行う理由は、このエッチングを行わないと、この後
の埋め込み酸化膜３のＣＭＰで大面積シリコン窒化膜２
上にシリコン酸化膜の残りが生じてしまうためである。
このあとレジストマスク４を除去し、シリコン窒化膜２
をストッパーとしてシリコン酸化膜３をＣＭＰする。こ
の後さらに酸化膜エッチングによりシリコン酸化膜３を
エッチングし、図５（ｄ）に示すようにシリコン酸化膜
３の表面がシリコン窒化膜２で覆われた部分のシリコン
基板表面と同程度の高さになるようにしてトレンチ分離
酸化膜５を形成する。As shown in FIG. 5A, a silicon nitride film 2 is deposited on a silicon substrate 1 and a silicon nitride film 2 in a region where element isolation is to be formed by photolithography.
Then, the silicon substrate 1 is etched. Subsequently, FIG.
As shown in FIG. 1, a silicon oxide film 3 is deposited on the entire surface by a CVD method. Subsequently, as shown in FIG. 5C, a resist mask 4 is formed so that an opening is formed on the silicon nitride film, and the buried oxide film 3 is etched using the resist mask as a mask. The reason for performing this step is that if this etching is not performed, the large-area silicon nitride film 2
This is because a silicon oxide film remains on the upper surface.
Thereafter, the resist mask 4 is removed, and the silicon nitride film 2 is removed.
Is used as a stopper to perform CMP on the silicon oxide film 3. Thereafter, the silicon oxide film 3 is further etched by oxide film etching, and as shown in FIG. 5D, the surface of the silicon oxide film 3 is covered with the silicon nitride film 2 and has the same height as the silicon substrate surface. Then, a trench isolation oxide film 5 is formed.
【０００５】続いてシリコン窒化膜２を除去し、図５
（ｅ）に示すようにＰウェル形成領域が開口するように
レジストマスク６を形成し、ボロンをイオン注入してＰ
ウェルを形成する。同様に図６（ａ）に示すように、Ｎ
ウェル形成領域が開口するようにレジストマスク７を形
成し、リンをイオン注入してＮウェルを形成する。Subsequently, the silicon nitride film 2 is removed, and FIG.
As shown in (e), a resist mask 6 is formed so that the P well formation region is opened, and boron is ion-implanted to form a P mask.
Form wells. Similarly, as shown in FIG.
A resist mask 7 is formed so that a well formation region is opened, and phosphorus is ion-implanted to form an N well.
【０００６】この後、図６（ｂ）に示すように、アライ
メントマーク部が開口するようにレジストマスク１５を
形成し、開口部のトレンチ分離酸化膜５をエッチングす
る。本工程が必要なのは以下の理由による。トレンチ分
離ではトレンチ分離酸化膜５表面の高さとシリコン基板
１表面の高さがほぼ同等である。そのためゲート電極と
してポリシリコンやタングステンシリサイドなどを堆積
すると、トレンチ分離で形成したアライメントマークを
識別できなくなる。ゲート形成のためのフォトリソグラ
フィー工程（ゲートＰＲ）時にトレンチ分離のアライメ
ントマークが拾えないと、ゲートとトレンチ分離の重ね
合わせズレが生じてしまう。本工程のようにアライメン
トマーク部のトレンチ分離酸化膜５をエッチングしてお
くと、ゲートＰＲ時にアライメントマークが正しく拾
え、ゲートとトレンチ分離の重ね合わせを正しく行うこ
とができる。Then, as shown in FIG. 6B, a resist mask 15 is formed so that the alignment mark portion is opened, and the trench isolation oxide film 5 in the opening is etched. This step is required for the following reasons. In the trench isolation, the height of the surface of the trench isolation oxide film 5 and the height of the surface of the silicon substrate 1 are substantially equal. Therefore, if polysilicon, tungsten silicide, or the like is deposited as a gate electrode, it becomes impossible to identify an alignment mark formed by trench isolation. If the alignment mark for trench isolation cannot be picked up during the photolithography step (gate PR) for forming the gate, a misalignment of the gate and the trench isolation will occur. If the trench isolation oxide film 5 in the alignment mark portion is etched as in this step, the alignment mark can be correctly picked up at the time of the gate PR, and the gate and the trench isolation can be correctly overlapped.
【０００７】続いて、図６（ｃ）に示すようにゲート酸
化を行い薄いゲート酸化膜（不図示）を形成し、更にゲ
ート電極となるポリシリコン８とタングステンシリサイ
ド９を堆積する。その後、トレンチ分離のアライメント
マークをもとにゲートＰＲを行い、レジストマスク１０
を形成する。続いて図６（ｄ）に示すように、このレジ
ストマスク１０をマスクにタングステンシリサイド９、
ポリシリコン８をエッチングしてゲート電極１１を形成
する。Subsequently, as shown in FIG. 6C, gate oxidation is performed to form a thin gate oxide film (not shown), and polysilicon 8 and tungsten silicide 9 to be a gate electrode are deposited. Thereafter, a gate PR is performed based on the alignment mark for trench isolation, and a resist mask 10 is formed.
To form Subsequently, as shown in FIG. 6D, the tungsten silicide 9 is
The gate electrode 11 is formed by etching the polysilicon 8.
【０００８】以降、通常のＣＭＯＳ集積回路の製造方法
に従い、ゲート電極１１をマスクにイオン注入を行って
Ｎ+拡散層１２、Ｐ+拡散層１３を形成することで（図６
（ｅ））、ＣＭＯＳ集積回路が製造される。Thereafter, according to a normal CMOS integrated circuit manufacturing method, ion implantation is performed using the gate electrode 11 as a mask to form the N + diffusion layer 12 and the P + diffusion layer 13 (FIG. 6).
(E)) A CMOS integrated circuit is manufactured.
【０００９】しかしながら、本従来例では工程数が多
く、製造コストが高くなるという欠点がある。その理由
は、図６（ｂ）の工程でアライメントマーク部のトレン
チ分離酸化膜５をエッチングするために、レジストマス
ク１５を形成する工程を追加しなければならないからで
ある。However, this conventional example has the disadvantage that the number of steps is large and the manufacturing cost is high. This is because a step of forming a resist mask 15 must be added in order to etch the trench isolation oxide film 5 in the alignment mark portion in the step of FIG.
【００１０】次に、従来例２としてトレンチ分離を使っ
たＤＲＡＭの製造方法を図７、８を用いて説明する。Ｄ
ＲＡＭではメモリセルアレイのように小さい拡散層が密
に存在する領域と、周辺回路部のように、メモリセルア
レイに比べると大きい拡散層が疎に存在する領域が１チ
ップ内に共存する。Next, as a second conventional example, a method of manufacturing a DRAM using trench isolation will be described with reference to FIGS. D
In a RAM, an area in which small diffusion layers are densely present, such as a memory cell array, and an area, such as a peripheral circuit section, in which large diffusion layers are sparsely present compared to a memory cell array, coexist in one chip.
【００１１】はじめに、従来例１と同様、図７（ａ）に
示すようにシリコン基板１上にシリコン窒化膜２を堆積
し、フォトリソグラフィーの技術により素子分離を形成
する領域のシリコン窒化膜２とシリコン基板１をエッチ
ングする。次に、図７（ｂ）に示すように全面に埋め込
み酸化膜３を堆積する。続いて図７（ｃ）に示すように
周辺トランジスタ形成部、アライメントマーク部のシリ
コン窒化膜２上が開口するようにレジストマスク４を形
成し、開口部の埋め込み酸化膜３をエッチングする。こ
こで、メモリセル部のシリコン窒化膜上を開口しないの
は、メモリセル部のようにシリコン窒化膜２のパターン
の密な部分では、図７（ｂ）に示すように、埋め込み酸
化膜３を堆積した時点でシリコン窒化膜２の大きいパタ
ーン上に比べると埋め込み酸化膜３表面の高さが低くな
っており、埋め込み酸化膜３を除去してしまうと、後で
ＣＭＰを実施したときにトレンチ分離表面が低くなりす
ぎてしまうためである。First, as in Conventional Example 1, a silicon nitride film 2 is deposited on a silicon substrate 1 as shown in FIG. 7A, and the silicon nitride film 2 in a region where element isolation is to be formed by a photolithography technique. The silicon substrate 1 is etched. Next, as shown in FIG. 7B, a buried oxide film 3 is deposited on the entire surface. Subsequently, as shown in FIG. 7C, a resist mask 4 is formed so that the peripheral transistor forming portion and the alignment mark portion are opened on the silicon nitride film 2, and the buried oxide film 3 in the opening is etched. Here, the reason why the opening on the silicon nitride film of the memory cell portion is not made is that the buried oxide film 3 is formed in a dense portion of the pattern of the silicon nitride film 2 as shown in FIG. At the time of deposition, the height of the surface of the buried oxide film 3 is lower than that on the large pattern of the silicon nitride film 2, and if the buried oxide film 3 is removed, the trench is separated when CMP is performed later. This is because the surface becomes too low.
【００１２】続いて図７（ｄ）に示すようにシリコン窒
化膜２をストッパーとして埋め込み酸化膜３のＣＭＰを
行い、さらにこのように埋め込み形成されたトレンチ分
離酸化膜５をエッチングしてトレンチ分離酸化膜５表面
の高さを調整する。このとき、トレンチ分離酸化膜５表
面の高さがシリコン基板１表面の高さより低くなると、
トランジスタの逆狭チャネル効果が大きくなってしま
う。ここで、メモリセル部では図７（ｃ）の工程で埋め
込み酸化膜３をエッチングしなかったため周辺トランジ
スタ部よりＣＭＰ後のトレンチ分離酸化膜５表面の高さ
が高くなっている。そこで、このエッチングではトレン
チ分離酸化膜５表面の低い周辺トランジスタ部に合わ
せ、図７（ｄ）のように周辺トランジスタ部のトレンチ
分離酸化膜５表面の高さがシリコン基板１表面と同程度
の高さになるようにする。Subsequently, as shown in FIG. 7D, CMP of the buried oxide film 3 is performed using the silicon nitride film 2 as a stopper, and the trench isolation oxide film 5 thus formed is etched to form a trench isolation oxide film. The height of the surface of the film 5 is adjusted. At this time, if the height of the surface of the trench isolation oxide film 5 becomes lower than the height of the surface of the silicon substrate 1,
The inverse narrow channel effect of the transistor increases. Here, in the memory cell part, the height of the surface of the trench isolation oxide film 5 after the CMP is higher than that of the peripheral transistor part because the buried oxide film 3 is not etched in the step of FIG. Therefore, in this etching, the height of the surface of the trench isolation oxide film 5 in the peripheral transistor portion is almost the same as the surface of the silicon substrate 1 as shown in FIG. So that
【００１３】続いて従来例１と同様、図７（ｅ）のよう
にアライメントマーク部のみ開口するようにレジストマ
スク１５を形成し、アライメントマーク部のトレンチ分
離酸化膜５をエッチングする。このエッチングによりア
ライメントマーク部のトレンチ分離段差が大きくなり、
ゲートＰＲ時のアライメントが可能になる。Subsequently, as in Conventional Example 1, a resist mask 15 is formed so as to open only the alignment mark portion as shown in FIG. 7E, and the trench isolation oxide film 5 in the alignment mark portion is etched. By this etching, the trench separation step of the alignment mark part becomes large,
The alignment at the time of the gate PR becomes possible.
【００１４】この後図８（ａ）に示すように、メモリセ
ルアレイ部のみ開口するようにレジストマスク１６を形
成し、メモリセルトランジスタのしきい値調整用のボロ
ンのイオン注入を行う。その後、図８（ｂ）に示すよう
にゲート酸化を行いゲート電極となるポリシリコン８と
タングステンシリサイド９を堆積する。その後、トレン
チ分離のアライメントマークをもとにゲートＰＲを行
い、ゲートパターニングのためのレジストマスク１０を
形成し、これをマスクにゲートをエッチングする。その
後、通常のＤＲＡＭ製造方法に従って、図８（ｃ）に示
すようにトレンチ分離を使ったＤＲＡＭが形成される。Thereafter, as shown in FIG. 8A, a resist mask 16 is formed so as to open only the memory cell array portion, and boron ions for adjusting the threshold value of the memory cell transistor are implanted. Thereafter, as shown in FIG. 8B, gate oxidation is performed to deposit polysilicon 8 and tungsten silicide 9 to be a gate electrode. Thereafter, the gate PR is performed based on the alignment mark for trench isolation, a resist mask 10 for gate patterning is formed, and the gate is etched using this as a mask. Thereafter, a DRAM using trench isolation is formed as shown in FIG. 8C according to a normal DRAM manufacturing method.
【００１５】本従来例２においても、従来例１同様にア
ライメントマーク部のエッチングのためにレジストマス
ク１５を形成する（図７（ｅ））ので、工程数が多くコ
ストが高いという欠点がある。Also in the second conventional example, the resist mask 15 is formed for etching the alignment mark portion as in the first conventional example (FIG. 7E), so that there is a disadvantage that the number of steps is large and the cost is high.
【００１６】[0016]
【発明が解決しようとする課題】本発明の主な目的の一
つは工程数が少なく、コストの安いトレンチ分離を用い
た半導体集積回路装置の製造方法を提供することであ
る。SUMMARY OF THE INVENTION One of the main objects of the present invention is to provide a method of manufacturing a semiconductor integrated circuit device using a trench isolation with a small number of steps and low cost.
【００１７】[0017]
【課題を解決するための手段】本発明は、素子分離にト
レンチ分離を用いた半導体集積回路装置の製造方法にお
いて、トレンチ分離のアライメントマークを拾えるよう
にするためのアライメントマーク部のトレンチ分離酸化
膜のエッチングを、ウェル形成や、しきい値調整のイオ
ン注入のレジストパターンをマスクに行うことを特徴と
するものである。SUMMARY OF THE INVENTION The present invention relates to a method of manufacturing a semiconductor integrated circuit device using a trench isolation for element isolation, and a trench isolation oxide film at an alignment mark portion for picking up an alignment mark for trench isolation. Is performed using a resist pattern for ion implantation for forming a well or adjusting a threshold value as a mask.
【００１８】すなわち本発明は、半導体基板に溝を形成
し、該溝に酸化膜を埋め込んでトレンチ分離を形成した
半導体集積回路装置の製造方法において、半導体基板へ
のイオン注入時のマスクを用いて少なくともアライメン
トマーク部のトレンチ分離酸化膜のエッチングを行い、
アライメントマーク部のトレンチ分離酸化膜を半導体基
板表面よりも低くしてアライメントマーク部に段差を形
成することを特徴とする半導体集積回路装置の製造方法
である。That is, the present invention relates to a method for manufacturing a semiconductor integrated circuit device in which a trench is formed in a semiconductor substrate and an oxide film is buried in the trench to form a trench isolation, using a mask at the time of ion implantation into the semiconductor substrate. Etching the trench isolation oxide film of at least the alignment mark portion,
A method for manufacturing a semiconductor integrated circuit device, characterized in that a trench is formed in an alignment mark portion by lowering a trench isolation oxide film in an alignment mark portion than a surface of a semiconductor substrate.
【００１９】[0019]
【発明の実施の形態】本発明の第１の実施形態は、本発
明を、Ｎウェル、Ｐウェルそれぞれをレジストマスクを
用いてイオン注入して形成するＣＭＯＳ集積回路に適用
した場合である。トレンチ分離酸化膜のエッチングをＮ
ウェルのイオン注入時、Ｐウェルのイオン注入時の両方
に行い、アライメントマーク部では２度エッチングが行
われるようにすることにより、トレンチ分離埋め込み酸
化膜表面の高さがシリコン基板表面より低くなり、段差
が形成される。DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention is a case where the present invention is applied to a CMOS integrated circuit formed by ion-implanting each of an N well and a P well using a resist mask. Etch trench isolation oxide film to N
By performing both the ion implantation of the well and the ion implantation of the P well and performing the etching twice at the alignment mark portion, the height of the trench isolation buried oxide film surface becomes lower than the silicon substrate surface, A step is formed.
【００２０】本発明の第２の実施形態は、本発明をＤＲ
ＡＭに適用した場合である。本実施形態では、ＤＲＡＭ
メモリセル部ではトレンチ分離酸化膜のＣＭＰ後に該ト
レンチ分離酸化膜表面の高さが周辺トランジスタ形成部
やアライメントマーク部に比べて高いことを利用する。
メモリセルトランジスタのしきい値調整イオン注入のレ
ジストマスクをメモリセル部とともにアライメントマー
ク部も開口して形成する。このレジストマスクを用い
て、酸化膜エッチングを行い、メモリセル部のトレンチ
分離酸化膜表面の高さがシリコン基板表面と同程度にな
るようにする。この時、アライメントマーク部ではトレ
ンチ分離酸化膜表面の高さがシリコン基板表面より低く
なり、段差が形成される。In a second embodiment of the present invention, the present invention
This is the case when applied to AM. In the present embodiment, the DRAM
The fact that the height of the surface of the trench isolation oxide film after the CMP of the trench isolation oxide film is higher than that of the peripheral transistor formation portion and the alignment mark portion in the memory cell portion is utilized.
A resist mask for ion implantation for adjusting the threshold voltage of the memory cell transistor is formed by opening the alignment mark portion together with the memory cell portion. Using this resist mask, an oxide film is etched so that the height of the surface of the trench isolation oxide film in the memory cell portion is substantially equal to the surface of the silicon substrate. At this time, in the alignment mark portion, the height of the surface of the trench isolation oxide film becomes lower than the surface of the silicon substrate, and a step is formed.
【００２１】本発明においては、イオン注入時のレジス
トマスクは特に限定されるものではなく、その後に行わ
れる酸化膜エッチングに十分な耐性を有するものであれ
ば、従来公知のレジスト材料を使用することができる。
又、酸化膜エッチングの方法も、特に限定されるもので
はなく、フッ素系ガスを用いたドライエッチングなどの
公知の方法が採用できる。In the present invention, the resist mask at the time of ion implantation is not particularly limited, and a conventionally known resist material may be used as long as it has sufficient resistance to oxide film etching performed thereafter. Can be.
Also, the method of etching the oxide film is not particularly limited, and a known method such as dry etching using a fluorine-based gas can be employed.
【００２２】[0022]
【実施例】以下、実施例を参照して本発明を具体的に説
明するが、本発明はこれらの実施例のみに限定されるも
のではない。The present invention will be described below in detail with reference to examples, but the present invention is not limited to these examples.
【００２３】実施例１ 本発明の第１の実施例を図１、２を用いて説明する。本
実施例は、本発明をＮウェル、Ｐウェルそれぞれをレジ
ストマスクを用いてイオン注入して形成するＣＭＯＳ集
積回路に適用した場合である。はじめに図１（ａ）に示
すように、シリコン基板１上にシリコン窒化膜２を堆積
し、トレンチ分離とする領域のシリコン窒化膜２、シリ
コン基板１をエッチングする。その後、図１（ｂ）に示
すように全面に埋め込み酸化膜３をＣＶＤ法により堆積
する。続いてレジストマスク４を用いてシリコン窒化膜
２上の埋め込み酸化膜３をエッチングする。その後、レ
ジストマスク４を除去してシリコン窒化膜２をストッパ
ーとして埋め込み酸化膜３をＣＭＰする。以上のように
して図１（ｄ）にしてトレンチ分離酸化膜５ができあが
る。ここまでは従来例１と同様である。従来例１では、
この後、全面をシリコン酸化膜エッチングしてトレンチ
分離酸化膜５の表面を低くした。しかし、本実施例で
は、全面の酸化膜エッチングは行わない。Embodiment 1 A first embodiment of the present invention will be described with reference to FIGS. This embodiment is a case where the present invention is applied to a CMOS integrated circuit in which each of an N well and a P well is formed by ion implantation using a resist mask. First, as shown in FIG. 1A, a silicon nitride film 2 is deposited on a silicon substrate 1, and the silicon nitride film 2 and the silicon substrate 1 in a region to be trench-isolated are etched. Thereafter, as shown in FIG. 1B, a buried oxide film 3 is deposited on the entire surface by a CVD method. Subsequently, the buried oxide film 3 on the silicon nitride film 2 is etched using the resist mask 4. Thereafter, the resist mask 4 is removed, and the buried oxide film 3 is subjected to CMP using the silicon nitride film 2 as a stopper. As described above, the trench isolation oxide film 5 is completed as shown in FIG. Up to this point, the operation is the same as in the first conventional example. In Conventional Example 1,
Thereafter, the entire surface was etched with a silicon oxide film to lower the surface of the trench isolation oxide film 5. However, in this embodiment, the oxide film is not entirely etched.
【００２４】続いて図２（ａ）に示すように、Ｐウェル
形成領域およびアライメントマーク部を開口してレジス
トマスク６を形成する。これをマスクにＰウェル形成の
ためにボロンを３５０ｋｅＶでイオン注入する。続い
て、レジストマスク６を残したまま酸化膜エッチングを
行い、レジスト開口部のトレンチ分離酸化膜５表面がシ
リコン窒化膜２で覆われた部分のシリコン基板１表面と
同程度の高さになるようにする。続いて、図２（ｂ）に
示すように、Ｎウェル形成領域およびアライメントマー
ク部を開口してレジストマスク７を形成する。これをマ
スクにＮウェル形成のためのリンのイオン注入を８００
ｋｅＶで行う。続いて、レジストマスク７を残したまま
酸化膜エッチングを行い、Ｎウェル形成領域のトレンチ
分離酸化膜５表面がシリコン窒化膜２で覆われた部分の
シリコン基板１表面と同程度の高さになるようにする。
このとき、図２（ｂ）に示すようにアライメントマーク
形成部では、Ｐウェル形成時とＮウェル形成時の２度に
わたって酸化膜エッチングされるので、トレンチ分離酸
化膜５表面がシリコン窒化膜２で覆われた部分のシリコ
ン基板１表面より低くなる。この段差が後のゲートＰＲ
時にアライメントマークとして拾われる。この後、図２
（ｃ）に示すようにシリコン窒化膜２を除去する。続い
て、ゲート酸化し、図２（ｄ）に示すようにゲート電極
となるポリシリコン８、タングステンシリサイド９を堆
積し、アライメントマーク部のアライメントマークを拾
ってゲート電極形成部にレジストマスク１０を形成す
る。以下、ゲート電極をエッチングし、従来例と同様の
製造方法によりＣＭＯＳ集積回路を形成する。Subsequently, as shown in FIG. 2A, a resist mask 6 is formed by opening the P-well formation region and the alignment mark portion. Using this as a mask, boron ions are implanted at 350 keV to form a P-well. Subsequently, the oxide film is etched while the resist mask 6 is left, so that the surface of the trench isolation oxide film 5 at the resist opening is almost as high as the surface of the silicon substrate 1 at the portion covered with the silicon nitride film 2. To Subsequently, as shown in FIG. 2B, a resist mask 7 is formed by opening the N-well formation region and the alignment mark portion. Using this as a mask, ion implantation of phosphorus for forming an N well is performed for 800.
Perform at keV. Subsequently, the oxide film is etched while the resist mask 7 is left, so that the surface of the trench isolation oxide film 5 in the N-well formation region has the same height as the surface of the silicon substrate 1 in the portion covered with the silicon nitride film 2. To do.
At this time, as shown in FIG. 2B, in the alignment mark forming portion, the oxide film is etched twice during the formation of the P well and the N well, so that the surface of the trench isolation oxide film 5 is formed of the silicon nitride film 2. It becomes lower than the surface of the silicon substrate 1 in the covered portion. This step is the gate PR
Sometimes picked up as an alignment mark. After this, FIG.
The silicon nitride film 2 is removed as shown in FIG. Subsequently, the gate is oxidized to deposit polysilicon 8 and tungsten silicide 9 serving as a gate electrode as shown in FIG. 2D, pick up the alignment mark of the alignment mark portion, and form a resist mask 10 in the gate electrode formation portion. I do. Thereafter, the gate electrode is etched, and a CMOS integrated circuit is formed by the same manufacturing method as in the conventional example.
【００２５】本実施例では、アライメントマーク部のト
レンチ分離酸化膜５のエッチングをＮウェル、Ｐウェル
形成のためのそれぞれのレジストマスクで行っている。
そのため、従来例１のようにエッチングのためのレジス
トマスク１５を形成する図６（ｂ）の工程が必要がな
い。従って、低コストで製造できる。In the present embodiment, the etching of the trench isolation oxide film 5 in the alignment mark portion is performed using the respective resist masks for forming the N well and the P well.
Therefore, the step of FIG. 6B for forming the resist mask 15 for etching as in the conventional example 1 is not required. Therefore, it can be manufactured at low cost.
【００２６】実施例２ 次に、本発明の第２の実施例について図３、４を参照し
て説明する。本実施例は、本発明をＤＲＡＭに適用した
場合である。はじめに図３（ａ）のように、シリコン基
板１上にシリコン窒化膜２を２００ｎｍ堆積し、トレン
チ分離形成領域のシリコン窒化膜２、シリコン基板１を
エッチングする。続いて図３（ｂ）に示すように全面に
埋め込み酸化膜３をＣＶＤ法により堆積する。続いて図
３（ｃ）に示すように従来例２と同様、レジストマスク
４を用い、周辺トランジスタ形成部、アライメントマー
ク部のシリコン窒化膜２上の埋め込み酸化膜３をエッチ
ングする。その後、レジストマスク４を除去する。Embodiment 2 Next, a second embodiment of the present invention will be described with reference to FIGS. In this embodiment, the present invention is applied to a DRAM. First, as shown in FIG. 3A, a silicon nitride film 2 is deposited to a thickness of 200 nm on a silicon substrate 1, and the silicon nitride film 2 and the silicon substrate 1 in the trench isolation formation region are etched. Subsequently, as shown in FIG. 3B, a buried oxide film 3 is deposited on the entire surface by a CVD method. Subsequently, as shown in FIG. 3C, the buried oxide film 3 on the silicon nitride film 2 in the peripheral transistor forming portion and the alignment mark portion is etched using the resist mask 4 in the same manner as in Conventional Example 2. After that, the resist mask 4 is removed.
【００２７】続いて、シリコン窒化膜２をストッパーと
して埋め込み酸化膜３をＣＭＰしてトレンチ分離酸化膜
５とする。さらに、従来例２と同様、シリコン酸化膜エ
ッチングにより周辺トランジスタ形成部、アライメント
マーク部のトレンチ分離酸化膜５表面の高さをシリコン
基板１表面と同程度になるようにする（図３（ｄ）参
照）。このとき、図３（ｄ）に示すようにメモリセル部
ではトレンチ分離酸化膜５の表面は周辺トランジスタ形
成部、アライメントマーク部より高い。これは、図３
（ｃ）に示すように埋め込み酸化膜３のエッチング後に
メモリセル部の方が周辺トランジスタ形成部、アライメ
ントマーク部に比べて埋め込み酸化膜表面が高くなって
いるからである。Subsequently, the buried oxide film 3 is subjected to CMP using the silicon nitride film 2 as a stopper to form a trench isolation oxide film 5. Further, similarly to the conventional example 2, the height of the surface of the trench isolation oxide film 5 in the peripheral transistor forming portion and the alignment mark portion is made substantially the same as the surface of the silicon substrate 1 by silicon oxide film etching (FIG. 3D). reference). At this time, as shown in FIG. 3D, in the memory cell portion, the surface of the trench isolation oxide film 5 is higher than the peripheral transistor forming portion and the alignment mark portion. This is shown in FIG.
This is because the surface of the buried oxide film is higher in the memory cell portion than in the peripheral transistor forming portion and the alignment mark portion after the etching of the buried oxide film 3 as shown in FIG.
【００２８】続いて、図３（ｅ）に示すようにメモリセ
ル部およびアライメントマーク部が開口するようにレジ
ストマスク６を形成する。これをマスクにメモリセルト
ランジスタのしきい値調整用にＢを１００ｋｅＶでイオ
ン注入する。その後、レジストマスク６をマスクにシリ
コン酸化膜エッチングを行い、シリコン基板表面より高
くなっていたメモリセル部のトレンチ分離酸化膜５表面
の高さがシリコン基板１表面の高さと同程度になるよう
にする。この時、アライメントマーク部ではあらかじめ
トレンチ分離酸化膜５表面がシリコン基板表面と同程度
の高さになっているので、このエッチングによりシリコ
ン基板表面より低くなる。このようにして出来た段差
が、後のゲートＰＲ時にアライメントマークとして機能
する。このように、メモリセルトランジスタのしきい値
調整用のイオン注入マスクでトレンチ分離酸化膜をエッ
チングし、アライメントマーク部の段差を形成すること
が本実施例の特徴である。Subsequently, as shown in FIG. 3E, a resist mask 6 is formed so as to open the memory cell portion and the alignment mark portion. Using this as a mask, B ions are implanted at 100 keV for adjusting the threshold value of the memory cell transistor. Thereafter, silicon oxide film etching is performed using the resist mask 6 as a mask so that the height of the surface of the trench isolation oxide film 5 in the memory cell portion, which has been higher than the surface of the silicon substrate, is substantially equal to the height of the surface of the silicon substrate 1. I do. At this time, in the alignment mark portion, the surface of the trench isolation oxide film 5 is already about the same height as the surface of the silicon substrate, so that the etching lowers the surface of the silicon substrate. The step thus formed functions as an alignment mark in the subsequent gate PR. As described above, the feature of the present embodiment is that the trench isolation oxide film is etched with the ion implantation mask for adjusting the threshold value of the memory cell transistor to form a step in the alignment mark portion.
【００２９】続いて、シリコン窒化膜２を除去し、ゲー
ト酸化する。続いて図４（ａ）に示すようにゲート電極
となるポリシリコン８、タングステンシリサイド９を堆
積し、レジストマスク１０を形成する。以降、従来例２
と同様に、図４（ｂ）、（ｃ）に示すようにレジストマ
スク１０をマスクにタングステンシリサイド９及びポリ
シリコン８をエッチングしてゲート電極１１を形成し、
通常の製造方法に従い配線、容量１４等を形成すること
でＤＲＡＭが完成する。Subsequently, the silicon nitride film 2 is removed, and gate oxidation is performed. Subsequently, as shown in FIG. 4A, polysilicon 8 serving as a gate electrode and tungsten silicide 9 are deposited, and a resist mask 10 is formed. Hereinafter, Conventional Example 2
Similarly, as shown in FIGS. 4B and 4C, the tungsten silicide 9 and the polysilicon 8 are etched using the resist mask 10 as a mask to form a gate electrode 11,
The DRAM is completed by forming the wiring, the capacitor 14 and the like in accordance with a normal manufacturing method.
【００３０】本実施例では、アライメントマーク部の埋
め込み酸化膜のエッチングをメモリセルトランジスタの
しきい値調整用のイオン注入マスクで行う。そのため、
レジストマスクを形成する工程が省略され、従来例２の
方法に比べて工程数が少なくコストが削減される。In this embodiment, the etching of the buried oxide film in the alignment mark portion is performed using an ion implantation mask for adjusting the threshold value of the memory cell transistor. for that reason,
The step of forming a resist mask is omitted, so that the number of steps is smaller and the cost is reduced as compared with the method of Conventional Example 2.
【００３１】なお、本実施例ではＤＲＡＭを例に説明し
たが、ＤＲＡＭに限らず、１チップ上に小面積拡散層が
密に存在する領域があり、その領域のみにイオン注入す
る工程があるのであれば、本発明を用いることができ
る。In this embodiment, a DRAM has been described as an example. However, the present invention is not limited to the DRAM, but there is a region where a small area diffusion layer exists densely on one chip, and there is a step of implanting ions only into that region. If so, the present invention can be used.
【００３２】[0032]
【発明の効果】本発明によれば、アライメントマーク部
の酸化膜エッチングのためだけにエッチングマスクを形
成する必要がなくなり、従来に比べて工程数の削減が可
能となり、製造コスト削減という効果が得られる。According to the present invention, it is not necessary to form an etching mask only for etching the oxide film at the alignment mark portion, so that the number of steps can be reduced as compared with the prior art, and the effect of reducing the manufacturing cost is obtained. Can be
【図１】本発明の第１の実施形態を説明する工程断面図
である。FIG. 1 is a process cross-sectional view illustrating a first embodiment of the present invention.
【図２】本発明の第１の実施形態を説明する工程断面図
である。FIG. 2 is a process cross-sectional view for explaining the first embodiment of the present invention.
【図３】本発明の第２の実施形態を説明する工程断面図
である。FIG. 3 is a process cross-sectional view illustrating a second embodiment of the present invention.
【図４】本発明の第２の実施形態を説明する工程断面図
である。FIG. 4 is a process cross-sectional view illustrating a second embodiment of the present invention.
【図５】従来例１を説明する工程断面図である。FIG. 5 is a process cross-sectional view illustrating Conventional Example 1.
【図６】従来例１を説明する工程断面図である。FIG. 6 is a process cross-sectional view illustrating Conventional Example 1.
【図７】従来例２を説明する工程断面図である。FIG. 7 is a process cross-sectional view illustrating Conventional Example 2.
【図８】従来例２を説明する工程断面図である。FIG. 8 is a process cross-sectional view illustrating a second conventional example.
１ シリコン基板 ２ シリコン窒化膜 ３ 埋め込み酸化膜 ４、６、７、１０、１６ レジストマスク ５ トレンチ分離酸化膜 ８ ポリシリコン ９ タングステンシリサイド １１ ゲート電極 １２ Ｎ+拡散層 １３ Ｐ+拡散層 １４ 容量Reference Signs List 1 silicon substrate 2 silicon nitride film 3 buried oxide film 4, 6, 7, 10, 16 resist mask 5 trench isolation oxide film 8 polysilicon 9 tungsten silicide 11 gate electrode 12 N + diffusion layer 13 P + diffusion layer 14
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA44 BA02 CA03 CA14 CA17 CA20 CA23 DA02 DA23 DA33 DA43 5F046 AA20 EA12 EA15 EA19 EA23 EA26 5F083 AD21 AD42 AD48 GA28 JA32 JA35 JA53 NA01 PR01 PR03 PR21 PR36 PR40 ────────────────────────────────────────────────── ─── Continued on the front page F term (reference) 5F032 AA44 BA02 CA03 CA14 CA17 CA20 CA23 DA02 DA23 DA33 DA43 5F046 AA20 EA12 EA15 EA19 EA23 EA26 5F083 AD21 AD42 AD48 GA28 JA32 JA35 JA53 NA01 PR01 PR03 PR21 PR36 PR40
Claims (5)
を埋め込んでトレンチ分離を形成した半導体集積回路装
置の製造方法において、半導体基板へのイオン注入時の
マスクを用いて少なくともアライメントマーク部のトレ
ンチ分離酸化膜のエッチングを行い、アライメントマー
ク部のトレンチ分離酸化膜を半導体基板表面よりも低く
してアライメントマーク部に段差を形成することを特徴
とする半導体集積回路装置の製造方法。In a method of manufacturing a semiconductor integrated circuit device, wherein a trench is formed in a semiconductor substrate and an oxide film is buried in the trench to form a trench isolation, at least an alignment mark is formed using a mask at the time of ion implantation into the semiconductor substrate. Forming a step in the alignment mark by lowering the trench isolation oxide in the alignment mark below the surface of the semiconductor substrate.
Ｐウェルを有するＣＭＯＳ集積回路であり、Ｎウェル、
Ｐウェルそれぞれの形成時にＮウェル、Ｐウェルそれぞ
れのイオン注入時のそれぞれのマスクのアライメントマ
ーク部も開口しておき、少なくともアライメントマーク
部のトレンチ分離酸化膜のエッチングを行うことにより
アライメントマーク部に段差を形成することを特徴とす
る請求項１に記載の半導体集積回路装置の製造方法。2. The semiconductor integrated circuit device according to claim 1, wherein said semiconductor integrated circuit device is a CMOS integrated circuit having an N well and a P well.
At the time of forming each of the P wells, the alignment mark portions of the respective masks at the time of ion implantation of the N well and the P well are also opened. 2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein
全面エッチングを行うことなく、Ｎウェル、Ｐウェルそ
れぞれのイオン注入時のマスクを用いたアライメントマ
ーク部のトレンチ分離酸化膜のエッチング時にＮウェ
ル、Ｐウェルそれぞれのトレンチ分離酸化膜のエッチン
グを行うことを特徴とする請求項２に記載の半導体集積
回路装置の製造方法。3. The method according to claim 1, wherein the etching of the trench isolation oxide film in the alignment mark portion using the mask at the time of ion implantation of each of the N well and the P well is performed without performing the entire etching of the oxide film after the CMP of the buried oxide film. 3. The method according to claim 2, wherein the trench isolation oxide film of each of the P-well and the P-well is etched.
って、メモリセル部の閾値調整のためのイオン注入マス
クのアライメントマーク部も開口しておき、該マスクを
用いて少なくともアライメントマーク部のトレンチ分離
酸化膜のエッチングを行うことによりアライメントマー
ク部に段差を形成することを特徴とする請求項１に記載
の半導体集積回路装置の製造方法。4. The semiconductor integrated circuit device is a DRAM, wherein an alignment mark portion of an ion implantation mask for adjusting a threshold value of a memory cell portion is also opened, and at least trench isolation of the alignment mark portion is performed using the mask. 2. The method according to claim 1, wherein a step is formed in the alignment mark portion by etching the oxide film.
化膜のＣＭＰのためのストッパ膜を、アライメントマー
ク部の段差形成後に除去することを特徴とする請求項１
乃至４のいずれか１項に記載の半導体集積回路装置の製
造方法。5. The method according to claim 1, wherein the stopper film for CMP of the buried oxide film at the time of forming the trench isolation is removed after the step of the alignment mark portion is formed.
5. The method for manufacturing a semiconductor integrated circuit device according to any one of items 4 to 4.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27675799A JP2001102440A (en) | 1999-09-29 | 1999-09-29 | Manufacturing method of semiconductor integrated circuit |
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| JP27675799A JP2001102440A (en) | 1999-09-29 | 1999-09-29 | Manufacturing method of semiconductor integrated circuit |
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|---|---|
| JP2001102440A true JP2001102440A (en) | 2001-04-13 |
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|---|---|
| JP (1) | JP2001102440A (en) |
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