JP2001101608A - メモリディスク書込回路及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 ディスク記憶装置の書込ヘッド用の改良した
ドライバ回路を提供する。 【解決手段】 本発明によれば、制御回路が一方のドラ
イバ副回路のプルアップ装置を活性化させて書込ヘッド
の一方の端子へ電流を供給し、一方他方のドライバ副回
路の第一電流シンク回路を活性化させて書込ヘッドの他
方の端子から電流を吸込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリディスクへ
書込を行う回路及び方法に関するものであって、更に詳
細には、ディスク駆動装置の書込ヘッドを駆動する回路
及び方法に関するものである。

【０００２】

【従来の技術】殆どのコンピュータシステムは１つ又は
それ以上の関連するディスクドライブ即ちディスク駆動
装置を有しており、それはコンピュータシステムの内部
又は外部に設けることが可能である。典型的に、ディス
クドライブ即ちディスク駆動装置は、少なくとも１個の
回転磁気媒体及び該磁気媒体に隣接して担持される関連
するヘッド機構を有している。ヘッドはディスク媒体上
の精密な位置へ情報を選択的に書込み、又はそこから情
報を読取るために半径方向に位置決めさせることが可能
である。このようなディスクドライブは、例えば、ハー
ドディスクドライブ、フロッピィドライブ等とすること
が可能である。

【０００３】磁気ディスク媒体上に格納即ち記憶すべき
デジタル情報に従って書込ヘッドへ一連の信号を印加す
ることによってデータを関連するデータディスクへ書込
む。書込ヘッドはコイル及びディスク媒体に近接して位
置される１つ又はそれ以上の関連するポールピースを有
している。ヘッド内において信号が磁束を変化させる
と、ディスクの磁気媒体の磁気ドメインが後の読取動作
のために所定の方向に整合される。典型的に、整合され
ていない磁気媒体の小さな空間が各磁気ドメイン遷移を
分離し、磁気媒体上の相次ぐ遷移を互いに区別すること
を可能とする。

【０００４】ディスクがヘッドと相対的に移動するの
で、磁気ドメイン遷移を分離する小さな空間が充分に幅
広のものでない場合には、相次ぐ磁気遷移を区別する上
で困難性に遭遇する場合があることを理解することが可
能である。このことはディスク上に包含されるデータを
読取る場合にエラーを発生する場合があり、そのこと
は、勿論、望ましいことではない。

【０００５】一方、コンピュータが益々高速になるに従
い、データをディスク媒体へ書込み且つそれから読取る
速度を増加させることが益々重要なものとなっている。
然しながら、データ信号は方形波遷移の形態であるの
で、方形波の先端のライズタイム即ち上昇時間が大きい
場合には、磁気媒体遷移の間の小さな空間も大きくな
り、そのことはデータを正確に書込み且つ読取る実効速
度を減少させる。書込ヘッド組立体は少なくとも１個の
コイルを有しているので、強制的に電流を迅速に上昇さ
せるか又は書込ヘッド内の磁束方向を逆転させることは
困難である。

【０００６】従来、このような書込信号を書込ヘッドへ
供給するために使用されるデータ書込回路は、「Ｈブリ
ッジ」回路の選択された脚部を介して電流を駆動するた
めに前置増幅器回路を有しており、該Ｈブリッジ回路
は、正確なデータ再生のために比較的高速で電流を逆転
させることを可能とさせる。

【０００７】従来技術に基づく典型的なＨブリッジ書込
ヘッドデータ駆動回路１０の１例を図１に示してある。
回路１０はＶ_CC電圧１１と接地基準電圧１７との間に接
続されている４個のＭＯＳトランジスタ１２−１５を有
している。例えば、ディスクドライブ媒体へ書込むため
のデータパルスを供給するために使用されるコイル１９
が書込ヘッド機構内に一体化されている。コイル１９
が、図示したように、Ｈブリッジの中央脚部間に接続さ
れている。

【０００８】理解されるように、夫々のトランジスタ１
２−１５へ印加されるゲートバイアスに依存して、電流
がコイル１９を介して１つの方向又は別の方向に流れ
る。即ち、１つの電流流れ経路は、トランジスタ１４、
右側から左側へのコイル１９、トランジスタ１３を包含
している。他方の電流流れ経路は、トランジスタ１２、
左側から右側へのコイル１９、トランジスタ１５を包含
している。

【０００９】Ｈブリッジ回路１０においては、トランジ
スタ１２及び１４はスイッチングトランジスタとして機
能し、それらは一対の夫々の入力線２８及び２９上の位
相のずれた信号によって制御される。トランジスタ１３
及び１５は、電流制御用トランジスタとして機能し、そ
れらは、夫々の制御トランジスタ３１及び３２を介して
スイッチングトランジスタ１２及び１４への接続部とは
反対の態様で夫々の入力線２９及び２８上の位相のずれ
た信号によって制御される。トランジスタ１３及び１５
を介しての電流の大きさは、トランジスタ２１によって
制御され、それと共に、トランジスタ１３及び１５は、
夫々の伝達ゲート２４及び２５を介して接続された場合
に、夫々のカレントミラーを形成する。伝達ゲート２４
及び２５は関連するトランジスタ３１及び３２と同一の
態様で夫々の入力線２９及び２８上の信号によって制御
される。基準電流源２６が基準電流をトランジスタ２１
へ供給し、それは、上述した如く、夫々のトランジスタ
１３及び１５における電流によってミラー動作される。

【００１０】従って、回路１０に関連するヘッド機構へ
供給されるデータ駆動信号は、入力線２８及び２９へ適
宜の信号を印加することによって制御することが可能で
ある。然しながら、前述した如く、データレートが増加
すると、ヘッドが磁気媒体へデータを正確に書込むこと
が可能な速度がコイル１９（及びそれと関連する部品）
における磁束を反転させることが可能な速度によって制
限される。従って、最大データレート即ちデータ速度
は、ドライバ回路の最大の物理的磁束反転速度に制限さ
れる。

【００１１】

【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、ドライバコイルにおける最大磁束反転速度
を可能とする信号でディスクドライブの書込ヘッドと関
連して使用されるタイプの誘導性負荷を駆動する方法及
び回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明は、ディスク格納
（記憶）装置の書込ヘッド用の改良したドライバ回路を
提供している。本ドライバ回路は、書込ヘッドを介して
１つの方向又は別の方向へ電流が流れるように書込ヘッ
ドへ電流を供給する。本ドライバ回路は、一対の同一の
副回路を有しており、各副回路は書込ヘッドの個別の端
子へ接続している。各ドライバ副回路は、Ｈブリッジド
ライバ回路の１つの脚部を形成している。

【００１３】各ドライバ副回路は、電圧供給源へ接続し
ている第一端子及び対応する書込ヘッド端子へ結合して
いる第二端子を具備しているプルアップ及び／又はスイ
ッチング装置を有している。該ドライバ副回路は、更
に、互いに並列的関係で書込ヘッドの端子へ結合してい
る第一及び第二電流シンク回路を有している。該第一及
び第二電流シンク回路は、各々、書込ヘッドの対応する
端子から電流をシンク即ち吸込むことが可能である。該
ドライバ回路は、更に、対応する磁気格納（記憶）ディ
スク上にデータを書込むために書込ヘッドを介しての電
流の流れを制御するために、各ドライバ副回路の第一及
び第二電流シンク回路及び前記プルアップ装置へ接続し
ている制御回路を有している。

【００１４】一般的には、該制御回路は、書込ヘッドの
１つの端子へ電流を供給するために１つのドライバ副回
路のプルアップ装置を活性化させ、一方、書込ヘッドの
他方の端子から供給された電流をシンク即ち吸込むため
に他方のドライバ副回路の第一電流シンク回路を活性化
される。このように、該制御回路は格納即ち記憶ディス
ク上にデータを書込むために、所望によりいずれかの方
向において書込ヘッドを介して所定レベルの電流を通過
させることが可能である。

【００１５】上述したように、Ｈブリッジドライバ回路
が書込ヘッドを介して流れる電流をして比較的迅速に方
向をスイッチさせることが望ましい。１つの方向におい
て書込ヘッドを介して流れる電流と反対方向において書
込ヘッドを介して流れる電流との間の遷移を減少させる
ために、該制御回路は、電流遷移期間中に、適宜の第一
電流シンク回路及び対応する第二電流シンク回路を活性
化させる。第一及び第二電流シンク回路の両方を活性化
させることは、書込ヘッドを介して通過する電流をして
迅速に目的とする意図した電流レベルへ向かってランプ
動作させる。第二電流シンク回路は、書込ヘッドにおけ
る電流レベルがほぼ意図した電流レベルに到達するまで
該制御回路によって活性化される。意図した電流レベル
に到達すると、該制御回路は第二電流シンク回路を不活
性化させて、書込ヘッドを介して流れる電流のオーバー
シュートを制限する。該制御回路によって該第二電流シ
ンク回路が不活性化される実質的に直後に、同一の書込
ヘッド端子と関連するプルアップ装置が所定時間期間の
間該制御回路によって一時的に活性化される。その活性
化されたプルアップ装置は、対応する書込ヘッド端子に
おいて表れる電圧レベルを他方の書込ヘッド端子上に表
れる電圧レベルに向かって移行させる。所定の時間期間
の終わりにおいて、書込ヘッドを横断しての電圧はほぼ
ゼロボルト近くであり、それにより所望の電圧レベルに
おいて書込ヘッドを介して一定の電流を発生する。書込
ヘッドを介して流れる電流は、活性化されたプルアップ
装置の不活性化に続き第一電流シンク回路によってほぼ
所定の電流レベルに維持される。このように、書込ヘッ
ドを介して電流を逆転することに関連する時間が最小と
され、所望の目的とする電流レベルに関して実質的な電
流のオーバーシュート又はアンダーシュートが発生する
ことはない。

【００１６】本発明の好適実施例によれば、プルアップ
装置と書込ヘッドの対応する端子との間に直列接続され
ている第一保護トランジスタと、対応する書込ヘッド端
子と第一及び第二電流シンク回路との間に直列接続され
ている第二保護トランジスタとを有している。各保護ト
ランジスタに対し、その制御端子は固定電圧へ接続され
ており、従って該保護トランジスタの２つの電流導通用
端子間において有限のオン抵抗が形成される。プルアッ
プ装置の端子において及び電流シンク回路におけるトラ
ンジスタの端子において表れる電圧の振れ又は電圧差は
減少される。プルアップ装置及び電流シンク回路の減少
された電圧の振れは、プルアップ装置及び電流シンク回
路をより低いブレークダウン電圧を有する低電圧トラン
ジスタで構成することを可能とし、そのことは電流性能
を向上させる。

【００１７】

【発明の実施の態様】図２を参照すると、磁気ディスク
記憶装置の書込ヘッド１０１を駆動するドライバ回路１
００が示されている。ドライバ回路１００はＨブリッジ
回路として実現されており、関連する磁気記憶ディスク
上にデータを書込むためにドライバ回路１００の選択し
た脚部を介して電流が書込ヘッド１０１へ供給される。

【００１８】ドライバ回路１００は一対の同一の副回路
１０２及び１０３を有しており、その各々は、書込ヘッ
ド１０１の個別の端子と関連している。副回路１０２は
端子１０１Ａを介して書込ヘッド１０１へ電流を供給し
且つそれからの電流をシンク即ち吸込む。同様に、副回
路１０３は端子１０１Ｂを介して書込ヘッド１０１へ電
流を供給し且つそれからの電流をシンク即ち吸込む。こ
のように、副回路１０２及び１０３を同時的に制御する
ことは、所望の電流レベル及び方向を有する電流を書込
ヘッド１０１を介して供給することになる。

【００１９】ドライバ回路１００の副回路１０２は、書
込ヘッド１０１の端子１０１Ａと高基準電圧Ｖｄｄとの
間に接続されているプルアップ装置１０４を有してい
る。本発明の好適実施例においては、プルアップ装置１
０４はＰチャンネルトランジスタ１０５として構成さ
れ、そのソース端子はＶｄｄへ接続し且つそのドレイン
端子は書込ヘッド端子１０１Ａへ結合している。Ｐチャ
ンネルトランジスタ１０５のゲート端子を制御信号ＰＹ
で制御することによって、プルアップ装置１０４は書込
ヘッド端子１０１Ａを介して書込ヘッド１０１へ電流を
選択的に供給する上でのスイッチングトランジスタとし
て機能する。

【００２０】ドライバ回路１００の副回路１０２は、更
に、書込ヘッド端子１０１Ａを介して書込ヘッド１０１
から選択的に電流をシンク即ち吸込むための一対の電流
シンク回路を有している。特に、副回路１０２は書込ヘ
ッド端子１０１Ａへ結合している第一電流シンク回路１
０６を有している。第一電流シンク回路１０６はトラン
ジスタ１０６Ａ及び１０６Ｂによって形成される第一カ
レントミラーを有している。トランジスタ１０６Ａは、
トランジスタ１０６Ａのドレインから電流を引出す電流
源によってイネーブル即ち動作可能状態とされる。トラ
ンジスタ１０６Ａを介して流れる電流はトランジスタ１
０６Ｂにおいてミラー動作される。第一電流シンク回路
１０６は、トランジスタ１０６Ｃ及び１０６Ｄによって
形成される第二カレントミラーを有している。トランジ
スタ１０６Ｂのドレイン端子はトランジスタ１０６Ｃの
ドレイン端子へ結合しており、従ってトランジスタ１０
６Ｂを介して流れる電流はトランジスタ１０６Ｃを介し
て通過し且つトランジスタ１０６Ｄにおいてミラー動作
される。制御信号ＮＹ１によって駆動されるゲート端子
を具備する制御トランジスタ１０６Ｅがトランジスタ１
０６Ｂ及び１０６Ｃの間に直列接続されており、これら
２つのカレントミラーの間の電流の流れ及び／又はミラ
ー動作を制御する。

【００２１】ドライバ回路１００の副回路１０２は、更
に、第一電流シンク回路１０６と並列に接続されている
第二電流シンク回路１０７を有している。第二電流シン
ク回路１０７はトランジスタ１０８を有しており、その
ドレイン端子は書込ヘッド端子１０１Ａへ結合しており
且つそのソース端子は接地電圧へ接続している。トラン
ジスタ１０８のゲート端子は制御信号ＮＸによって駆動
され、従って第二電流シンク１０７は、以下に説明する
ように、選択した時間期間の間のみ活性化される。本発
明の好適実施例においては、トランジスタ１０８は、活
性化された場合に、トランジスタ１０８のドレイン端子
とソース端子との間に実質的に低いオン抵抗（Ｒ_ON）が
存在するように寸法構成されている。このように、第二
電流シンク回路１０７は、活性化された場合に比較的大
きな量の電流をシンク即ち吸込む上でのスイッチとして
機能する。

【００２２】ドライバ回路１００の副回路１０３は副回
路１０２と同一であるので、副回路１０３は、Ｖｄｄと
書込ヘッド端子１０１Ｂとの間に接続されているＰチャ
ンネルトランジスタ１１５を具備するプルアップ装置１
１４を有している。トランジスタ１１５のゲート端子は
制御信号ＰＸによって駆動され且つトランジスタ１１５
は、プルアップ装置１１４が書込ヘッド１０１へ電流を
供給するスイッチングトランジスタとして機能するよう
に寸法構成されている。副回路１０３は、更に、トラン
ジスタ１０６Ａ及び１１６Ｂによって画定される第一カ
レントミラー回路と、トランジスタ１１６Ｃ及び１１６
Ｄによって画定される第二カレントミラー回路と、これ
ら２つのカレントミラー回路の間に流れる電流を制御す
るために制御信号ＮＸ１によって駆動されるゲート端子
を具備している制御トランジスタ１１６Ｅとを有する第
一電流シンク回路１１６を包含している。

【００２３】更に、副回路１０３は、書込ヘッド端子１
０１Ｂと接地との間に接続されているＮチャンネルトラ
ンジスタ１１８を具備している第二電流シンク回路１１
７を有している。第二電流シンク回路１１７のトランジ
スタ１１８のゲート端子は制御信号ＮＹによって駆動さ
れる。トランジスタ１１８は、そのドレインとソースと
の間に比較的低いオン抵抗を与えるように寸法構成され
ている。このように、トランジスタ１１８は、活性化さ
れた場合に、比較的大きな量の電流をシンク即ち吸込む
上でのスイッチングトランジスタとして機能する。

【００２４】図２はＮチャンネル及びＰチャンネルの両
方のＭＯＳトランジスタで構成された副回路１０２及び
１０３を示している。理解すべきことであるが、副回路
１０２及び１０３、特に第一電流シンク回路１０６及び
１１６及び第二電流シンク回路１０７及び１１７は、Ｐ
チャンネルＭＯＳトランジスタ、ＮチャンネルＭＯＳト
ランジスタ及び／又はその他のタイプのトランジスタで
実現することが可能である。

【００２５】既存のドライバ回路は、典型的に、比較的
より高い電圧の電源、例えば８Ｖ，１０Ｖ，１２Ｖ電源
によって駆動されるものであるので、既存のドライバ回
路におけるトランジスタは比較的高いブレークダウン電
圧を有する高電圧ＭＯＳトランジスタで実現されてい
る。高電圧ＭＯＳトランジスタは、とりわけ、より低い
ブレークダウン電圧を有する低電圧ＭＯＳトランジスタ
と一体化し且つ製造するのにより高価なものであり、且
つ高電圧ＭＯＳトランジスタと関連する寄生成分の比較
的大きな寸法のために動作が比較的遅い。性能を改善し
且つ書込ヘッド１０１を制御することに関連するコスト
を低下させるために、本発明の好適実施例に基づくドラ
イバ回路１００は、各トランジスタを横断して表れる最
大電圧振れ又は電圧差を保護することによって、高電圧
トランジスタを使用することの必要性を除去する構成要
素を包含している。

【００２６】特に、ドライバ副回路１０２は、書込ヘッ
ド端子１０１Ａとプルアップ装置１０４との間に直列接
続されているＰチャンネル「保護」トランジスタ１２０
と、書込ヘッド端子１０１Ａと第一及び第二電流シンク
回路１０６及び１０７との間に直列接続されているＮチ
ャンネル「保護」トランジスタ１２１とを有している。
保護トランジスタ１２０及び１２１の各々のゲート端子
は、夫々、中間電圧Ｖｒｅｆ１及びＶｒｅｆ２へバイア
スされ、従ってそのドレイン端子とソース端子との間に
は有限のオン抵抗が存在する。このように、プルアップ
装置１０４が書込ヘッド端子１０１Ａを介して書込ヘッ
ド１０１へ電流を供給すべく活性化されると、保護トラ
ンジスタ１２０を横断して非ゼロ電圧降下が表れ、従っ
てトランジスタ１０５のゲート・ドレイン電圧差のよう
なプルアップ装置１０４のトランジスタ１０５の端子間
に表れる電圧差が減少される。同様に、第一電流シンク
回路１０６（及び／又は第二電流シンク回路１０７）が
活性化されて書込ヘッド端子１０１Ａを介して書込ヘッ
ド１０１から電流をシンク即ち吸込む場合には、保護ト
ランジスタ１２１を横断して非ゼロ電圧降下が表れ、従
って例えばトランジスタ１０６Ｄ（トランジスタ１０
８）のゲート・ドレイン電圧差等の第一電流シンク回路
１０６（第二電流シンク回路１０７）のトランジスタ１
０６Ｄ（及び／又はトランジスタ１０８）の端子間に表
れる電圧差が減少される。プルアップ装置１０４のトラ
ンジスタ１０５と、第一電流シンク回路１０６のトラン
ジスタ１０６Ｄと、第二電流シンク回路１０７のトラン
ジスタ１０８との端子間における電圧差が減少されるこ
とは、トランジスタ１０５，１０６Ｄ，１０８がより薄
いゲート酸化膜を有することを可能とし、それにより、
ブレークダウン条件を経験することなしに改善した動作
特性を所持することを可能とする。

【００２７】副回路１０３は副回路１０２と同一である
ので、副回路１０３はプルアップ装置１１４と書込ヘッ
ド端子１０１Ｂとの間に直列接続されているＰチャンネ
ル保護トランジスタ１２２と、書込ヘッド端子１０１Ｂ
と第一及び第二電流シンク回路１１６及び１１７との間
に直列接続されているＮチャンネル保護トランジスタ１
２３とを有している。保護トランジスタ１２０及び１２
１に関連して上に説明したように、保護トランジスタ１
２２はプルアップ装置１１４のトランジスタ１１５の端
子間に表れる電圧差を減少させ、且つ保護トランジスタ
１２３は第二電流シンク回路１１７のトランジスタ１１
８と第一電流シンク回路１１６のトランジスタ１１６Ｄ
の端子間に表れる電圧差を減少させる。従って、トラン
ジスタ１１５，１１６Ｄ，１１８は、各々、より薄いゲ
ート酸化膜厚さを有することが可能であり、それによ
り、ブレークダウン条件を経験することなしに向上させ
た動作特性を達成することが可能である。

【００２８】理解されるように、各保護トランジスタ１
２０−１２３の寸法及びそのゲート端子へ印加される特
定のバイアスは、例えば電源電圧Ｖｄｄ、トランジスタ
１０５，１０６Ｄ，１０８，１１５，１１６Ｄ，１１８
に対する所望のゲート酸化膜厚さ、所望のデータレー
ト、所望の電力散逸等のドライバ回路１００の所望の動
作特性に依存する。本発明の１つの好適実施例は、所定
の供給電圧Ｖｄｄ及び同一のゲート酸化膜厚さを有する
ドライバ回路１００における各トランジスタに基づい
て、保護トランジスタ１２０−１２３に対するゲート端
子バイアス及び寸法を決定することが可能である。

【００２９】本発明の好適実施例によれば、ドライバ回
路１００は、更に、プルアップ装置１０４及び１１４、
第一電流シンク回路１０６及び１１６及び第二電流シン
ク回路１０７及び１１７の活性化を制御する信号を発生
するための制御回路１３０を有している。制御回路１３
０は、ドライバ回路１００を配設することの可能なディ
スク記憶装置用の制御器内に位置した回路の一部を形成
することが可能である。一方、制御回路１３０は、その
代わりに、該制御器とは別個であり且つそれによって発
生される信号をその入力として受取ることが可能であ
る。

【００３０】制御回路１３０は、インバータ１４０を介
してプルアップ装置１０４のトランジスタ１０５のゲー
ト端子を駆動する制御信号ＰＹ、インバータ１４１を介
してプルアップ装置１１４のトランジスタ１１５のゲー
ト端子を駆動する制御信号ＰＸ、第一電流シンク回路１
０６のトランジスタ１０６Ｅのゲート端子を駆動する制
御信号ＮＹ１、及び第一電流シンク回路１１６のトラン
ジスタ１１６Ｅのゲート端子を駆動する制御信号ＮＸ１
を発生する。更に、制御回路１３０はインバータ１４２
を介して第二電流シンク回路１０７のトランジスタ１０
８のゲート端子を駆動する制御信号ＮＸ、及びインバー
タ１４３を介して第二電流シンク回路１１７のトランジ
スタ１１８のゲート端子を駆動する制御信号ＮＹを発生
する。

【００３１】一般的には、制御回路１３０は第一方向
（図２に示したように、書込ヘッド端子１０１Ａから書
込ヘッド端子１０１Ｂへ）において書込ヘッド１０１を
介して所定のレベルの電流が流れるように、ドライバ副
回路１０２のプルアップ装置１０４及びドライバ副回路
１０３の第一電流シンク回路１１６を活性化させる。同
様に、制御回路１３０は、所定レベルの電流が第二方向
（図に示したように、書込ヘッド端子１０１Ｂから書込
ヘッド端子１０１Ａへ）において書込ヘッド１０１を介
して流れるように、ドライバ副回路１０３のプルアップ
装置１１４及びドライバ副回路１０２の第一電流シンク
回路１０６を活性化させる。磁気記憶ディスク上にデー
タを書込む場合に、制御回路１３０はプルアップ装置１
０４及び第一電流シンク回路１１６の活性化とプルアッ
プ装置１１４及び第一電流シンク回路１０６の活性化と
の間でスイッチ動作を行う。

【００３２】上述したように、磁気記憶ディスク上にデ
ータを書込むことが可能な速度を向上させるために、書
込ヘッド１０１を介して流れる電流の方向を迅速に逆転
させることが可能であることが望ましい。書込ヘッド１
０１を介して流れる電流が２つの電流レベルの間で遷移
する時間期間中に、制御回路１３０は第二電流シンク回
路１０７及び１１７のうちの１つを活性化させる。特
に、制御回路１３０が書込ヘッド１０１から電流をシン
ク即ち吸込むために第一電流シンク回路を活性化する場
合に、制御回路１３０はそれと関連する第二電流シンク
回路を活性化させる。第一電流シンク回路及びそれと関
連する第二電流シンク回路の活性化は対応する書込ヘッ
ド端子を介して書込ヘッド１０１から引出される電流の
量を増加させる。第一電流シンク回路と対応する第二電
流シンク回路とが同時的に活性化される結果として、対
応する書込ヘッド端子は比較的迅速に接地へ向かってプ
ル即ち移行され、書込ヘッド１０１を横断して比較的大
きな電圧を発生させる。従って、書込ヘッド１０１を介
して通過する電流信号のライズタイム（上昇時間）及び
フォールタイム（下降時間）は実質的に減少される。

【００３３】第一及び第二電流シンク回路の並列結合を
介して書込ヘッド１０１から引出される電流が増加する
ために、書込ヘッド１０１を介して通過する電流は目的
とする即ち最終の定常状態電流レベル（即ち、電流方向
を逆転した後の書込ヘッド１０１における定常状態電流
レベル）をオーバーシュートさせるより大きな傾向を有
している。書込ヘッド１０１を介して通過する電流信号
のオーバーシュートを減少させるために、制御回路１３
０は書込ヘッド１０１を介して流れる電流が目的とする
定常状態電流レベルを比較的僅かに超える場合に、前に
活性化させた第二電流シンク回路を不活性化させる。こ
のように、書込ヘッド１０１を介して流れる電流のオー
バーシュートは減少される。

【００３４】活性化された第二電流シンク回路の不活性
化は書込ヘッド１０１を介しての電流のオーバーシュー
トを減少させるが、許容不可能な量の電流オーバーシュ
ート及びアンダーシュートが目的とする定常状態電流レ
ベルに関連して発生する場合がある。第二電流シンク回
路を不活性化させることに加えて、制御回路１３０は、
その後に、不活性化された第二電流シンク回路と関連す
るプルアップ装置１０４又は１１４を一時的に活性化さ
せて、対応する書込ヘッド端子１０１Ａ又は１０１Ｂを
書込ヘッド１０１を横断しての電圧がほぼゼロボルトと
なるまで、他方の書込ヘッド端子に表れる電圧に向かっ
てプル即ち移行させる。書込ヘッド１０１を横断しての
電圧降下が存在せず且つ書込ヘッド１０１はインダクタ
ンスとしてモデル化することが可能であることに注意す
ると、書込ヘッド１０１を介して流れる電流は目的とす
る定常状態電流レベルにおいて実質的に一定である。そ
の結果、対応する第二電流シンク回路１０７，１１７の
不活性化に続いてプルアップ装置１０４又は１１４を一
時的に活性化させることは、書込ヘッド１０１を介して
流れる電流を強制的に認知可能な程度のオーバーシュー
ト又はアンダーシュートなしで目的とする定常状態電流
レベルへ比較的迅速に到達させる。

【００３５】上述したように、制御回路１３０は、書込
ヘッド１０１を介して流れる電流レベルが２つの定常状
態電流レベルの間で遷移する時間期間の間第二電流シン
ク回路１０７を１１７を活性化させる。書込ヘッド１０
１の動作特性は著しく変化する場合があるので、第二電
流シンク回路１０７及び１１７に対する活性化時間は、
好適には、プログラム可能なものである。同様に、第二
電流シンク回路１０７及び１１７の夫々の活性化のすぐ
後に続くプルアップ装置１０４及び１１４の一時的な活
性化の時間期間もプログラム可能なものである。

【００３６】図６は本発明の好適実施例に基づく制御回
路１３０の概略図を示している。制御回路１３０は夫々
中間信号ＩＡ−ＩＣを発生する３個の遅延要素６０−６
２を有している。各遅延要素６０−６２は第一入力を有
しており、その論理値は、該遅延要素の第二入力に供給
される電流の量に基づいた時間期間の後に遅延要素出力
において供給される。この場合に、遅延要素６０−６２
の第一入力は単一の制御信号へ結合される。論理経路を
介して同等の遅延を仮定すると、遅延要素６０及び６１
へ供給される電流の量における差が第二電流シンク回路
１０７及び１１７が活性化される時間の量を決定し、且
つ遅延要素６１及び６２へ供給される電流の量における
差が、第二電流シンク回路１０７及び１１７の活性化に
続いてプルアップ装置１０４及び１１４が一時的に活性
化される時間の量を決定する。この場合に、各遅延要素
６０−６２の第二入力は制御可能である。

【００３７】制御回路１３０は、更に、組合わせ論理６
３を有しており、それは中間信号ＩＡ−ＩＣを受取り且
つそれに基づいて制御信号ＰＸ，ＰＹ，ＮＸ，ＮＹ，Ｎ
Ｘ１，ＮＹ１を発生する。図７は遅延要素６０−６２へ
供給される制御信号及び制御信号ＰＸ，ＰＹ，ＮＸ，Ｎ
Ｙ，ＮＸ１，ＮＹ１の間の時間的な関係を示している。

【００３８】本発明の好適実施例に基づくドライバ回路
１００の動作について図３を参照して説明する。この例
においては、書込ヘッド端子１０１Ｂから書込ヘッド端
子１０１Ａへ書込ヘッド１０１を介して流れる電流は正
の電流方向であり、且つそれとは反対の方向に流れる電
流は負の電流方向であるとする。制御回路１３０は所定
時間期間Ｔｐｒｏｇ１の間第二電流シンク回路１０７及
び１１７を活性化すべくプログラムされているものと
し、従って第二電流シンク回路１０７及び１１７は、書
込ヘッド１０１における電流が目的とする定常状態電流
レベルをオーバーシュートする前に不活性化される。同
様に、プルアップ装置１０４及び１１４は、夫々、第二
電流シンク回路１０７及び１１７の活性化に続いて所定
の時間期間Ｔｐｒｏｇ２の間活性化されるようにプログ
ラムされているものと仮定する。

【００３９】時間Ｔ０において、制御回路１３０がトラ
ンジスタ１０６Ａのドレインへ電流源を印加してトラン
ジスタ１０６Ａ及び１０６Ｂとトランジスタ１０６Ａ及
び１１６Ｂとによって形成されているカレントミラーを
イネーブルさせる。書込ヘッド１０１はドライバ回路１
００によって駆動されてそれを介して負の定常状態電流
レベルを通過させる。特に、制御回路１３０は制御信号
ＰＹを高論理レベルへ駆動し、従ってプルアップトラン
ジスタ１０５のゲート端子は低論理レベルにあり、その
ことはプルアップトランジスタ１０５をイネーブルさせ
て書込ヘッド端子１０１Ａを介して書込ヘッド１０１へ
電流を供給する。制御回路１３０は制御信号ＮＸ１を高
論理レベルへ駆動し、従ってトランジスタ１１６Ｅはタ
ーンオンされ且つ第一電流シンク回路１１６がイネーブ
ルされて書込ヘッド端子１０１Ｂを介して書込ヘッド１
０１から電流を引出す。逆に、制御回路１３０は時間Ｔ
０において制御信号ＰＸ及びＮＹ１を低論理レベルへ駆
動し、従ってプルアップ装置１１４及び第一電流シンク
回路１０６は夫々ディスエーブル即ち動作不能状態とさ
れる。第二電流シンク回路１０７及び１１７は制御信号
ＮＸ及びＮＹを高論理レベルへ駆動する制御回路１３０
によって時間Ｔ０においてディスエーブルされる。従っ
て、時間Ｔ０において書込ヘッド１０１を介して負の定
常状態電流レベル−Ｉｓｓが流れる。

【００４０】時間Ｔ１において、ドライバ回路１００は
書込ヘッド１０１を介しての電流の流れの逆転を開始さ
せる。制御信号ＰＹ及びＮＸ１は制御回路１３０によっ
て低論理レベルへ駆動され、夫々、プルアップ装置１０
４及び第一電流シンク回路１１６を不活性化即ちターン
オフさせる。制御回路１３０は、又、制御信号ＰＸ及び
ＮＹ１を時間Ｔ１において高論理レベルへ駆動し、従っ
てプルアップ装置１１４及び第一電流シンク回路１０６
は、夫々、活性化される。従って、時間Ｔ１において、
電流が流れる経路はプルアップ装置１０４と第一電流シ
ンク回路１１６とを包含する初期的な経路からプルアッ
プ装置１１４と第一電流シンク回路１０６とを包含する
経路へ変化する。

【００４１】更に、制御回路１３０は時間Ｔ１において
制御信号ＮＸを低論理レベルへ駆動し、そのことは第二
電流シンク回路１０７をイネーブルさせて第一電流シン
ク回路１０６と並列な書込ヘッド１０１から電流をシン
ク即ち吸込む。上述したように、第一電流シンク回路１
０６と第二電流シンク回路１０７の両方が活性化される
ので、書込ヘッド端子１０１Ａは迅速に接地電圧へ向か
ってプル即ち移行され且つ比較的大きな量の電流が書込
ヘッド端子１０１Ａを介して書込ヘッド１０１から引出
される。書込ヘッド１０１を横断しての電圧差は時間Ｔ
１の直後において比較的大きい。時間Ｔ１から、書込ヘ
ッド１０１を介して流れる電流はかなりの速度で正の電
流レベルに向かって増加する。

【００４２】時間Ｔ１＋Ｔｐｒｏｇ１において、即ち時
間Ｔ１の後のプログラム可能な時間期間Ｔｐｒｏｇ１及
び書込ヘッド１０１を介しての電流レベルが目的とする
定常状態電流レベルＩｓｓを比較的僅かに超える時間近
傍において、制御回路１０３が低論理レベルへ遷移する
制御信号ＮＸによって第二電流シンク回路１０７を不活
性化させ、そのことは第二電流シンク回路１０７が書込
ヘッド１０１から更に電流を引出すことを阻止する。プ
ログラム可能な時間期間Ｔｐｒｏｇ１は制御回路１３０
へ印加される入力信号に基づいて発生される。同時にＴ
１＋Ｔｐｒｏｇ１において、制御回路１３０は制御信号
ＰＹを高論理レベルへ駆動してプルアップ装置１０４を
一時的に活性化させ、書込ヘッド端子１０１Ａを高基準
電圧レベルＶｄｄへ向かって、且つ特に書込ヘッド端子
１０１Ｂ上に表れる電圧に向かってプル即ち移行させ
る。書込ヘッド１０１を横断しての電圧がゼロに到達す
ると、書込ヘッド１０１を介しての電流は目的とする定
常状態電流レベルＩｓｓにおいて実質的に一定の電流に
到達する。第二電流シンク回路１０７がターンオフし且
つプルアップ装置１０４がターンオンすることの組合わ
せは書込ヘッド１０１及びドライバ回路１００が書込ヘ
ッド１０１を介して目的とする定常状態電流レベルＩｓ
ｓを通過させることを迅速なものとさせる。

【００４３】時間Ｔ１＋Ｔｐｒｏｇ１＋Ｔｐｒｏｇ２に
おいて、書込ヘッド１０１における電流はほぼ目的とす
る定常状態電流レベルＩｓｓに到達している。この時間
において、制御回路１３０は制御信号ＰＹを低論理レベ
ルへ駆動し、そのことはプルアップトランジスタ１０４
を不活性化させる。プルアップ装置１０４が不活性化さ
れた後に、書込ヘッド１０１を介して流れる電流のレベ
ルは、ドライバ回路１００及び書込ヘッド１０１が目的
とする定常状態条件に到達するまで、比較的僅かな変動
（目的とする定常状態電流レベルＩｓｓと相対的なオー
バーシュート及び／又はアンダーシュート）を経験す
る。

【００４４】注意すべきことであるが、図３における書
込ヘッド１０１の波形は、書込ヘッド電流が時間Ｔ１＋
Ｔｐｒｏｇ１とＴ１＋Ｔｐｒｏｇ１＋Ｔｐｒｏｇ２との
間で僅かに減少しており、且つ書込ヘッド１０１を横断
しての電圧が時間Ｔ１＋Ｔｐｒｏｇ１とＴ１＋Ｔｐｒｏ
ｇ１＋Ｔｐｒｏｇ２との間で僅かにゼロボルトよりも高
い状態にあることを示している。これらの波形特性は、
部分的には、書込ヘッド１０１がインダクタンスの挙動
に完全に追従するものではないということに起因してい
る。

【００４５】理解されるように、ドライバ回路１００が
書込ヘッド１０１を介して流れる電流を定常状態電流レ
ベルＩｓｓから定常状態電流レベル−Ｉｓｓへ方向を逆
転させる場合に、ドライバ回路１００及び書込ヘッド１
０１は上述した動作と対称的な態様で動作する。従っ
て、このような電流方向の逆転についての説明は割愛す
る。

【００４６】書込ヘッドドライバ回路は例えば１０Ｖ及
び１２Ｖ電源等の比較的高い電源を使用することが可能
であるので、ドライバ回路１００の一部は異なる基準電
圧レベルへ接続することが可能である。例えば、ドライ
バ回路１００が８Ｖ−１２Ｖの電源を使用する場合に
は、第一電流シンク回路１０６及び１１６及び第二電流
シンク回路１０７及び１１７は例えば５Ｖの第一中間基
準電圧と接地電圧との間に接続することが可能である。
この場合には、プルアップ装置１０４及び１１４は８Ｖ
−１２Ｖ供給電圧と例えば３Ｖ等の第二中間基準電圧と
の間に接続することが可能である。

【００４７】上述したように、制御回路１３０は、主
に、書込ヘッド１０１への電流の供給を制御するために
プルアップ装置１０４及び１１４を活性化させる。上述
したように、ドライバ回路１００の制御回路１３０は、
又、ドライバ回路１００のスイッチング時間を減少させ
るために、第二電流シンク回路１０７及び１１７の夫々
の不活性化のすぐ後の所定の時間期間Ｔｐｒｏｇ２の間
プルアップ装置１０４及び１１４を一時的に活性化させ
る。理解されるように、制御回路１３０はプルアップ装
置１０４及び１１４を活性化させる代わりに、一時的な
所定の時間期間にわたって他のプルアップ装置を活性化
させることが可能である。

【００４８】図４を参照すると、本発明の別の好適実施
例に基づくドライバ回路４００が示されている。ドライ
バ回路４００は、上に説明し且つ図２に示したような副
回路１０２及び１０３を有している。更に、ドライバ副
回路１０２及び１０３は、夫々、第二プルアップ装置４
０１及び４０２を有している。第二プルアップ装置４０
１はプルアップ装置１０４と並列に接続されており且つ
制御信号ＰＹ１の活性化によって書込ヘッド１０１へ電
流を供給するためにイネーブルされる。同様に、第二プ
ルアップ装置４０２はプルアップ装置１１４と並列に接
続されており且つ制御信号ＰＸ１の活性化によって書込
ヘッド１０１へ電流を供給するためにイネーブルされ
る。プルアップ装置４０１及び４０２の両方は、各々、
インバータ回路を介して制御信号によって駆動されるゲ
ート端子を具備するＰチャンネルプルアップトランジス
タを使用して実現することが可能である。

【００４９】この第二実施例においては、制御回路１３
０は書込ヘッド１０１へ電流を供給する場合のＨブリッ
ジ形態におけるスイッチングトランジスタとして機能す
るプルアップ装置１０４及び１１４を活性化させる。更
に、制御回路１３０は、書込ヘッド１０１を横断して表
れる電圧を迅速にゼロに向かって強制させるために一時
的な時間期間Ｔｐｒｏｇ２の間プルアップ装置４０１及
び４０２を活性化させ、それによって書込ヘッド１０１
における電流逆転期間中における電流のオーバーシュー
ト及びアンダーシュートを減少させる。駆動回路４００
の動作のタイミング線図を図５に示してあり、その場合
に、制御信号ＰＹ及びＰＸを発生する場合に前に使用し
たタイミングは、夫々、制御信号ＰＹ及びＰＹ１の間で
且つ制御信号ＰＸ及びＰＸ１の間で分割されている。図
５におけるその他のタイミング信号は図３に示したもの
と同様であり、従ってその詳細な説明は割愛する。

【００５０】駆動回路１００と比較して駆動回路４００
の１つの利点は、２対のプルアップ装置を有することに
よって、電流を２つの別々の量で書込ヘッド１０１へ供
給することが可能である。例えば、１つの電流レベルは
プルアップ装置１０４及び１１４によって与えることが
可能であり且つ別の電流レベルはプルアップ装置４０１
及び４０２によって与えることが可能である。その結
果、性能における柔軟性が増加されている。

【００５１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 ディスク記憶装置の書込ヘッド用の従来のＨ
ブリッジドライバ回路を示した概略図。

【図２】 本発明の好適実施例に基づくディスク記憶装
置の書込ヘッド用ドライバ回路の概略図。

【図３】 図２に示したドライバ回路の動作に対応する
タイミング線図。

【図４】 本発明の別の好適実施例に基づくディスク記
憶装置の書込ヘッド用ドライバ回路の概略図。

【図５】 図４に示したドライバ回路の動作のタイミン
グ線図。

【図６】 本発明の好適実施例に基づくタイミング制御
回路の概略図。

【図７】 図６に示した制御回路によって発生される信
号の時間的な関係を示した概略図。

【符号の説明】

１００ ドライバ回路 １０１ 書込ヘッド １０２，１０３ 副回路 １０６，１０７ 電流シンク回路 １２０，１２１ 保護トランジスタ １３０ 制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジウセップ パッティ アメリカ合衆国， カリフォルニア 95126， サン ノゼ， カーシー ドラ イブ 1451， アパートメント ナンバー 13 (72)発明者 ロベルト アリニ アメリカ合衆国， カリフォルニア 94588， プリーザントン， ディアビラ アベニュー 4344 (72)発明者 ジルス ピー． デノワイエ アメリカ合衆国， カリフォルニア 95008， キャンベル， バスコム アベ ニュー 2275， アパートメント ナンバ ー 910

Claims (37)

【特許請求の範囲】
1. 【請求項１】 ディスク記憶装置の書込ヘッド用駆動回
   路において、 前記書込ヘッドの第一端子へ結合している第一プルアッ
   プ装置、 前記書込ヘッドの前記第一端子ヘ結合しており且つ前記
   書込ヘッドの前記第一端子から電流を吸込むことの可能
   な第一電流シンク、 前記書込ヘッドの前記第一端子へ結合しており且つ前記
   書込ヘッドの前記第一端子から電流を吸込むことが可能
   な第二電流シンク、 前記第一電流シンク及び前記第二電流シンクを活性化さ
   せる制御回路、を有しており、前記第一電流シンクが活
   性化されている時間の一部に対して前記第二電流シンク
   が活性化されることを特徴とする駆動回路。
2. 【請求項２】 請求項１において、前記第一電流シンク
   及び前記第二電流シンクが実質的に同一の活性化開始時
   間を有するように前記制御回路によって活性化されるこ
   とを特徴とする駆動回路。
3. 【請求項３】 請求項１において、前記制御回路が、前
   記書込ヘッドを介しての電流が第一電流レベルから第二
   電流レベルへ遷移する時間期間中に前記第二電流シンク
   を活性化させ、前記第二電流レベルが前記第一電流レベ
   ルと反対の極性を有していることを特徴とする駆動回
   路。
4. 【請求項４】 請求項３において、前記制御回路が、前
   記書込ヘッドを介しての電流が前記第一電流レベルから
   前記第二電流レベルへ遷移する時間期間中であって且つ
   前記第二電流レベルが前記書込ヘッドを介して流れる時
   間期間中に前記第一電流シンクを活性化させることを特
   徴とする駆動回路。
5. 【請求項５】 請求項４において、前記第二電流シンク
   は、活性化された場合に、前記第一電流シンクが活性化
   された場合に吸込む電流の量よりも一層大きい量の電流
   を吸込むことを特徴とする駆動回路。
6. 【請求項６】 請求項３において、前記第二電流シンク
   が活性化される時間期間がプログラム可能であることを
   特徴とする駆動回路。
7. 【請求項７】 請求項３において、前記制御回路が、前
   記第二電流シンクが活性化されている時間期間中に前記
   第一プルアップ装置を不活性化させ、且つ実質的にその
   直後に所定の時間期間の間前記第一プルアップ装置を活
   性化させることを特徴とする駆動回路。
8. 【請求項８】 請求項７において、前記所定の時間期間
   がプログラム可能であることを特徴とする駆動回路。
9. 【請求項９】 請求項７において、前記制御回路が、前
   記第二電流レベルが前記書込ヘッドを介して流れる場合
   に、前記第一プルアップ装置を活性化させ且つ前記第二
   電流シンクを不活性化させることを特徴とする駆動回
   路。
10. 【請求項１０】 請求項７において、前記制御回路が、
    前記書込ヘッドを横断して表れる電圧が実質的にゼロと
    なるまで前記第一プルアップ装置を活性化させることを
    特徴とする駆動回路。
11. 【請求項１１】 請求項１において、更に、前記第一プ
    ルアップ装置と前記書込ヘッドの第一端子との間に直列
    接続してトランジスタが設けられており、前記トランジ
    スタは前記第一プルアップ装置と前記書込ヘッドの第一
    端子との間に電圧降下を与えるようにバイアスされるこ
    とを特徴とする駆動回路。
12. 【請求項１２】 請求項１１において、前記第一プルア
    ップ装置が前記第一及び第二電流シンクにおけるトラン
    ジスタのブレークダウン電圧と実質的に同一であるブレ
    ークダウン電圧を持っているトランジスタを有している
    ことを特徴とする駆動回路。
13. 【請求項１３】 請求項１において、更に、前記第一及
    び第二電流シンクと前記書込ヘッドの第一端子との間に
    直列接続してトランジスタが設けられており、前記トラ
    ンジスタは、前記書込ヘッドの第一端子と前記第一及び
    第二電流シンクとの間に電圧降下を与えるようにバイア
    スされることを特徴とする駆動回路。
14. 【請求項１４】 ディスク記憶装置の書込ヘッド制御方
    法において、 電流が第一電流レベルで書込ヘッドを介して流れるよう
    に書込ヘッドの第一端子へ電流を供給し、 第一電流経路及び前記第一電流経路と並列関係にある第
    二電流経路を介して前記書込ヘッドの第一端子から電流
    を吸込み、従って前記書込ヘッドを介して流れる電流が
    前記第一電流レベルから前記第一電流レベルと相対的に
    反対の極性を持っている第二電流レベルへ向かって遷移
    し、 前記第二電流レベルが前記書込ヘッド及び前記第一電流
    経路のみを介して流れるように前記書込ヘッドの第一端
    子から電流を吸込む、上記各ステップを有していること
    を特徴とする方法。
15. 【請求項１５】 請求項１４において、前記第一及び第
    二電流経路を介して電流を吸込むステップが、夫々前記
    第一及び第二電流経路に対応する第一電流源及び第二電
    流源を活性化させるステップを有していることを特徴と
    する方法。
16. 【請求項１６】 請求項１４において、前記第一及び第
    二電流経路を介して電流を吸込むステップが、前記第一
    電流経路を介して第一の量の電流を吸込み且つ前記電流
    経路を介して第二の量の電流を吸込み、前記第一の量の
    電流が前記第二の量の電流よりも小さいことを特徴とす
    る方法。
17. 【請求項１７】 請求項１４において、更に、前記第一
    及び第二電流経路を介して電流を吸込むステップの実質
    的に直後に、所定期間の間、前記書込ヘッドの第一端子
    へ電流を供給するステップを有していることを特徴とす
    る方法。
18. 【請求項１８】 請求項１７において、更に、前記所定
    の時間期間を初期的にプログラミングするステップを有
    していることを特徴とする方法。
19. 【請求項１９】 請求項１７において、前記第一及び第
    二電流経路を介して電流を吸込むステップの実質的に直
    後に前記書込ヘッドの第一端子へ電流を供給するステッ
    プが、前記書込ヘッドを介して流れる電流がほぼ前記第
    二電流レベルにある場合に開始されることを特徴とする
    方法。
20. 【請求項２０】 請求項１４において、更に、前記書込
    ヘッド及び前記第一電流経路を介して前記第二電流レベ
    ルを吸込むステップの期間中に前記第二電流経路を介し
    ての電流の流れを終了させるステップを有していること
    を特徴とする方法。
21. 【請求項２１】 ディスク記憶装置の書込ヘッドを制御
    する方法において、書込ヘッドを介して第一電流レベル
    で電流が流れるように書込ヘッドの第一端子へ電流を供
    給し、 書込ヘッドを介して流れる電流が第一電流レベルの方向
    と反対の方向における第二電流レベルに向かって前記第
    一電流レベルから遷移するように、書込ヘッドの第一端
    子から初期的に電流を吸込み、 前記初期的に電流を吸込むステップの直後に、所定時間
    期間の間、前記書込ヘッドの第一端子へ電流を供給し、 前記第二電流レベルが前記書込ヘッドを介して流れるよ
    うに前記書込ヘッドの第一端子から電流を吸込む、上記
    各ステップを有していることを特徴とする方法。
22. 【請求項２２】 請求項２１において、前記初期的に電
    流を吸込むステップが、第一電流経路及び第二電流経路
    を介して前記書込ヘッドの第一端子から電流を吸込むス
    テップを有していることを特徴とする方法。
23. 【請求項２３】 請求項２２において、前記第二電流レ
    ベルにおいて電流を吸込むステップが、前記第一電流経
    路を介して電流を吸込むことを特徴とする方法。
24. 【請求項２４】 請求項２２において、更に、所定時間
    期間の間前記電流を供給するステップの期間中に前記第
    二電流経路を介しての電流の流れを終了させるステップ
    を有していることを特徴とする方法。
25. 【請求項２５】 請求項２４において、更に、前記第二
    電流レベルにおいて電流を吸込むステップの期間中に前
    記第二電流経路を介しての電流の流れを終了させるステ
    ップを有していることを特徴とする方法。
26. 【請求項２６】 請求項２１において、更に、前記初期
    的に電流を吸込むステップの前に前記所定時間期間をプ
    ログラミングするステップを有していることを特徴とす
    る方法。
27. 【請求項２７】 ディスク記憶装置の書込ヘッド用ドラ
    イバ回路において、 書込ヘッドの第一端子へ電流を供給すべく選択的に活性
    化される第一プルアップ装置、 前記第一プルアップ装置及び前記書込ヘッドの第一端子
    の間に直列接続されており、前記書込ヘッドの第一端子
    と前記第一プルアップ装置との間に電圧差を与えるべく
    バイアスされる制御端子を具備している第一トランジス
    タ、 前記第一書込ヘッドの第一端子ヘ結合されており、前記
    書込ヘッドからの電流を吸込むべく選択的に活性化され
    る少なくとも１個の電流シンク、 を有していることを特徴とするドライバ回路。
28. 【請求項２８】 請求項２７において、更に、前記書込
    ヘッドの第一端子と前記電流シンクとの間に直列接続さ
    れており、前記書込ヘッドの第一端子と前記電流シンク
    との間に電圧差を与えるべくバイアスされる制御端子を
    具備している第二トランジスタを有していることを特徴
    とするドライバ回路。
29. 【請求項２９】 請求項２７において、前記電流シンク
    が第一電流シンクと前記第一電流シンクと並列関係に接
    続されている第二電流シンクとを有しており、本ドライ
    バ回路が、更に、前記第一プルアップ装置及び前記第一
    及び第二電流シンクへ接続されており、前記第一及び第
    二電流シンクを互いに独立的に活性化させる制御回路を
    有していることを特徴とするドライバ回路。
30. 【請求項３０】 請求項２９において、制御回路が実質
    的に同時に前記第一及び第二電流シンクを活性化させ、
    且つ前記第一電流シンクを不活性化させる前に前記第二
    電流シンクを不活性化させることを特徴とするドライバ
    回路。
31. 【請求項３１】 請求項３０において、前記制御回路
    が、前記書込ヘッドを介しての電流が実質的に定常状態
    電流レベル間で遷移する場合に、前記第二電流源を活性
    化させ、且つ前記書込ヘッドを介しての電流が実質的に
    定常状態の電流レベル間で遷移し且つ定常状態電流レベ
    ルのうちの１つが前記書込ヘッドを介して流れる場合
    に、前記第一電流シンクを活性化させることを特徴とす
    るドライバ回路。
32. 【請求項３２】 請求項２７において、前記第一プルア
    ップ装置が前記第一トランジスタと基準電圧源との間に
    接続されている第二トランジスタを有しており、前記少
    なくとも１個の電流シンクが複数個の第三トランジスタ
    を有しており、前記第一トランジスタ、第二トランジス
    タ、第三トランジスタが実質的に同一のゲート酸化膜厚
    さを有していることを特徴とするドライバ回路。
33. 【請求項３３】 請求項２７において、前記第一プルア
    ップ装置が前記第一トランジスタと基準電圧源との間に
    接続されている第二トランジスタを有しており、前記少
    なくとも１個の電流シンクが複数個の第三トランジスタ
    を有しており、前記第一トランジスタ、第二トランジス
    タ、第三トランジスタが同一のブレークダウン電圧を有
    していることを特徴とするドライバ回路。
34. 【請求項３４】 ディスク記憶装置の書込ヘッド用駆動
    回路において、 書込ヘッドの端子へ接続されており且つ前記書込ヘッド
    の端子を介して前記書込ヘッドへ電流を供給すべく選択
    的に活性化される少なくとも１個の電流源回路、 前記書込ヘッド端子へ結合されており且つ前記書込ヘッ
    ド端子を介して前記書込ヘッドから電流を吸込むべく選
    択的に活性化される少なくとも１個の電流シンク回路、 前記電流源回路及び電流シンク回路へ接続されている制
    御回路、を有しており、前記制御回路は前記電流源回路
    から前記書込ヘッドへ第一の実質的に定常状態の電流レ
    ベルを与え且つ前記書込ヘッドから前記電流シンク回路
    へ第二の実質的に定常状態の電流レベルを引出すために
    前記電流源回路及び前記電流シンク回路を選択的に活性
    化させ、前記制御回路は、前記書込ヘッドにおける電流
    が前記第二の定常状態の電流レベルへ向かって遷移する
    場合に一時的に前記電流源回路を活性化させることを特
    徴とする駆動回路。
35. 【請求項３５】 請求項３４において、前記書込ヘッド
    における電流が前記第二の定常状態電流レベルへ向かっ
    て遷移する場合に前記電流源回路が活性化される時間期
    間がプログラム可能であることを特徴とする駆動回路。
36. 【請求項３６】 請求項３４において、前記書込ヘッド
    における電流がほぼ前記第二の定常状態電流レベルにあ
    る場合に所定時間期間の間前記電流源回路が活性化され
    ることを特徴とする駆動回路。
37. 【請求項３７】 請求項３４において、前記電流シンク
    回路が第一電流シンク及び前記書込ヘッドにおける電流
    が前記第一の定常状態電流レベルから前記第二の定常状
    態電流レベルへ遷移する場合に前記制御回路によって活
    性化される第二電流シンクを有しており、且つ前記電流
    源回路は、前記第二電流シンクが前記制御回路によって
    活性化される時間期間の実質的に直後に前記制御回路に
    よって一時的に活性化されることを特徴とする駆動回
    路。