JP2001100704A - Liquid crystal display device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、単純マトリックス
型の液晶表示装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a simple matrix type liquid crystal display device.
【０００２】[0002]
【従来の技術】従来より、いわゆる単純マトリックス型
の液晶セルを用いた液晶表示装置としては、図２に示す
ように、液晶セルａに時分割駆動をする駆動回路ｂを接
続し、駆動回路ｂには、抵抗分割回路ｃと増幅器ｄとか
らなるバイアス回路ｅから、バイアス電圧を供給するよ
うになされたものが知られている。このバイアス回路ｅ
は、液晶駆動電源ＶＬＣＤを所定のバイアス比に従って
抵抗分割回路ｃで分圧し、その出力を増幅器ｄで増幅し
てバイアス電圧Ｖ1 〜Ｖ4 を得るようになされている。2. Description of the Related Art Conventionally, as a liquid crystal display device using a so-called simple matrix type liquid crystal cell, as shown in FIG. 2, a driving circuit b for time-division driving is connected to a liquid crystal cell a, and a driving circuit b Is known to supply a bias voltage from a bias circuit e including a resistance dividing circuit c and an amplifier d. This bias circuit e
Is divided by the resistance division circuit c according to a predetermined bias ratio of the liquid crystal driving power supply VLCD, it has been made to obtain a bias voltage V 1 ~V 4 amplifies the output amplifier d.
【０００３】また、このような抵抗分割回路ｃと増幅器
ｄとからなるバイアス回路ｅを有する液晶表示装置とし
ては、例えば、特開平５−５３５３８号公報に示すよう
に、増幅器ｄを低い電圧で駆動することにより効率を向
上させて発熱量を下げるようになされたものや、特開平
５−１９６９１６号公報に示すように、一つのバイアス
電圧を複数の増幅器ｄから供給し、バイアス電圧のイン
ピーダンスを低く保つようになされたものなどのよう
に、増幅器ｄの使用方法を考慮したものが提案されてい
る。As a liquid crystal display device having a bias circuit e composed of such a resistance dividing circuit c and an amplifier d, for example, as shown in Japanese Patent Application Laid-Open No. 5-53538, an amplifier d is driven at a low voltage. As described in JP-A-5-196916, one bias voltage is supplied from a plurality of amplifiers d to lower the impedance of the bias voltage. Some proposals have been made to take into account the usage of the amplifier d, such as those designed to keep it.
【０００４】[0004]
【発明が解決しようとする課題】しかし、上記従来の液
晶表示装置の場合、増幅器ｄの特性を向上させるため
に、増幅器ｄの使用方法を考慮しているものの、抵抗分
割回路ｃが設計値通りの電圧を増幅器ｄの入力に供給し
たとしても、増幅器ｄの入力と出力との間の電圧差、す
なわちオフセット電圧が生じる。そのため、増幅器ｄの
出力、すなわちバイアス電圧Ｖ1 〜Ｖ4 には、誤差を生
じるといった不都合があった。したがって、このバイア
ス電圧Ｖ1 〜Ｖ4 の誤差により、液晶セルａの表示品位
が低下することとなる。However, in the case of the above-mentioned conventional liquid crystal display device, although the use method of the amplifier d is considered in order to improve the characteristics of the amplifier d, the resistance dividing circuit c has a design value. Is supplied to the input of the amplifier d, a voltage difference between the input and the output of the amplifier d, that is, an offset voltage is generated. Therefore, the output of amplifier d, that is, the bias voltage V 1 ~V 4, there is inconvenience caused an error. Therefore, the error of the bias voltage V 1 ~V 4, the display quality of the liquid crystal cell a is lowered.
【０００５】本発明は、係る実情に鑑みてなされたもの
であって、オフセット電圧を是正して液晶の表示品位を
向上させることができるとともに、バイアス電圧を所望
の値に設定して液晶セル自身の濃淡のバラツキを是正す
ることができる液晶表示装置を提供することを目的とし
ている。The present invention has been made in view of the above circumstances, and it is possible to improve the display quality of a liquid crystal by correcting an offset voltage, and to set a bias voltage to a desired value to improve a liquid crystal cell itself. It is an object of the present invention to provide a liquid crystal display device capable of correcting variations in light and shade.
【０００６】[0006]
【課題を解決するための手段】上記課題を解決するため
の本発明の液晶表示装置は、マトリックス駆動される液
晶セルと、液晶セルを時分割駆動する駆動回路と、駆動
回路にバイアス電圧を与えるバイアス回路とを有し、前
記バイアス回路が、液晶駆動電源の電圧を分割する抵抗
分割回路と、抵抗分割回路の出力に接続されバイアス電
圧を出力する増幅器とから構成される液晶駆動装置にお
いて、増幅器の入出力間に生じるオフセット電圧を低減
させるオフセット電圧低減手段が設けられたものであ
る。この構成によると、オフセット電圧によるバイアス
電圧の誤差を是正することができる。According to the present invention, there is provided a liquid crystal display device comprising: a matrix driven liquid crystal cell; a driving circuit for driving the liquid crystal cell in a time division manner; and a bias voltage applied to the driving circuit. A liquid crystal driving device, comprising: a bias circuit, wherein the bias circuit includes: a resistor divider circuit for dividing a voltage of a liquid crystal drive power supply; and an amplifier connected to an output of the resistor divider circuit and outputting a bias voltage. And an offset voltage reducing means for reducing an offset voltage generated between the input and output. According to this configuration, the error of the bias voltage due to the offset voltage can be corrected.
【０００７】また、上記オフセット電圧低減手段は、抵
抗分割回路に設けられた複数の調整用抵抗と、これら調
整用抵抗を個々に短絡させることができるアナログスイ
ッチ回路と、このアナログスイッチ回路を構成する個々
のアナログスイッチのオンオフを制御する制御部とから
なるものである。この構成によると、制御部によってア
ナログスイッチのオンオフを制御して所望の調整用抵抗
を短絡させることで、増幅器に入力される入力電圧を調
整して、オフセット電圧を是正することができる。The offset voltage reducing means constitutes a plurality of adjusting resistors provided in the resistance dividing circuit, an analog switch circuit capable of individually shorting these adjusting resistors, and the analog switch circuit. And a control unit for controlling on / off of each analog switch. According to this configuration, the on / off of the analog switch is controlled by the control unit to short-circuit the desired adjustment resistor, so that the input voltage input to the amplifier can be adjusted and the offset voltage can be corrected.
【０００８】さらに、上記制御部には、個々のアナログ
スイッチのオンオフによる調整用抵抗の制御パターンが
具備されたものである。この構成によると、液晶セルを
見ながら、いくつかの制御パターンの中から最適な表示
品位を選択することができる。Further, the control section is provided with a control pattern of an adjusting resistor by turning on and off each analog switch. According to this configuration, the optimum display quality can be selected from among several control patterns while viewing the liquid crystal cell.
【０００９】さらに、制御パターンは、液晶セル自身の
濃淡のバラツキを是正するようになされたものである。
この構成により、液晶セルのバラツキを是正するような
特定の設定値に従ってバイアス電圧を設定することがで
きる。Further, the control pattern is designed to correct the unevenness of the density of the liquid crystal cell itself.
With this configuration, the bias voltage can be set according to a specific set value that corrects the variation of the liquid crystal cell.
【００１０】[0010]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１１】図１は、液晶表示装置１の電気的構成を示
している。すなわち、この液晶表示装置１は、液晶セル
２と、駆動回路３と、バイアス回路４とを有し、前記バ
イアス回路４に、複数の調整用抵抗Ｒ0 〜Ｒ7 と、これ
ら調整用抵抗Ｒ0 〜Ｒ7 を個々に短絡させることができ
るアナログスイッチ回路５と、このアナログスイッチ回
路５を構成する個々のアナログスイッチ５０〜５７のオ
ンオフを制御する制御部６とが設けられている。FIG. 1 shows an electrical configuration of the liquid crystal display device 1. That is, the liquid crystal display device 1 includes a liquid crystal cell 2, a driving circuit 3, and a bias circuit 4, the bias circuit 4, a plurality of adjusting resistor R 0 to R 7, the resistance for these adjustments R An analog switch circuit 5 that can individually short-circuit 0 to R 7 and a control unit 6 that controls on / off of the individual analog switches 50 to 57 that constitute the analog switch circuit 5 are provided.
【００１２】液晶セル２は、平行する複数の走査電極群
と表示電極群とが、液晶層を挟んで直交するようになさ
れ、マトリックス駆動されるようになされている。In the liquid crystal cell 2, a plurality of scanning electrode groups and display electrode groups are arranged so as to be orthogonal to each other across a liquid crystal layer, and are driven in a matrix.
【００１３】駆動回路３は、上記液晶セル２の走査電極
群に接続される走査回路３ａと、表示電極群に接続され
る表示回路３ｂとからなる。この駆動回路３は、クロッ
ク信号、タイミング信号、データ信号などが与えられる
ようになされており、電圧平均化法に基づいて、液晶セ
ル２を高時分割駆動するようになされている。The driving circuit 3 comprises a scanning circuit 3a connected to the scanning electrode group of the liquid crystal cell 2 and a display circuit 3b connected to the display electrode group. The drive circuit 3 is supplied with a clock signal, a timing signal, a data signal, and the like, and drives the liquid crystal cell 2 in a high time division manner based on a voltage averaging method.
【００１４】バイアス回路４は、抵抗分割回路４ａと、
増幅回路４ｂとから構成されている。増幅回路４ｂは、
抵抗分割回路４ａからの入力電圧Ｖ1in 〜Ｖ4in を増幅
器４１、４２、４３、４４で増幅し、走査回路３ａおよ
び表示回路３ｂに、バイアス電圧Ｖ1 〜Ｖ4 を出力する
ようになされている。抵抗分割回路４ａは、四つの抵抗
Ｒと、これら抵抗Ｒ間に設けられた八つの調整用抵抗Ｒ
0 〜Ｒ7 によって構成されている。抵抗Ｒと調整用抵抗
Ｒ0 〜Ｒ7 とは、Ｒ＞（Ｒ0 〜Ｒ7 ）となるように抵抗
値が設定されている。The bias circuit 4 includes a resistance dividing circuit 4a,
And an amplifier circuit 4b. The amplification circuit 4b
The input voltages V 1in to V 4in from the resistance dividing circuit 4a are amplified by the amplifiers 41, 42, 43, and 44, and the bias voltages V 1 to V 4 are output to the scanning circuit 3a and the display circuit 3b. . The resistor dividing circuit 4a includes four resistors R and eight adjusting resistors R provided between the resistors R.
It is constituted by 0 to R 7. The resistance values of the resistor R and the adjusting resistors R 0 to R 7 are set so that R> (R 0 to R 7 ).
【００１５】アナログスイッチ回路５は、上記抵抗分割
回路４ａの個々の調整用抵抗Ｒ0 〜Ｒ7 に接続するよう
になされた八つのアナログスイッチ５０〜５７から構成
されている。これら個々のアナログスイッチ５０〜５７
は、それぞれに接続された個々の調整用抵抗Ｒ0 〜Ｒ7
を独立に短絡させることができるようになされている。The analog switch circuit 5 is composed of eight analog switches 50 to 57 connected to the individual adjustment resistors R 0 to R 7 of the resistance dividing circuit 4a. These individual analog switches 50-57
Are the individual adjustment resistors R 0 to R 7 connected to each other.
Can be independently short-circuited.
【００１６】制御部６は、上記アナログスイッチ回路５
の個々のアナログスイッチ５０〜５７を接続するように
なされた八つの出力Ｓ0 〜Ｓ7 が設けられており、この
出力Ｓ0 〜Ｓ7 からの信号で個々のアナログスイッチ５
０〜５７を制御できるようになされている。この制御
は、制御部６の内蔵ＲＯＭのプログラムに従って出力Ｓ
0 〜Ｓ7 からの信号を出力したり、内蔵ＲＡＭに格納さ
れた組み合わせパターンに従って出力Ｓ0 〜Ｓ7 からの
信号を出力することによって行われる。The control unit 6 includes the analog switch circuit 5
To connect the individual analog switches 50-57
Eight outputs S made0~ S7Is provided, and this
Output S0~ S7Analog switches 5 with signals from
0 to 57 can be controlled. This control
Is the output S according to the program in the built-in ROM of the control unit 6.
0~ S7Output from the device or stored in the built-in RAM.
Output S according to the combination pattern0~ S7from
This is done by outputting a signal.
【００１７】次に、この液晶表示装置１によるオフセッ
ト電圧の是正方法について説明する。Next, a method of correcting the offset voltage by the liquid crystal display device 1 will be described.
【００１８】まず、初期状態において、Ｒ0 ＝Ｒ1 ＝Ｒ
2 ＝Ｒ3 ＝Ｒ4 ＝Ｒ5 ＝Ｒ6 ＝Ｒ7＝１／１０Ｒとす
る。制御部６の出力Ｓ0 、Ｓ2 、Ｓ4 、Ｓ6 には「１」
が出力され、各出力に接続されたアナログスイッチ５
０、５２、５４、５６により、調整用抵抗Ｒ0 、Ｒ2 、
Ｒ4 、Ｒ6 は短絡されているものとする。制御部６の出
力Ｓ1 、Ｓ3 、Ｓ5 、Ｓ7 には「０」が出力され、各出
力に接続されたアナログスイッチ５１、５３、５５、５
７により、調整用抵抗Ｒ1 、Ｒ3 、Ｒ5 、Ｒ7 は短絡さ
れていないものとする。First, in the initial state, R 0 = R 1 = R
2 = R 3 = a R 4 = R 5 = R 6 = R 7 = 1 / 10R. The output S 0 , S 2 , S 4 , S 6 of the control unit 6 is “1”.
Is output, and the analog switch 5 connected to each output
0 , 52, 54, 56, the adjusting resistors R 0 , R 2 ,
R 4 and R 6 are assumed to be short-circuited. “0” is output to the outputs S 1 , S 3 , S 5 , and S 7 of the control unit 6, and the analog switches 51, 53, 55, 5,
7, it is assumed that the adjustment resistors R 1 , R 3 , R 5 , and R 7 are not short-circuited.
【００１９】上記初期状態において、各増幅器４１、４
２、４３、４４の入力は、 Ｖ1in ＝ＶＬＣＤ Ｖ2in ＝（３×Ｒ＋Ｒ3 ＋Ｒ5 ＋Ｒ7 ）／（４×Ｒ＋Ｒ1 ＋Ｒ3 ＋Ｒ5 ＋Ｒ7 ） ＝３３／４４ＶＬＣＤ＝３／４ＶＬＣＤ Ｖ3in ＝（２×Ｒ＋Ｒ5 ＋Ｒ7 ）／（４×Ｒ＋Ｒ1 ＋Ｒ3 ＋Ｒ5 ＋Ｒ7 ） ＝２２／４４ＶＬＣＤ＝２／４ＶＬＣＤ Ｖ4in ＝（Ｒ＋Ｒ7 ）／（４×Ｒ＋Ｒ1 ＋Ｒ3 ＋Ｒ5 ＋Ｒ7 ） ＝１１／４４ＶＬＣＤ＝１／４ＶＬＣＤ であり、各増幅器４１、４２、４３、４４の入出力間に
オフセット電圧が無い理想状態のバイアス電圧Ｖ1 〜Ｖ
4 は、Ｖ1 ＝ＶＬＣＤ、Ｖ2 ＝３／４ＶＬＣＤ、Ｖ3 ＝
２／４ＶＬＣＤ、Ｖ4 ＝１／４ＶＬＣＤとなる。In the above initial state, each of the amplifiers 41, 4
Input of 2,43,44 is, V 1in = VLCD V 2in = (3 × R + R 3 + R 5 + R 7) / (4 × R + R 1 + R 3 + R 5 + R 7) = 33 / 44VLCD = 3 / 4VLCD V 3in = (2 × R + R 5 + R 7 ) / (4 × R + R 1 + R 3 + R 5 + R 7 ) = 22/44 VLCD = 2/4 VLCD V 4 in = (R + R 7 ) / (4 × R + R 1 + R 3 + R 5 + R 7 ) = 11/44 VLCD = 1/4 VLCD, and the bias voltages V 1 to V in the ideal state where there is no offset voltage between the input and output of each amplifier 41, 42, 43, 44
4 is V 1 = VLCD, V 2 = 3/4 VLCD, V 3 =
2/4 VLCD, V 4 = 1/4 VLCD.
【００２０】この初期状態から、Ｖ2 に＋１／４０ＶＬ
ＣＤのオフセット電圧が生じており、Ｖ4 に−１／４０
ＶＬＣＤのオフセット電圧が生じているとすれば、それ
ぞれのバイアス電圧は、 Ｖ2 ＝３／４ＶＬＣＤ＋１／４０ＶＬＣＤ＝３．１／４ＶＬＣＤ ＝３／４ＶＬＣＤ×１．０３３…………（１） Ｖ4 ＝１／４ＶＬＣＤ−１／４０ＶＬＣＤ＝０．９／４ＶＬＣＤ ＝１／４ＶＬＣＤ×０．９……………（２） となる。From this initial state, V 2 is +1/40 VL
Offset voltage of the CD has occurred is, in V 4 -1/40
Assuming that an offset voltage of the VLCD is generated, the respective bias voltages are as follows: V 2 = 3/4 VLCD + 1/40 VLCD = 3.1 / 4 VLCD = 3/4 VLCD × 1.033 (1) V 4 = 1/4 VLCD-1/40 VLCD = 0.9 / 4 VLCD = 1/4 VLCD x 0.9 (2)
【００２１】このオフセット電圧が生じている状態か
ら、このオフセット電圧を是正するために、制御部６の
出力Ｓ0 、Ｓ6 には「０」が出力され、各出力に接続さ
れたアナログスイッチ５０、５６により、調整用抵抗Ｒ
0 、Ｒ6 は短絡されない。制御部６の出力Ｓ3 、Ｓ5 に
は「１」が出力され、各出力に接続されたアナログスイ
ッチ５３、５５により、調整用抵抗Ｒ3 、Ｒ5 は短絡さ
れる。In order to correct the offset voltage from the state in which the offset voltage is generated, “0” is output to the outputs S 0 and S 6 of the control unit 6 and the analog switch 50 connected to each output. , 56, the adjusting resistor R
0, R 6 is not short-circuited. “1” is output to the outputs S 3 and S 5 of the control unit 6, and the adjustment resistors R 3 and R 5 are short-circuited by the analog switches 53 and 55 connected to the respective outputs.
【００２２】これにより増幅器４２、４４の入力は、 Ｖ2in ＝（３×Ｒ＋Ｒ6 ＋Ｒ7 ）／（４×Ｒ＋Ｒ0 ＋Ｒ1 ＋Ｒ6 ＋Ｒ7 ） ＝３２／４４ＶＬＣＤ Ｖ4in ＝（Ｒ＋Ｒ6 ＋Ｒ7 ）／（４×Ｒ＋Ｒ0 ＋Ｒ1 ＋Ｒ6 ＋Ｒ7 ） ＝１２／４４ＶＬＣＤ となり、それぞれのバイアス電圧は、 Ｖ2 ＝３２／４０ＶＬＣＤ＋１／４０ＶＬＣＤ＝３３．１／４０ＶＬＣＤ ＝３／４ＶＬＣＤ×１．００３…………（３） Ｖ4 ＝１２／４０ＶＬＣＤ−１／４０ＶＬＣＤ＝１０．９／４０ＶＬＣＤ ＝１／４ＶＬＣＤ×０．９９１…………（４） となる。Thus, the inputs of the amplifiers 42 and 44 are as follows: V 2in = (3 × R + R 6 + R 7 ) / (4 × R + R 0 + R 1 + R 6 + R 7 ) = 32/44 VLCD V 4in = (R + R 6 + R 7 ) / (4 × R + R 0 + R 1 + R 6 + R 7 ) = 12/44 VLCD, and the respective bias voltages are: V 2 = 32/40 VLCD + 1/40 VLCD = 33.1 / 40 VLCD = 3/4 VLCD × 1.003 ... ... a (3) V 4 = 12 / 40VLCD-1 / 40VLCD = 10.9 / 40VLCD = 1 / 4VLCD × 0.991 ............ (4).
【００２３】上記（１）と（３）、（２）と（４）を比
較すれば、オフセット電圧が是正されていることがわか
る。Comparing the above (1) and (3), and (2) and (4), it can be seen that the offset voltage has been corrected.
【００２４】なお、増幅器４１、４３の入力は、 Ｖ1in ＝ＶＬＣＤ Ｖ3in ＝（２×Ｒ＋Ｒ6 ＋Ｒ7 ）／（４×Ｒ＋Ｒ0 ＋Ｒ1 ＋Ｒ6 ＋Ｒ7 ） ＝２２／４４ＶＬＣＤ であり、それぞれのバイアス電圧は、Ｖ1 ＝ＶＬＣＤ、
Ｖ3 ＝２／４ＶＬＣＤであることに変化はない。The inputs of the amplifiers 41 and 43 are as follows: V 1in = VLCD V 3in = (2 × R + R 6 + R 7 ) / (4 × R + R 0 + R 1 + R 6 + R 7 ) = 22/44 VLCD The bias voltage is V 1 = VLCD,
There is no change in V 3 = 2/4 VLCD.
【００２５】以下に示す表１には、バイアス電圧Ｖ1 、
Ｖ3 が中立に保たれた状態で、バイアス電圧Ｖ2 、Ｖ4
の変動に対応するための制御部６の出力Ｓ0 〜Ｓ7 のパ
ターンを示している。いずれの場合も、上記と同様の考
え方でオフセット電圧は是正することができる。Table 1 below shows the bias voltages V 1 ,
With V 3 kept neutral, the bias voltages V 2 , V 4
3 shows patterns of outputs S 0 to S 7 of the control unit 6 for coping with fluctuations in the data. In any case, the offset voltage can be corrected in the same way as described above.
【００２６】[0026]
【表１】 [Table 1]
【００２７】このような出力Ｓ0 〜Ｓ7 のパターンは、
制御部６内に格納され、オフセット電圧を生じている場
合には、これらパターン毎に液晶セル２の表示品位を確
認することで、最適な表示品位を選択することができ
る。The patterns of the outputs S 0 to S 7 are as follows.
If an offset voltage is generated in the control unit 6 and the display voltage of the liquid crystal cell 2 is checked for each of these patterns, the optimum display quality can be selected.
【００２８】また、オフセット電圧を生じておらず、液
晶セル２自体に濃淡のバラツキがあるような場合であっ
ても、このような出力Ｓ0 〜Ｓ7 のパターンを利用して
濃淡のバラツキを是正することができる。この場合、オ
フセット電圧を是正するための上記表１に示すような出
力Ｓ0 〜Ｓ7 のパターンを利用してもよいし、このよう
なオフセット電圧の是正に関係なく制御部６に格納され
た別の出力Ｓ0 〜Ｓ7のパターンを利用するものであっ
てもよい。Further, even in the case where no offset voltage is generated and the liquid crystal cell 2 itself has a variation in density, the variation in density can be reduced by using such a pattern of the outputs S 0 to S 7. Can be corrected. In this case, it is possible to use the pattern of the output S 0 to S 7 shown in Table 1 to correct the offset voltage, stored in the control unit 6 regardless of the correction of such an offset voltage be one that utilizes a pattern of another output S 0 to S 7 may.
【００２９】なお、上記では、オフセット電圧によりバ
イアス電圧Ｖ2 、Ｖ4 が変動する場合を例示したが、バ
イアス電圧Ｖ1 、Ｖ3 についても同様にオフセット電圧
を是正することができる。また、本実施の形態では、１
／４バイアスにおいて、二つのバイアス電圧が中立で残
りの二つのバイアス電圧が変動する場合について例示し
ているが、三つもしくは四つ全てのバイアス電圧が変動
する場合であってもオフセット電圧を是正することがで
きる。ただし、この場合、調整用抵抗Ｒ0 〜Ｒ 7 は、可
変抵抗を使用しなければならない。In the above description, the offset voltage causes
Ias voltage VTwo, VFourFluctuates, but
Ias voltage V1, VThreeSimilarly, the offset voltage
Can be corrected. In the present embodiment, 1
At / 4 bias, the two bias voltages remain neutral and
An example of the case where the two bias voltages fluctuate
But all three or all four bias voltages fluctuate
Can correct the offset voltage.
Wear. However, in this case, the adjusting resistor R0~ R 7Is acceptable
Variable resistance must be used.
【００３０】また、本実施の形態では、１／４バイアス
を例示しているが、他の任意のバイアス比についても同
様にオフセット電圧は是正することができる。Further, in the present embodiment, a 1/4 bias is exemplified, but the offset voltage can be similarly corrected for any other bias ratio.
【００３１】[0031]
【発明の効果】以上述べたように、本発明によると、オ
フセット電圧によるバイアス電圧の誤差を是正して、液
晶セルの表示品位を向上させることができる。As described above, according to the present invention, it is possible to correct the bias voltage error due to the offset voltage and improve the display quality of the liquid crystal cell.
【００３２】また、幾つかの制御パターンから表示品位
を選択することで、バイアス電圧の誤差を是正したり、
液晶セルの濃淡のバラツキを是正したりすることがで
き、最適な表示品位を得ることができる。Further, by selecting the display quality from several control patterns, it is possible to correct the bias voltage error,
It is possible to correct variations in the density of the liquid crystal cell, and to obtain an optimum display quality.
【図１】本発明に係る液晶表示装置の電気的構成の概略
を示すブロック図である。FIG. 1 is a block diagram schematically showing an electrical configuration of a liquid crystal display device according to the present invention.
【図２】従来の液晶表示装置の電気的構成の概略を示す
ブロック図である。FIG. 2 is a block diagram schematically illustrating an electrical configuration of a conventional liquid crystal display device.
１ 液晶表示装置 ２ 液晶セル ３ 駆動回路 ４ バイアス回路 ４ａ 抵抗分割回路 ４ｂ 増幅回路 ５ アナログスイッチ回路（オフセット電圧低減手段） ５０、５１、５２、５３、５４、５５、５６、５７ ア
ナログスイッチ ６ 制御部（オフセット電圧低減手段） Ｖ1 、Ｖ2 、Ｖ3 、Ｖ4 バイアス電圧 Ｒ0 、Ｒ1 、Ｒ2 、Ｒ3 、Ｒ4 、Ｒ5 、Ｒ6 、Ｒ7 調整
用抵抗（オフセット電圧低減手段）DESCRIPTION OF SYMBOLS 1 Liquid crystal display device 2 Liquid crystal cell 3 Drive circuit 4 Bias circuit 4a Resistance division circuit 4b Amplification circuit 5 Analog switch circuit (offset voltage reduction means) 50, 51, 52, 53, 54, 55, 56, 57 Analog switch 6 Control part (Offset Voltage Reduction Means) V 1 , V 2 , V 3 , V 4 Bias Voltages R 0 , R 1 , R 2 , R 3 , R 4 , R 5 , R 6 , R 7 Adjustment Resistor (Offset Voltage Reduction Means) )
Claims (4)
晶セルを時分割駆動する駆動回路と、駆動回路にバイア
ス電圧を与えるバイアス回路とを有し、前記バイアス回
路が、液晶駆動電源の電圧を分割する抵抗分割回路と、
抵抗分割回路の出力に接続されバイアス電圧を出力する
増幅器とから構成される液晶駆動装置において、 増幅器の入出力間に生じるオフセット電圧を低減させる
オフセット電圧低減手段が設けられたことを特徴とする
液晶表示装置。1. A liquid crystal cell driven by a matrix, a driving circuit for time-divisionally driving the liquid crystal cell, and a bias circuit for applying a bias voltage to the driving circuit, wherein the bias circuit divides a voltage of a liquid crystal driving power supply. A resistor divider circuit
A liquid crystal driving device comprising an amplifier connected to an output of a resistance dividing circuit and outputting a bias voltage, wherein an offset voltage reducing means for reducing an offset voltage generated between input and output of the amplifier is provided. Display device.
路に設けられた複数の調整用抵抗と、これら調整用抵抗
を個々に短絡させることができるアナログスイッチ回路
と、このアナログスイッチ回路を構成する個々のアナロ
グスイッチのオンオフを制御する制御部とからなる請求
項１記載の液晶表示装置。2. The offset voltage reducing means includes: a plurality of adjusting resistors provided in a resistance dividing circuit; an analog switch circuit capable of individually short-circuiting the adjusting resistors; and an individual component constituting the analog switch circuit. 2. The liquid crystal display device according to claim 1, further comprising a control unit that controls on / off of the analog switch.
オンオフによる調整用抵抗の制御パターンが具備された
請求項２記載の液晶表示装置。3. The liquid crystal display device according to claim 2, wherein the control section has a control pattern of an adjusting resistor by turning on / off each analog switch.
バラツキを是正するようになされた請求項３記載の液晶
表示装置。4. The liquid crystal display device according to claim 3, wherein the control pattern corrects a variation in shading of the liquid crystal cell itself.
Priority Applications (1)
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|---|---|---|---|
| JP27675499A JP2001100704A (en) | 1999-09-29 | 1999-09-29 | Liquid crystal display device |
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| JP27675499A JP2001100704A (en) | 1999-09-29 | 1999-09-29 | Liquid crystal display device |
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| Publication Number | Publication Date |
|---|---|
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ID=17573887
Family Applications (1)
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1999
- 1999-09-29 JP JP27675499A patent/JP2001100704A/en active Pending
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