JP2001085606A - Semiconductor device - Google Patents

Semiconductor device

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JP2001085606A JP26191099A JP26191099A JP2001085606A JP 2001085606 A JP2001085606 A JP 2001085606A JP 26191099 A JP26191099 A JP 26191099A JP 26191099 A JP26191099 A JP 26191099A JP 2001085606 A JP2001085606 A JP 2001085606A
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Abstract

PROBLEM TO BE SOLVED: To realize a three-dimensional mounting block modular semiconductor device which can be mounted at high density even on a different chip by setting an imaginary dicing line region for dividing a semiconductor chip into units of constant dimensions. SOLUTION: First, second and third semiconductor chips 1, 2, 3 have a distance of 15.5 mm between centers. The first, second and third semiconductor chips 1, 2, 3 having dimensions of 12 mm×12 mm, 9 mm×9 mm and 10 mm×8 mm are placed in a region of 15.5 mm×5.5 mm, respectively, and an imaginary dicing line region 5 being set on a circuit wiring board 4 has dimensions of 15.5 mm×15.5 mm. Consequently, different types of devices can be mounted three-diemensionally at an extremely high density as compared with planar two dimensional mounting.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【発明の属する技術の分野】本発明は半導体装置に係
り、特に半導体チップを３次元実装化するブロックモジ
ュールにおいて、異なるチップサイズを有する半導体チ
ップを同一寸法化してブロックモジュールとして構成す
る半導体チップユニット構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor module having a semiconductor module having three-dimensionally mounted semiconductor chips. About.

【０００１】[0001]

【従来の技術】近年、半導体チップは高集積化が進行し
て、半導体実装技術も高密度化が求められている。この
半導体チップの高密度実装技術には、ワイヤーボンディ
ング技術、ＴＡＢ技術などが代表的には挙げられるが、
最も高密度の実装技術として、フリップチップ実装技術
が、コンピュータ機器などに半導体チップを高密度に実
装する技術として多く用いられている。2. Description of the Related Art In recent years, as semiconductor chips have become more highly integrated, semiconductor packaging technology is also required to have higher densities. Typical examples of the semiconductor chip high-density mounting technology include a wire bonding technology and a TAB technology.
As the highest-density mounting technology, flip-chip mounting technology is widely used as a technology for mounting a semiconductor chip on a computer device or the like at a high density.

【０００２】フリップチップ実装技術は、図１０に示す
様に、米国特許第３４０１１２６号公報、米国特許第３
４２９０４０号公報が開示されて以来、一般的に公知の
技術になっている。As shown in FIG. 10, flip chip mounting technology is disclosed in US Pat. No. 3,401,126 and US Pat.
Since 429040 was disclosed, it has become a generally known technique.

【０００３】さらに、半導体装置としての半導体パッケ
ージは、例えばエレクトロニクス実装学会誌Ｖｏｌ．
１、 Ｎｏ．１、 ｐｐ１９−２３、 １９９８に記載
されている様に、多ピン化に対応できるＢＧＡ （Ｂａ
ｌｌ Ｇｒｉｄ Ａｒｒａｙ）が開発されており、現在
ではパッケージサイズがチップサイズとほぼ同等のＣＳ
Ｐ （Ｃｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ）が高密
度実装技術の主流となっている。Further, a semiconductor package as a semiconductor device is disclosed in, for example, Journal of the Institute of Electronics Packaging, Vol.
1, No. 1, pp19-23, 1998, a BGA (Ba
II Grid Array) has been developed, and currently the package size is almost the same as the chip size.
P (Chip Scale Package) is the mainstream of high-density mounting technology.

【０００４】ところが、これらの高密度実装技術は半導
体チップを回路配線基板上に平面的に２次元配置するも
のであるため、半導体装置を回路配線基板に実装する面
積には物理的限界があり、現在の様に搭載される部品数
が多く要求されるシステム電子機器を小型に高密度実装
する技術としては実装領域に限界があるものとなってい
た。However, these high-density mounting techniques involve two-dimensionally arranging semiconductor chips on a circuit wiring board, and there is a physical limit to the area for mounting a semiconductor device on the circuit wiring board. There is a limit in the mounting area as a technology for compactly and densely mounting system electronic devices that require a large number of components to be mounted as in the present.

【０００５】このため、現在の先端実装技術では、これ
までの平面的な２次元実装技術に対して、空間方向も半
導体装置の実装領域とする３次元実装技術の開発が行わ
れる様になっている。For this reason, in the current advanced mounting technology, a three-dimensional mounting technology in which the space direction is also used as a semiconductor device mounting area has been developed as compared with the conventional two-dimensional mounting technology. I have.

【０００６】この３次元実装における技術的な課題に
は、例えばＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ
ＣＰＭＴ、 ＣＰＭＴ Ｂ、 Ｖｏｌ．２１、 Ｎｏ．
１、ｐｐ２−１４、 Ｆｅｂｒｕａｒｙ、 １９９８に
記載されている様に、積層化する半導体ユニットの単位
構造と垂直方向の配線形成方法が挙げられる。[0006] Technical problems in the three-dimensional mounting include, for example, IEEE Transaction on.
CPMT, CPMT B, Vol. 21, no.
1, pp2-14, February, 1998, a unit structure of a semiconductor unit to be laminated and a method of forming a wiring in a vertical direction can be mentioned.

【０００７】この課題に対して、特開平８−２７９５８
８号公報では、図９に示す様に複数個の半導体チップを
回路配線基板上にフリップチップ実装によりＭＣＭ（Ｍ
ｕｌｔｉｃｈｉｐ Ｍｏｄｕｌｅ）搭載して、回路配線
基板側面に垂直方向配線を形成している。上記の様な半
導体チップを搭載したＭＣＭ基板を３次元実装する提案
には、例えば特開平５−２３５２５５号公報、特開平８
−３１６４０８号公報なども挙げることができる。To solve this problem, Japanese Patent Laid-Open No. 8-27958
In Japanese Unexamined Patent Application Publication No. 8 (1999) -1994, as shown in FIG.
The vertical wiring is formed on the side surface of the circuit wiring board by mounting the multi-chip module. Proposals for three-dimensionally mounting an MCM substrate on which a semiconductor chip is mounted as described above include, for example, JP-A-5-235255,
JP-A-316408 can also be mentioned.

【０００８】さらに、特開平５−１９８７３７号公報、
特開平８−７００７９号公報では、図８に示す様な、Ｔ
ＣＰ （Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）
などの半導体パッケージを積層化して３次元実装する方
法を提案されている。Further, Japanese Patent Application Laid-Open No. Hei 5-198737,
In Japanese Patent Application Laid-Open No. H8-70079, T
CP (Tape Carrier Package)
There has been proposed a method of stacking three-dimensional packages by stacking semiconductor packages such as these.

【０００９】ところが、上記に記載したＭＣＭ回路配線
基板またはＴＣＰ半導体パッケージを積層化して３次元
実装する方法は、これまでの２次元的な実装技術の延長
技術により、構造的には容易に実現できるものである
が、ＭＣＭ回路配線基板の配線領域、ＴＣＰ半導体パッ
ケージの封止領域が実装密度の向上を阻害する要因とな
り、半導体チップ実装の究極的な高密度化には限界があ
るものとなっていた。However, the above-described method of three-dimensionally mounting the MCM circuit wiring board or the TCP semiconductor package by stacking them can be structurally easily realized by an extension of the conventional two-dimensional mounting technology. However, the wiring area of the MCM circuit wiring board and the sealing area of the TCP semiconductor package are factors that hinder the improvement of the mounting density, and there is a limit to the ultimate high density of the semiconductor chip mounting. Was.

【００１０】そこで、上記の問題を解決する方法とし
て、半導体チップをベアチップ状態で積層化する多くの
提案が行われている。例えば、Ｐｒｏｃｅｅｄｉｎｇ
３ｒｄＣｏｎｆｅｒｅｎｃｅ ＭＣＭ、 １９９４に
は、図７に示す様に、半導体チップを半導体基板裏面か
らエッチング加工した後、半導体基板表面のボンディン
グパッドと接触する金属を充填することにより各々の半
導体チップを３次元的に積層化する方法が提案されてい
る。この方法は垂直方向の配線形成を積層化される半導
体ブロック内部領域で処理できるため、ＭＣＭ回路配線
基板またはＴＣＰ半導体パッケージ積層化において問題
となっていた実装領域の高密度化と側面配線領域の問題
を解決できる有効な方法である。しかしながらこの方法
には、半導体ブロック内部領域に配置する半導体チップ
間を相互接続する貫通孔形成方法に技術的に困難な問題
があった。具体的には、アルミニウムから構成されるボ
ンディングパッドに対して裏面からエッチング速度を制
御する加工プロセス上の制御性と半導体基板裏面の凹部
に金属を完全充填するプロセス制御性が困難な問題であ
る。In order to solve the above-mentioned problem, many proposals have been made to stack semiconductor chips in a bare chip state. For example, Proceeding
As shown in FIG. 7, the 3rd Conference MCM, 1994, processes each semiconductor chip three-dimensionally by etching a semiconductor chip from the backside of the semiconductor substrate and then filling a metal contacting a bonding pad on the surface of the semiconductor substrate. A lamination method has been proposed. According to this method, since the vertical wiring formation can be processed in the internal region of the semiconductor block to be laminated, the problem of the high density of the mounting region and the problem of the side wiring region, which are problems in the lamination of the MCM circuit wiring substrate or the TCP semiconductor package, is given. Is an effective way to solve the problem. However, this method has a technically difficult problem in a method of forming a through-hole for interconnecting semiconductor chips arranged in a semiconductor block internal region. Specifically, it is difficult to control the etching rate of the bonding pad made of aluminum from the back surface in the processing process and to control the process of completely filling the recesses on the back surface of the semiconductor substrate with metal.

【００１１】一方、特開平８−２３６６８８号公報は、
図６に示す様な半導体チップをベアチップ状態で積層し
て、側面部分に多層配線を形成することで半導体チップ
を相互接続する方法を提案している。特開平８−８８３
１４号公報、特開平８−２０４１１７号公報も基本的に
は特開平８−２３６６８８号公報と同等内容を記載して
いる。On the other hand, JP-A-8-236688 discloses that
A method of interconnecting semiconductor chips by laminating semiconductor chips as shown in FIG. 6 in a bare chip state and forming multilayer wiring on side surfaces has been proposed. JP-A-8-883
No. 14, JP-A-8-204117 also basically describes the same contents as JP-A-8-236688.

【００１２】この方法は、半導体メモリチップを積層化
して例えばシリコンディスクなどを製造する場合の様
に、チップサイズが相互に等しく、ボンディングパッド
位置も同じである同種の半導体チップを積層化するとき
に有効なものである。ところが、この方法はＲＩＳＣチ
ップとＤＲＡＭチップ、ＳＲＡＭチップなどを実装し
て、例えばＣＰＵモジュールなどを製造する場合の様
に、チップサイズが相互に異なり、ボンディングパッド
位置も相互に異なる異種の半導体チップを積層化する場
合には容易に対応できるものではなかった。さらに、こ
の方法では、積層化される半導体チップ側面に相互接続
配線を形成するための多層配線を半導体チップ上のボン
ディングパッドから半導体チップ端部まで、少なくとも
２０μｍ〜３０μｍ厚の配線膜厚を確保して延長させ、
その端部を外部接続電極とする必要があるため、ペレッ
ト状態に分割された市販の半導体チップには対応できな
い極めて重要な問題があった。This method is used for stacking semiconductor chips of the same type having the same chip size and the same bonding pad position, for example, as in the case of manufacturing a silicon disk by stacking semiconductor memory chips. It is valid. However, this method involves mounting different types of semiconductor chips having different chip sizes and different bonding pad positions, such as when manufacturing a CPU module or the like by mounting a RISC chip, a DRAM chip, an SRAM chip, and the like. It was not easy to cope with the case of laminating. Further, in this method, a multilayer wiring for forming interconnection wiring on the side surface of the semiconductor chip to be laminated is secured from the bonding pad on the semiconductor chip to the end of the semiconductor chip with a wiring thickness of at least 20 μm to 30 μm. Extend
Since the end portion must be used as an external connection electrode, there is a very important problem that cannot be dealt with a commercially available semiconductor chip divided into a pellet state.

【００１３】[0013]

【発明が解決しようとする課題】以上の様に、フリップ
チップ実装技術は最も高密度化を実現できる半導体チッ
プ実装技術として一般的なものとなり、ＢＧＡ／ＣＳＰ
はその半導体チップを高密度にパッケージ化する技術と
していずれも現在の高密度実装における主流技術となっ
ている。As described above, the flip-chip mounting technology has become a general semiconductor chip mounting technology capable of realizing the highest density, and has been widely used as a BGA / CSP.
Are all mainstream technologies for high-density packaging at present as technologies for packaging the semiconductor chips at high density.

【００１４】ところが、これらの実装技術は半導体チッ
プを回路配線基板上に平面的に２次元実装する構造であ
るため、半導体チップを回路配線基板に実装する面積領
域の物理的限界を飼い蹴るするため、空間領域も実装領
域とする３次元実装技術の高密度実装技術開発が行われ
る様になってきた。However, since these mounting techniques have a structure in which a semiconductor chip is two-dimensionally mounted on a circuit wiring board in a two-dimensional manner, it is necessary to avoid the physical limit of the area in which the semiconductor chip is mounted on the circuit wiring board. The development of high-density mounting technology of three-dimensional mounting technology in which a space region is also a mounting region has been started.

【００１５】３次元実装技術における技術的な課題は、
空間方向に積層化する半導体ユニット単位構造と垂直方
向の配線形成方法であり、半導体チップを回路配線基板
にＭＣＭ化した回路配線基板ブロック側面に垂直配線を
形成する提案、ＴＣＰパッケージを積層してリード部分
で垂直方向配線を形成する方法など多くの提案が行われ
ている。しかしながら、いずれの方法も積層化する回路
配線基板の配線領域、半導体パッケージ封止領域が電子
機器の高密度実装に対する限界要因となっていた。The technical issues in the three-dimensional mounting technology are
This is a method of forming a vertical wiring on a side of a circuit wiring board block in which a semiconductor chip is formed into an MCM on a circuit wiring board, and a method of forming a vertical wiring on a side surface of a circuit wiring board block by stacking in a space direction. Many proposals have been made such as a method of forming a vertical wiring in a portion. However, in each of the methods, the wiring region of the circuit wiring board to be laminated and the semiconductor package sealing region are the limiting factors for high-density mounting of electronic devices.

【００１６】このため、半導体チップをベアチップ状態
で積層化する提案が行われており、例えば、半導体チッ
プのボンディングパッドに対応する位置に金属充填され
た貫通孔を形成して半導体チップと相互接続する方法
は、垂直方向の配線領域を３次元ブロック内部で処理す
る高密度実装に有効な方法である。ところが、この方法
ボンディングパッドを構成するアルミニウム薄膜が露出
される位置で選択的にシリコン酸化膜エッチングを完了
させるプロセス制御と凹部に金属を完全充填するプロセ
ス制御性に課題があった。For this reason, it has been proposed to stack semiconductor chips in a bare chip state. For example, a through hole filled with metal is formed at a position corresponding to a bonding pad of the semiconductor chip to interconnect with the semiconductor chip. The method is effective for high-density mounting in which a vertical wiring area is processed inside a three-dimensional block. However, there is a problem in process control for selectively completing the etching of the silicon oxide film at the position where the aluminum thin film forming the bonding pad is exposed, and process control for completely filling the recess with metal.

【００１７】一方、半導体チップをベアチップ状態で積
層化して３次元ブロックの側面領域に多層配線を形成し
て半導体チップ間の垂直方向配線を形成する方法も提案
されている。この半導体チップを積層化して３次元ブロ
ック側面領域で垂直方向配線を形成する方法は、ボンデ
ィングパッド配置が相互に等しい同種の半導体チップを
積層化する場合には有効であるが、ボンディングパッド
位置が相互に異なる異種の半導体チップを積層化する場
合には必ずしも有効な方法ではなかった。さらにこの方
法には積層化される半導体チップ側面に相互接続配線を
形成するための多層配線を半導体チップ上のボンディン
グパッドから半導体チップ端部まで少なくとも２０μｍ
〜３０μｍ厚の配線膜厚を確保して延長させ、その端部
を外部接続電極とする必要性から、ペレット状態に分割
された市販の半導体チップには対応できない極めて重要
な問題があった。On the other hand, there has also been proposed a method of stacking semiconductor chips in a bare chip state, forming a multilayer wiring in a side surface region of a three-dimensional block, and forming a vertical wiring between the semiconductor chips. This method of stacking semiconductor chips to form vertical wiring in the three-dimensional block side surface region is effective when stacking semiconductor chips of the same type having the same bonding pad arrangement, but the bonding pad positions are different. However, this method is not always effective when different types of semiconductor chips are stacked. Further, this method requires that a multilayer wiring for forming an interconnect wiring on a side surface of the semiconductor chip to be laminated be at least 20 μm from a bonding pad on the semiconductor chip to an end of the semiconductor chip.
Since it is necessary to secure and extend a wiring film thickness of about 30 μm and to use the end portion as an external connection electrode, there is a very important problem that cannot be applied to a commercially available semiconductor chip divided into a pellet state.

【００１８】本発明は上記の問題を鑑みてなされたもの
であり、特にチップサイズが相互に異なる半導体チップ
を３次元実装するブロックモジュールにおいて、チップ
サイズの異なる半導体チップを同一寸法に規格化して３
次元実装ブロックモジュールとして構成するための半導
体チップユニットを用いることにより、チップサイズの
異なる半導体チップに対しても高密度な３次元実装ブロ
ックモジュール型の半導体装置を実現するものである。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and particularly in a block module in which semiconductor chips having mutually different chip sizes are three-dimensionally mounted, semiconductor chips having different chip sizes are standardized to the same size.
By using a semiconductor chip unit configured as a three-dimensional mounting block module, a three-dimensional mounting block module type semiconductor device with high density can be realized even for semiconductor chips having different chip sizes.

【００１９】[0019]

【課題を解決するための手段】本発明は上記課題を解決
するため、少なくとも複数個の半導体チップが回路配線
基板に搭載された半導体装置において、半導体チップの
ボンディングパッドには外部端子と電気的接続を可能に
する金属が露出されていることと、半導体チップの裏面
または側面の少なくとも１方は絶縁性樹脂により固定さ
れていることと、回路配線基板に配置した半導体チップ
間には半導体チップを一定寸法の半導体チップユニット
として分割する仮想ダイシングライン領域が設定されて
いることを特徴とするものである。According to the present invention, there is provided a semiconductor device having at least a plurality of semiconductor chips mounted on a circuit wiring board, wherein bonding pads of the semiconductor chips are electrically connected to external terminals. And that at least one of the back and side surfaces of the semiconductor chip is fixed with an insulating resin, and the semiconductor chip is fixed between the semiconductor chips arranged on the circuit wiring board. A virtual dicing line area to be divided as a semiconductor chip unit having dimensions is set.

【００２０】特に、本発明による半導体装置は、回路配
線基板に配置される半導体チップのうち少なくとも１つ
は相互に半導体チップサイズが異なることと、分割され
る半導体チップユニットは半導体チップユニットサイズ
が相互に同じであることと、半導体チップユニットには
外部端子と電気的接続を可能にする金属配線が端部まで
形成されていることを特徴とするものである。In particular, in the semiconductor device according to the present invention, at least one of the semiconductor chips disposed on the circuit wiring board has a different semiconductor chip size, and the divided semiconductor chip units have different semiconductor chip unit sizes. In addition, the semiconductor chip unit is characterized in that a metal wiring that enables electrical connection with an external terminal is formed up to an end.

【００２１】さらに、本発明による半導体装置は、半導
体チップユニットが少なくとも複数個積層化されて３次
元実装型ブロックモジュールを形成していることと、半
導体チップユニット上に形成される外部端子との接続を
可能にする金属配線はブロックモジュール側面のうち少
なくとも１つの面に露出されていることと、露出した金
属配線による電極端子はブロックモジュール側面にアレ
イ状に配置されていることを特徴とするものである。Furthermore, in the semiconductor device according to the present invention, at least a plurality of semiconductor chip units are stacked to form a three-dimensional mounting type block module, and connection with external terminals formed on the semiconductor chip unit. The metal wiring that enables the above is exposed on at least one of the side surfaces of the block module, and the electrode terminals formed by the exposed metal wiring are arranged in an array on the side surface of the block module. is there.

【００２２】[0022]

【発明の実施の形態】以下、本発明について詳細に説明
する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the present invention will be described in detail.

【００２３】本発明によれば、少なくとも複数個の半導
体チップが回路配線基板に搭載された半導体装置におい
て、半導体チップのボンディングパッドには外部端子と
電気的接続を可能にする金属が露出されていることと、
半導体チップの裏面または側面の少なくとも１方が絶縁
性樹脂により固定されていることと、回路配線基板に配
置した半導体チップ間には半導体チップを一定寸法の半
導体チップユニットとして分割する仮想ダイシングライ
ン線が設定されているため、ベアチップ状態の半導体チ
ップを２次元回路配線基板モジュールとして再構築する
構成になっている。これため、市販のベアチップ状態の
半導体チップに対しても従来の半導体製造プロセスが容
易に適用でき、半導体チップ上のバンプ形成、多層配線
形成などが可能になる。さらに本発明によれば、良品歩
留り１００％の半導体ウェハーを実現できるため、３次
元ブロック半導体モジュールを極めて低下することがで
きる 特に本発明によれば、回路配線基板に搭載される半導体
チップのうち少なくとも１つは相互に半導体チップサイ
ズが異なることと、分割される半導体チップユニットは
半導体チップユニットサイズが相互に同じであること
と、前記半導体チップユニットには外部端子と電気的接
続を可能にする金属配線が端部まで形成されているた
め、回路配線基板上の仮想ダイシングラインに添って半
導体チップを半導体チップユニットとして分割すること
により、チップサイズの異なる異種デバイスの外形寸法
を一定寸法に規格化でき、ブロックモジュール型半導体
装置として３次元実装する場合に必要となる半導体チッ
プ外形寸法の規格化を容易に実現できる。According to the present invention, in a semiconductor device in which at least a plurality of semiconductor chips are mounted on a circuit wiring board, a metal that can be electrically connected to an external terminal is exposed on a bonding pad of the semiconductor chip. That
At least one of the back surface or the side surface of the semiconductor chip is fixed by an insulating resin, and a virtual dicing line for dividing the semiconductor chip into a semiconductor chip unit of a fixed size is provided between the semiconductor chips arranged on the circuit wiring board. Since the setting is made, the semiconductor chip in a bare chip state is reconstructed as a two-dimensional circuit wiring board module. Therefore, the conventional semiconductor manufacturing process can be easily applied to a commercially available bare chip semiconductor chip, and bump formation, multilayer wiring formation, and the like on the semiconductor chip can be performed. Further, according to the present invention, a semiconductor wafer having a good yield of 100% can be realized, so that the three-dimensional block semiconductor module can be extremely reduced. In particular, according to the present invention, at least one of the semiconductor chips mounted on the circuit wiring board One is that the semiconductor chip sizes are different from each other, that the divided semiconductor chip units have the same semiconductor chip unit size, and that the semiconductor chip units are made of metal that enables electrical connection with external terminals. Since the wiring is formed up to the end, by dividing the semiconductor chip as a semiconductor chip unit along the virtual dicing line on the circuit wiring board, the external dimensions of different types of devices having different chip sizes can be standardized to a certain size. Is necessary when three-dimensionally mounting as a block module type semiconductor device. Standardization of the semiconductor chip external dimensions can be easily realized.

【００２４】さらに、本発明によれば、前記半導体チッ
プユニットは少なくとも複数個積層化されて３次元実装
型ブロックモジュールを形成していることと、半導体チ
ップユニット上に形成される外部端子との接続を可能に
する金属配線がブロックモジュール側面のうち少なくと
も１つの面に露出されていることと、露出した金属配線
による電極端子が前記ブロックモジュール側面にアレイ
状に配置されているため、これまで多層配線形成の困難
であった３次元実装ブロック側面領域に容易に多層配線
形成が容易に可能となり、平面的な２次元実装に比較し
て極めて実装密度の高い異種デバイスの３次元実装構造
を可能にする半導体装置を実現できる。 （実施例）以下、図１、図２、図３、図４、図５を参照
して本発明の実施例を説明する。Further, according to the present invention, at least a plurality of the semiconductor chip units are stacked to form a three-dimensional mounting type block module, and connection with an external terminal formed on the semiconductor chip unit. Metal wiring is exposed on at least one of the side surfaces of the block module, and the electrode terminals formed by the exposed metal wiring are arranged in an array on the side surface of the block module. Multilayer wiring can be easily formed on the side surface region of the three-dimensional mounting block, which has been difficult to form, and enables a three-dimensional mounting structure of a heterogeneous device having an extremely high mounting density as compared with two-dimensional mounting in a planar manner. A semiconductor device can be realized. (Embodiment) An embodiment of the present invention will be described below with reference to FIGS. 1, 2, 3, 4, and 5. FIG.

【００２５】図１は本発明に係る半導体装置の実施例を
示す斜視図であり、図２は本発明に係る半導体装置の実
施例を示す断面構成図であり、図３は本発明に係る半導
体装置の実施例を示す３次元実装型モジュールの一例を
示す斜視図であり、図４は本発明に係る半導体装置の製
造方法を示す断面工程図であり、図５は本発明に係る半
導体装置の効果を説明するための図である。FIG. 1 is a perspective view showing an embodiment of a semiconductor device according to the present invention, FIG. 2 is a sectional view showing an embodiment of a semiconductor device according to the present invention, and FIG. FIG. 4 is a perspective view showing an example of a three-dimensional mounting type module showing an embodiment of the device, FIG. 4 is a sectional process view showing a method for manufacturing a semiconductor device according to the present invention, and FIG. It is a figure for explaining an effect.

【００２６】図１から図３において、１は第１半導体チ
ップ、２は第２半導体チップ、３は第３半導体チップ、
４は回路配線基板、５は仮想ダイシングライン、２１は
第１半導体チップユニット、２２は第２半導体チップユ
ニット、２３は第３半導体チップユニット、３１は３次
元実装ブロックモジュール、３２はブロック側面配線電
極である。1 to 3, 1 is a first semiconductor chip, 2 is a second semiconductor chip, 3 is a third semiconductor chip,
4 is a circuit wiring board, 5 is a virtual dicing line, 21 is a first semiconductor chip unit, 22 is a second semiconductor chip unit, 23 is a third semiconductor chip unit, 31 is a three-dimensional mounting block module, and 32 is a block side wiring electrode. It is.

【００２７】以下、本発明に係る半導体装置の実施例の
製造方法を図３を用いて説明する。先ず図３において、
第１半導体チップ、第２半導体チップ、第３半導体チッ
プを搭載する回路配線基板を用意する。この回路配線基
板は本発明の主旨から一般的なものであり、例えば、米
国特許４８１１０８２号公報あるいは通常のガラスエポ
キシ基板上に絶縁層と導体層を相互にビルドアップさせ
た方式のプリント基板ＳＬＣ（Ｓｕｒｆａｃｅ Ｌａｍ
ｉｎａｒ Ｃｉｒｃｕｉｔ）基板を用いることができ
る。従って、例えばポリイミド樹脂を基板主材として表
面に銅配線が形成されている公知のフレキシブル基板、
あるいは公知のセラミック多層基板を用いることも可能
であり、回路配線基板の構成と材料は特に限定されるも
のではない。Hereinafter, a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIG. First, in FIG.
A circuit wiring board on which the first semiconductor chip, the second semiconductor chip, and the third semiconductor chip are mounted is prepared. This circuit wiring board is a general one from the gist of the present invention. For example, a printed circuit board SLC (US Pat. No. 4,810,082) or a system in which an insulating layer and a conductive layer are mutually built up on a normal glass epoxy board is used. Surface Lam
(inar Circuit) substrate can be used. Therefore, for example, a known flexible substrate in which copper wiring is formed on the surface using, for example, a polyimide resin as a substrate main material,
Alternatively, a known ceramic multilayer substrate can be used, and the configuration and material of the circuit wiring substrate are not particularly limited.

【００２８】さらに、この回路配線基板の表面には第１
半導体チップ、第２半導体チップ、第３半導体チップの
ボンディングパッドに対応した位置に各半導体チップと
接続される回路配線が形成されている。この回路配線は
特に限定されるものではないが、回路配線材料としてＡ
ｌ、Ａｕ、Ｗ、Ｃｕ、Ｎｉ、Ｃｒ、Ｐｔ、Ｐｄから選択
される金属またはこれら金属から選択される積層金属ま
たはこれら金属を主成分とする合金が好ましく、回路配
線基板主面に形成される回路配線の半導体チップと接続
される領域以外はソルダーレジストが被覆されているこ
とが好ましい。本実施例では、説明のため、ビルドアッ
プ層としてＣｕ配線厚２０μｍを有する回路配線パター
ンが仮想ダイシングライン部分まで延長されているもの
を回路配線基板として用いた。Further, the first surface of the circuit wiring board is
Circuit wiring connected to each semiconductor chip is formed at a position corresponding to the bonding pads of the semiconductor chip, the second semiconductor chip, and the third semiconductor chip. The circuit wiring is not particularly limited, but A is used as a circuit wiring material.
A metal selected from the group consisting of 1, Au, W, Cu, Ni, Cr, Pt, and Pd, a laminated metal selected from these metals, and an alloy containing these metals as main components are preferable, and are formed on the main surface of the circuit wiring board. It is preferable that the area other than the area of the circuit wiring connected to the semiconductor chip is covered with a solder resist. In the present embodiment, a circuit wiring pattern having a Cu wiring thickness of 20 μm and extending to a virtual dicing line portion was used as a build-up layer as a circuit wiring board.

【００２９】なお、この回路配線基板の形状と寸法は特
に限定されるものでなく、ウェハー形状を有する円形ま
たは四角形のいずれでも特に問題はないが、本実施例で
は説明のため５インチ径のウェハー形状を有する回路配
線基板を用いた。なお、回路配線基板上に形成する回路
配線の配置精度は、半導体チップを回路配線基板上に実
装するときの位置合せマークとなるため、半導体チップ
のボンディングパッドと同程度の寸法精度である±２０
μｍ程度の寸法精度を有していることが好ましい。The shape and dimensions of the circuit wiring board are not particularly limited, and there is no particular problem in the case of a wafer having a circular or square shape. A circuit wiring board having a shape was used. Note that the placement accuracy of the circuit wiring formed on the circuit wiring board is an alignment mark when the semiconductor chip is mounted on the circuit wiring board, and therefore has a dimensional accuracy on the order of ± 20 which is about the same as the bonding pad of the semiconductor chip.
It preferably has a dimensional accuracy of about μm.

【００３０】一方、回路配線基板に搭載される第１半導
体チップ、第２半導体チップ、第３半導体チップには、
１００μｍ□のボンディングパッド部分を除いてＰＳＧ
（リン・シリカ・ガラス）とＳｉＮ（窒化シリコン）が
パッシベーション膜として形成されている。これらの半
導体チップは本発明の主旨から一般的なものであり、そ
の構造は何ら限定されるものではないが、本実施例では
説明のため、第１半導体チップとして１００μｍ□のボ
ンディングパッドが半導体チップの周囲に添って、半導
体チップのエッジ部分から内側１．５ｍｍの位置に２５
６個配置されている１２ｍｍ×１２ｍｍ寸法を有するＲ
ＩＳＣチップを用いた。なお、この第１半導体チップは
ＢＳＧにより６２５μｍあった初期ウェハー厚が３００
μｍのチップ厚に加工されている。同様に、第２の半導
体チップとしては８０μｍ□のボンディングパッドが半
導体チップの周囲に添って、半導体チップの内側１．５
ｍｍの位置に１００個配置されている９ｍｍ×９ｍｍの
ＳＲＡＭチップを用いた。さらに、第３の半導体チップ
としては９０μｍ□のボンディングパッドが半導体チッ
プの周囲に添って、半導体チップの内側１．２ｍｍの位
置に１５０個配置されている１０ｍｍ×８ｍｍのキャッ
シュコントローラを用いた。On the other hand, the first semiconductor chip, the second semiconductor chip, and the third semiconductor chip mounted on the circuit wiring board include:
PSG excluding 100μm □ bonding pad
(Phosphorus-silica-glass) and SiN (silicon nitride) are formed as passivation films. These semiconductor chips are general from the gist of the present invention, and their structures are not limited at all. In the present embodiment, for the sake of explanation, a 100 μm square bonding pad is used as the first semiconductor chip for explanation. Along the circumference of the semiconductor chip, at a position 1.5 mm inward from the edge of the semiconductor chip.
R having a size of 12 mm × 12 mm arranged in six pieces
An ISC chip was used. The first semiconductor chip had an initial wafer thickness of 625 μm by BSG of 300 μm.
It is processed to a chip thickness of μm. Similarly, the second semiconductor chip is 80 [mu] m □ bonding pads along the periphery of the semiconductor chip, inner semiconductor chips 1.5
A 9 mm × 9 mm SRAM chip arranged at 100 mm positions was used. Further, the third bonding pad of 90 [mu] m □ as semiconductor chip along the periphery of the semiconductor chip, using the cache controller 10 mm × 8 mm which are arranged 150 in position inside 1.2mm semiconductor chip.

【００３１】さらに、これら第１半導体チップ、第２半
導体チップ、第３半導体チップには、公知の技術であ
る、例えば蒸着法、電気めっき法などにより形成された
はんだバンプが配置されている。なお、このバンプ電極
の材質としては、はんだに限定されるものではなく、Ａ
ｌ、Ａｕ、Ｗ、Ｃｕ、Ｎｉ、Ｃｒ、Ｐｔ、Ｐｄから選択
される金属またはこれら金属を主成分とする合金、また
はＰｂ、Ｓｎ、Ｓｎ、Ａｇ、Ｓｂ、Ｉｎ、Ｂｉから選択
される金属またはこれら金属を主成分とする合金であれ
ば良い。本実施例では説明のため、すべての半導体チッ
プに対してバンプ高さ５０μｍ±２μｍを有するＮｉ／
Ｔｉ（３０００Å／１０００Å）バリアメタルが形成さ
れているＰｂ／Ｓｎ＝６３／３７共晶はんだバンプを用
いた。Further, the first semiconductor chip, the second semiconductor chip, and the third semiconductor chip are provided with solder bumps formed by a known technique, for example, a vapor deposition method, an electroplating method, or the like. The material of the bump electrode is not limited to solder,
1, a metal selected from Au, W, Cu, Ni, Cr, Pt, Pd or an alloy containing these metals as a main component, or a metal selected from Pb, Sn, Sn, Ag, Sb, In, Bi, or An alloy containing these metals as a main component may be used. In this embodiment, for the sake of explanation, Ni / having a bump height of 50 μm ± 2 μm was used for all semiconductor chips.
A Pb / Sn = 63/37 eutectic solder bump on which a Ti (3000/1000) barrier metal was formed was used.

【００３２】次いで、各半導体チップを回路配線基板上
に実装して半導体装置を製造するが、その製造方法は以
下の通りである。Next, each semiconductor chip is mounted on a circuit wiring board to manufacture a semiconductor device. The manufacturing method is as follows.

【００３３】先ず、公知の技術であるハーフミラーを有
して位置合せを行うフリップチップボンダーを用いて、
各半導体チップはんだバンプと回路配線基板上の回路配
線で構成される電極端子の位置合せを行う。半導体チッ
プは加熱機構を有するコレットに保持され、３５０℃の
窒素雰囲気中で予備加熱されている。First, using a flip chip bonder that has a half mirror, which is a known technique, and performs alignment using a half mirror,
Each semiconductor chip solder bump is aligned with an electrode terminal composed of circuit wiring on the circuit wiring board. The semiconductor chip is held in a collet having a heating mechanism, and is preheated in a nitrogen atmosphere at 350 ° C.

【００３４】次いで、半導体チップのバンプ電極と回路
配線基板の電極端子が接触された状態で、コレットをさ
らに下方移動して、圧力３０ｋｇ／ｍｍ２を加え、回路
配線基板の電極端子とバンプ電極を機械的圧力が加わっ
た状態で接触させる。さらにこの状態で温度を３７０℃
まで上昇させてはんだを溶融させ、回路配線基板の電極
端子と半導体チップのバンプ電極を接続する。Next, in a state where the bump electrodes of the semiconductor chip and the electrode terminals of the circuit wiring board are in contact with each other, the collet is further moved downward to apply a pressure of 30 kg / mm 2, and the electrode terminals of the circuit wiring board and the bump electrodes are removed. Make contact under mechanical pressure. In this state, the temperature is increased to 370 ° C.
Then, the solder is melted to connect the electrode terminals of the circuit wiring board and the bump electrodes of the semiconductor chip.

【００３５】同様の方法を用いて、第２半導体チップ、
第３半導体チップを回路配線基板上にフリップチップ実
装する。Using a similar method, the second semiconductor chip,
The third semiconductor chip is flip-chip mounted on the circuit wiring board.

【００３６】このとき、第１半導体チップ、第２半導体
チップ、第３半導体チップは、各中心間が１５．５ｍｍ
となっており、１２ｍｍ×１２ｍｍの第１半導体チッ
プ、９ｍｍ×９ｍｍの第２半導体チップ、１０ｍｍ×８
ｍｍの第３半導体チップは、いずれも１５．５ｍｍ×１
５．５ｍｍの領域に配置され、回路配線基板上に設置さ
れる仮想ダイシングラインは１５．５ｍｍ×１５．５ｍ
ｍとなっている。さらに、以上の様に製造された回路配
線基板上に各半導体チップがフリップチップ実装された
半導体装置の半導体チップと回路配線基板の隙間寸法
は、初期バンプ高さ５０μｍ±２μｍより全体平均で５
μｍ小さい寸法の４５μｍ±２μｍを有していた。At this time, the distance between the centers of the first semiconductor chip, the second semiconductor chip, and the third semiconductor chip is 15.5 mm.
A first semiconductor chip of 12 mm × 12 mm, a second semiconductor chip of 9 mm × 9 mm, and 10 mm × 8
mm third semiconductor chips are all 15.5 mm × 1
A virtual dicing line arranged in a 5.5 mm area and placed on a circuit wiring board is 15.5 mm × 15.5 m.
m. Further, the gap dimension between the semiconductor chip and the circuit wiring board of the semiconductor device in which each semiconductor chip is flip-chip mounted on the circuit wiring board manufactured as described above is an average of 5 from the initial bump height of 50 μm ± 2 μm.
It had 45 μm ± 2 μm with μm smaller dimensions.

【００３７】次いで、この隙間部分に公知技術である、
封止樹脂を配置することも可能である。封止する樹脂と
して、例えば、ビスフェノール系エポキシとイミダゾー
ル効果触媒、酸無水物効果剤と球状の石英フィラを重量
比で４５ｗｔ％含有するエポキシ樹脂を用いることがで
きる。Next, a known technique is applied to this gap portion.
It is also possible to arrange a sealing resin. As the resin to be sealed, for example, an epoxy resin containing a bisphenol-based epoxy, an imidazole effect catalyst, an acid anhydride effect agent, and a spherical quartz filler in a weight ratio of 45 wt% can be used.

【００３８】さらに、仮想ダイシングライン部分である
半導体チップ間領域と半導体チップ裏面を封止する樹脂
として、例えばクレゾールノボラックタイプのエポキシ
樹脂（ＥＣＯＮ−１９５ＸＬ；住友化学社製）１００重
量部、硬化剤としてのフェノール樹脂５４重量部、充填
剤としての熔融シリカ１００重量部、触媒としてのベン
ジルジメチルアミン０．５重量部、その他添加剤として
カーボンブラック３重量部、シランカップリング剤３重
量部を粉砕、混合、溶融したエポキシ樹脂溶融体を用い
ることも可能であるが、その材料は限定されるものでは
ない。Further, as a resin for sealing the area between the semiconductor chips which is a virtual dicing line portion and the back surface of the semiconductor chip, for example, 100 parts by weight of a cresol novolak type epoxy resin (ECON-195XL; manufactured by Sumitomo Chemical Co., Ltd.), and a curing agent 54 parts by weight of a phenol resin, 100 parts by weight of fused silica as a filler, 0.5 parts by weight of benzyldimethylamine as a catalyst, 3 parts by weight of carbon black as an additive, and 3 parts by weight of a silane coupling agent. It is also possible to use a molten epoxy resin melt, but the material is not limited.

【００３９】以上の様にして製造された２次元回路配線
基板モジュールは、回路配線基板厚１．０ｍｍ、半導体
チップ実装厚３５０μｍ、封止樹脂厚６５０μｍを有し
ており、２次元実装回路配線基板モジュールの基板総厚
は２．０ｍｍとなっていた。The two-dimensional circuit board module manufactured as described above has a circuit board thickness of 1.0 mm, a semiconductor chip mounting thickness of 350 μm, and a sealing resin thickness of 650 μm. The total substrate thickness of the module was 2.0 mm.

【００４０】なお、この回路配線モジュール基板厚は必
要により、以下の方法で薄型化できる。The thickness of the circuit wiring module substrate can be reduced by the following method if necessary.

【００４１】具体的には、ガラスエポキシ基板またはエ
ポキシ封止樹脂を回路配線基板主面の配線形成面または
半導体チップ裏面部分まで機械的に研磨する。機械的研
磨は、マクロ研磨により±５μｍまで均一化した後、ミ
クロ研磨により凹凸を±３μｍ程度以下の精度とするこ
とが回路配線基板表面に形成する回路配線のパターン精
度上は好ましい。マクロ研磨は、例えば５μｍ〜１０μ
ｍ程度の粒径を有する酸化セリウム、または＃１０００
程度の耐水研磨紙を用い、ミクロ研磨は０．３μｍ程度
の粒径を有する酸化セリウムまたは酸化アルミナまたは
ダイヤモンドを用いることが好ましい。このとき、液体
状の研磨ペーストを研磨剤とする湿式研磨法を用いる
と、ガラス繊維とエポキシ樹脂に研磨速度差が発生して
凹凸が発生するため、仕上げのミクロ研磨にはダイヤモ
ンドなどが埋め込まれたディスク盤を用いた乾式研磨法
を用いることが好ましい。Specifically, a glass epoxy substrate or an epoxy sealing resin is mechanically polished to the wiring formation surface of the circuit wiring substrate main surface or the back surface of the semiconductor chip. The mechanical polishing is preferably made uniform to ± 5 μm by macro-polishing, and then made to have an accuracy of about ± 3 μm or less by micro-polishing in view of the pattern accuracy of circuit wiring formed on the surface of the circuit wiring board. Macro polishing, for example, 5 μm to 10 μm
cerium oxide having a particle size of about m or # 1000
It is preferable to use cerium oxide, alumina oxide, or diamond having a particle size of about 0.3 μm for micro-polishing using a water-resistant abrasive paper of about a degree. At this time, if a wet polishing method using a liquid polishing paste as an abrasive is used, a difference in polishing rate occurs between the glass fiber and the epoxy resin, and irregularities are generated. It is preferable to use a dry polishing method using a disc disk.

【００４２】以上に記載する研磨方法を用いることによ
り、回路配線基板モジュール厚は半導体チップ厚３５０
μｍ、バンプ電極高さ４５μｍ、回路配線基板厚２０μ
ｍを合わせた４１５μｍまで薄くすることができる。By using the polishing method described above, the thickness of the circuit wiring board module is reduced to the semiconductor chip thickness of 350.
μm, bump electrode height 45 μm, circuit wiring board thickness 20 μm
m can be reduced to 415 μm.

【００４３】なお、この薄型化された回路配線基板は異
種デバイスが同一平面上に製造されるシステムＬＳＩウ
ェハーとして取り扱うことができるため、以下の半導体
製造プロセスによりウェハーレベルＣＳＰを製造するこ
とも可能である。Since the thinned circuit wiring board can be handled as a system LSI wafer in which different types of devices are manufactured on the same plane, a wafer-level CSP can be manufactured by the following semiconductor manufacturing process. is there.

【００４４】具体的には、上記の様な研磨により回路配
線基板主面をはんだバンプが露出するまで研磨するもの
であるが、このとき回路配線基板主材は回路配線層を含
んで完全に研磨除去されており、半導体チップ主面側に
は複数個のはんだバンプがエポキシ樹脂中に埋め込まれ
た状態となっているため、この露出しているはんだ露出
面に対して、スクリーン印刷または蒸着または電気めっ
き法など公知技術によりはんだボールを形成してウェハ
ーレベルＣＳＰを製造するものである。More specifically, the main surface of the circuit wiring board is polished by the above polishing until the solder bumps are exposed. At this time, the main material of the circuit wiring board is completely polished including the circuit wiring layer. Since the solder bumps have been removed and a plurality of solder bumps are embedded in the epoxy resin on the main surface of the semiconductor chip, screen printing or vapor deposition or electric A wafer level CSP is manufactured by forming solder balls by a known technique such as a plating method.

【００４５】さらに、半導体チップ主面側において複数
個のはんだバンプがエポキシ樹脂中に埋め込まれた状態
となっている回路配線基板に対して、公知の技術である
多層配線技術を用いて回路配線基板上に任意の回路配線
を形成することも可能である。この多層配線プロセスを
適応した後、上記のはんだボール形成工程を追加するこ
とで半導体チップ全面にはんだボールがアレイ状に配置
されたウェハーレベルＢＧＡを形成することもできる。
従って本発明は、半導体ベアチップをウェハースケール
に再構築する技術であるため、従来まで加工が困難であ
った半導体ベアチップに対しても半導体製造プロセスを
可能にする極めて有効な技術である。Further, a circuit wiring board in which a plurality of solder bumps are embedded in epoxy resin on the main surface side of the semiconductor chip is applied to the circuit wiring board by using a known multilayer wiring technique. Arbitrary circuit wiring can be formed thereon. After this multi-layer wiring process is applied, a wafer level BGA in which solder balls are arranged in an array over the entire surface of a semiconductor chip can be formed by adding the above-mentioned solder ball forming step.
Therefore, the present invention is a technology for reconstructing a semiconductor bare chip on a wafer scale, and is an extremely effective technology for enabling a semiconductor manufacturing process even for a semiconductor bare chip that has been difficult to process until now.

【００４６】次いで、ウェハースケールに再製造された
第１半導体チップ、第２半導体チップ、第３半導体チッ
プの配置された回路配線基板に設定されている仮想ダイ
シングラインに添って、公知の技術によりダイシングを
行い、第１半導体チップ、第２半導体チップ、第３半導
体チップを各々１５．５ｍｍ×１５．５ｍｍの半導体チ
ップユニットとして分割する。このとき、分割する回路
配線基板として、回路配線基板総厚２．０ｍｍの回路配
線基板モジュールを使用することも可能であるが、本実
施例では説明のため、研磨により全体が０．９５ｍｍに
薄型化されているものを用いた。具体的な各部品厚は、
回路配線基板０．５ｍｍ、半導体チップ厚３５０μｍ、
バンプ高さ４５μｍ、裏面封止樹脂厚５５μｍである。
さらに、分割された半導体チップユニットの端部には、
各半導体チップのボンディングパッドと電気的に接続さ
れている配線幅１００μｍ、配線厚５０μｍのＣｕ回路
配線が露出している。Next, dicing is performed by a known technique along a virtual dicing line set on a circuit wiring board on which the first semiconductor chip, the second semiconductor chip, and the third semiconductor chip remanufactured on a wafer scale are arranged. The first semiconductor chip, the second semiconductor chip, and the third semiconductor chip are each divided into semiconductor chip units of 15.5 mm × 15.5 mm. At this time, it is possible to use a circuit wiring board module having a total thickness of 2.0 mm as the circuit wiring board to be divided. However, in this embodiment, for the sake of explanation, the whole is thinned to 0.95 mm by polishing. Those that have been used were used. The specific thickness of each part is
Circuit wiring board 0.5 mm, semiconductor chip thickness 350 μm,
The bump height is 45 μm and the back surface sealing resin thickness is 55 μm.
Furthermore, at the end of the divided semiconductor chip unit,
A Cu circuit wiring having a wiring width of 100 μm and a wiring thickness of 50 μm electrically connected to the bonding pad of each semiconductor chip is exposed.

【００４７】次いで、上記の第１半導体チップユニッ
ト、第２半導体チップユニット、第３半導体チップユニ
ットを空間方向に３次元実装する。積層はダイシングに
より分割された１５．５ｍｍ□の半導体チップユニット
の外形寸法を基準に機械的な位置合せで行う。一般的に
ダイシング精度は±１０μｍ程度であり、特定の回路配
線基板から分割された半導体チップユニットの公差は同
一となっているため、幅１００μｍの回路配線を所定の
位置に合わせることに問題はない。Next, the first semiconductor chip unit, the second semiconductor chip unit, and the third semiconductor chip unit are three-dimensionally mounted in the spatial direction. Lamination is carried out in a mechanical alignment relative to the outer dimensions of 15.5 mm □ semiconductor chip units divided by dicing. Generally, the dicing accuracy is about ± 10 μm, and the tolerance of the semiconductor chip unit divided from the specific circuit wiring board is the same, so that there is no problem in aligning the circuit wiring having a width of 100 μm with a predetermined position. .

【００４８】この３次元積層化に必要な位置合せ方法と
して、積層される半導体チップユニットを構成する回路
配線基板モジュール上に公知の位置合せマークを有し
て、公知の技術であるハーフミラーを用いた方法を用い
ることができるが、半導体チップを垂直配置してＣｕ配
線から構成される側面電極を位置合せマークとして積層
化することも可能である。As a positioning method necessary for the three-dimensional stacking, a known alignment mark is provided on a circuit wiring board module constituting a semiconductor chip unit to be stacked, and a half mirror which is a known technique is used. Although the conventional method can be used, it is also possible to vertically arrange the semiconductor chips and stack the side electrodes composed of Cu wiring as alignment marks.

【００４９】各半導体チップユニットの積層化には、半
導体チップユニットを構成している封止樹脂と同一組成
であることが熱ストレスを緩和する接続信頼性は好まし
い。従って、本実施例では積層化する封止樹脂として、
クレゾールノボラックタイプのエポキシ樹脂（ＥＣＯＮ
−１９５ＸＬ；住友化学社製）１００重量部、硬化剤と
してのフェノール樹脂５４重量部、充填剤としての熔融
シリカ１００重量部、触媒としてのベンジルジメチルア
ミン０．５重量部、その他添加剤としてカーボンブラッ
ク３重量部、シランカップリング剤３重量部を粉砕、混
合、溶融したエポキシ樹脂溶融体を用いた。積層化され
る封止樹脂の接着層厚としては１００μｍ厚を確保し
た。For the lamination of the semiconductor chip units, it is preferable that the same composition as the sealing resin constituting the semiconductor chip unit is used for the connection reliability to reduce the thermal stress. Therefore, in this embodiment, as the sealing resin to be laminated,
Cresol novolak type epoxy resin (ECON
-195XL; manufactured by Sumitomo Chemical Co.) 100 parts by weight, 54 parts by weight of a phenol resin as a curing agent, 100 parts by weight of fused silica as a filler, 0.5 parts by weight of benzyldimethylamine as a catalyst, and carbon black as another additive An epoxy resin melt obtained by pulverizing, mixing and melting 3 parts by weight and 3 parts by weight of a silane coupling agent was used. The thickness of the adhesive layer of the sealing resin to be laminated was 100 μm.

【００５０】次いで、積層化された各半導体チップユニ
ットの外形寸法を規格化するため、積層化された３次元
ブロックの側面部分を機械的に研磨する。本実施例で
は、ダイシング公差を考慮して回路配線基板から分割し
た１５．５ｍｍ□の半導体チップユニットを１５．０ｍ
ｍ□まで研磨した。研磨方法は特に限定されるものでは
ないが、本実施例では説明のため上記の半導体チップユ
ニットを構成する回路配線基板を薄型するために用いた
方法と同等の方法で研磨を行った。Next, in order to standardize the external dimensions of the stacked semiconductor chip units, the side surfaces of the stacked three-dimensional blocks are mechanically polished. In this embodiment, 15.0 m and 15.5 mm □ semiconductor chip units divided in consideration of the dicing tolerance from the circuit wiring board
It was polished to m □ . The polishing method is not particularly limited, but in this example, for the sake of explanation, polishing was performed by the same method as that used for thinning the circuit wiring board constituting the semiconductor chip unit.

【００５１】以上の様な工程を実施することで、図４に
示す様な、１５．０ｍｍＷ×１５．０ｍｍＨ×１５．０
ｍｍＤの３次元実装型ブロックモジュールを製造した。By performing the above steps, 15.0 mmW × 15.0 mmH × 15.0 as shown in FIG.
An mmD three-dimensional mounting block module was manufactured.

【００５２】次いで、以上の様に製造した本発明による
半導体装置を評価したところ以下の結果を得た。Next, when the semiconductor device according to the present invention manufactured as described above was evaluated, the following results were obtained.

【００５３】図５は、本発明による半導体装置の実施例
を説明するために用いた１２ｍｍ×１２ｍｍの第１半導
体チップ、９ｍｍ×９ｍｍの第２半導体チップ、１０ｍ
ｍ×８ｍｍの第３半導体チップを１５．５ｍｍ□の半導
体チップユニットとして形成した後、本発明により１
５．０ｍｍＷ×１５．０ｍｍＨ×１５．０ｍｍＤの３次
元実装ブロックモジュールとして製造した半導体装置の
実装密度を他の実装技術と比較した結果である。FIG. 5 shows a first semiconductor chip of 12 mm.times.12 mm, a second semiconductor chip of 9 mm.times.9 mm, 10 m, which is used for explaining an embodiment of the semiconductor device according to the present invention.
After forming a third semiconductor chip of mx 8 mm as a 15.5 mm □ semiconductor chip unit, according to the present invention,
It is a result of comparing the mounting density of a semiconductor device manufactured as a three-dimensional mounting block module of 5.0 mmW × 15.0 mmH × 15.0 mmD with other mounting technologies.

【００５４】図から明らかな様に、従来技術である２次
元実装技術では、搭載する半導体チップ数の増加に伴い
実装密度は低下する。これは、半導体チップを実装する
場合に必要となる周辺回路領域が極めて大きく、回路配
線基板に搭載する半導体チップ数の増加に伴い周辺回路
領域が増加して実装密度を低下させているためである。As is clear from the figure, in the conventional two-dimensional mounting technology, the mounting density decreases as the number of semiconductor chips mounted increases. This is because the peripheral circuit area required when mounting a semiconductor chip is extremely large, and the peripheral circuit area increases with the increase in the number of semiconductor chips mounted on the circuit wiring board, thereby lowering the mounting density. .

【００５５】ところが、同一寸法の半導体メモリチップ
を積層化して、例えばシリコンディスクなどを製造する
場合は、搭載する半導体チップ数に正比例して実装密度
は極めて向上する。これは、積層化する半導体チップが
すべて同一寸法であり、半導体チップの相互配線領域を
積層化ブロック側面に配置することにより、半導体チッ
プ間の積層配線領域を究極的に最小化できるためであ
る。但し、この様な同一寸法の半導体チップを積層化す
る技術は、その適用製品が限定されるため、一般的には
多種の機能を有する異種寸法の半導体チップを積層化す
ることが行われている。具体的な積層化構造としてＭＣ
Ｍ回路配線基板、ＴＣＰを積層化した場合は、実装密度
としては２次元実装では実現不可能な１以上の領域を示
すものの、回路配線基板の回路配線領域、パッケージ封
止領域は必ずしも無視できるものではないため、同一寸
法の半導体チップを積層化する場合と比較して実装密度
の向上には限界がある。However, when semiconductor memory chips of the same dimensions are stacked to produce, for example, a silicon disk, the mounting density is greatly improved in direct proportion to the number of semiconductor chips mounted. This is because the semiconductor chips to be stacked are all the same size, and by arranging the interconnection areas of the semiconductor chips on the side surfaces of the stacked blocks, the stacked wiring area between the semiconductor chips can be ultimately minimized. However, since such a technology for laminating semiconductor chips of the same size is limited to products to which it is applied, generally, laminating semiconductor chips of different sizes having various functions is performed. . MC as a specific laminated structure
When the M circuit wiring board and the TCP are stacked, the mounting density indicates one or more areas that cannot be realized by two-dimensional mounting, but the circuit wiring area and the package sealing area of the circuit wiring board can be neglected. Therefore, there is a limit in improving the mounting density as compared with the case where semiconductor chips of the same dimensions are stacked.

【００５６】これに対して本発明による構造では、ＭＣ
Ｍ回路配線基板、ＴＣＰを積層化する場合に発生する回
路配線基板領域、パッケージ封止領域による実装密度低
下の問題を有さない半導体チップユニット構造を積層化
単位としているため、その実装密度を最も高密度化が可
能な同一寸法チップの積層化の値まで近づけることが可
能になっている。On the other hand, in the structure according to the present invention, MC
Since the semiconductor chip unit structure does not have the problem of mounting density reduction due to the circuit wiring board area and the package sealing area that occur when stacking the M circuit wiring board and TCP, the mounting density is the highest. It is possible to approach the value of lamination of chips of the same size that can be densified.

【００５７】従って、半導体チップを３次元積層ブロッ
クモジュールとして実装する半導体装置において、本発
明は半導体チップの外形寸法が相互に異なる異種の半導
体チップに対して容易に高密度化できる有効性の高いも
のであることが確認された。なお、本発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々に変更可能である。例えば、本実施例中では積層
化される半導体チップは３種類について記載したが、積
層化される半導体チップ数については特に限定されるも
のではなく、半導体チップが厚み方向に少なくとも複数
チップ積層化されている構造であれば良い。さらに、当
然ながら、半導体チップ間に配置する封止樹脂、回路配
線基板と接続するボール電極についても限定されるもの
ではない。Therefore, in a semiconductor device in which a semiconductor chip is mounted as a three-dimensional stacked block module, the present invention provides a highly effective semiconductor device capable of easily increasing the density of different types of semiconductor chips having different external dimensions. Was confirmed. It should be noted that the present invention is not limited to the above-described embodiment, and can be variously modified without departing from the gist thereof. For example, although three types of semiconductor chips to be stacked are described in the present embodiment, the number of semiconductor chips to be stacked is not particularly limited, and at least a plurality of semiconductor chips are stacked in the thickness direction. Any structure is acceptable. Furthermore, it goes without saying that the sealing resin disposed between the semiconductor chips and the ball electrodes connected to the circuit wiring board are not limited.

【００５８】[0058]

【発明の効果】本発明によれば、少なくとも複数個の半
導体チップが回路配線基板に搭載された半導体装置にお
いて、半導体チップのボンディングパッドには外部端子
と電気的接続を可能にする金属が露出されていること
と、半導体チップの裏面または側面の少なくとも１方が
絶縁性樹脂により固定されていることと、回路配線基板
に配置した半導体チップ間には半導体チップを一定寸法
の半導体チップユニットとして分割する仮想ダイシング
ライン領域が設定されているため、ベアチップ状態の半
導体チップを２次元回路配線基板モジュールとして再構
築する構成となっている。これにより市販のベアチップ
状態の半導体チップに対しても従来までの半導体製造プ
ロセスが容易に適用でき、半導体チップ上のバンプ形
成、多層配線形成などが可能になり、良品半導体チップ
によるウェハー再構築のため、製品歩留りを容易に向上
できる。According to the present invention, in a semiconductor device in which at least a plurality of semiconductor chips are mounted on a circuit wiring board, a metal that enables electrical connection with external terminals is exposed on bonding pads of the semiconductor chips. And that at least one of the back surface or the side surface of the semiconductor chip is fixed with an insulating resin, and the semiconductor chip is divided into semiconductor chip units of a fixed size between the semiconductor chips arranged on the circuit wiring board. Since the virtual dicing line area is set, the semiconductor chip in a bare chip state is reconfigured as a two-dimensional circuit wiring board module. As a result, conventional semiconductor manufacturing processes can be easily applied to commercially available bare-chip semiconductor chips, and bumps and multilayer wiring can be formed on semiconductor chips. The product yield can be easily improved.

【００５９】特に本発明によれば、回路配線基板に搭載
される半導体チップのうち少なくとも１つは相互に半導
体チップサイズが異なることと、分割される半導体チッ
プユニットは半導体チップユニットサイズが相互に同じ
であることと、前記半導体チップユニットには外部端子
と電気的接続を可能にする金属配線が端部まで形成され
ているため、回路配線基板上の仮想ダイシングラインに
添って半導体チップを半導体チップユニットとして分割
することにより、チップサイズの異なる異種デバイスの
外形寸法を一定寸法に規格化でき、ブロックモジュール
型半導体装置として３次元実装する場合に必要となる半
導体チップ外形寸法の規格化を容易に実現できるもので
ある。In particular, according to the present invention, at least one of the semiconductor chips mounted on the circuit wiring board has a different semiconductor chip size, and the divided semiconductor chip units have the same semiconductor chip unit size. In addition, since the semiconductor chip unit is formed with metal wiring that enables electrical connection with external terminals to the end, the semiconductor chip is attached to the virtual dicing line on the circuit wiring board. As a result, the external dimensions of heterogeneous devices having different chip sizes can be standardized to certain dimensions, and the standardization of the external dimensions of the semiconductor chip required for three-dimensional mounting as a block module type semiconductor device can be easily realized. Things.

【００６０】さらに、本発明によれば半導体チップユニ
ットは少なくとも複数個積層化されて３次元実装型ブロ
ックモジュールを形成していることと、半導体チップユ
ニット上に形成される外部端子との接続を可能にする金
属配線がブロックモジュール側面のうち少なくとも１つ
の面に露出されていることと、露出した金属配線による
電極端子が前記ブロックモジュール側面にアレイ状に配
置されているため、これまで多層配線形成の困難であっ
た３次元実装ブロック側面領域に容易に多層配線形成が
容易に可能となり、平面的２次元実装に比較して極めて
実装密度の高い異種デバイスの３次元実装を可能にする
半導体装置を実現できる。Further, according to the present invention, at least a plurality of semiconductor chip units are stacked to form a three-dimensional mounting type block module, and can be connected to external terminals formed on the semiconductor chip unit. Since the metal wiring to be formed is exposed on at least one of the side surfaces of the block module, and the electrode terminals formed by the exposed metal wiring are arranged in an array on the side surface of the block module, the multi-layer wiring has been formed so far. Multilayer wiring can be easily formed on the side surface area of the three-dimensional mounting block, which has been difficult, and a semiconductor device that enables three-dimensional mounting of heterogeneous devices with extremely high mounting density compared to two-dimensional planar mounting is realized. it can.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明に係る半導体装置の実施例を示す斜視
図。FIG. 1 is a perspective view showing an embodiment of a semiconductor device according to the present invention.

【図２】本発明に係る半導体装置の実施例を示す断面構
成図。FIG. 2 is a sectional configuration view showing an embodiment of a semiconductor device according to the present invention.

【図３】本発明に係る半導体装置を製造する実施例を説
明するための図。FIG. 3 is a diagram for explaining an embodiment for manufacturing a semiconductor device according to the present invention.

【図４】本発明に係る半導体装置を用いた３次元実装モ
ジュールの一例を示す斜視図。FIG. 4 is a perspective view showing an example of a three-dimensional mounting module using the semiconductor device according to the present invention.

【図５】本発明に係る半導体装置の効果を説明するため
の従来技術の図。FIG. 5 is a diagram of the related art for explaining the effect of the semiconductor device according to the present invention.

【図６】従来の技術を説明するための図。FIG. 6 is a diagram for explaining a conventional technique.

【図７】従来の技術を説明するための図。FIG. 7 is a diagram for explaining a conventional technique.

【図８】従来の技術を説明するための図。FIG. 8 is a diagram for explaining a conventional technique.

【図９】従来の技術を説明するための図。FIG. 9 is a view for explaining a conventional technique.

【図１０】従来の技術を説明するための図。FIG. 10 is a diagram for explaining a conventional technique.

【符号の説明】[Explanation of symbols]

１ 第１半導体チップ ２ 第２半導体チップ ３ 第３半導体チップ ４ 回路配線 ５ 仮想ダイシングライン ２１ 第１半導体チップユニット ２２ 第２半導体チップユニット ２３ 第３半導体チップユニット ２４ 規格化寸法 ２５ 積層ユニット ３１ ３次元実装ブロックモジュール ３２ ブロック側面配線電極 ４１ 回路配線基板 ４２ 回路配線 ４３ ソルダーレジスト ４４ 仮想ダイシングライン ４５ ボンディングパッド ４６ パッシベーション膜 ４７ はんだバンプ ４８ フリップチップ封止樹脂 ４９ 半導体装置封止樹脂 ５０ はんだボール ６１ ボール電極端子 ６２ ボール電極 ６３ 端部絶縁層 ６４ 端部接続配線 ６５ パッシベーション膜 ６６ バンプ接続配線 ６７ バンプ金属 ６８ 貫通孔 ６９ 金属配線 ７０ サポート基板 ７１ 封止樹脂 ７２ インナーリード ７３ バンプ電極 ７４ ポリイミド ７５ 第１テープキャリアパッケージ ７６ 第２テープキャリアパッケージ ７７ 第３テープキャリアパッケージ ７８ 回路配線層 ７９ 回路配線基板接続バンプ ８０ 封止樹脂 ８１ はんだバンプ ８２ バリアメタル ８３ 電極接続端子 ８４ バリアメタル DESCRIPTION OF SYMBOLS 1 1st semiconductor chip 2 2nd semiconductor chip 3 3rd semiconductor chip 4 Circuit wiring 5 Virtual dicing line 21 1st semiconductor chip unit 22 2nd semiconductor chip unit 23 3rd semiconductor chip unit 24 Normalized dimension 25 Stacking unit 31 3D Mounting block module 32 Block side surface wiring electrode 41 Circuit wiring board 42 Circuit wiring 43 Solder resist 44 Virtual dicing line 45 Bonding pad 46 Passivation film 47 Solder bump 48 Flip chip sealing resin 49 Semiconductor device sealing resin 50 Solder ball 61 Ball electrode terminal 62 ball electrode 63 end insulating layer 64 end connecting wiring 65 passivation film 66 bump connecting wiring 67 bump metal 68 through hole 69 metal wiring 70 support substrate 71 sealing resin 72 Inner lead 73 Bump electrode 74 Polyimide 75 First tape carrier package 76 Second tape carrier package 77 Third tape carrier package 78 Circuit wiring layer 79 Circuit wiring board connection bump 80 Sealing resin 81 Solder bump 82 Barrier metal 83 Electrode connection terminal 84 Barrier metal

───────────────────────────────────────────────────── フロントページの続き (72)発明者 樋口 和人 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術センター内 (72)発明者 栂嵜 隆 神奈川県横浜市磯子区新磯子町33番地 株 式会社東芝生産技術センター内 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Kazuto Higuchi 33, Shinisogo-cho, Isogo-ku, Yokohama-shi, Kanagawa Prefecture Inside Toshiba Production Technology Center Co., Ltd. 33, Tochiba Production Technology Center Co., Ltd.

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 少なくとも複数個の半導体チップが回路
配線基板に搭載された半導体装置において、前記半導体
チップのボンディングパッドは外部端子との電気的接続
を可能にする金属が露出されており、前記半導体チップ
の裏面または側面の少なくとも１方が絶縁性樹脂により
固定されており、前記回路配線基板の半導体チップ間に
は前記絶縁性樹脂を保持する半導体チップユニットを一
定の寸法に分割する仮想ダイシングライン領域が設定さ
れていることを特徴とする半導体装置。1. A semiconductor device having at least a plurality of semiconductor chips mounted on a circuit wiring board, wherein a bonding pad of the semiconductor chip is exposed to a metal enabling electrical connection with an external terminal. At least one of the back surface or the side surface of the chip is fixed with an insulating resin, and a virtual dicing line area for dividing the semiconductor chip unit holding the insulating resin into a certain size between the semiconductor chips of the circuit wiring board. Is set. 【請求項２】 前記半導体装置において、前記回路配線
基板上に搭載される半導体チップのうち少なくとも１つ
は相互に半導体チップサイズが異なっており、前記分割
される半導体チップユニットはいずれも半導体チップユ
ニットサイズが相互に同じであり、前記半導体チップユ
ニットには外部端子との電気的接続を可能にする金属配
線が端部まで形成されていることを特徴とする半導体装
置。2. In the semiconductor device, at least one of the semiconductor chips mounted on the circuit wiring board has a different semiconductor chip size, and each of the divided semiconductor chip units is a semiconductor chip unit. A semiconductor device having the same size as each other, wherein the semiconductor chip unit is provided with metal wirings that enable electrical connection to external terminals up to an end. 【請求項３】 前記半導体装置において、前記半導体チ
ップユニットが少なくとも複数個積層され３次元実装ブ
ロックモジュールを形成しており、外部端子との接続を
可能にする金属配線が半導体チップユニットにより形成
される前記ブロックモジュール側面のうち少なくとも１
つの面に露出されて前記露出した金属配線による電極端
子が前記ブロックモジュール側面にアレイ状に配置され
ていることを特徴とする半導体装置。3. The semiconductor device, wherein at least a plurality of the semiconductor chip units are stacked to form a three-dimensional mounting block module, and a metal wiring enabling connection with an external terminal is formed by the semiconductor chip unit. At least one of the side faces of the block module
A semiconductor device, wherein electrode terminals which are exposed on one surface and are made of the exposed metal wiring are arranged in an array on a side surface of the block module.
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