JP2001084172A - Semiconductor storage device - Google Patents
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に情報処理装置が予め用意した配設数を超える
数の増設を容易に行う半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device which can easily add more information than the number of information processing devices prepared in advance.
【0002】[0002]
【従来の技術】接続した情報処理装置から選択信号が入
力され読み出し有効、或いは書き込み有効となった後
に、その情報処理装置からコマンド、アドレス、及びデ
ータが伝達され、その伝達されたコマンド、アドレス、
及びデータを制御信号を用いて区別する半導体記憶装置
の一例として、NAND型フラッシュメモリは、書き換
え速度が速くファイルメモリ用途として広く用いられて
いるが、1つのNAND型フラッシュメモリの記憶容量
には限りがあるので、しばしば、前記情報処理装置に対
して複数接続して使用されていた。図3は、従来のNA
ND型フラッシュメモリを情報処理装置に複数配設した
状態の一部を示す説明図である。2. Description of the Related Art After a selection signal is input from a connected information processing device to enable reading or writing, commands, addresses, and data are transmitted from the information processing device, and the transmitted commands, addresses,
As an example of a semiconductor memory device that distinguishes data by using a control signal, a NAND flash memory has a wide rewriting speed and is widely used as a file memory, but the storage capacity of one NAND flash memory is limited. Therefore, a plurality of information processing apparatuses are often used by connecting them. FIG. 3 shows a conventional NA.
FIG. 2 is an explanatory diagram showing a part of a state in which a plurality of ND flash memories are provided in an information processing apparatus.
【0003】従来のNAND型フラッシュメモリ30
は、図3に示すように、情報処理装置20のメモリ制御
部21に図示しないインターフェースを介して複数接続
されている。A conventional NAND flash memory 30
Are connected to the memory control unit 21 of the information processing apparatus 20 via an interface (not shown), as shown in FIG.
【0004】データバス23は、情報処理装置20のメ
モリ制御部21からNAND型フラッシュメモリ30に
コマンド、アドレス、及び書き込むデータを伝達し、或
いは前記NAND型フラッシュメモリ30から前記メモ
リ制御部21に読み出したデータを伝達する。制御信号
22は、コマンド制御信号22C、ライト制御信号22
W、アドレス制御信号22A、及びリード制御信号22
Rを備え、情報処理装置20のメモリ制御部21からN
AND型フラッシュメモリ30に入力して、前記データ
バス23を介してコマンド、アドレス、及びデータが伝
達される際に、各々を区別して入出力の制御を行う。チ
ップセレクト信号24は、前記制御信号22の一部であ
って、情報処理装置20のメモリ制御部21からの一出
力が1つのNAND型フラッシュメモリ30に入力する
ようになされており、前記チップセレクト信号24の入
力を受けた前記NAND型フラッシュメモリ30は、前
記データバス23を介するコマンド、アドレス、及びデ
ータの伝達が可能となり、データの読み出し、或いはデ
ータの書き込みが有効な動作可能状態となる。The data bus 23 transmits a command, an address, and data to be written from the memory control unit 21 of the information processing device 20 to the NAND flash memory 30 or reads out data from the NAND flash memory 30 to the memory control unit 21. To communicate the data. The control signal 22 includes a command control signal 22C and a write control signal 22.
W, address control signal 22A, and read control signal 22
R from the memory control unit 21 of the information processing device 20 to N
When a command, an address, and data are input to the AND-type flash memory 30 and transmitted via the data bus 23, input / output control is performed for each of them. The chip select signal 24 is a part of the control signal 22, and one output from the memory control unit 21 of the information processing device 20 is input to one NAND flash memory 30. The NAND flash memory 30 that has received the signal 24 can transmit commands, addresses, and data via the data bus 23, and enters an operable state in which data reading or data writing is effective.
【0005】次に、前記情報処理装置20による、前記
NAND型フラッシュメモリ30の任意の1つからのデ
ータの読み出し及びデータの書き込み動作について、図
3を参照して説明する。Next, an operation of reading and writing data from any one of the NAND flash memories 30 by the information processing device 20 will be described with reference to FIG.
【0006】NAND型フラッシュメモリ30を複数配
設した情報処理装置20からのデータの読み出しとし
て、NAND型フラッシュメモリ30bからのデータの
読み出しは、初めにチップセレクト信号24bを情報処
理装置20のメモリ制御部21から前記NAND型フラ
ッシュメモリ30bに入力し、そのNAND型フラッシ
ュメモリ30bを読み出しが有効な動作可能状態とす
る。次に、前記NAND型フラッシュメモリ30bに
は、コマンド制御信号22C、アドレス制御信号22
A、及びライト制御信号22Wの入力に従って、データ
バス23を介して前記メモリ制御部21から送出された
読み出しコマンドとアドレスが入力される。次に、前記
NAND型フラッシュメモリ30は、リード制御信号2
2Rの入力を受け、指定された前記アドレスからデータ
を読み出してそのデータをデータバス23を介して前記
メモリ制御部21に送出する。As for reading data from the information processing device 20 in which a plurality of NAND flash memories 30 are arranged, data reading from the NAND flash memory 30b is performed by first applying the chip select signal 24b to the memory control of the information processing device 20. The data is input from the unit 21 to the NAND flash memory 30b, and the NAND flash memory 30b is brought into an operable state in which reading is effective. Next, the command control signal 22C and the address control signal 22 are stored in the NAND flash memory 30b.
In response to the input of A and the write control signal 22W, the read command and the address transmitted from the memory control unit 21 via the data bus 23 are input. Next, the NAND flash memory 30 reads the read control signal 2
2R, receives data from the specified address and sends the data to the memory controller 21 via the data bus 23.
【0007】また、前記NAND型フラッシュメモリ3
0bへのデータの書き込みは、初めにチップセレクト信
号24bを情報処理装置20のメモリ制御部21から前
記NAND型フラッシュメモリ30bに入力し、そのN
AND型フラッシュメモリ30bを書き込みが有効な動
作可能状態とする。次に、前記NAND型フラッシュメ
モリ30bには、コマンド制御信号22C、アドレス制
御信号22A、及びライト制御信号22Wの入力に従っ
て、データバス23を介して前記メモリ制御部21から
送出された書き込みコマンドとアドレスが入力される。
次に、前記NAND型フラッシュメモリ30は、ライト
制御信号22Wの入力を受け、データバス23を介して
前記メモリ制御部21から送出された書き込みデータを
指定されたアドレスに書き込む。Further, the NAND flash memory 3
To write data into the NAND flash memory 30b, the chip select signal 24b is first input from the memory control unit 21 of the information processing device 20 to the NAND flash memory 30b.
The AND flash memory 30b is brought into an operable state in which writing is valid. Next, according to the command control signal 22C, the address control signal 22A, and the write control signal 22W, the NAND flash memory 30b receives a write command and an address transmitted from the memory control unit 21 via the data bus 23. Is entered.
Next, the NAND flash memory 30 receives the input of the write control signal 22W, and writes the write data sent from the memory control unit 21 via the data bus 23 to a specified address.
【0008】このように、情報処理装置20に複数接続
された従来のNAND型フラッシュメモリ30の任意の
1つは、前記情報処理装置20のメモリ制御部21から
チップセレクト信号24の入力を受けて読み出し、或い
は書き込みが有効な動作可能状態になった後に、コマン
ド制御信号22C、アドレス制御信号22A、及びライ
ト制御信号22Wの入力に従って、データバス23を介
して前記メモリ制御部21から送出されたコマンドとア
ドレスが入力され、さらにリード制御信号22R、或い
はライト制御信号22Wの入力を受け、データの読み出
し、或いはデータの書き込みが実行されていた。As described above, any one of the conventional NAND flash memories 30 connected to the information processing apparatus 20 receives the chip select signal 24 from the memory control unit 21 of the information processing apparatus 20. After the read or write operation is enabled, a command transmitted from the memory control unit 21 via the data bus 23 according to the input of the command control signal 22C, the address control signal 22A, and the write control signal 22W. And an address are input, and further, a read control signal 22R or a write control signal 22W is input, and data reading or data writing is executed.
【0009】[0009]
【発明が解決しようとする課題】しかしながら、従来の
NAND型フラッシュメモリ30には、次のような課題
があった。すなわち、情報処理装置20に接続されたN
AND型フラッシュメモリ30は、前記情報処理装置2
0のメモリ制御部21からチップセレクト信号24の入
力を受けて読み出し、或いは書き込みが有効な動作可能
状態になった後に、データの読み出し、或いはデータ書
き込みを行うことで、誤ってデータが読み出されたり、
或いはデータが書き込まれることを防いでいたが、前記
NAND型フラッシュメモリ30を読み出し、或いは書
き込みが有効な動作可能な状態とするためには、前記情
報処理装置20のメモリ制御部21からの一出力に対し
て1つのNAND型フラッシュメモリ30に対応するチ
ップセレクト信号24を必要としていた。このため、前
記情報処理装置20への前記NAND型フラッシュメモ
リ30の増設は、前記情報処理装置20のメモリ制御部
21からのチップセレクト信号24の出力数の範囲内で
あれば支障はないが、この出力数を超えて増設を行う場
合には、前記情報処理装置20のメモリ制御部20から
前記NAND型フラッシュメモリ30を接続する図示し
ないインターフェースまでの配線パターンにチップセレ
クト信号24を付加するように改造を行う必要があっ
た。However, the conventional NAND flash memory 30 has the following problems. That is, the N connected to the information processing device 20
The AND type flash memory 30 is provided in the information processing device 2.
After receiving a chip select signal 24 from the memory control unit 21 of 0, the read or write operation is enabled and the data is read or written. Or
Alternatively, data is prevented from being written. However, in order to read or write the NAND flash memory 30 to an operable state in which writing is effective, one output from the memory control unit 21 of the information processing apparatus 20 is output. However, the chip select signal 24 corresponding to one NAND flash memory 30 is required. For this reason, the addition of the NAND flash memory 30 to the information processing device 20 does not cause any problem if the number of outputs of the chip select signal 24 from the memory control unit 21 of the information processing device 20 is within the range. When the number of outputs is increased to exceed the number of outputs, the chip select signal 24 is added to the wiring pattern from the memory control unit 20 of the information processing device 20 to the interface (not shown) for connecting the NAND flash memory 30. Modifications had to be made.
【0010】そこで、本発明の目的は、情報処理装置の
メモリ制御部からの一出力に対して1つのNAND型フ
ラッシュメモリに対応するチップセレクト信号が用意さ
れていない場合であっても、前記情報処理装置の配線パ
ターンを改造する必要がなく、前記NAND型フラッシ
ュメモリの増設を容易に行う半導体記憶装置を提供する
ことにある。[0010] Therefore, an object of the present invention is to provide a method for controlling the above information even when a chip select signal corresponding to one NAND flash memory is not prepared for one output from the memory control unit of the information processing apparatus. It is an object of the present invention to provide a semiconductor memory device which does not require modification of a wiring pattern of a processing device and can easily add the NAND flash memory.
【0011】[0011]
【課題を解決するための手段】上述の課題を解決するた
めに、本発明の半導体記憶装置は、情報処理装置が接続
されるデータ入出力端と、前記情報処理装置に接続され
る前段の半導体記憶装置から接続信号が入力される接続
信号入力端と、前記情報処理装置に接続される後段の半
導体記憶装置へ接続信号を出力する接続信号出力端と、
選択信号が入力され読み出し有効、或いは書き込み有効
となった後に、前記データ入出力端を介してデータが読
み出され、或いはデータが書き込まれる記憶装置本体
と、前記接続信号入力端への前記接続信号の入力に応答
して前段の半導体記憶装置からの接続信号とは異なる固
有の識別情報を生成して格納するとともに、その識別情
報を前記接続信号出力端から出力する制御部であって、
前記データ入出力端から入力された記憶装置選択信号と
格納された前記識別情報とが一致したときに前記記憶装
置本体に前記選択信号を出力する制御部とを備えること
を特徴とする。さらに、前記制御部は、識別情報を格納
する識別情報格納部と、記憶装置選択信号と前記識別情
報格納部に格納された識別情報とが一致したときに前記
記憶装置本体に選択信号を出力する選択信号発生部と、
前記識別情報格納部に格納された識別情報を前記情報処
理装置の起動時に消去する識別制御部であって、前記接
続信号入力端への接続信号の入力に応答して前段の半導
体記憶装置からの接続信号とは異なる固有の識別情報を
生成して前記識別情報格納部に格納するとともに、その
識別情報を前記接続信号出力端から出力する識別制御部
とを備えることを特徴とする。さらに、前記識別制御部
は、識別情報を前記識別情報格納部に格納した後に、前
記データ入出力端を介する前記情報処理装置からの最初
の入力に応答して、記憶装置の種別を示すデータを前記
データ入出力端から出力することを特徴とする。In order to solve the above-mentioned problems, a semiconductor memory device according to the present invention comprises: a data input / output terminal to which an information processing device is connected; A connection signal input terminal for receiving a connection signal from the storage device, a connection signal output terminal for outputting a connection signal to a subsequent semiconductor storage device connected to the information processing device,
After the selection signal is input and the reading is enabled or the writing is enabled, data is read through the data input / output terminal or the storage device main body into which the data is written, and the connection signal to the connection signal input terminal A control unit that generates and stores unique identification information different from the connection signal from the preceding semiconductor memory device in response to the input of the connection signal, and outputs the identification information from the connection signal output terminal,
A control unit that outputs the selection signal to the storage device main body when the storage device selection signal input from the data input / output terminal matches the stored identification information. Further, the control unit outputs an identification information storage unit for storing identification information, and a selection signal to the storage device body when a storage device selection signal matches the identification information stored in the identification information storage unit. A selection signal generator,
An identification control unit for erasing the identification information stored in the identification information storage unit when the information processing apparatus is started, wherein the identification control unit responds to an input of a connection signal to the connection signal input terminal from the preceding semiconductor storage device. An identification control unit that generates unique identification information different from the connection signal, stores the generated identification information in the identification information storage unit, and outputs the identification information from the connection signal output terminal. Further, the identification control unit, after storing the identification information in the identification information storage unit, responds to the first input from the information processing device through the data input / output terminal, and stores data indicating the type of the storage device. The data is output from the data input / output terminal.
【0012】[0012]
【発明の実施の形態】次に、本発明の一実施の形態によ
る半導体記憶装置の一例として、NAND型フラッシュ
メモリを図面を参照して説明する。Next, a NAND flash memory will be described as an example of a semiconductor memory device according to an embodiment of the present invention with reference to the drawings.
【0013】図1は、本発明の一実施の形態によるNA
ND型フラッシュメモリを情報処理装置に複数配設した
状態の一部を示す説明図である。図2は、本発明の一実
施の形態によるNAND型フラッシュメモリの構成を示
すブロック図である。FIG. 1 shows an NA according to an embodiment of the present invention.
FIG. 2 is an explanatory diagram showing a part of a state in which a plurality of ND flash memories are provided in an information processing apparatus. FIG. 2 is a block diagram showing a configuration of the NAND flash memory according to one embodiment of the present invention.
【0014】本発明の一実施の形態によるNAND型フ
ラッシュメモリ10は、図1に示すように、情報報処理
装置100のメモリ制御部1に図示しないインターフェ
ースを介して複数接続されている。As shown in FIG. 1, a plurality of NAND flash memories 10 according to an embodiment of the present invention are connected to a memory control unit 1 of an information processing unit 100 via an interface (not shown).
【0015】データバス3は、情報処理装置100のメ
モリ制御部1からNAND型フラッシュメモリ10にコ
マンド、アドレス、及び書き込むデータを伝達し、或い
は前記NAND型フラッシュメモリ10から前記メモリ
制御部1に読み出したデータを伝達する。制御信号2
は、コマンド制御信号2C、ライト制御信号2W、アド
レス制御信号2A、及びリード制御信号2Rを備え、情
報処理装置100のメモリ制御部1からNAND型フラ
ッシュメモリ10に入力して、前記データバス3を介し
てコマンド、アドレス、及びデータが伝達される際に、
各々を区別して入出力の制御を行う。The data bus 3 transmits a command, an address, and data to be written from the memory control unit 1 of the information processing apparatus 100 to the NAND flash memory 10, or reads data from the NAND flash memory 10 to the memory control unit 1. To communicate the data. Control signal 2
Comprises a command control signal 2C, a write control signal 2W, an address control signal 2A, and a read control signal 2R, and is input from the memory control unit 1 of the information processing apparatus 100 to the NAND flash memory 10, and the data bus 3 When commands, addresses, and data are transmitted via
Input / output control is performed for each of them.
【0016】また、前記情報処理装置100に接続され
た最前段及び最後段のNAND型フラッシュメモリ10
を除く任意の1つは、前段及び後段のNAND型フラッ
シュメモリ10と電気的に接続されており、前段のNA
ND型フラッシュメモリ10からは接続信号として、例
えばID設定信号4を入力し、後段のNAND型フラッ
シュメモリ10にID設定信号4を出力するようになさ
れている。また、最前段のNAND型フラッシュメモリ
10aは、配線パターンの一部をコネクタにより短絡す
ることで、ID設定信号4の入力に代えてそのID設定
信号4と等価なID設定初期値信号4aを生成して入力
させるようになされている。The first and last NAND flash memories 10 connected to the information processing apparatus 100
Are electrically connected to the preceding and succeeding NAND flash memories 10,
For example, an ID setting signal 4 is input from the ND type flash memory 10 as a connection signal, and the ID setting signal 4 is output to the subsequent NAND type flash memory 10. In addition, the NAND flash memory 10a at the forefront generates an ID setting initial value signal 4a equivalent to the ID setting signal 4 instead of inputting the ID setting signal 4 by short-circuiting a part of the wiring pattern by the connector. And input it.
【0017】さらに、本発明の一実施の形態によるNA
ND型フラッシュメモリ10は、図2により詳細に説明
すると、情報処理装置100が接続されるデータ入出力
端3aと、前記情報処理装置100に接続される前段の
NAND型フラッシュメモリ10からID設定信号4が
入力される接続信号入力端4bと、前記情報処理装置1
00に接続される後段のNAND型フラッシュメモリ1
0へID設定信号4を出力する接続信号出力端4cとを
備えている。さらに、その内部には、選択信号として、
例えばチップセレクト信号52の入力を受けて読み出
し、或いは書き込みが有効な動作可能状態となった後
に、コマンド制御信号2C、アドレス制御信号2A、及
びライト制御信号2Wの入力に従って、データ入出力端
3aを介して情報処理装置100のメモリ制御部1から
送出されたコマンドとアドレスが入力され、さらにリー
ド制御信号2R、或いはライト制御信号2Wの入力を受
け、データの読み出し、或いはデータの書き込みが行わ
れるNAND型フラッシュメモリ本体51と制御部50
とを備えている。Further, according to one embodiment of the present invention, the NA
The ND type flash memory 10 will be described in more detail with reference to FIG. 2. The data input / output terminal 3a to which the information processing device 100 is connected and the ID setting signal from the preceding NAND type flash memory 10 connected to the information processing device 100 And a connection signal input terminal 4b to which the information processing device 1 is input.
00-stage NAND flash memory 1 connected to
And a connection signal output terminal 4c for outputting the ID setting signal 4 to 0. Furthermore, inside it, as a selection signal,
For example, after receiving an input of the chip select signal 52 and entering an operable state in which reading or writing is valid, the data input / output terminal 3a is connected to the command control signal 2C, the address control signal 2A and the write control signal 2W. A command and an address sent from the memory control unit 1 of the information processing apparatus 100 are input through the NAND, and a NAND which receives a read control signal 2R or a write control signal 2W to read data or write data is input. Flash memory body 51 and control unit 50
And
【0018】さらに、前記制御部50は、前記接続信号
入力端4bへのID設定信号4の入力に応答して固有の
識別情報として、例えば前段のNAND型フラッシュメ
モリ10からの連続的に異なった数字をIDとして生成
し、その生成されたIDを前記接続信号出力端4cから
出力する識別制御部として、例えばID制御部54と、
前記生成されたIDを格納する識別情報格納部として、
例えばIDレジスタ55と、前記データ入出力端3aか
ら入力された記憶装置選択信号と前記IDレジスタ55
に格納されたIDとが一致したときに前記NAND型フ
ラッシュメモリ本体51にチップセレクト信号52を出
力する選択信号発生部として、例えばチップセレクト発
生部53とを備えている。Further, in response to the input of the ID setting signal 4 to the connection signal input terminal 4b, the control unit 50 continuously outputs different unique identification information from, for example, the NAND flash memory 10 at the preceding stage. As an identification control unit that generates a number as an ID and outputs the generated ID from the connection signal output terminal 4c, for example, an ID control unit 54;
As an identification information storage unit for storing the generated ID,
For example, an ID register 55, a storage device selection signal input from the data input / output terminal 3a, and the ID register 55
For example, a chip select generation unit 53 is provided as a selection signal generation unit that outputs a chip select signal 52 to the NAND flash memory main body 51 when the ID stored in.
【0019】次に、本発明の一実施の形態によるNAN
D型フラッシュメモリ10のID消去及びID設定動作
について、図2を参照して説明するNext, the NAN according to an embodiment of the present invention will be described.
An ID erasing and ID setting operation of the D-type flash memory 10 will be described with reference to FIG.
【0020】本発明の一実施の形態によるNAND型フ
ラッシュメモリ10のID制御部54は、情報処理装置
100の起動時に、制御信号入力端2aを介するコマン
ド制御信号2C及びライト制御信号2Wの入力に従っ
て、データ入出力端3aを介して前記情報処理装置10
0のメモリ制御部1から送出されたID消去コマンドが
入力され、前記ID消去コマンドを入力した前記ID制
御部54は、IDレジスタ55に格納されたデータの消
去を行う。The ID control unit 54 of the NAND flash memory 10 according to the embodiment of the present invention, when starting up the information processing apparatus 100, responds to the input of the command control signal 2C and the write control signal 2W via the control signal input terminal 2a. , The information processing device 10 through the data input / output terminal 3a.
When the ID erase command sent from the 0 memory control unit 1 is input, the ID control unit 54 that has received the ID erase command erases the data stored in the ID register 55.
【0021】次に、最前段NAND型フラッシュメモリ
10aのID制御部54には、制御信号入力端2aを介
するコマンド制御信号2C及びライト制御信号2Wの入
力に従って、データ入出力端3aを介して前記情報処理
装置100のメモリ制御部から送出されたID設定コマ
ンドが入力される。Next, the ID control unit 54 of the first-stage NAND flash memory 10a receives the command control signal 2C and the write control signal 2W via the control signal input terminal 2a and receives the data via the data input / output terminal 3a. The ID setting command sent from the memory control unit of the information processing device 100 is input.
【0022】前記最前段のNAND型フラッシュメモリ
10aは、接続信号入力端4bに、その接続信号入力端
4bに接続された配線パターンの一部をコネクタにより
短絡することでID設定信号4と等価なID設定初期値
信号4aを生成、入力するようになされており、前記I
D設定コマンドの入力を受けたNAND型フラッシュメ
モリ10aのID制御部54は、固有のIDを設定し、
そのIDをIDレジスタ55に格納するとともに接続信
号出力端4cを介して後段のNAND型フラッシュメモ
リ10bにID設定信号4として出力する。The foremost stage NAND type flash memory 10a is equivalent to the ID setting signal 4 by short-circuiting a part of the wiring pattern connected to the connection signal input terminal 4b with the connector. An ID setting initial value signal 4a is generated and input.
Upon receiving the D setting command, the ID control unit 54 of the NAND flash memory 10a sets a unique ID,
The ID is stored in the ID register 55 and output as the ID setting signal 4 to the subsequent NAND flash memory 10b via the connection signal output terminal 4c.
【0023】次に、接続信号入力端4bを介して前段の
NAND型フラッシュメモリ10aからID設定信号4
が入力されるNAND型フラッシュメモリ10bのID
制御部54は、前記ID設定コマンドの入力を受けて固
有のIDを設定し、そのIDをIDレジスタ55に格納
するとともに接続信号出力端4cを介して後段のNAN
D型フラッシュメモリ10cにID設定信号4として出
力する。さらに、前記情報処理装置100に接続された
NAND型フラッシュメモリ10c以降についても、同
様に固有のIDの設定が行われる。Next, the ID setting signal 4 is output from the preceding NAND flash memory 10a via the connection signal input terminal 4b.
Of the NAND flash memory 10b to which is input
The control section 54 sets the unique ID in response to the input of the ID setting command, stores the ID in the ID register 55, and outputs the ID to the NAN at the subsequent stage through the connection signal output terminal 4c.
The ID setting signal 4 is output to the D-type flash memory 10c. Further, the unique ID is similarly set for the NAND flash memory 10c and thereafter connected to the information processing apparatus 100.
【0024】また、前記ID制御部54により設定され
る前記固有のIDは、例えば、IDレジスタ55の容量
が8ビットの場合、最前段のNAND型フラッシュメモ
リ10aには“0”、次のNAND型フラッシュメモリ
10bには“1”がIDとして設定されてIDレジスタ
55に格納され、以降、最大“255”までの連続した
番号が情報処理装置100に接続されたNAND型フラ
ッシュメモリ10のIDレジスタ55に順次与えらる。
また、接続信号入力端4bを介してID設定信号4が入
力されていない場合には、NAND型フラッシュメモリ
10のID制御部54は、前記ID設定コマンドの入力
を受けてもIDの設定は行わない。For example, when the ID register 55 has a capacity of 8 bits, the unique ID set by the ID control unit 54 is “0” in the first-stage NAND flash memory 10a, and In the flash memory 10b, “1” is set as an ID and stored in the ID register 55, and thereafter, consecutive numbers up to a maximum of “255” are stored in the ID register of the NAND flash memory 10 connected to the information processing apparatus 100. 55 sequentially.
When the ID setting signal 4 is not input via the connection signal input terminal 4b, the ID control unit 54 of the NAND flash memory 10 sets the ID even when receiving the input of the ID setting command. Absent.
【0025】次に、前記情報処理装置100は、実際に
接続されたNAND型フラッシュメモリ10の個数に係
らず、IDレジスタ55のビット容量分のNAND型フ
ラッシュメモリ10が接続されているものとして、接続
された最前段のNAND型フラッシュメモリ10aか
ら、そのID制御部54に対してデバイスの種別を確認
するコマンドを入力し、応答があったNAND型フラッ
シュメモリ10について実際に接続されているものとし
て認識する。すなわち、前記NAND型フラッシュメモ
リ10のID制御部54は、制御信号入力端2aを介す
るコマンド制御信号2C、アドレス制御信号2A、及び
ライト制御信号2Wの入力に従って、データ入出力端3
aを介して情報処理装置100のメモリ制御部1から送
出されたデバイス確認コマンドとアドレスが入力され、
さらにリード制御信号2Rの入力を受け、デバイスの種
類を示すデータを前記データ入出力端3aを介して前記
メモリ制御部1に送出する。さらに前記デバイスの種類
を示すデータの入力を受けた前記情報処理装置100
は、記憶装置選択信号として、固有の番号の設定を行
う。すなわち、実際に認識した最前段のNAND型フラ
ッシュメモリ10aから、例えば記憶装置番号として
“0”からの連続した番号が付与されており、情報処理
装置100は、NAND型フラッシュメモリ10からの
データの読み出し、或いはデータの書き込みに際して前
記記憶装置番号により複数接続された前記NAND型フ
ラッシュメモリ10を個別に選択制御する。Next, the information processing apparatus 100 is assumed to be connected to the NAND flash memory 10 for the bit capacity of the ID register 55 regardless of the number of NAND flash memories 10 actually connected. A command for confirming the type of the device is input to the ID control unit 54 from the connected front-end NAND flash memory 10a, and it is assumed that the NAND flash memory 10 to which a response has been received is actually connected. recognize. That is, the ID control unit 54 of the NAND flash memory 10 controls the data input / output terminal 3 according to the input of the command control signal 2C, the address control signal 2A, and the write control signal 2W via the control signal input terminal 2a.
a, a device confirmation command and an address sent from the memory control unit 1 of the information processing apparatus 100 via
Further, it receives the input of the read control signal 2R and sends out data indicating the type of device to the memory control unit 1 via the data input / output terminal 3a. Further, the information processing apparatus 100 receiving input of data indicating the type of the device
Sets a unique number as a storage device selection signal. That is, for example, a continuous number from “0” is assigned as the storage device number from the first-stage NAND flash memory 10 a actually recognized, and the information processing apparatus 100 stores the data of the data from the NAND flash memory 10. At the time of reading or writing data, the plurality of NAND flash memories 10 connected by the storage device number are individually selected and controlled.
【0026】次に、本発明の一実施の形態によるNAN
D型フラッシュメモリ10を複数配設した情報処理装置
100によるデータの読み出しとして、NAND型フラ
ッシュメモリ10bからのデータの読み出し動作につい
て説明する。NAND型フラッシュメモリ10bのチッ
プセレクト発生部53は、コマンド制御信号2C、アド
レス制御信号2A、及びライト制御信号2Wの入力に従
って、データ入出力端3aを介して前記情報処理装置1
00のメモリ制御部1から送出されたID確認コマンド
とアドレスの入力を受け、さらにライト制御信号2Wの
入力を受けてデータ入出力端3aを介して前記メモリ制
御部1から送出された記憶装置選択信号として、“1”
を入力する。次に、前記NAND型フラッシュメモリ1
0bのチップセレクト発生部53は、前記記憶装置選択
信号“1”と前記情報処理装置100の起動時にID制
御部54によって生成され、IDレジスタ55に格納さ
れたNAND型フラッシュメモリ10bのID“1”と
の比較を行い、両者が一致したときにはNAND型フラ
ッシュメモリ本体51にチップセレクト信号52を出力
して、前記NAND型フラッシュメモリ本体51を読み
出しが有効な動作可能状態とする。読み出しが有効とな
った前記NAND型フラッシュメモリ本体51は、コマ
ンド制御信号2C、アドレス制御信号2A、及びライト
制御信号2Wの入力に従って、データバス3を介して前
記メモリ制御部1から送出された読み出しコマンドとア
ドレスが入力され、さらにリード制御信号2Rの入力を
受け、指定された前記アドレスからデータを読み出して
そのデータをデータ入出力端3aを介して前記メモリ制
御部1に送出する。Next, the NAN according to an embodiment of the present invention will be described.
An operation of reading data from the NAND flash memory 10b as data reading by the information processing apparatus 100 in which a plurality of D-type flash memories 10 are arranged will be described. The chip select generation unit 53 of the NAND flash memory 10b receives the command control signal 2C, the address control signal 2A, and the write control signal 2W, and inputs the information processing device 1 via the data input / output terminal 3a.
00, the input of the ID confirmation command and the address sent from the memory control unit 1 and the input of the write control signal 2W, the selection of the storage device sent from the memory control unit 1 via the data input / output terminal 3a. "1" as a signal
Enter Next, the NAND flash memory 1
The 0b chip select generation unit 53 outputs the storage device selection signal “1” and the ID “1” of the NAND flash memory 10b generated by the ID control unit 54 when the information processing device 100 is started and stored in the ID register 55. And if they match, a chip select signal 52 is output to the NAND flash memory main body 51 to put the NAND flash memory main body 51 into an operable state in which reading is valid. The NAND flash memory main body 51 in which the reading has become valid reads the data sent from the memory control unit 1 via the data bus 3 according to the input of the command control signal 2C, the address control signal 2A, and the write control signal 2W. A command and an address are input, and further, a read control signal 2R is input, data is read from the specified address, and the data is transmitted to the memory control unit 1 via a data input / output terminal 3a.
【0027】次に、本発明の一実施の形態によるNAN
D型フラッシュメモリ10を複数配設した情報処理装置
100によるデータの書き込みとして、NAND型フラ
ッシュメモリ10bへのデータの書き込み動作について
説明する。NAND型フラッシュメモリ10bのチップ
セレクト発生部53は、コマンド制御信号2C、アドレ
ス制御信号2A、及びライト制御信号2Wの入力に従っ
て、データ入出力端3aを介して前記情報処理装置10
0のメモリ制御部1から送出されたID確認コマンドと
アドレスの入力を受け、さらにライト制御信号2Wの入
力を受けてデータ入出力端3aを介して前記メモリ制御
部1から送出された記憶装置選択信号として、“1”を
入力する。次に、前記NAND型フラッシュメモリ10
bのチップセレクト発生部53は、前記記憶装置選択信
号“1”と前記情報処理装置100の起動時にID制御
部54によって生成され、IDレジスタ55に格納され
たNAND型フラッシュメモリ10bのID“1”との
比較を行い、両者が一致したときにはNAND型フラッ
シュメモリ本体51にチップセレクト信号52を出力し
て、前記NAND型フラッシュメモリ本体51を書き込
みが有効な動作可能状態にする。書き込みが有効となっ
た前記NAND型フラッシュメモリ本体51は、コマン
ド制御信号2C、アドレス制御信号2A、及びライト制
御信号2Wの入力に従って、データバス3を介して前記
メモリ制御部1から送出された書き込みコマンドとアド
レスが入力され、さらにリード制御信号2Rの入力を受
け、データ入出力端3aを介して前記メモリ制御部1か
ら送出された書き込みデータを指定された前記アドレス
に書き込む。Next, the NAN according to the embodiment of the present invention will be described.
An operation of writing data to the NAND flash memory 10b as data writing by the information processing apparatus 100 in which a plurality of D-type flash memories 10 are provided will be described. The chip select generator 53 of the NAND flash memory 10b receives the command control signal 2C, the address control signal 2A, and the write control signal 2W, and inputs the information processing device 10 via the data input / output terminal 3a.
0, the input of the ID confirmation command and the address sent from the memory control unit 1 and the input of the write control signal 2W, and the selection of the storage device sent from the memory control unit 1 via the data input / output terminal 3a. "1" is input as a signal. Next, the NAND flash memory 10
The chip select generation unit 53 b outputs the storage device selection signal “1” and the ID “1” of the NAND flash memory 10 b generated by the ID control unit 54 when the information processing device 100 is started and stored in the ID register 55. And if they match, a chip select signal 52 is output to the NAND flash memory main body 51 to put the NAND flash memory main body 51 into an operable state in which writing is valid. The NAND-type flash memory main body 51 in which the writing has been enabled, receives the command control signal 2C, the address control signal 2A, and the write control signal 2W according to the input, and outputs the write sent from the memory control unit 1 via the data bus 3. A command and an address are input, and further, a read control signal 2R is input, and the write data transmitted from the memory control unit 1 via the data input / output terminal 3a is written to the specified address.
【0028】このように、本発明の一実施の形態による
NAND型フラッシュメモリ10によれば、情報処理装
置100の起動時に、その情報処理装置100に接続さ
れたNAND型フラッシュメモリ10のID制御部54
は、制御信号入力端2aを介するコマンド制御信号2C
及びライト制御信号2Wの入力に従って、データ入出力
端3aを介して前記情報処理装置100のメモリ制御部
1からID消去コマンドが入力され、そのID消去コマ
ンドを入力したID制御部54は、IDレジスタ55に
格納されたデータの消去を行う。さらに制御信号入力端
2aを介するコマンド制御信号2C及びライト制御信号
2Wの入力に従って、データ入出力端3aを介してID
設定コマンドが入力され、そのID設定コマンドの入力
を受けた前記ID制御部54は、接続信号入力端4bを
介して前段のNAND型フラッシュメモリ10からID
設定信号4が入力されているときにはIDレジスタ55
の容量分までの固有のIDを生成するので、複数接続さ
れたNAND型フラッシュメモリ10の各々に対してI
Dレジスタ55の容量分の異なったIDを付加すること
ができ、このIDを情報処理装置100が認識すること
で、前記情報処理装置100に複数接続された各々のN
AND型フラッシュメモリ10を個別に選択制御するこ
とができる。As described above, according to the NAND flash memory 10 according to the embodiment of the present invention, when the information processing apparatus 100 is started, the ID control unit of the NAND flash memory 10 connected to the information processing apparatus 100 54
Is a command control signal 2C via the control signal input terminal 2a.
In response to the input of the write control signal 2W, an ID erasure command is input from the memory control unit 1 of the information processing apparatus 100 via the data input / output terminal 3a. The data stored in 55 is erased. Further, according to the input of the command control signal 2C and the write control signal 2W through the control signal input terminal 2a, the ID is transmitted through the data input / output terminal 3a.
Upon receiving the setting command and receiving the ID setting command, the ID control unit 54 outputs the ID from the NAND flash memory 10 of the preceding stage through the connection signal input terminal 4b.
When the setting signal 4 is input, the ID register 55
, A unique ID up to the capacity of the NAND flash memory 10 is generated.
A different ID corresponding to the capacity of the D register 55 can be added, and the information processing device 100 recognizes this ID, so that each of the N connected to the information processing device 100 can be added.
The AND flash memories 10 can be individually selected and controlled.
【0029】また、前記情報処理装置100に複数接続
された前記NAND型フラッシュメモリ10に対する選
択は、データ入出力端3aを介するコマンドの入力によ
ってすべて行われるので、前記情報処理装置100のメ
モリ制御部1からの一出力に対して1つのNAND型フ
ラッシュメモリ10に対応するチップセレクト信号は必
要なく、前記NAND型フラッシュメモリ10の増設を
容易に行うことができる。また、データの読み出し、或
いはデータの書き込み動作は、コマンド制御信号2C、
アドレス制御信号2A、及びライト制御信号2Wの入力
に従って、データ入出力端3aを介して前記情報処理装
置100のメモリ制御部1から送出されたID確認コマ
ンドとアドレスの入力を受け、さらにライト制御信号2
Wの入力を受けてデータ入出力端3aを介して前記メモ
リ制御部1から送出された記憶装置選択信号と、前記情
報処理装置100の起動時にID制御部54によって生
成され、IDレジスタ55に格納されたIDとの比較を
行い、両者が一致したときにNAND型フラッシュメモ
リ本体51にチップセレクト信号52を出力して、前記
NAND型フラッシュメモリ本体51をデータの読み出
し、或いはデータの書き込みが有効な動作可能状態とな
った後に行われる。従って、前記情報処理装置100が
接続するNAND型フラッシュメモリ10を選択制御す
る際に、誤って別のNAND型フラッシュメモリからデ
ータを読み出す、或いは書き込むといった誤動作を防止
することができる。The selection of the plurality of NAND flash memories 10 connected to the information processing apparatus 100 is all performed by inputting a command through the data input / output terminal 3a. A chip select signal corresponding to one NAND flash memory 10 is not required for one output from one, and the NAND flash memory 10 can be easily added. The data reading or data writing operation is performed by the command control signal 2C,
In response to the input of the address control signal 2A and the write control signal 2W, an ID confirmation command and an address sent from the memory control unit 1 of the information processing device 100 are received via the data input / output terminal 3a. 2
The storage device selection signal sent from the memory control unit 1 via the data input / output terminal 3a in response to the input of W, and the storage device selection signal generated by the ID control unit 54 when the information processing device 100 is started and stored in the ID register 55 The ID is compared with the received ID, and when they match, a chip select signal 52 is output to the NAND flash memory main body 51 to read data from or write data to the NAND flash memory main body 51. This is performed after the operation is enabled. Therefore, when selecting and controlling the NAND flash memory 10 to which the information processing apparatus 100 is connected, it is possible to prevent an erroneous operation of reading or writing data from another NAND flash memory by mistake.
【0030】以上、本発明の一実施の形態について説明
したが、本発明は様々な変更が可能である。例えば、半
導体記憶装置は、情報処理装置からデータバスを介して
コマンド、アドレス、及びデータが伝達され、その伝達
されたコマンド、アドレス、及びデータを制御信号を用
いて区別するものであればIDに関するコマンドの追加
により同等の効果を得ることができるので、NAND型
フラッシュメモリ以外の半導体記憶装置であっても良
く、また半導体記憶装置以外の記憶装置であっても良
い。また、情報処理装置100に配設されたNAND型
フラッシュメモリ10は、個別のパッケージとして前段
及び後段のNAND型フラッシュメモリと電気的に接続
されているだけではなく、一つのパッケージ上に複数の
NAND型フラッシュメモリ本体51、チップセレクト
発生部53、ID制御部54、及びIDレジスタ55が
複数配設される構成であっても良い。Although the embodiment of the present invention has been described above, the present invention can be variously modified. For example, a semiconductor memory device is related to an ID if a command, an address, and data are transmitted from an information processing device via a data bus, and the transmitted command, address, and data are distinguished by using a control signal. Since the same effect can be obtained by adding a command, a semiconductor storage device other than the NAND flash memory may be used, or a storage device other than the semiconductor storage device may be used. The NAND flash memory 10 provided in the information processing apparatus 100 is not only electrically connected to the preceding and succeeding NAND flash memories as individual packages, but also includes a plurality of NAND flashes on one package. The flash memory main body 51, the chip select generation unit 53, the ID control unit 54, and a plurality of ID registers 55 may be provided.
【0031】[0031]
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、情報処理装置が接続されるデータ入出力端
と、前記情報処理装置に接続される前段の半導体記憶装
置から接続信号が入力される接続信号入力端と、前記情
報処理装置に接続される後段の半導体記憶装置へ接続信
号を出力する接続信号出力端と、選択信号が入力され読
み出し有効、或いは書き込み有効となった後に、前記デ
ータ入出力端を介してデータが読み出され、或いはデー
タが書き込まれる記憶装置本体と、前記接続信号入力端
への前記接続信号の入力に応答して前段の半導体記憶装
置からの前記接続信号とは異なる固有の識別情報を生成
して格納するとともに、その識別情報を前記接続信号出
力端から出力する制御部とを備え、前記制御部は、前記
データ入出力端から入力された記憶装置選択信号と格納
された前記識別情報とが一致したときに前記記憶装置本
体に前記選択信号を出力して、前記記憶装置本体を読み
出し有効、或いは書き込み有効とするので、情報処理装
置が接続した半導体記憶装置を選択制御するために、前
記情報処理装置からの一出力に対して1つの半導体記憶
装置が対応する制御信号を用意する必要はなく、前記情
報処理装置内のデータ伝送共用路及びそのデータ伝送共
用路に接続するデータ入出力端を介する命令により制御
を行うことができるので、情報処理装置への前記半導体
記憶装置の増設を容易に行うことができるといった効果
を奏する。また、前記半導体記憶装置は、識別情報の制
御を行う回路及びその識別情報に関するコマンド命令を
従来の半導体装置に付加するだけの簡易な構成であるの
で、情報処理装置のパターン配線に改造等を加えて仕様
を変更することなく前記半導体記憶装置を制御できると
いった効果を奏する。さらに、前記制御部は、識別情報
を格納する識別情報格納部と、記憶装置選択信号と前記
識別情報格納部に格納された識別情報とが一致したとき
に前記記憶装置本体に選択信号を出力する選択信号発生
部と、前記識別情報格納部に格納された識別情報を前記
情報処理装置の起動時に消去する識別制御部とを備え、
前記識別制御部は、接続信号入力端への接続信号の入力
に応答して前段の半導体記憶装置からの接続信号とは異
なる固有の識別情報を生成して格納するので、前記識別
情報の消去及び設定を接続する情報処理装置の起動の度
に行うことができ、前記情報処理装置への半導体記憶装
置の増設、或いは取り外しによる前記情報処理装置によ
る半導体記憶装置の制御の変更も容易に対応することが
できるといった効果を奏する。さらに、前記識別制御部
は、識別情報を前記識別情報格納部に格納した後に、前
記データ入出力端を介する前記情報処理装置からの最初
の入力に応答して、記憶装置の種別を示すデータを前記
データ入出力端から出力するので、前記情報処理装置
は、前記記憶装置の種別を示すデータを出力した半導体
記憶装置が実際に接続されているものとして認識し、情
報処理装置に接続された半導体記憶装置を個別に選択制
御することができるといった効果を奏する。As described above, in the semiconductor memory device of the present invention, a data input / output terminal to which an information processing device is connected, and a connection signal input from a preceding semiconductor memory device connected to the information processing device. A connection signal input terminal, a connection signal output terminal for outputting a connection signal to a subsequent semiconductor memory device connected to the information processing device, and after a selection signal is input and read-enabled or write-enabled, the A storage device main body from which data is read or data is written via a data input / output end, and the connection signal from the preceding semiconductor storage device in response to the input of the connection signal to the connection signal input end; And a controller that generates and stores different unique identification information, and outputs the identification information from the connection signal output terminal. When the input storage device selection signal matches the stored identification information, the selection signal is output to the storage device main body, and the storage device main body is read-enabled or write-enabled. In order to selectively control the semiconductor memory device connected to the device, it is not necessary to prepare a control signal corresponding to one output from the information processing device by one semiconductor memory device. Since control can be performed by a command through a shared path and a data input / output terminal connected to the shared data transmission path, an effect is obtained that the semiconductor memory device can be easily added to an information processing device. Further, since the semiconductor memory device has a simple configuration in which a circuit for controlling the identification information and a command command related to the identification information are simply added to the conventional semiconductor device, the pattern wiring of the information processing device is modified or modified. Thus, the semiconductor memory device can be controlled without changing specifications. Further, the control unit outputs an identification information storage unit for storing identification information, and a selection signal to the storage device body when a storage device selection signal matches the identification information stored in the identification information storage unit. A selection signal generating unit, and an identification control unit that deletes the identification information stored in the identification information storage unit when the information processing device is started,
The identification control unit generates and stores unique identification information different from the connection signal from the preceding semiconductor memory device in response to the input of the connection signal to the connection signal input terminal. The setting can be performed every time the information processing apparatus to be connected is started, and the control of the semiconductor storage device by the information processing apparatus can be easily changed by adding or removing the semiconductor storage device to or from the information processing apparatus. It has the effect that it can be done. Further, after storing the identification information in the identification information storage unit, the identification control unit responds to the first input from the information processing device via the data input / output terminal, and stores data indicating the type of the storage device. Since the data is output from the data input / output terminal, the information processing device recognizes that the semiconductor storage device that has output the data indicating the type of the storage device is actually connected, and the semiconductor device connected to the information processing device. There is an effect that the storage devices can be selectively controlled individually.
【図1】本発明の一実施の形態によるNAND型フラッ
シュメモリを情報処理装置に複数配設した状態の一部を
示す説明図である。FIG. 1 is an explanatory diagram showing a part of a state in which a plurality of NAND flash memories according to an embodiment of the present invention are provided in an information processing apparatus.
【図2】本発明の一実施の形態によるNAND型フラッ
シュメモリの構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a NAND flash memory according to one embodiment of the present invention;
【図3】従来のNAND型フラッシュメモリを情報処理
装置に複数配設した状態の一部を示す説明図である。FIG. 3 is an explanatory diagram showing a part of a state in which a plurality of conventional NAND flash memories are provided in an information processing apparatus.
1 メモリ制御部 2 制御信号 2a 制御信号入力端 3 データバス 3a データ入出力端 4 ID設定信号 4a ID設定初期値信号 4b 接続信号入力端 4c 接続信号出力端 10 NAND型フラッシュメモリ 50 制御部 51 NAND型フラッシュメモリ本体 52 チップセレクト信号 53 チップセレクト発生部 54 ID制御部 55 IDレジスタ 100 情報処理装置 Reference Signs List 1 memory control unit 2 control signal 2a control signal input terminal 3 data bus 3a data input / output terminal 4 ID setting signal 4a ID setting initial value signal 4b connection signal input terminal 4c connection signal output terminal 10 NAND flash memory 50 control unit 51 NAND Type flash memory main body 52 Chip select signal 53 Chip select generator 54 ID controller 55 ID register 100 Information processing device
Claims (3)
端と、前記情報処理装置に接続される前段の半導体記憶
装置から接続信号が入力される接続信号入力端と、前記
情報処理装置に接続される後段の半導体記憶装置へ接続
信号を出力する接続信号出力端と、選択信号が入力され
読み出し有効、或いは書き込み有効となった後に、前記
データ入出力端を介してデータが読み出され、或いはデ
ータが書き込まれる記憶装置本体と、前記接続信号入力
端への前記接続信号の入力に応答して前段の半導体記憶
装置からの接続信号とは異なる固有の識別情報を生成し
て格納するとともに、その識別情報を前記接続信号出力
端から出力する制御部であって、前記データ入出力端か
ら入力された記憶装置選択信号と格納された前記識別情
報とが一致したときに前記記憶装置本体に前記選択信号
を出力する制御部とを備えることを特徴とする半導体記
憶装置。1. A data input / output terminal to which an information processing device is connected, a connection signal input terminal to which a connection signal is input from a preceding semiconductor memory device connected to the information processing device, and a connection to the information processing device. A connection signal output terminal for outputting a connection signal to a semiconductor memory device of a subsequent stage, and after a selection signal is input and read-enabled or write-enabled, data is read via the data input / output terminal; or A storage device main body into which data is written, and generating and storing unique identification information different from the connection signal from the preceding semiconductor storage device in response to the input of the connection signal to the connection signal input terminal, and storing the same. A control unit that outputs identification information from the connection signal output terminal, wherein the storage device selection signal input from the data input / output terminal matches the stored identification information. And a control unit for outputting the selection signal to the storage device body.
情報格納部と、記憶装置選択信号と前記識別情報格納部
に格納された識別情報とが一致したときに前記記憶装置
本体に選択信号を出力する選択信号発生部と、前記識別
情報格納部に格納された識別情報を前記情報処理装置の
起動時に消去する識別制御部であって、前記接続信号入
力端への接続信号の入力に応答して前段の半導体記憶装
置からの接続信号とは異なる固有の識別情報を生成して
前記識別情報格納部に格納するとともに、その識別情報
を前記接続信号出力端から出力する識別制御部とを備え
ることを特徴とする請求項1記載の半導体記憶装置。2. The control unit, comprising: an identification information storage unit for storing identification information; and a selection signal transmitted to the storage device main body when a storage device selection signal matches the identification information stored in the identification information storage unit. A selection signal generator that outputs a connection signal input to the connection signal input terminal, and a selection signal generator that outputs a connection signal to the connection signal input terminal. An identification control unit that generates unique identification information different from the connection signal from the preceding semiconductor memory device, stores the generated identification information in the identification information storage unit, and outputs the identification information from the connection signal output terminal. 2. The semiconductor memory device according to claim 1, wherein:
情報格納部に格納した後に、前記データ入出力端を介す
る前記情報処理装置からの最初の入力に応答して、記憶
装置の種別を示すデータを前記データ入出力端から出力
することを特徴とする請求項1または請求項2記載の半
導体記憶装置。3. The identification control unit, after storing identification information in the identification information storage unit, responds to a first input from the information processing device via the data input / output terminal to change a type of the storage device. 3. The semiconductor memory device according to claim 1, wherein data indicated is output from said data input / output terminal.
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100843193B1 (en) * | 2002-02-19 | 2008-07-02 | 삼성전자주식회사 | System and method for Detecting unit for detecting specification of flash memory device |
JP2013050996A (en) * | 2006-10-04 | 2013-03-14 | Marvell World Trade Ltd | Integrated circuit which designates flash memory device |
JP2015001994A (en) * | 2013-06-14 | 2015-01-05 | キヤノン株式会社 | Semiconductor device and method for setting chip identifier |
JP2015043244A (en) * | 2006-05-23 | 2015-03-05 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドConversant Intellectual Property Management Inc. | Device and method for establishing device identifier for serially interconnected device |
-
1999
- 1999-09-10 JP JP25715399A patent/JP2001084172A/en active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100843193B1 (en) * | 2002-02-19 | 2008-07-02 | 삼성전자주식회사 | System and method for Detecting unit for detecting specification of flash memory device |
JP2015043244A (en) * | 2006-05-23 | 2015-03-05 | コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドConversant Intellectual Property Management Inc. | Device and method for establishing device identifier for serially interconnected device |
JP2013050996A (en) * | 2006-10-04 | 2013-03-14 | Marvell World Trade Ltd | Integrated circuit which designates flash memory device |
JP2015001994A (en) * | 2013-06-14 | 2015-01-05 | キヤノン株式会社 | Semiconductor device and method for setting chip identifier |
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