JP2001068558A - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

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JP2001068558A
JP2001068558A JP24237299A JP24237299A JP2001068558A JP 2001068558 A JP2001068558 A JP 2001068558A JP 24237299 A JP24237299 A JP 24237299A JP 24237299 A JP24237299 A JP 24237299A JP 2001068558 A JP2001068558 A JP 2001068558A
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JP
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gate
mosfet
gate electrode
voltage
semiconductor integrated
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Application number
JP24237299A
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Japanese (ja)
Inventor
Tatsuya Ishii
Hiroshi Sato
Masato Takahashi
弘 佐藤
達也 石井
正人 高橋
Original Assignee
Hitachi Ltd
株式会社日立製作所
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Abstract

PROBLEM TO BE SOLVED: To obtain a semiconductor integrated circuit device, in which fine patterning of elements, high reliability and high speed operation up to a low voltage are realized. SOLUTION: A first gate electrode is formed between source S and drain D regions on a semiconductor substrate via a gate insulating film and a second gate electrode is formed on the first gate electrode via an insulating film to constitute an MOSFET. When the MOSFET is turned on through a control circuit, a first voltage is applied to the first gate at a first timing, and a second voltage is applied to the second gate at a second timing delayed behind the first timing. Consequently, the voltage of the first gate has a level equal to the sum of the first and second voltages through capacitive coupling of the first and second gate electrodes.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】この発明は、半導体集積回路装置に関するものであり、特にMOSFET(絶縁ゲート型電界効果トランジスタ)を用いて構成されるデジタル回路技術に利用して有効な技術に関するものである。 BACKGROUND OF THE INVENTION This invention relates to a semiconductor integrated circuit device, a technique effectively utilizes the configured digital circuit technology, especially with MOSFET (insulated gate field effect transistor) .

【0002】 [0002]

【従来の技術】MOSFETにより構成される出力回路や重い負荷を駆動するドライバの駆動力向上には、ゲート幅W増加し、ゲート長L縮小し、あるいはしきい値電圧Vth低減させるなどの方法がある。 The increase driving force of the Related Art driver for driving the output circuit or heavy load constituted by MOSFET, increasing the gate width W, the method such as the gate length is L shrink or reduce the threshold voltage Vth is there.

【0003】 [0003]

【発明が解決しようとする課題】MOSFETで構成されるメモリや論理論理回路等の半導体集積回路装置では、低電圧化が進められている。 In the semiconductor integrated circuit device such as a memory and a logic logic circuit composed of MOSFET [0005] a low voltage is being advanced. このような低電圧で動作するメモリや論理回路において、MOSFETのしきい値電圧Vthを低減させることは、その駆動能力を高めて高速動作化する上で有効である。 In memory or logic circuit operating at such a low voltage, reducing the threshold voltage Vth of the MOSFET is effective for high-speed operation of increasing the driving capability. しかし、上記のようなMOSFETの低しきい値電圧化は、反面においてオフ状態でのMOSFETのソース−ドレイン経路に流れるリーク電流を増大させたり、あるいはゲート絶縁膜の耐圧を低下させるという問題を生じる。 However, reducing the threshold voltage of the MOSFET as described above, MOSFET source in the off state in the other hand - there arises a problem that lowering or increasing the leakage current flowing to the drain path or the withstand voltage of the gate insulating film, . 上記ゲート絶縁膜の低下は、特に入力回路や出力回路におけるゲート絶縁破壊による素子の信頼性の低下につながる。 Reduction of the gate insulating film, in particular leads to a decrease in reliability of the device by the gate dielectric breakdown in the input circuit and output circuit.

【0004】この発明の目的は、素子の微細化と高信頼性及び低電圧までの高速動作化を可能にした半導体集積回路装置を提供することにある。 An object of the present invention is to provide a semiconductor integrated circuit device which enables high-speed operation of up to miniaturization and high reliability, and low voltage devices. この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the invention will become apparent from the description of this specification and the accompanying drawings.

【0005】 [0005]

【課題を解決するための手段】本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。 To briefly explain the summary of typical inventions among the inventions disclosed in the present application Means for Solving the Problems], as follows. すなわち、ソース,ドレイン領域に挟まれた半導体基板上にゲート絶縁膜を介して第1ゲート電極を形成し、上記第1ゲート電極上に絶縁膜を介して第2ゲート電極を形成してMOSFETを構成し、制御回路により上記MOSFETをオン状態にさせるとき、 That is, the source, the first gate electrode formed through a gate insulating film on a semiconductor substrate sandwiched by the drain region, the MOSFET to form a second gate electrode through the insulating film on the first gate electrode configured, when for the MOSFET to the on state by the control circuit,
第1のタイミングで上記第1ゲートに第1の電圧を印加し、上記第1のタイミングよりより遅れた第2のタイミングで上記第2のゲートに第2の電圧を印加して、上記第1と第2のゲート電極間の容量結合により上記第1のゲート電極の電圧を上記第1と第2の電圧を加えた電圧にする。 A first voltage is applied to the first gate at the first timing, it applies a second voltage to the second timing in the second gate more delayed than the first timing, the first When the second voltage the voltage of the gate electrode by adding the first and second voltage coupled by the first capacitance between the gate electrodes.

【0006】 [0006]

【発明の実施の形態】図1には、この発明に係る半導体集積回路装置に設けられるMOSFETの一実施例の構成図が示されている。 DETAILED DESCRIPTION OF THE INVENTION Figure 1 is a block diagram of an embodiment of a MOSFET provided in the semiconductor integrated circuit device according to the present invention. 図1(A)には、素子レイアイトが示され、(B)には、そのA−A'断面が示され、 The FIG. 1 (A), the element Reiaito is shown in the (B), the A-A 'cross section is shown,
(C)には、そのB−B'断面が示され、(D)には、 The (C), the cross section B-B 'is shown, in (D) is
その等価回路が示されている。 Its equivalent circuit is shown.

【0007】この実施例のMOSFETは、ゲート電極を構成する第1層目ポリシリコンFGの上に、絶縁膜を介して第2層目ポリシリコンSGを重ねた二重構造になっている。 [0007] MOSFET of this embodiment, on the first layer polysilicon FG constituting the gate electrode, has a double structure of repeated second layer polysilicon SG via the insulating film. そして、これらの2つのゲート電極SG/F Then, these two gate electrodes SG / F
Gは、(D)の等価回路に示したように独立して電圧を印加できる入力端子INSGとINFGとを持つようにされる。 G is to have an input terminal INSG and INFG that a voltage can be applied independently as shown in the equivalent circuit of the (D). MOSFETの動作でみた場合、上記第1層目ポリシリコンFGがゲート電極として作用するが、入力端子INSGとINFGから供給される入力信号でみたとき、上記第2層目ポリシリコンSGも制御端子としての作用を行うものである。 When viewed in the operation of the MOSFET, the although first layer polysilicon FG acts as a gate electrode, when viewed in the input signal supplied from the input terminal INSG and INFg, as the second layer polysilicon SG also control terminal and it performs the action of. それ故、上記第2層目ポリシリコンSGも実質的にはゲート電極の一種と見做すことができる。 Therefore, in the above second layer polysilicon SG also substantially it can be regarded as a kind of gate electrode.

【0008】上記(A)ないし(C)において、第1ゲート電極FGは、ソースSとドレインDの間の半導体基板上に形成された薄いゲート絶縁膜を介して形成される。 [0008] In the above items (A) without (C), the first gate electrode FG is formed via a thin gate insulating film formed on the semiconductor substrate between the source S and the drain D. このゲート電極FGの上には層間絶縁膜が設けられ、第2ゲート電極SGが形成される。 The interlayer insulating film on the gate electrode FG is formed, the second gate electrode SG is formed. この第2ゲート電極SGは、特に制限されないが、上記ソースSとドレインDと近い位置で上記入力端子INSGに導かれる第1層目の金属配線層M1とコンタクトCONTにより接続される。 The second gate electrode SG is not particularly limited, is connected by the source S and the drain D and the first metal wiring layer M1 and the contact CONT led to the input terminal INSG at close.

【0009】上記第1ゲート電極FGは、上記第2ゲート電極SGと同時に形成される第2層目ポリシリコンS [0009] The first gate electrode FG, a second layer polysilicon S which is formed at the same time as the second gate electrode SG
Gとコンタクトにより接続され、かかる第2層目のポリシリコンSGを介在させて、上記ソースSとドレインD It is connected by G and contacts, with intervening according second layer polysilicon SG, the source S and the drain D
に対して相対的に遠い位置で上記入力端子INFGに導かれる上記同様な金属配線層M1とコンタクトCONT The same metal wiring layer M1 and the contact CONT led to the input terminal INFG relatively distant position relative to
により接続される。 They are connected by. これにより、(D)に示すように、 Thus, (D), the
この発明に係るMOSFETは、ソースS、ドレインD MOSFET according to the present invention, the source S, drain D
と、第1入力端子INFGに接続されたゲートと、上記第1入力端子INFGと第2入力端子INSGとの間に設けられたキャパシタCを持つようにされる。 When, is to have a gate connected to a first input terminal INFg, the capacitor C provided between the first input terminal INFg a second input terminal INSG.

【0010】上記キャパシタCの一方の電極は上記第1 [0010] One electrode of the capacitor C is the first
ゲート電極FGであり、上記MOSFETのゲート電極と同じである。 A gate electrode FG, the same as the gate electrode of the MOSFET. 上記キャパシタCの他方の電極は、上記第2ゲート電極SGであり、キャパシタCの誘電体は上記第1ゲート電極FGと第2ゲート電極との間の相間絶縁膜で構成される。 The other electrode of the capacitor C is the second gate electrode SG, the dielectric of the capacitor C is composed of interphase insulating film between said first gate electrode FG and the second gate electrode.

【0011】図2には、この発明に係るMOSFETを用いて構成された出力回路の一実施例の回路図が示されている。 [0011] FIG. 2 is a circuit diagram of an embodiment of an output circuit using a MOSFET according to the present invention. 出力MOSFETは、Nチャンネル型MOSF Output MOSFET is, N-channel type MOSF
ETQ1とPチャンネル型MOSFETQ3の直列回路から構成され、Nチャンネル型MOSFETQ1のソースには回路の接地電位VSSが印加され、Pチャンネル型MOSFETQ3のソースには、電源電圧VCCが印加される。 A series circuit of ETQ1 and P-channel MOSFET Q3, the source of the N-channel type MOSFETQ1 is applied with the ground potential VSS of the circuit, the source of the P-channel MOSFET Q3, the power supply voltage VCC is applied. そして、MOSFETQ1とQ3のドレインが出力端子OUTに共通に接続される。 The drain of MOSFETQ1 and Q3 are connected in common to the output terminal OUT.

【0012】上記Nチャンネル型MOSFETQ1の第1ゲート(INFGN)と入力端子INFGN0との間には、Nチャンネル型MOSFETQ2のソース−ドレイン経路が接続される。 [0012] Between the first gate (INFGN) and the input terminal INFGN0 of the N-channel type MOSFETQ1, the source of the N-channel-type MOSFET Q2 - drain path is connected. このMOSFETQ2のゲートには、定常的に電源電圧VCCが印加される。 The gate of the MOSFET Q2, steadily supply voltage VCC is applied. そして、 And,
MOSFETQ1の第2ゲートは、入力端子INSGN The second gate of MOSFETQ1 has an input terminal INSGN
に接続される。 It is connected to. 前記のように、回路として見たときには、上記第1ゲート電極と第2ゲート電極とにより構成されるキャパシタC1が設けられる。 As described above, when viewed as a circuit, said first gate electrode and formed capacitor C1 by a second gate electrode is provided.

【0013】上記Pチャンネル型MOSFETQ3の第1ゲート(INFGP)と入力端子INFGP0との間には、Pチャンネル型MOSFETQ4のソース−ドレイン経路が接続される。 [0013] Between the first gate (INFGP) and the input terminal INFGP0 of the P-channel type MOSFETQ3, the source of the P-channel MOSFET Q4 - it is connected the drain path. このMOSFETQ4のゲートには、定常的に回路の接地電位VSSが印加される。 The gate of the MOSFET Q4, the ground potential VSS of steadily circuit is applied. そして、MOSFETQ3の第2ゲートは、入力端子IN Then, the second gate of MOSFETQ3 includes an input terminal IN
SGPに接続される。 It is connected to the SGP. 上記同様に回路として見たときには、上記第1ゲート電極と第2ゲート電極とにより構成されるキャパシタC2が設けられる。 When viewed as the same manner as described above circuit, said first gate electrode and formed capacitor C2 by the second gate electrode is provided.

【0014】図3には、上記図2に示した出力回路の動作の一例を説明するためのタイミング図が示されている。 [0014] FIG. 3 is a timing chart for explaining an example of operation of the output circuit shown in FIG. 2 is shown. 上記各入力信号INFGP0、INSGP、INF Each input signal INFGP0, INSGP, INF
GN0、INSGNがロウレベル(VSS)ときには、 GN0, INSGN is at a low level (VSS) sometimes,
Pチャンネル型MOSFETQ4がオン状態であり、入力信号INFGP0のロウレベルによりPチャンネル型の出力MOSFETQ3がオン状態に、Nチャンネル型MOSFETQ2がオン状態であり、入力信号INFG P-channel type MOSFETQ4 are ON, the output MOSFETQ3 of the P-channel by the low level on-state of the input signal INFGP0, N-channel type MOSFETQ2 are ON, the input signal INFG
N0のロウレベルによりNチャンネル型の出力MOSF N0 output MOSF low level by the N-channel type
ETQ1がオフ状態にされるので、出力端子OUTは電源電圧VCCのようなハイレベルになっている。 Since ETQ1 is turned off, the output terminal OUT is in the high level such as the power supply voltage VCC. ただし、このとき、初期状態としてキャパシタC2の両端の電位は上記VSSであるとする。 However, this time, the potential at the terminals of the capacitor C2 as an initial state is assumed to be the VSS.

【0015】入力信号INFGP0、INSGP、IN [0015] The input signal INFGP0, INSGP, IN
FGN0がロウレベル(VSS)からハイレベル(VC FGN0 is at a high level from the low level (VSS) (VC
C)に変化すると、上記Pチャンネル型MOSFETQ When changes C), the P-channel type MOSFETQ
3が入力信号INFGP0のハイレベルに応じてオフ状態にされる。 3 is turned off in response to the high level of the input signal INFGP0. そして、入力信号INFGN0のハイレベルがMOSFETQ2を通してMOSFETQ1のゲートに伝えられるのでMOSFETQ1がオン状態にされる。 Since the high level of the input signal INFGN0 is transmitted to the gate of MOSFETQ1 through MOSFET Q2 MOSFETQ1 it is turned on. このとき、MOSFETQ2の有するしきい値電圧Vthnにより、MOSFETQ1のゲートに供給される電圧はVCC−Vthnに制限される。 At this time, the threshold voltage Vthn with the MOSFET Q2, the voltage supplied to the gate of MOSFETQ1 is limited to VCC-Vthn. したがって、 Therefore,
MOSFETQ1は、そのゲート,ソース間電圧が上記のように制限された電圧であるので、それに対応した電流により出力端子OUTをロウレベルに引き抜く。 MOSFETQ1 has a gate, source voltage is a limit voltage as described above, thereby the electric current corresponding pull the output terminal OUT to a low level.

【0016】このような出力MOSFETQ1の動作は、出力端子におけるボンディングワイヤ等による寄生インダクタンス成分によるノイズの小さくする上で有益なものとなる。 [0016] Operation of such output MOSFETQ1 becomes be beneficial in order to reduce the noise due to the parasitic inductance component due to bonding wires or the like at the output terminal. つまり、MOSFETQ1がオン状態になるとき、その電流の変化が大きいとは上記寄生インダクタンス成分によって、回路の接地線VSSに大きなノイズを発生させてしまうが、上記のようなMOSFET That is, when the MOSFETQ1 is turned on by the parasitic inductance component and a large change in the current, but would generate significant noise to the ground line VSS of the circuit, the above-described MOSFET
Q1のゲートには、入力信号INFGN0のハイレベルから、MOSFETQ2のしきい値電圧Vthnを差し引いた制限された電圧が供給されることによって、上記電流の変化が制限されてノイズの発生を抑えることができる。 The gate of Q1, the high level of the input signal INFGN0, by the limited voltage minus the threshold voltage Vthn of MOSFETQ2 supplied, that the change in the current is limited suppress the generation of noise it can.

【0017】半導体メモリや論理回路を構成する半導体集積回路装置では、複数ビットの単位でデータの入出力を行うものであり、上記同様な出力回路が複数個設けられ、その出力動作に同期して一斉に動作するものである。 [0017] In the semiconductor integrated circuit device constituting a semiconductor memory and a logic circuit, which performs input and output of data in units of a plurality of bits, the same output circuit provided with a plurality, in synchronism with the output operation it is intended to work in unison. そのため、上記のような複数の出力回路の出力信号の変化とき、ワーストケースでは全ての出力回路が一斉にハイレベルからロウレベルに変化し、それが重畳されて接地線にノイズが発生するものであるため、出力回路での上記のようにノイズが低減できることは極めて有益なものとなる。 Therefore, when the change in the output signal of the plurality of output circuits as described above, simultaneously changes from the high level to the low level all the output circuit in the worst case, in which noise is generated in the grounding line that is superimposed Therefore, the ability to noise reduction as described above in the output circuit is extremely beneficial. 上記のような出力動作ととともに、入力信号INSGNがまだロウレベルであるために、キャパシタC1には上記電圧VCC−Vthnがチャージアップされている。 Output operation and with the above, since the input signal INSGN still low, the voltage VCC-Vthn is charged up in the capacitor C1.

【0018】上記のような入力信号INFGP0、IN [0018] The above-described input signal INFGP0, IN
SGP、INFGN0に対して遅れて入力信号INSG SGP, delayed with respect to INFGN0 the input signal INSG
Nがハイレベル(VCC)に変化すると、キャパシタC When N is changed to the high level (VCC), the capacitor C
1でのブートストラップ作用によって、MOSFETQ By the bootstrap action at the 1, MOSFETQ
1の第1ゲート電圧は、2VV−Vthnのような昇圧された電圧となる。 First gate voltage of 1 is a boosted voltage, such as 2VV-Vthn. このように第1ゲート電圧が昇圧されることに応じて、MOSFETQ2はオフ状態にされる。 Thus the first gate voltage in response to being boosted, MOSFET Q2 is turned off. つまり、上記のような昇圧電圧2VCC−Vthn That is, the boosted voltage as described above 2VCC-Vthn
に対し、MOSFETQ2のゲートと入力端子INFG The other hand, the gate of MOSFETQ2 input terminal INFG
N0が共に電源電圧VCCのような低い電圧にされるため、入力端子INFGN0に接続されたノードがソースとして作用し、MOSFETQ2がオフ状態にされる。 Since N0 is a lower voltage, such as both the power supply voltage VCC, the node connected to the input terminal INFGN0 acts as a source, MOSFET Q2 is turned off.
これにより、上記のような昇圧電圧2VCC−Vthn Thus, the boosted voltage as described above 2VCC-Vthn
が、入力端子INFGN0に抜けてしまうのを防止する。 But to prevent the fall out to the input terminal INFGN0.

【0019】上記のように出力MOSFETQ1のゲート電極に、昇圧電圧2VCC−Vthnが供給されることにより、MOSFETQ1のドレイン−ソース経路には大きな電流が流れて出力信号OUTを高速にロウレベルVSSに引き抜くことができる。 [0019] the gate electrode of the output MOSFETQ1 as described above, by boosting the voltage 2VCC-Vthn is supplied, the drain of MOSFETQ1 - withdrawing a low level VSS output signal OUT a large current flows at high speed in source path can. この結果、これにより、ゲートに従来より大きな電圧幅の入力信号が供給されてスイツチングすることになり、MOSFETQ1の駆動力を上げることができる。 As a result, Thus, an input signal of a large voltage range than a conventional gate is supplied will be switching-can increase the driving force of the MOSFETs Q1.

【0020】次に、入力信号INFGP0、INFGN [0020] Next, the input signal INFGP0, INFGN
0、INSGNをハイレベルからロウレベルに変化させると、入力信号INFGN0のロウレベルによりMOS 0, INSGN from the high level is changed into the low level, MOS the low level of the input signal INFGN0
FETQ2がオン状態となり、キャパシタC1を放電させつつ上記Nチャンネル型の出力MOSFETQ1のゲート電極をロウレベルとしてオフ状態にする。 FETQ2 is turned on, while discharges the capacitor C1 to turn off the gate electrode of the output MOSFETQ1 of the N-channel type as the low level. そして、 And,
入力信号INFGP0のロウレベルがMOSFETQ4 The low level of the input signal INFGP0 is MOSFETQ4
を通してPチャンネル型の出力MOSFETQ3のゲートに伝えられるので、かかるMOSFETQ3がオン状態にされる。 Since it is transmitted to the gate of the P-channel type output MOSFETQ3 through, such MOSFETQ3 are turned on.

【0021】このとき、MOSFETQ4の有するしきい値電圧Vthpにより、MOSFETQ3のゲートに供給される電圧はVSS+Vthpに制限される。 [0021] At this time, the threshold voltage Vthp with the MOSFET Q4, the voltage supplied to the gate of MOSFETQ3 is limited to VSS + Vthp. したがって、MOSFETQ3は、そのゲート,ソース間電圧が上記のように制限された電圧であるので、それに対応した制限された電流により出力端子OUTをハイレベルに立ち上げ、前記ロウレベルの出力動作の場合と同様に電源電圧VCCに発生するノイズを低減させる。 Therefore, MOSFET Q3 has a gate, source voltage is a voltage that is limited as described above, raises the output terminal OUT by limited current corresponding to the high level to, in the case of the low level output operation reducing likewise noise generated in power supply voltage VCC.

【0022】上記のような入力信号INFGP0、IN [0022] The above-described input signal INFGP0, IN
FGN0、INSGNに対して遅れて入力信号INSG FGN0, the input signal is delayed with respect to the INSGN INSG
Pがロウレベル(VSS)に変化すると、キャパシタC When P is changed to the low level (VSS), a capacitor C
2でのブートストラップ作用によって、MOSFETQ By the bootstrap action in 2, MOSFETQ
3の第1ゲート電圧は、−VV+Vthp(Vthpは負の電圧である)のように負電圧とされる。 First gate voltage of 3 is a negative voltage as -VV + Vthp (Vthp is a negative voltage). このように第1ゲート電圧が負方向に大きくされることに応じて、 Thus in response to the first gate voltage is increased in the negative direction,
MOSFETQ3の駆動力を上げ、かつMOSFETQ Increasing the driving force of the MOSFETQ3, and MOSFETQ
4のオフ状態により、上記のような負電圧−VCC+V By 4 in the OFF state, a negative voltage such as the -VCC + V
thpが入力端子INFGP0に抜けてしまうのを防止する。 thp is to prevent the fall out to the input terminal INFGP0.

【0023】上記MOSFETQ2及びQ4を含んで、 [0023] contains the above-mentioned MOSFETQ2 and Q4,
図示しない上記入力信号INFGP0、INFGN0、 Unillustrated input signal INFGP0, INFGN0,
INSGN、INSGPを形成する回路が出力MOSF INSGN, circuits forming INSGP output MOSF
ETQ1とQ2の制御回路を構成するものである。 And it constitutes the control circuit of ETQ1 and Q2. 上記入力信号のうち遅延させられる入力信号INSGNやI Input signals are delayed of said input signal INSGN and I
NSGPは、インバータ回路等の遅延回路と論理ゲート回路の組み合わせで形成することができる。 NSGP can be formed by a combination of delay circuits and a logic gate circuit, such as an inverter circuit. 例えば、上記入力信号INSGNのようにハイレベル(論理0から論理1)に変化する信号の立ち上がりを遅延させる場合には、アンドゲート回路に入力信号INFGN0とその遅延信号を供給して、その出力信号を利用すればよい。 For example, in the case of delaying the high-level rise of the signal that varies (logic 1 from a logic 0) as the input signal INSGN supplies an input signal INFGN0 and its delayed signal to the AND gate circuit, the output signal the may be utilized.
また、上記入力信号INSGPのようにロウレベル(論理1から論理0)に変化する信号の立ち下がりを遅延させる場合には、オアゲート回路に入力信号INFGP0 Further, in the case of delaying the falling edge of the signal changes to low level (logic 0 from logic 1) as the input signal INSGP the input signal to the OR gate circuit INFGP0
とその遅延信号を供給して、その出力信号を利用すればよい。 And it supplies the delayed signal may be utilizing the output signal. 上記ゲート回路は、ナンド、ノアゲート回路に置き換えることも可能である。 The gate circuit NAND, can be replaced with a NOR gate circuit.

【0024】上記のようなCMOS出力回路に適用した場合、電源電圧VCCを3.3Vや2.5V、あるいはそれ以下に低下させた場合でも、出力MOSFETQ1 [0024] When applied to a CMOS output circuit as described above, the power supply voltage VCC even when reduced to 3.3V or 2.5V or less, the output MOSFETQ1
やQ3のゲートとソース間に印加される電圧は、上記電源電圧VCCと回路の接地電位VSS間の電圧以上に大きくすることができる。 Voltage applied between the gate and the source of or Q3 can be greater than the voltage between the ground potential VSS of the power supply voltage VCC and circuit. このため、大きな駆動電流を得るために、MOSFETのチャンネル幅を大きく形成する必要がない。 Therefore, in order to obtain a large driving current, there is no need to increase forming a channel width of the MOSFET. これより、素子の微細化が図られ、高集積化を実現することができる。 From this, miniaturization of elements is achieved, it is possible to realize a high integration.

【0025】例えば、通常の出力回路は、ゲートとソース間の信号振幅はVCC/VSSである。 [0025] For example, conventional output circuit, the signal amplitude between the gate and the source is VCC / VSS. 電源電圧VC The power supply voltage VC
C=1.8V、しきい値電圧Vthn=0.4Vのとき、ゲート,ソース間の信号振幅は、従来のCMOS回路では1.8Vに対して、本発明に係る出力回路では3.2Vまで大きくすることができ、駆動力向上が図られることがわかる。 C = 1.8V, when the threshold voltage Vthn = 0.4V, the gate, the signal amplitude between the source, relative to 1.8V in the conventional CMOS circuit, to 3.2V in the output circuit according to the present invention can be increased, it can be seen that the driving force increase is achieved.

【0026】この実施例の出力回路では、大きな駆動電流を得るためにMOSFETのしきい値電圧を小さく形成する必要がない。 [0026] In the output circuit of this embodiment, it is not necessary to reduce forming a threshold voltage of the MOSFET in order to obtain a large driving current. これにより、MOSFETをオフ状態にさせるときに流れるリーク電流を低減できるため、 Since this makes it possible to reduce the leakage current flowing when to the MOSFET off,
CMOS回路の消費電流を抑えることができる。 It can reduce power consumption of the CMOS circuit. そして、しきい値電圧を小さくするために、ゲート絶縁膜の膜厚を薄く形成する必要がないので、ゲート絶縁耐圧を大きくすることができる。 Then, in order to reduce the threshold voltage, it is not necessary to thin the film thickness of the gate insulating film, it is possible to increase the gate breakdown voltage. 特に、出力回路のように出力端子に接続されるノードを持つ回路では、半導体集積回路装置の運搬やハンドリング時に外部端子に発生する静電気による素子耐圧破壊に対するマージンを大きくでき、信頼性を高くすることができる。 In particular, the circuit having a node connected to an output terminal as an output circuit, can increase the margin for transportation and handling device breakdown due to static electricity generated at the external terminal when the semiconductor integrated circuit device, increasing the reliability can.

【0027】図4には、この発明に係るMOSFETを用いて構成された出力回路の他の一実施例の回路図が示されている。 [0027] FIG. 4 is a circuit diagram showing another embodiment of an output circuit using a MOSFET according to the present invention. 出力MOSFETは、2つのNチャンネル型MOSFETQ1とQ3の直列回路から構成される。 The output MOSFET is composed of a series circuit of two N-channel type MOSFETQ1 and Q3.
つまり、前記図2の実施例のPチャンネル型MOSFE That, P channel type of embodiment of FIG 2 a MOSFET
TQ3をNチャンネル型MOSFETに置き換えたものである。 The TQ3 is replaced with the N-channel MOSFET. これに応じて、MOSFETQ4もNチャンネル型に置き換えられ、ゲートに印加される電圧もVCC In response to this, MOSFET Q4 is also replaced with N-channel type, voltage VCC applied to the gate
とされる。 It is. 他は、前記説明した実施例回路と同様である。 Others are similar to the embodiment circuit described above described.

【0028】図5には、上記図4に示した出力回路の動作の一例を説明するためのタイミング図が示されている。 [0028] Figure 5 is a timing chart for explaining an example of operation of the output circuit shown in Figure 4 is shown. 上記のように出力MOSFETQ1とQ3をNチャンネル型MOSFETにした場合、前記のようなCMO If the above-described manner to the output MOSFETQ1 and Q3 to N-channel MOSFET, the like CMO
S構成とは異なり、電源電圧VCC側の出力MOSFE Unlike S configuration, the supply voltage VCC side output MOSFE
TQ3に対する入力信号INFGH0、INSGHと、 And the input signal INFGH0, INSGH for TQ3,
回路の接地電位VSS側の出力MOSFETQ1に対する入力信号INFGL0とINSGLとは、基本的にはMOSFETQ3とQ1を相補的にスイッチ制御するために相補の関係の信号とされる。 The INSGL input signal INFGL0 respect to the ground potential VSS output side MOSFETQ1 circuit, is basically a signal complementary relationship to complementarily switch control MOSFETQ3 and Q1. そして、第1ゲート電極に対応した入力端子INFGH0(INFGL0)を先にハイレベルにし、キャパシタC1(C2)にVCC Then, an input terminal corresponding to the first gate electrode INFGH0 (INFGL0) to forward to the high level, VCC to the capacitor C1 (C2)
−Vthnのプリチャージを行った後に第2ゲート電極に対応した入力端子INSGH(INSGL)をハイレベルにするものである。 After the precharge of -Vthn is to input terminal corresponding to the second gate electrode INSGH the (INSGL) to a high level.

【0029】この実施例のように出力回路においても、 [0029] In the output circuit as in this embodiment,
出力MOSFETQ1とQ3のゲートの第1ゲート電極と第2ゲート電極とで構成されるキャパシタC1とC2 Output MOSFETQ1 and Q3 and the first gate electrode of the gate the capacitor C1 composed of the second gate electrode C2
を利用し、それをオン状態にさせるときには実効的なゲート電圧をVCC−Vthnのような第1段階レベルと、2VCC−Vthnのように昇圧された第2段階レベルにして駆動するものである。 Utilizing, and drives in the second stage level boosted as a first step level, such as VCC-Vthn the effective gate voltage, 2VCC-Vthn when to turn it on state. これにより、電源電圧VCCを3.3Vや2.5V、あるいはそれ以下に低下させた場合でも、出力MOSFETQ1やQ3の駆動能力を大きくすることができる。 Thus, the power supply voltage VCC even when reduced to 3.3V or 2.5V or less, it is possible to increase the driving capability of the output MOSFETQ1 and Q3.

【0030】電源電圧VCC側の出力MOSFETをN The power supply voltage VCC side output MOSFET N
チャンネル型MOSFETとしても、その実効的なゲートには電源電圧VCC以上に昇圧された電圧2VCC− Even channel MOSFET, the voltage at its effective gate boosted above the power supply voltage VCC 2VCC-
Vthnを供給することができるから、出力端子OUT Since it is possible to supply Vthn, the output terminal OUT
から出力される出力信号のハイレベルを電源電圧VCC Power supply voltage VCC to the high level of the output signal output from the
のようなフル振幅の信号にすることができるものとなる。 It becomes capable of the full amplitude of signal, such as a. このように、出力端子OUTに接続される出力回路をNチャンネル型MOSFETで構成した場合には、前記のようなCMOS回路を用いる場合に比べて、2つの出力MOSFETを電気的に分離させる必要がないこと、及び同じ電流を得るためにはNチャンネル型MOS Thus, when the output circuit connected to the output terminal OUT and an N-channel MOSFET, as compared to the case of using a CMOS circuit, such as described above, is necessary to electrically isolate the two output MOSFET never, and N-channel type MOS in order to obtain the same current
FETの方がサイズを小さくできること等が相乗的に作用して高集積化を実現できる。 It like side FET can be reduced in size can be realized high integration act synergistically. このため、半導体集積回路装置の出力回路の他に、次に説明するようなワードドライバにも適している。 Therefore, in addition to the output circuit of the semiconductor integrated circuit device, and then suitable for the word driver as described.

【0031】信頼性の観点からみても、CMOS出力回路の場合には寄生サイリスタ素子によるラッチアップを防止するよう格別な配慮を必要とするため、上記のようにNチャンネル型MOSFETにより構成された出力回路の方が有利になるものである。 [0031] Also from the viewpoint of reliability, in the case of CMOS output circuits requires a special considerations to prevent latch-up caused by the parasitic thyristor element, constituted by N-channel type MOSFET as the output one in which people of the circuit is advantageous. もちろん、この実施例回路においても、前記のCMOS回路の場合と同様に、 Of course, also in the circuit of this embodiment, as in the case of the CMOS circuits,
素子の微細化やゲート絶縁マージンを大きくできるという利点はそのまま有するものである。 Advantage that miniaturization and the gate insulating margins of the element can be increased is that having intact.

【0032】以上説明したように、本発明に係るMOS [0032] As described above, MOS according to the present invention
FETにおいては、容量結合によりMOSドライバのゲートを昇圧(大きく)でき、ゲート面積(特にゲート幅)をそれほど増やさずに駆動力を向上させられる。 In FET, boosting the gate of the MOS driver by capacitive coupling can (largely) be to improve the driving force without much increasing the gate area (especially the gate width). 特に低電圧で高速動作できることにより低消費電力システムを実現できる。 It can achieve low power systems by capability of high-speed operation, especially at low voltage.

【0033】図6には、この発明に係る半導体記憶装置の一実施例のブロック図が示されている。 [0033] FIG. 6 is a block diagram showing one embodiment of a semiconductor memory device according to the present invention. メモリアレイには、メモリセルがワード線とデータ線又はビット線の交点にメモリセルがマトリッス配置される。 The memory array, the memory cells are memory cells are arranged Matorissu the intersection of word lines and the data lines or bit lines. Xデコーダは、上記メモリアレイのワード線の選択信号を形成するものであり、アドレス信号を解読してワード線の選択信号を形成するデコーダと、選択信号によりワード線を駆動するワードドライバから構成される。 X decoder, which forms a selection signal of the word line of the memory array, a decoder for forming a word line selection signal by decoding the address signal is composed of a word driver for driving a word line by a selection signal that. Yデコーダは、 Y decoder,
上記メモリアレイのデータ線又はビット線の選択信号を形成するものであり、必要に応じてY選択ドライバが設けられる。 Is intended to form a selection signal of the data line or bit line of the memory array, Y select driver is provided as needed.

【0034】上記メモリセルは、特に制限されないが、 [0034] The memory cell is not particularly limited,
上記MOSFETと同じ製造プロセスで形成された第1 The formed by the same manufacturing process as the MOSFET 1
ゲート電極と第2ゲート電極とを備え、上記第1ゲート電極をフローティングゲートとして情報電荷を蓄積するものであり、上記第2ゲート電極は、コントロールゲートとして上記ワード線に接続される。 And a gate electrode and a second gate electrode, which accumulates information charges the first gate electrode as a floating gate, the second gate electrode is connected to the word line as the control gate. 上記フローティハングゲートへの電荷の蓄積と放出は、書き込みと消去に対応させ例えばトンネル電流を利用するもの、あるいはドレイン近傍でホットエレクトロンを発生させて、そこで発生したホットエレクトロンにより上記フローティングゲートに電荷を蓄積され、トンネル電流により放出させるという不揮発性メモリとされる。 Accumulation and discharge of electric charges into the flow tee hung gates, shall utilize to correspond example tunneling current writing and erasing, or by generating hot electrons in the vicinity of the drain, where the generated hot electrons a charge on the floating gate accumulating, it is a nonvolatile memory that is released by a tunnel current.

【0035】このような不揮発性メモリにおいは、メモリセルが上記のように2層のゲート構造を有するものであり、その製造プロセスをそのまま流用し、前記図1に示した素子を形成して出力回路や上記ワードドライバを等の周辺回路に用いることにより、動作の高速化を図ることができるものとなる。 [0035] Such non-volatile memory odors, which memory cell has a gate structure of two layers as described above, the manufacturing process is diverted as it is, output to form a device shown in FIG. 1 by using the peripheral circuits such as a circuit or the word driver, it shall be able to increase the speed of operation.

【0036】入力バッファは、アドレス信号、制御信号のと書き込み用のデータ信号を入力する回路であり、出力バッファは、読み出し信号を出力する動作を行う。 The input buffer is a circuit for inputting a data signal of the address signal, the control signal of the write, the output buffer, performs an operation for outputting a read signal. 上記のようなメモリ回路において、ワード線は記憶容量を大きくするために、高い密度で多数のワード線が形成される。 In the memory circuit as described above, word line in order to increase the storage capacity, a large number of word lines at a high density is formed. それ故、ワードドライバも上記ワード線のピッチに合わせて高密度で形成される必要がある。 Therefore, the word driver also needs to be formed at a high density in accordance with the pitch of the word lines. したがって、前記図3の実施例で示したようにNチャンネル型M Thus, N-channel type M as shown in the embodiment of FIG. 3
OSFETで構成される回路(ドライバ)は、大きな駆動能力を得るとともに高密度実装が可能であるから、上記のようなワードドライバに適している。 Circuit constituted by OSFET (driver), because high-density mounting with obtaining a large driving capability is suitable for the above-described word driver.

【0037】この実施例では、出力バッファに前記図1 [0037] In this embodiment, the view in the output buffer 1
又は図3の回路を用いることに加えて、低VCC検出回路が搭載される。 Or in addition to using the circuit of Figure 3, a low VCC detector circuit is mounted. この低VCC検出回路より、電源電圧VCCが予め設定された低電圧以外のときには、制御回路により入力信号を切り替えてゲート昇圧しない通常の出力バッファや入力バッファとして動作させるようにするものである。 From this low VCC detector, when the power supply voltage VCC is other than the low voltage set in advance, it switches the input signal by the control circuit and is to be operated as a normal output buffer and input buffer, not gate boosting. つまり、本実施例では、VCCが高い場合には、通常の出力バッファの動作をし、低VCC検出回路が低VCCを検出したときのみ前記説明したような本発明の動作を行うように構成する。 That is, in this embodiment, when the VCC is high, the normal operation of the output buffer, configured to low VCC detector circuit performs the operation of the present invention as above described only when it detects a low VCC .

【0038】本構成により、従来駆動力が落ちていた低VCCでのみゲート昇圧を行い、VCC依存の少ない高速動作を実現できる。 [0038] This configuration performs gate boosting only the conventional driving force had fallen low VCC, it can be realized VCC depends less speed operation. また、VCCが高い場合に不要なゲート昇圧を行うことによる素子劣化を回避することができる。 Further, it is possible to avoid the device degradation caused by performing unnecessary gate boosting when VCC is high. 上記VCCが高い場合の動作は、例えば、第1 Operation when the VCC is high, for example, the first
ゲート電極に対応したINFGと、第2ゲート電極に対応したINSGとを常に同じ電位で変化させるようにすればよい。 And INFG corresponding to the gate electrode may be a INSG corresponding to the second gate electrode so as to always vary in the same potential.

【0039】図7には、この発明に係る半導体記憶装置の他の一実施例のブロック図が示されている。 [0039] FIG. 7 is a block diagram of another embodiment of a semiconductor memory device according to the present invention. この実施例では、低VCC動作をコントロールチップで形成されたコマンドによって制御される。 In this embodiment, it is controlled by formed a low VCC operation in the control chip command. つまり、メモリチップとコントローラチップの2チップで構成され、低VCC That, is composed of two-chip memory chip and the controller chip, low VCC
/高VCC動作の切り替えは、コントローラチップからのコマンドの切り替えにより行う構成である。 / Switching of high VCC operation is configured to perform a switching command from the controller chip.

【0040】コントロールチップは、低VCC検出回路を備えており、それが搭載されるシステムが低VCCで動作させられる場合には、マイクロコンピュータCPU The control chip, when provided with a low VCC detector circuit, the system in which it is mounted are operated at low VCC, the microcomputer CPU
により低VCC用のコマンドを発行し、メモリチップの入力バッファを通して動作モードの設定を行うものである。 It issues a command for low VCC by, and performs setting of the operation mode through the input buffer of the memory chip. この実施例においても、VCC依存の少ない高速動作を実現でき、また、VCCが高い場合に不要なゲート昇圧を行うことによる素子劣化を回避することができる。 Also in this embodiment, can be realized VCC depends less speed operation, also, it is possible to avoid device degradation caused by performing unnecessary gate boosting when VCC is high. さらに、必要に応じてコマンドを使い分けることにより、VCCが高い場合にも本発明のゲート昇圧動作を行うことによりさらなる高速動作を実現することができる。 Further, by selectively using the command as necessary, even if VCC is high can be realized higher speed operation by performing a gate boosting operation of the present invention.

【0041】図8には、この発明に係る半導体集積回路装置に用いられるMOSFETの他の一実施例の構成図が示されている。 [0041] FIG. 8 is a block diagram of another embodiment of a MOSFET used for a semiconductor integrated circuit device according to the present invention. この発明に係る半導体集積回路装置では、上記図1のようなMOSFETを形成する場合には、スタックドゲート構造の不揮発性メモリセルを用いたフラッシュメモリと同様に複数ポリシリコンゲート形成プロセスを使って素子を形成する必要がある。 The semiconductor integrated circuit device according to the present invention, when forming a MOSFET as FIG. 1, using a plurality of polysilicon gate formation process similar to the flash memory using nonvolatile memory cells of stacked gate structure it is necessary to form the element. しかし、半導体集積回路装置に搭載される全ての回路において、高速動作が必要であるきは限らない。 However, in all the circuit mounted in a semiconductor integrated circuit device, not necessarily feel a high-speed operation is required. つまり、動作速度に影響を与えない回路部分では、上記のような二重ゲート構造として2つき入力信号を時間差を持って供給することは必要ない。 That is, in the circuit portion which does not affect the operation speed, it is not necessary to supply with a time difference 2 with input signals as a double gate structure as described above.

【0042】このような低速の回路では、第1ゲート電極のみしか持たないMOSFETを用いることが考えられる。 [0042] In the circuit of such low speed, it is conceivable to use a MOSFET that has only only the first gate electrode. しかし、この構成では、二種類のMOSFETを製造することが必要になる。 However, in this configuration, it is necessary to manufacture two types of MOSFET. この実施例のMOSFET MOSFET of this embodiment
のように、MOSFETのゲート構造は、前記図1のゲート構造と同一とし、第1ゲート電極FGと第2ゲート電極SGの間にコンタクト部を設けて短絡するものである。 As the gate structure of the MOSFET is set equal to the gate structure of FIG. 1, it is intended to short-circuit by providing a contact portion between the first gate electrode FG and the second gate electrode SG. これにより、第2ゲート電極SGは、入力端子IN Thus, the second gate electrode SG is an input terminal IN
から上記第1ゲート電極FGに至る単なる配線経路の一部と見做すことができる。 From can be regarded as part of a mere wiring pathway leading to the first gate electrode FG. これによって、全ての素子を上記2層のポリシリコンゲート形成プロセスを使って高速回路及び低速回路の両素子を形成することができ製造が簡単になる。 Thus, to take all the device fabrication can form both elements of the high-speed circuits and low speed circuits by using the polysilicon gate formation process of the second layer is simplified.

【0043】上記の実施例から得られる作用効果は、次の通りである。 The advantages of the above embodiment are as follows. (1) ソース,ドレイン領域に挟まれた半導体基板上にゲート絶縁膜を介して第1ゲート電極を形成し、上記第1ゲート電極上に絶縁膜を介して第2ゲート電極を形成してMOSFETを構成し、制御回路により上記MO (1) Source, a first gate electrode formed through a gate insulating film on a semiconductor substrate sandwiched by the drain region, forming a second gate electrode via an insulating film on said first gate electrode MOSFET configure, the MO by the control circuit
SFETをオン状態にさせるとき、第1のタイミングで上記第1ゲートに第1の電圧を印加し、上記第1のタイミングより遅れた第2のタイミングで上記第2のゲートに第2の電圧を印加して、上記第1と第2のゲート電極間の容量結合により上記第1のゲート電極の電圧を上記第1と第2の電圧を加えた電圧にすることにより、ゲート,ソース間に電源電圧以上の大電圧を供給することができ、素子の微細化と高信頼性を図りつつ、ドライブ能力を大きくして高速化をを図ることができるという効果が得られる。 When is the SFET on, at a first timing by applying a first voltage to the first gate, the second voltage to the second gate in the second timing delayed from the first timing applied to, by the said first and second voltages to the voltage of the gate electrode by adding the first and second voltage coupled by the first capacitance between the gate electrodes, the gate, source between the source can supply the voltage over a large voltage, while achieving miniaturization and high reliability of the device, the effect is obtained that the speed by increasing the driving capability can be achieved.

【0044】(2) 上記第1ゲート電極を第1層目ポリシリコン層により構成し、上記第2ゲート電極を少なくとも上記MOSFETのチャンネル領域上の上記第1 [0044] (2) the first gate electrode composed of a first layer polysilicon layer, the first on a channel region of at least said MOSFET said second gate electrode
層目ポリシリコン層と上記絶縁膜を介してオーバーラップするよう形成された第2層目ポリシリコン層で構成することにより、不揮発性メモリ等で確立された二重ゲートの製造プロセスにより簡単に製造することができるという効果が得られる。 By forming the second layer polysilicon layer formed so as to overlap over the layers th polysilicon layer and the insulating film, easily produced by a double gate fabrication process established by the non-volatile memory or the like effect that can be.

【0045】(3) 上記制御回路として、ゲートに定常的にアクティブレベルの電圧が印加された制御用MO [0045] (3) as the control circuit, the control MO to steadily voltage of the active level to the gate is applied
SFETを含み、上記MOSFETの第1ゲートには上記制御用MOSFETを介して上記第1のタイミングでアクティブレベルにされる第1の入力信号を供給し、上記第2ゲート電極には、上記第1の入力信号により遅れた第2のタイミングでアクティブレベルにされる第2の入力信号が供給することにより、ドライブ能力を大きくして高速化をを図ることができるという効果が得られる。 It comprises SFET, the first gate of the MOSFET provides a first input signal to the active level in the first time through the control MOSFET, to the second gate electrode, the first When the second input signal at the second timing delayed by the input signal to the active level is supplied, the effect is obtained that the speed by increasing the driving capability can be achieved.

【0046】(4) 上記MOSFETとして、Nチャンネル型MOSFETとPチャンネル型MOSFETからなるCMOS回路を構成し、上記Nチャンネル型MO [0046] (4) as the MOSFET, constitutes a CMOS circuit composed of N-channel MOSFET and P-channel MOSFET, the N-channel-type MO
SFETとPチャンネル型MOSFETのそれぞれに上記制御回路を設けることにより、素子の微細化と高信頼性を図りつつドライブ能力を大きくして高速化を図ることができるという効果が得られる。 By providing the control circuit in each of the SFET and P-channel MOSFET, there is an advantage that it is possible to increase the speed by increasing the drive capability while reducing the miniaturization of elements and high reliability.

【0047】(5) 上記CMOS回路は、外部端子へ出力信号を送出する出力バッファを構成することにより、低電圧まで高速に動作する出力動作を行わせることができるという効果が得られる。 [0047] (5) The above CMOS circuit, by configuring an output buffer for sending an output signal to the external terminal, the effect that it is possible to perform an output operation to operate at a high speed to a low voltage is obtained.

【0048】(6) 上記MOSFETは、電源電圧と回路の接地電位との間に直列接続されて相補的に動作させられる一対のNチャンネル型MOSFETとし、上記一対のNチャンネル型MOSFETのそれぞれに上記制御回路を設けることにより、高集積化と低電圧まで高速に動作する出力動作を行わせることができるという効果が得られる。 [0048] (6) The MOSFET is a power supply voltage and the circuit a pair of N-channel type MOSFET which is complementarily operated connected in series between the ground potential of said each of said pair of N-channel MOSFET by providing a control circuit, there is an advantage that it is possible to perform the output operation to operate at a high speed to a high integration and low voltage.

【0049】(7) 複数のワード線と複数のビット線の交点にメモリセルが設けられたメモリアレイを更に備え、上記一対のNチャンネル型MOSFETは、上記メモリアレイのワード線の選択回路に用いることにより、 [0049] (7) further comprises a memory array in which memory cells are provided at intersections of a plurality of word lines and a plurality of bit lines, said pair of N-channel MOSFET is used for the selection circuit of the word line of the memory array by,
メモリ回路の高集積化を図りつつ、低電圧まで高速動作を行うことができるという効果が得られる。 While achieving high integration of the memory circuit, the effect of being able to operate at high speed to a low voltage is obtained.

【0050】(8) 上記メモリセルとして、上記MO [0050] as a (8) the memory cell, the MO
SFETと同じ製造プロセスで形成された第1ゲート電極と第2ゲート電極とを備え、上記第1ゲート電極をフローティングゲートとして情報電荷を蓄積するものであり、上記第2ゲート電極は、コントロールゲートとして上記ワード線に接続させることにより、プロセスの増加無しに低電圧まで高速に動作する不揮発性メモリ回路を実現できるという効果が得られる。 And a first gate electrode and a second gate electrode formed in the same manufacturing process as SFET, is intended for storing information charges the first gate electrode as a floating gate, the second gate electrode as a control gate by connecting to the word line, the effect is obtained that the non-volatile memory circuit which operates at high speed without increasing the process to a low voltage can be realized.

【0051】(9) 上記MOSFETと同じ製造プロセスで形成された第1ゲート電極と第2ゲート電極とを備え、かつ、上記第1ゲート電極と第2ゲート電極とを電気的に接続して1つのゲート電極として用いるMOS [0051] (9) and a first gate electrode and a second gate electrode formed in the same manufacturing process as the MOSFET, and electrically connecting the first gate electrode and the second gate electrode 1 One of MOS used as the gate electrode
FETを更に備ることにより、高速動作を行う回路と、 By the addition 備Ru FET, a circuit that performs high-speed operation,
高速動作が要求されない回路とを混在させ同一のプロセスでそれぞれの動作速度に対応したMOSFETを形成することが出来るという効果が得られる。 Effect is obtained that it is possible to form the MOSFET corresponding to each of the operating speed in the same process are mixed and circuitry high speed operation is not required.

【0052】(10) 所定の制御信号により、上記第1のゲートと第2のゲートに同じ入力信号を供給する回路を更に設けることにより、同一の回路において素子の劣化を防止する動作モードと、高速動作を行わせるモードとの選択が可能になるという効果が得られる。 [0052] (10) by a predetermined control signal, by providing the further first gate and a circuit for supplying the same input signal to the second gate, and the operation mode to prevent deterioration of the elements in the same circuit, effect that the selection of a mode to perform a high speed operation becomes possible.

【0053】(11)上記所定の制御信号を電源電圧が予め決められた所定電圧以上のとき形成するものとすることにより、高電源電圧では素子の劣化を防止させ、低電源電圧では高速動作を実現できるという効果が得られる。 [0053] (11) By assumed that the predetermined power supply voltage control signal is formed when less than a predetermined voltage determined in advance, the high power supply voltage is prevented from deterioration of the element, the high-speed operation at a low power supply voltage an effect that can be achieved is obtained.

【0054】以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 [0054] Although the present inventors from the made the invention has been specifically described based on examples that, the present invention is not limited to the above embodiments, and various modifications are possible without departing from the scope of the invention it is needless to say. 例えば、出力バッファの2つのMOSFETは、双方とも本発明に係る図1のような素子構造のものを用いるものであるが、 For example, two MOSFET output buffer is both is to use those device structure as in FIG. 1 according to the present invention,
片方の出力MOSFETのみ適用してもよい。 It may be applied to only one of the output MOSFET. 例えば、 For example,
図3の回路において、電源電圧VCC側の出力MOSF In the circuit of FIG. 3, the supply voltage VCC side output MOSF
ETQ3は、前記図1のような構造の素子を用い、接地電位VSS側の出力MOSFETQ1は、図8のような構造の素子を用いるものであってもよい。 ETQ3 uses a device having a structure such as FIG. 1, the output MOSFETQ1 the ground potential VSS side, may be with a device having the structure as shown in FIG. 8. この場合に、 In this case,
簡単な構成で電源電圧VCCに対応したハイレベルの出力信号を受けることができる出力回路ないしドライバを得ることができる。 It is possible to obtain an output circuit or the driver can receive an output signal of the high level corresponding to the power supply voltage VCC with a simple configuration. この発明は、MOSFETを用いて構成される各種半導体集積回路装置に広く利用することができる。 This invention can be widely utilized in the constructed various semiconductor integrated circuit device using a MOSFET.

【0055】 [0055]

【発明の効果】本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。 To briefly explain advantageous effects obtained by typical ones of the inventions disclosed in the present application, according to the present invention, is as follows. すなわち、ソース,ドレイン領域に挟まれた半導体基板上にゲート絶縁膜を介して第1ゲート電極を形成し、上記第1ゲート電極上に絶縁膜を介して第2ゲート電極を形成してMOSFETを構成し、制御回路により上記MOSFETをオン状態にさせるとき、 That is, the source, the first gate electrode formed through a gate insulating film on a semiconductor substrate sandwiched by the drain region, the MOSFET to form a second gate electrode through the insulating film on the first gate electrode configured, when for the MOSFET to the on state by the control circuit,
第1のタイミングで上記第1ゲートに第1の電圧を印加し、上記第1のタイミングより遅れた第2のタイミングで上記第2のゲートに第2の電圧を印加して、上記第1 A first voltage is applied to the first gate at the first timing, it applies a second voltage to the second timing in the second gate which is delayed from the first timing, the first
と第2のゲート電極間の容量結合により上記第1のゲート電極の電圧を上記第1と第2の電圧を加えた電圧にすることにより、ゲート,ソース間に電源電圧以上の大電圧を供給することができ、素子の微細化と高信頼性を図りつつ、ドライブ能力を大きくして高速化をを図ることができる。 When the supply by capacitive coupling between the second gate electrode voltage of the first gate electrode and the first by the second voltage a voltage obtained by adding a gate, a source voltage or more large voltage between the source it is possible to, while achieving miniaturization and high reliability of the device, it is possible to the speed by increasing the drive capability.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】この発明に係る半導体集積回路装置に設けられるMOSFETの一実施例を示す構成図である。 1 is a block diagram showing an embodiment of a MOSFET provided in the semiconductor integrated circuit device according to the present invention.

【図2】この発明に係るMOSFETを用いて構成された出力回路の一実施例を示す回路図である。 2 is a circuit diagram showing an embodiment of an output circuit using a MOSFET according to the present invention.

【図3】図2の出力回路の動作の一例を説明するための波形図である。 3 is a waveform diagram for explaining an example of the operation of the output circuit of FIG.

【図4】この発明に係るMOSFETを用いて構成された出力回路の他の一実施例を示す回路図である。 4 is a circuit diagram showing another embodiment of an output circuit using a MOSFET according to the present invention.

【図5】図3の出力回路の動作の一例を説明するための波形図である。 5 is a waveform diagram for explaining an example of the operation of the output circuit of FIG.

【図6】この発明に係る半導体記憶装置の一実施例を示すブロック図である。 6 is a block diagram showing an embodiment of a semiconductor memory device according to the present invention.

【図7】この発明に係る半導体記憶装置の他の一実施例を示すブロック図である。 7 is a block diagram showing another embodiment of a semiconductor memory device according to the present invention.

【図8】この発明に係る半導体集積回路装置に用いられるMOSFETの他の一実施例を示す構成図である。 8 is a block diagram showing another embodiment of a MOSFET used for a semiconductor integrated circuit device according to the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

Q1〜Q4…MOSFET、S…ソース、D…ドレイン、FG…第1層目ポリシリコン、SG…第2層目ポリシリコン。 Q1~Q4 ... MOSFET, S ... source, D ... drain, FG ... first layer polysilicon, SG ... second layer polysilicon.

フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 27/10 481 H01L 27/08 321K 491 27/10 434 29/78 29/78 301G 21/8247 371 29/788 H03K 19/094 A 29/792 H03K 19/0944 (72)発明者 高橋 正人 東京都小平市上水本町五丁目20番1号 株 式会社日立製作所半導体グループ内 Fターム(参考) 5F001 AA02 AB08 AD12 AG40 5F040 DB03 EA08 EC00 EC07 EC19 EC26 5F048 AA01 AA03 AA08 AB01 AB03 AB04 AB07 AC03 BB01 BB05 5F083 EP02 EP23 GA12 GA23 KA01 LA07 LA10 PR43 PR44 PR53 PR54 5J056 AA03 BB02 BB46 DD13 DD28 DD51 EE03 EE06 FF07 FF09 HH00 KK01 KK02 Of the front page Continued (51) Int.Cl. 7 identification mark FI theme Court Bu (Reference) H01L 27/10 481 H01L 27/08 321K 491 27/10 434 29/78 29/78 301G 21/8247 371 29/788 H03K 19/094 a 29/792 H03K 19/0944 (72) inventor Masato Takahashi, Tokyo Kodaira Josuihon-cho, chome No. 20 No. 1 Co., Ltd. Hitachi semiconductor group in the F-term (reference) 5F001 AA02 AB08 AD12 AG40 5F040 DB03 EA08 EC00 EC07 EC19 EC26 5F048 AA01 AA03 AA08 AB01 AB03 AB04 AB07 AC03 BB01 BB05 5F083 EP02 EP23 GA12 GA23 KA01 LA07 LA10 PR43 PR44 PR53 PR54 5J056 AA03 BB02 BB46 DD13 DD28 DD51 EE03 EE06 FF07 FF09 HH00 KK01 KK02

Claims (11)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】 一対のソース,ドレイン領域に挟まれた半導体基板上にゲート絶縁膜を介して形成された第1ゲート電極と、上記第1ゲート電極上に絶縁膜を介して形成された第2ゲート電極とを有するMOSFETと、 上記MOSFETをオン状態にさせるとき、第1のタイミングで上記第1ゲートに第1の電圧を印加し、上記第1のタイミングより遅れた第2のタイミングで上記第2 1. A pair of source, a first gate electrode formed via a gate insulating film on a semiconductor substrate sandwiched by the drain region, the formed via an insulating film on said first gate electrode a MOSFET having a second gate electrode, when for the MOSFET in the on state, at a first timing by applying a first voltage to the first gate, the second timing delayed from the first timing the second
    のゲートに第2の電圧を印加して、上記第1と第2のゲート電極間の容量結合により上記第1のゲート電極の電圧を上記第1と第2の電圧を加えた電圧にする制御回路とを備えてなることを特徴とする半導体集積回路装置。 And applying a second voltage to the gate of the control to the first and second voltages to the voltage of the gate electrode by adding the first and second voltage coupled by the first capacitance between the gate electrode the semiconductor integrated circuit device characterized by comprising a circuit.
  2. 【請求項2】 請求項1において、 上記第1ゲート電極は、第1層目ポリシリコン層により構成され、 上記第2ゲート電極は、少なくとも上記MOSFETのチャンネル領域上の上記第1層目ポリシリコン層と上記絶縁膜を介してオーバーラップするよう形成された第2 2. The method of claim 1, said first gate electrode is constituted by a first layer polysilicon layer, the second gate electrode, at least of the MOSFET on a channel region of the first layer polysilicon the formed to overlap through the layer and the insulating film 2
    層目ポリシリコン層により構成されることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device characterized by being constituted by a layer th polysilicon layer.
  3. 【請求項3】 請求項1又は2において、 上記制御回路は、ゲートに定常的にアクティブレベルの電圧が印加された制御用MOSFETを含み、 上記MOSFETの第1ゲートには上記制御用MOSF 3. The method of claim 1 or 2, wherein the control circuit includes a control MOSFET which steadily voltage of the active level to the gate is applied, MOSF for the control in the first gate of the MOSFET
    ETを介して上記第1のタイミングでアクティブレベルにされる第1の入力信号が供給され、上記第2ゲート電極には、上記第1の入力信号により遅れた第2のタイミングでアクティブレベルにされる第2の入力信号が供給されることを特徴とする半導体集積回路装置。 First input signal is supplied to the active level in the first time through the ET, above the second gate electrode, is the active level at the second timing delayed by the first input signal that the semiconductor integrated circuit device in which the second input signal is characterized in that it is supplied.
  4. 【請求項4】 請求項1ないし3のいずれかにおいて、 上記MOSFETは、Nチャンネル型MOSFETとP 4. In any of claims 1 to 3, the MOSFET is, N-channel MOSFET and P
    チャンネル型MOSFETからなるCMOS回路を構成するものであり、 上記Nチャンネル型MOSFETとPチャンネル型MO It constitutes a CMOS circuit comprising a channel-type MOSFET, the N-channel-type MOSFET and the P-channel-type MO
    SFETのそれぞれに上記制御回路が設けられてなることを特徴とする半導体集積回路装置。 The semiconductor integrated circuit device, wherein the control circuit can thus provided for the respective SFET.
  5. 【請求項5】 請求項4において、 上記CMOS回路は、外部端子へ出力信号を送出する出力バッファを構成するものであることを特徴とする半導体集積回路装置。 5. The method of claim 4, the CMOS circuit, the semiconductor integrated circuit device, characterized in that it constitutes an output buffer for sending an output signal to the external terminal.
  6. 【請求項6】 請求項1ないし3のいずれかにおいて、 上記MOSFETは、電源電圧と回路の接地電位との間に直列接続されて相補的に動作させられる一対のNチャンネル型MOSFETからなり、 上記一対のNチャンネル型MOSFETのそれぞれに上記制御回路が設けられてなることを特徴とする半導体集積回路装置。 6. The one of claims 1 to 3, the MOSFET comprises a pair of N-channel type MOSFET is operated in a complementary manner are connected in series between the ground potential of the power supply voltage and circuit, the the semiconductor integrated circuit device characterized by comprising the control circuit is provided in each of a pair of N-channel type MOSFET.
  7. 【請求項7】 請求項6において、 複数のワード線と複数のビット線の交点にメモリセルが設けられたメモリアレイを更に備え、 上記一対のNチャンネル型MOSFETは、上記メモリアレイのワード線の選択回路を構成することを特徴とする半導体集積回路装置。 7. The method of claim 6, further comprising a memory array having memory cells disposed at intersections of a plurality of word lines and a plurality of bit lines, said pair of N-channel type MOSFET, the word lines of the memory array the semiconductor integrated circuit device, characterized by configuring the selection circuit.
  8. 【請求項8】 請求項7において、 上記メモリセルは、上記MOSFETと同じ製造プロセスで形成された第1ゲート電極と第2ゲート電極とを備え、上記第1ゲート電極をフローティングゲートとして情報電荷を蓄積するものであり、上記第2ゲート電極は、コントロールゲートとして上記ワード線に接続されることを特徴とする半導体集積回路装置。 8. The method of claim 7, the memory cell is provided with a first gate electrode and a second gate electrode formed in the same manufacturing process as the MOSFET, the information charges to the first gate electrode as a floating gate is intended to accumulate, the second gate electrode, a semiconductor integrated circuit device, characterized in that it is connected to the word line as the control gate.
  9. 【請求項9】 請求項1ないし8のいずれかにおいて、 上記MOSFETと同じ製造プロセスで形成された第1 9. In any of claims 1 to 8, the formed by the same manufacturing process as the MOSFET 1
    ゲート電極と第2ゲート電極とを備え、かつ、上記第1 And a gate electrode and a second gate electrode, and the first
    ゲート電極と第2ゲート電極とを電気的に接続して1つのゲート電極として用いるMOSFETを更に備えてなることを特徴とする半導体集積回路装置。 A gate electrode and a second gate electrode electrically connected semiconductor integrated circuit device characterized by comprising further comprising a MOSFET is used as a gate electrode.
  10. 【請求項10】 請求項1において、 所定の制御信号により、上記第1のゲートと第2のゲートに同じ入力信号を供給する回路を更に備えてなることを特徴とする半導体集積回路装置。 10. The method of claim 1, the semiconductor integrated circuit device characterized by a predetermined control signal, further comprising a circuit for supplying the same input signal to the first gate and the second gate.
  11. 【請求項11】 請求項10において、 上記所定の制御信号は、電源電圧が予め決められた所定電圧以上のとき形成さるものであることを特徴とする半導体集積回路装置。 11. The method of claim 10, the predetermined control signal, the semiconductor integrated circuit device, characterized in that the power supply voltage is intended Monkey formed when less than a predetermined voltage determined in advance.
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