JP2001053138A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JP2001053138A
JP2001053138A JP11226881A JP22688199A JP2001053138A JP 2001053138 A JP2001053138 A JP 2001053138A JP 11226881 A JP11226881 A JP 11226881A JP 22688199 A JP22688199 A JP 22688199A JP 2001053138 A JP2001053138 A JP 2001053138A
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JP
Japan
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element isolation
semiconductor device
etching
ion
film
Prior art date
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Pending
Application number
JP11226881A
Other languages
Japanese (ja)
Inventor
Yoshii Jitsuzawa
佳居 実沢
Atsuhiro Nishida
篤弘 西田
Yoshinari Ichihashi
由成 市橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device by which a depth of a fine trench equal to the depth of a large trench can be obtained, while improving productivity. SOLUTION: This method of manufacturing a semiconductor device comprises a step of ion-implanting impurities into a trench formation region 10 on the main surface of a silicon substrate 1, a step of forming trenches 5a-5c, by etching the trench formation region 10 so as to ion-implant the impurities, and to embed the trenches 5a-5c, to form an element isolation insulating region 7.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、素子分離領域を有する半導体装置
の製造方法に関する。
The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device having an element isolation region.

【0002】[0002]

【従来の技術】近年、半導体集積回路の高密度化および
高集積化に伴って、ULSIにおいては、素子の微細化
に対する要求が益々大きくなっている。これに伴い、素
子分離領域の微細化も要求されている。従来の素子分離
としては、選択酸化法(LOCOS(Local Oxidation
of Silicon)法)により形成される膜厚の厚いフィール
ド酸化膜が用いられている。
2. Description of the Related Art In recent years, with the increase in density and integration of semiconductor integrated circuits, demands for miniaturization of elements in ULSIs have been increasing. Accordingly, miniaturization of an element isolation region is also required. Conventional element isolation includes a selective oxidation method (LOCOS (Local Oxidation
of silicon) method is used.

【0003】このLOCOS法では、横方向の酸化によ
ってフィールド酸化膜が横方向に延びていわゆるバーズ
ビークが形成されるので、分離幅を小さくするのには限
界がある。また、微細パターンにおいて、フィールド酸
化膜の大きさを小さくすると、フィールド酸化膜の膜厚
が薄くなり分離特性が低下するので、この点でも分離幅
(フィールド酸化膜の大きさ)を小さくするのが困難で
ある。さらに、LOCOS法によるフィールド酸化膜
は、酸化によって体積が膨張するためシリコン基板の表
面から盛り上がった形状を有する。このフィールド酸化
膜の盛り上がった形状のため、フィールド酸化膜と、シ
リコン基板表面の活性領域との間に段差ができ、その結
果、フィールド酸化膜上と、シリコン基板表面の活性領
域の上とに形成されるゲート電極を加工する際に微細な
加工が困難であるという問題点もある。
In the LOCOS method, the field oxide film extends in the lateral direction by lateral oxidation to form a so-called bird's beak, so that there is a limit in reducing the separation width. Also, in a fine pattern, when the size of the field oxide film is reduced, the thickness of the field oxide film becomes thinner and the separation characteristics deteriorate. Therefore, it is necessary to reduce the separation width (the size of the field oxide film) also in this regard. Have difficulty. Further, the field oxide film formed by the LOCOS method has a shape that rises from the surface of the silicon substrate because the volume expands due to oxidation. Due to the raised shape of the field oxide film, a step is formed between the field oxide film and the active region on the surface of the silicon substrate. As a result, the step is formed on the field oxide film and on the active region on the surface of the silicon substrate. There is also a problem that it is difficult to perform fine processing when processing a gate electrode to be formed.

【0004】このようなLOCOS法の問題点を考慮し
て、最近では、LOCOS法に代わって、溝分離法(S
TI(Shallow Trench Isolation)法)が検討されてい
る。このSTI法は、シリコン基板に溝を形成し、その
溝に酸化膜を埋め込むことによって、素子分離膜を形成
する方法である。このSTI法では、上記したLOCO
S法の欠点である横方向の酸化が起こらないので、リソ
グラフィ技術における最小加工寸法と同等の素子分離幅
を実現できる可能性がある。
In consideration of such problems of the LOCOS method, recently, instead of the LOCOS method, a groove separation method (S
The TI (Shallow Trench Isolation) method is being studied. The STI method is a method in which a groove is formed in a silicon substrate and an oxide film is buried in the groove to form an element isolation film. In this STI method, the above-mentioned LOCO
Since lateral oxidation, which is a drawback of the S method, does not occur, there is a possibility that an element isolation width equivalent to the minimum processing size in the lithography technique can be realized.

【0005】図11〜図19は、従来のSTI法による
素子分離膜を含む半導体装置の製造方法を説明するため
の断面図である。次に、図11〜図19を参照して、従
来のSTI法による素子分離膜を含む半導体装置の製造
プロセスについて説明する。
FIGS. 11 to 19 are sectional views for explaining a method of manufacturing a semiconductor device including an element isolation film by a conventional STI method. Next, a manufacturing process of a semiconductor device including an element isolation film by a conventional STI method will be described with reference to FIGS.

【0006】まず、第1工程では、図11に示すよう
に、シリコン基板101上に絶縁膜102を形成する。
絶縁膜102上に、後の工程でエッチングストッパーと
なるエッチングストッパー膜103を形成する。
First, in a first step, an insulating film 102 is formed on a silicon substrate 101 as shown in FIG.
An etching stopper film 103 serving as an etching stopper in a later step is formed over the insulating film 102.

【0007】次に、第2工程では、図12に示すよう
に、エッチングストッパー膜103上に、フォトレジス
ト膜104を形成した後、リソグラフィー技術を用い
て、フォトレジスト膜104をパターニングすることに
より、素子分離形成領域以外の領域上にフォトレジスト
膜104を残す。
Next, in a second step, as shown in FIG. 12, after forming a photoresist film 104 on the etching stopper film 103, the photoresist film 104 is patterned by using a lithography technique. The photoresist film 104 is left on an area other than the element isolation formation area.

【0008】次に、第3工程では、図13に示すよう
に、パターンニングされたフォトレジスト膜104をマ
スクとして、エッチングストッパー膜103および絶縁
膜102をシリコン基板101の表面が露出するまで異
方性エッチングする。
Next, in a third step, as shown in FIG. 13, using the patterned photoresist film 104 as a mask, the etching stopper film 103 and the insulating film 102 are anisotropically until the surface of the silicon substrate 101 is exposed. Etching.

【0009】次に、第4工程では、図14に示すよう
に、パターンニングされたフォトレジスト膜104、エ
ッチングストッパー膜103および絶縁膜102をマス
クとして、シリコン基板101を異方性エッチングする
ことによって、素子分離溝(トレンチ)105a、10
5bおよび105cを形成する。この後、フォトレジス
ト膜104を除去する。なお、この異方性エッチング
は、先にフォトレジスト膜104を除去した後、エッチ
ングストッパー膜103および絶縁膜102をマスクと
して行うようにしてもよい。
Next, in a fourth step, as shown in FIG. 14, the silicon substrate 101 is anisotropically etched by using the patterned photoresist film 104, etching stopper film 103 and insulating film 102 as a mask. , Element isolation trenches (trench) 105a, 10
5b and 105c are formed. After that, the photoresist film 104 is removed. Note that this anisotropic etching may be performed using the etching stopper film 103 and the insulating film 102 as a mask after removing the photoresist film 104 first.

【0010】次に、第5工程では、図15に示すよう
に、トレンチ105a、105bおよび105cの内壁
に絶縁膜106を形成する。
Next, in a fifth step, as shown in FIG. 15, an insulating film 106 is formed on the inner walls of the trenches 105a, 105b and 105c.

【0011】次に、第6工程では、図16に示すよう
に、トレンチ105a、105bおよび105cを埋め
込むとともに、絶縁膜102およびエッチングストッパ
ー膜103を覆うように、絶縁膜(素子分離絶縁膜)1
07を厚く堆積する。
Next, in a sixth step, as shown in FIG. 16, an insulating film (element isolation insulating film) 1 is formed so as to fill the trenches 105a, 105b and 105c and cover the insulating film 102 and the etching stopper film 103.
07 is deposited thickly.

【0012】次に、第7工程では、図17に示すよう
に、絶縁膜107をエッチングストッパー膜103ま
で、エッチバック法またはCMP法を用いて除去する。
Next, in a seventh step, as shown in FIG. 17, the insulating film 107 is removed up to the etching stopper film 103 by using an etch-back method or a CMP method.

【0013】この後、第8工程では、エッチングストッ
パー膜103を除去することにより、図18に示すよう
な形状が得られる。
Thereafter, in an eighth step, by removing the etching stopper film 103, a shape as shown in FIG. 18 is obtained.

【0014】最後に、第9工程では、絶縁膜102をエ
ッチングにより除去する。この際、絶縁膜107の表面
もエッチングされるが、絶縁膜107が過剰にエッチン
グされないように調節する。これにより、図19に示す
ような形状が得られる。
Finally, in a ninth step, the insulating film 102 is removed by etching. At this time, although the surface of the insulating film 107 is also etched, adjustment is made so that the insulating film 107 is not excessively etched. As a result, a shape as shown in FIG. 19 is obtained.

【0015】このようにして、従来のSTI法による素
子分離膜を含む半導体装置が完成される。
Thus, a semiconductor device including an element isolation film by the conventional STI method is completed.

【0016】[0016]

【発明が解決しようとする課題】上記した従来のSTI
法による素子分離膜を含む半導体装置の製造方法では、
図14に示したトレンチ105a〜105cの形成工程
において、シリコン基板101のエッチングを行う際、
微細なトレンチ105aでは、エッチングの進行に伴っ
てアスペクト比が増大するので、エッチング速度が低下
するいわゆるマイクロローディング効果が現れる。この
ため、微細なトレンチ105aでは、大きなトレンチ1
05bおよび105cに比べて深さが浅くなり、その結
果、分離特性が低下するという問題点があった。
The above-mentioned conventional STI
In a method of manufacturing a semiconductor device including an element isolation film by a method,
In the step of forming the trenches 105a to 105c shown in FIG.
In the fine trench 105a, since the aspect ratio increases as the etching progresses, a so-called microloading effect in which the etching rate is reduced appears. Therefore, in the fine trench 105a, the large trench 1
There is a problem that the depth becomes shallower than that of the layers 05b and 105c, and as a result, the separation characteristics are deteriorated.

【0017】そこで、従来、上記の問題点を解決するた
めに、エッチングが進行し、微細なパターンのアスペク
ト比が大きくなるにしたがい真空度の高いエッチング条
件へと変化させる方法が提案されている。この従来の提
案された方法では、真空度を上げるほどマイクロローデ
ィング効果が小さくなるということを利用している。こ
の提案された方法は、たとえば、特開平1−22044
6号に開示されている。このように、真空度を上げる方
法を用いれば、微細なトレンチ105aの深さを、他の
トレンチ105bおよび105cと同様に深く形成する
ことができる。
In order to solve the above-mentioned problems, a method has been proposed in which etching progresses and the etching conditions are changed to a higher degree of vacuum as the aspect ratio of a fine pattern increases. This conventional proposed method utilizes the fact that the microloading effect decreases as the degree of vacuum increases. The proposed method is disclosed in, for example,
No. 6 discloses. As described above, when the method of increasing the degree of vacuum is used, the depth of the fine trench 105a can be formed as deep as the other trenches 105b and 105c.

【0018】しかし、この従来の提案された方法では、
マイクロローディング効果を抑制するためにエッチング
時の真空度を上げると、エッチング雰囲気中の活性種が
減少するため、エッチング速度が急激に遅くなる。この
ため、トレンチ105a〜105cの形成工程において
エッチング時間が長くなり、その結果、処理効率(生産
性)が大きく低下するという問題点が新たに発生する。
However, in this conventional proposed method,
When the degree of vacuum at the time of etching is increased to suppress the microloading effect, active species in the etching atmosphere are reduced, so that the etching rate is rapidly reduced. For this reason, in the process of forming the trenches 105a to 105c, the etching time becomes longer, and as a result, there is a new problem that the processing efficiency (productivity) is greatly reduced.

【0019】この発明は上記のような課題を解決するた
めになされたものであり、この発明の1つの目的は、生
産性を向上しながら、微細なトレンチにおいても大きな
トレンチと同等の深さを得ることが可能な半導体装置の
製造方法を提供することである。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and an object of the present invention is to improve the productivity and increase the depth of a fine trench equivalent to that of a large trench. An object of the present invention is to provide a method for manufacturing a semiconductor device which can be obtained.

【0020】この発明のもう1つの目的は、微細なトレ
ンチにおける分離特性の低下を防止することが可能な半
導体装置の製造方法を提供することである。
Another object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing a decrease in isolation characteristics in a fine trench.

【0021】[0021]

【課題を解決するための手段】請求項1における半導体
装置の製造方法は、半導体層の主表面の素子分離形成領
域に不純物をイオン注入する工程と、不純物がイオン注
入された素子分離形成領域をエッチングすることによっ
て素子分離溝を形成する工程と、素子分離溝を埋め込む
ように素子分離絶縁膜を形成する工程とを備えている。
ここで、本発明の半導体層は、半導体基板のみならず、
絶縁基板上に形成された半導体薄膜などを含む概念であ
る。また、本発明の半導体装置は、通常の半導体基板上
に形成される半導体素子のみならず、絶縁基板上に形成
される薄膜トランジスタ(TFT)なども含む。
According to a first aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising the steps of: ion-implanting an impurity into an element isolation formation region on a main surface of a semiconductor layer; The method includes a step of forming an element isolation groove by etching, and a step of forming an element isolation insulating film so as to fill the element isolation groove.
Here, the semiconductor layer of the present invention is not only a semiconductor substrate,
The concept includes a semiconductor thin film formed on an insulating substrate. Further, the semiconductor device of the present invention includes not only a semiconductor element formed on a normal semiconductor substrate but also a thin film transistor (TFT) formed on an insulating substrate.

【0022】請求項1の半導体装置の製造方法では、半
導体層の主表面の素子分離形成領域に不純物をイオン注
入することにより、そのイオン注入された領域がアモル
ファス化され、それにより、そのアモルファス化された
領域のエッチング速度が速くなる。その結果、素子分離
溝を形成する際のエッチング時間が短縮されるので生産
性を向上させることができる。また、アモルファス化さ
れた領域をエッチングする場合には、マイクロローディ
ング効果を抑制することはできないが、エッチングがア
モルファス化された領域の底に達すると、エッチング速
度が遅くなるため、大きな素子分離溝(トレンチ)と微
細な素子分離溝(トレンチ)との深さの差を低減するこ
とができる。その結果、トレンチの大きさに関わらず、
深さがほぼ一定のトレンチを形成することができる。そ
れにより、微細な素子分離溝において分離特性が低下す
るのを有効に防止することができる。
In the method of manufacturing a semiconductor device according to the first aspect of the present invention, the ion-implanted region is made amorphous by ion-implanting an impurity into the element isolation formation region on the main surface of the semiconductor layer. The etching rate in the region that has been etched is increased. As a result, the etching time for forming the element isolation groove is reduced, so that the productivity can be improved. In addition, when the amorphous region is etched, the microloading effect cannot be suppressed. However, when the etching reaches the bottom of the amorphous region, the etching speed is reduced. The difference in depth between the trench and the fine element isolation trench (trench) can be reduced. As a result, regardless of the size of the trench,
A trench having a substantially constant depth can be formed. Thereby, it is possible to effectively prevent the separation characteristics from being reduced in the fine element isolation groove.

【0023】また、素子分離溝の底面では、ドーパント
の濃度分布にしたがって深さ方向にエッチング速度が遅
くなってくるとともに、素子分離溝の底面端部の不純物
濃度が底面中央部よりも低いので、素子分離溝の底面端
部では底面中央部と比較してエッチング速度が遅くな
る。その結果、素子分離溝の底面端部において鋭角をも
たない丸形形状を得ることができる。この素子分離溝の
底面端部の丸形形状により、素子分離絶縁膜を埋め込ん
だ後の熱処理によって発生するストレスに起因する半導
体層中の欠陥の発生を抑制することができる。この欠陥
の発生の抑制により、半導体装置の消費電流を低減する
ことができ、その結果、低消費電力の半導体装置を得る
ことができる。
Further, at the bottom of the element isolation groove, the etching rate becomes slow in the depth direction according to the dopant concentration distribution, and the impurity concentration at the bottom end of the element isolation groove is lower than that at the center of the bottom. The etching rate is lower at the bottom end of the element isolation groove than at the center of the bottom. As a result, it is possible to obtain a round shape having no acute angle at the bottom end of the element isolation groove. Due to the round shape at the bottom end of the element isolation groove, it is possible to suppress the occurrence of defects in the semiconductor layer due to stress generated by heat treatment after the element isolation insulating film is embedded. By suppressing the occurrence of this defect, current consumption of the semiconductor device can be reduced, and as a result, a semiconductor device with low power consumption can be obtained.

【0024】請求項2では、請求項1の構成において、
不純物をイオン注入する工程が、イオン注入によって半
導体層の素子分離形成領域をアモルファス化する工程を
含み、素子分離溝を形成する工程が、アモルファス化さ
れた領域をエッチングにより除去する工程を含む。
According to a second aspect, in the configuration of the first aspect,
The step of ion-implanting impurities includes a step of amorphizing an element isolation formation region of the semiconductor layer by ion implantation, and the step of forming an element isolation groove includes a step of removing the amorphized region by etching.

【0025】請求項3では、請求項1または2の構成に
おいて、イオン注入される不純物は、リン、砒素、ホウ
素、アルゴン、窒素、フッ素、シリコンおよびゲルマニ
ウムからなるグループから選択された少なくとも1つの
元素を有するイオンを含む。
According to a third aspect of the present invention, in the configuration of the first or second aspect, the ion-implanted impurity is at least one element selected from the group consisting of phosphorus, arsenic, boron, argon, nitrogen, fluorine, silicon, and germanium. Including an ion having the formula:

【0026】請求項4は、請求項1または2の構成にお
いて、イオン注入される不純物は、N型のドーパントと
なる不純物を含む。このようにN型のドーパントとなる
不純物を用いれば、他の不純物を用いる場合に比べて半
導体層のエッチング速度をより速くすることが可能とな
り、エッチング時間をより短縮することができるので、
生産性をさらに向上させることができる。
According to a fourth aspect of the present invention, in the configuration of the first or second aspect, the impurity to be ion-implanted includes an impurity serving as an N-type dopant. By using an impurity serving as an N-type dopant in this manner, the etching rate of the semiconductor layer can be increased as compared with the case of using another impurity, and the etching time can be further reduced.
Productivity can be further improved.

【0027】請求項5は、請求項2〜4のいずれかの構
成において、素子分離溝を形成する工程は、アモルファ
ス化された領域をエッチングすることによって、素子分
離溝の底面端部を丸形形状に形成する工程を含む。この
素子分離溝の底面端部の丸形形状により、素子分離絶縁
膜を埋め込んだ後の熱処理によって発生するストレスに
起因する半導体層中の欠陥の発生を抑制することができ
る。この欠陥の発生の抑制により、半導体装置の消費電
流を低減することができ、その結果、低消費電力の半導
体装置を得ることができる。
According to a fifth aspect of the present invention, in the configuration according to any one of the second to fourth aspects, the step of forming the element isolation groove includes the step of etching the amorphized region so that the bottom end of the element isolation groove has a round shape. And forming a shape. Due to the round shape at the bottom end of the element isolation groove, it is possible to suppress the occurrence of defects in the semiconductor layer due to stress generated by heat treatment after the element isolation insulating film is embedded. By suppressing the occurrence of this defect, current consumption of the semiconductor device can be reduced, and as a result, a semiconductor device with low power consumption can be obtained.

【0028】[0028]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
Embodiments of the present invention will be described below with reference to the drawings.

【0029】図1〜図10は、本発明の一実施の形態に
よる素子分離絶縁膜を含む半導体装置の製造方法を説明
するための断面図である。次に、図1〜図10を参照し
て、本実施の形態のSTI法による素子分離絶縁膜を含
む半導体装置の製造プロセスについて説明する。
FIGS. 1 to 10 are sectional views for explaining a method of manufacturing a semiconductor device including an element isolation insulating film according to an embodiment of the present invention. Next, a manufacturing process of a semiconductor device including an element isolation insulating film by the STI method according to the present embodiment will be described with reference to FIGS.

【0030】まず、第1工程では、図1に示すように、
シリコン基板1上にシリコン酸化膜などからなる絶縁膜
2を10nm〜50nm程度の厚みで形成する。絶縁膜
2上に、後の素子分離絶縁膜形成工程でエッチングスト
ッパーとなるエッチングストッパー膜3を100nm〜
300nm程度の厚みで形成する。このエッチングスト
ッパー膜3は、絶縁膜2および後述する素子分離絶縁膜
と比較してエッチング速度が大きく異なる材料であれば
よく、シリコン窒化膜やポリシリコン膜などを用いる。
なお、エッチングストッパー膜3にシリコン窒化膜を用
いた場合には、シリコン窒化膜とその上に形成されるK
rFレジストとが反応するのを防止する対策(失活対
策)として、エッチングストッパー膜3の上部に絶縁膜
を形成する場合もあるが、本実施の形態では省略する。
First, in the first step, as shown in FIG.
An insulating film 2 made of a silicon oxide film or the like is formed on a silicon substrate 1 with a thickness of about 10 nm to 50 nm. An etching stopper film 3 serving as an etching stopper in a later element isolation insulating film forming step is formed on the insulating film 2 to a thickness of 100 nm or more.
It is formed with a thickness of about 300 nm. The etching stopper film 3 may be made of any material whose etching rate is significantly different from that of the insulating film 2 and an element isolation insulating film to be described later, such as a silicon nitride film or a polysilicon film.
When a silicon nitride film is used for the etching stopper film 3, the silicon nitride film and the K
As a countermeasure for preventing reaction with the rF resist (deactivation countermeasure), an insulating film may be formed on the etching stopper film 3 in some cases, but is omitted in this embodiment.

【0031】次に、第2工程では、図2に示すように、
エッチングストッパー膜3上に、フォトレジスト膜4を
形成した後、リソグラフィー技術を用いて、フォトレジ
スト膜4をパターニングすることにより、素子分離形成
領域以外の領域上にフォトレジスト膜4を残す。
Next, in the second step, as shown in FIG.
After a photoresist film 4 is formed on the etching stopper film 3, the photoresist film 4 is patterned using lithography to leave the photoresist film 4 on a region other than the element isolation formation region.

【0032】次に、第3工程では、図3に示すように、
パターンニングされたフォトレジスト膜4をマスクとし
て、エッチングストッパー膜3および絶縁膜2をシリコ
ン基板1の表面が露出するまで異方性エッチングする。
Next, in the third step, as shown in FIG.
Using the patterned photoresist film 4 as a mask, the etching stopper film 3 and the insulating film 2 are anisotropically etched until the surface of the silicon substrate 1 is exposed.

【0033】次に、第4工程では、図4に示すように、
露出されたシリコン基板1の素子分離形成領域に、イオ
ン注入を行うことにより、トレンチ形成領域10のシリ
コン基板1をアモルファス化する。イオン注入される不
純物としては、リン、砒素、ホウ素、アルゴン、窒素、
フッ素、シリコンおよびゲルマニウムからなるグループ
から選択された少なくとも1つの元素を有する不純物イ
オンを用いる。この場合、たとえば、複数の元素を含む
イオンでもよい。また、このイオン注入は、たとえば、
ホウ素イオン(B)を注入する場合は、注入エネルギ
ーが100KeV〜260KeV程度、ドーズ量が1×
1015ions/cm程度以上の条件下で、注入深
さが200nm〜400nm程度になるように行う。ま
た、砒素イオン(As)を注入する場合は、注入エネ
ルギーが500KeV〜1000KeV程度、ドーズ量
が3×1014ions/cm程度以上の条件下で、
注入深さが200nm〜400nm程度になるように行
う。
Next, in the fourth step, as shown in FIG.
The silicon substrate 1 in the trench formation region 10 is made amorphous by performing ion implantation on the exposed element isolation formation region of the silicon substrate 1. The impurities to be ion-implanted include phosphorus, arsenic, boron, argon, nitrogen,
An impurity ion having at least one element selected from the group consisting of fluorine, silicon, and germanium is used. In this case, for example, ions containing a plurality of elements may be used. Also, this ion implantation
When boron ions (B + ) are implanted, the implantation energy is about 100 KeV to 260 KeV, and the dose is 1 ×.
The implantation is performed under a condition of about 10 15 ions / cm 2 or more so that the implantation depth becomes about 200 nm to 400 nm. In the case where arsenic ions (As + ) are implanted, the implantation energy is about 500 KeV to about 1000 KeV, and the dose is about 3 × 10 14 ions / cm 2 or more.
The implantation is performed so that the implantation depth is about 200 nm to 400 nm.

【0034】また、このイオン注入では、後の工程で形
成されるトレンチの底面が位置する深さまでアモルファ
ス化する。このイオン注入によってアモルファス化され
たシリコン基板1の領域(トレンチ形成領域10)で
は、シリコンの結合が部分的に切断されているので、シ
リコン基板1のアモルファス化されていない領域よりも
10〜30%程度エッチング速度が速くなる。また、イ
オン注入される不純物として、N型のドーパントとなる
不純物(リン、砒素、窒素、アンチモン、ビスマスなど
のVb族の不純物)を用いれば、他の不純物を用いる場
合に比べてシリコン基板1のエッチング速度をさらに1
0%程度速くすることが可能となる。
In this ion implantation, the trench is made amorphous to a depth where the bottom surface of the trench formed in a later step is located. In the region of the silicon substrate 1 that has been made amorphous by the ion implantation (trench formation region 10), the silicon bond has been partially cut off, so that it is 10 to 30% higher than the region of the silicon substrate 1 that has not been made amorphous. The etching rate becomes higher to the extent. Further, when an impurity (an impurity of a Vb group such as phosphorus, arsenic, nitrogen, antimony, bismuth, or the like) serving as an N-type dopant is used as the impurity to be ion-implanted, the silicon substrate 1 can be used more efficiently than when other impurities are used. 1 more etching rate
It is possible to increase the speed by about 0%.

【0035】次に、第5工程では、図5に示すように、
フォトレジスト膜4、エッチングストッパー膜3および
絶縁膜2をマスクとして、アモルファス化されたトレン
チ形成領域10を異方性エッチングすることによって、
トレンチ5a、5bおよび5cを200nm〜400n
m程度の深さで形成する。この後、フォトレジスト膜4
を除去する。なお、この異方性エッチングは、先にフォ
トレジスト膜4を除去した後、エッチングストッパー膜
3および絶縁膜2をマスクとして行うようにしてもよ
い。
Next, in a fifth step, as shown in FIG.
By using the photoresist film 4, the etching stopper film 3 and the insulating film 2 as a mask, the amorphous trench formation region 10 is anisotropically etched.
Trenches 5a, 5b and 5c between 200 nm and 400 n
It is formed with a depth of about m. After this, the photoresist film 4
Is removed. Note that this anisotropic etching may be performed using the etching stopper film 3 and the insulating film 2 as a mask after removing the photoresist film 4 first.

【0036】本実施の形態による半導体装置の製造プロ
セスでは、上記のように、イオン注入によってアモルフ
ァス化されたトレンチ形成領域10のエッチング速度が
速くなるので、トレンチ5a、5bおよび5cを形成す
る際のエッチング時間を短縮することができ、その結
果、生産性を向上させることができる。また、アモルフ
ァス化された領域(トレンチ形成領域)10をエッチン
グする場合にも、マイクロローディング効果を抑制する
ことは困難である。しかし、エッチングがアモルファス
化された領域(トレンチ形成領域)10の底に達する
と、エッチング速度が遅くなるため、大きなトレンチ5
b及び5cと微細なトレンチ5aとの深さの差を低減す
ることができる。その結果、トレンチ5a〜5cの大き
さに関わらず、深さがほぼ一定のトレンチ5a〜5cを
形成することができる。
In the manufacturing process of the semiconductor device according to the present embodiment, as described above, the etching rate of the trench forming region 10 which has been made amorphous by ion implantation is increased, so that the trenches 5a, 5b and 5c are not formed. The etching time can be reduced, and as a result, the productivity can be improved. Also, it is difficult to suppress the microloading effect when the amorphous region (trench formation region) 10 is etched. However, when the etching reaches the bottom of the amorphized region (trench forming region) 10, the etching rate is reduced, so that a large trench 5 is formed.
The difference in depth between b and 5c and the fine trench 5a can be reduced. As a result, it is possible to form the trenches 5a to 5c having a substantially constant depth regardless of the size of the trenches 5a to 5c.

【0037】さらに、トレンチ5a〜5cの底面では、
ドーパントの濃度分布にしたがって深さ方向にエッチン
グ速度が遅くなってくるとともに、トレンチの底面端部
100a〜100cの不純物濃度は底面中央部よりも低
いので、トレンチの底面端部100a〜100cでは底
面中央部と比較してエッチング速度が遅くなる。その結
果、トレンチの底面端部100a〜100cにおいて鋭
角をもたない丸形形状を得ることができる。このトレン
チ底面端部100a〜100cの丸形形状により、後の
工程で素子分離絶縁膜を埋め込んだ後の熱処理によって
発生するストレスに起因するシリコン基板1中の欠陥の
発生を抑制することができる。この欠陥の発生の抑制に
より、半導体装置の消費電流を低減することができ、そ
の結果、低消費電力の半導体装置を得ることができる。
Further, on the bottom surfaces of the trenches 5a to 5c,
The etching rate decreases in the depth direction in accordance with the dopant concentration distribution, and the impurity concentration at the bottom end portions 100a to 100c of the trench is lower than that at the bottom center portion. The etching rate is lower than that of the part. As a result, a round shape having no acute angle can be obtained at the bottom end portions 100a to 100c of the trench. Due to the round shape of the trench bottom end portions 100a to 100c, it is possible to suppress the occurrence of defects in the silicon substrate 1 due to the stress generated by the heat treatment after the element isolation insulating film is buried in a later step. By suppressing the occurrence of this defect, current consumption of the semiconductor device can be reduced, and as a result, a semiconductor device with low power consumption can be obtained.

【0038】次に、第6工程では、図6に示すように、
トレンチ5a〜5cの内壁に絶縁膜6を10nm〜50
nm程度の厚みで形成する。
Next, in a sixth step, as shown in FIG.
The insulating film 6 is formed on the inner walls of the trenches 5a to 5c by 10 nm to 50 nm.
It is formed with a thickness of about nm.

【0039】次に、第7工程では、図7に示すように、
トレンチ5a〜5cを埋め込むとともに、絶縁膜2およ
びエッチングストッパー膜3を覆うように、絶縁膜(素
子分離絶縁膜)7を200nm〜700nm程度の厚み
で厚く堆積する。
Next, in a seventh step, as shown in FIG.
An insulating film (element isolation insulating film) 7 is deposited to a thickness of about 200 nm to 700 nm so as to fill the trenches 5 a to 5 c and cover the insulating film 2 and the etching stopper film 3.

【0040】次に、第8工程では、図8に示すように、
絶縁膜7をエッチングストッパー膜3まで、エッチバッ
ク法またはCMP法を用いて除去する。この際、パター
ンの幅によって削られる速さが異なるので、すべての領
域でエッチングストッパー膜3の表面が露出するまでエ
ッチバックまたはCMPを行う。
Next, in an eighth step, as shown in FIG.
The insulating film 7 is removed up to the etching stopper film 3 by using an etch-back method or a CMP method. At this time, since the speed of shaving differs depending on the width of the pattern, etch back or CMP is performed until the surface of the etching stopper film 3 is exposed in all regions.

【0041】この後、第9工程では、エッチングストッ
パー膜3を除去することにより、図9に示すような形状
が得られる。エッチングストッパー膜3にたとえばシリ
コン窒化膜を用いた場合には、熱燐酸中で選択的に除去
することが可能である。この熱燐酸によるシリコン窒化
膜のエッチング速度比は、絶縁膜1および絶縁膜(素子
分離絶縁膜)7に対して、30倍程度である。
Thereafter, in a ninth step, the shape as shown in FIG. 9 is obtained by removing the etching stopper film 3. When, for example, a silicon nitride film is used as the etching stopper film 3, it can be selectively removed in hot phosphoric acid. The etching rate ratio of the silicon nitride film by the hot phosphoric acid is about 30 times that of the insulating film 1 and the insulating film (element isolation insulating film) 7.

【0042】最後に、第10工程では、絶縁膜2をエッ
チングにより除去する。この際、絶縁膜(素子分離絶縁
膜)7の表面もエッチングされるので、絶縁膜(素子分
離絶縁膜)7が過剰にエッチングされないように調節す
る。これにより、図10に示すような形状が得られる。
Finally, in a tenth step, the insulating film 2 is removed by etching. At this time, since the surface of the insulating film (element isolation insulating film) 7 is also etched, adjustment is made so that the insulating film (element isolation insulating film) 7 is not excessively etched. Thereby, a shape as shown in FIG. 10 is obtained.

【0043】この後、図示しないが、露出されたシリコ
ン基板1の表面(領域11)に、ゲート酸化膜を形成し
た後、ゲート導電層を形成することにより素子を形成す
る。
Thereafter, although not shown, a device is formed by forming a gate oxide film on the exposed surface (region 11) of the silicon substrate 1 and then forming a gate conductive layer.

【0044】なお、今回開示された実施の形態は、すべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は、上記した実施の形態の
説明ではなく特許請求の範囲によって示され、さらに特
許請求の範囲と均等の意味および範囲内でのすべての変
更が含まれる。
It should be understood that the embodiments disclosed this time are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description of the embodiments, and further includes all modifications within the scope and meaning equivalent to the terms of the claims.

【0045】(1)たとえば、上記した実施の形態で
は、イオン注入する不純物として、リン、砒素、ホウ
素、アルゴン、窒素、フッ素、シリコンおよびゲルマニ
ウムからなるグループから選択された少なくとも1つの
元素を有する不純物や、N型のドーパントとなる不純物
(リン、砒素、窒素、アンチモン、ビスマスなどのVb
族の不純物)を示したが、本発明はこれに限らず、イオ
ン注入によってアモルファス化できる不純物であれば上
記した以外の不純物でもよい。なお、イオン注入された
領域は、エッチングにより除去されるので、イオン注入
された不純物に起因する悪影響はないと考えられる。
(1) For example, in the above-described embodiment, an impurity having at least one element selected from the group consisting of phosphorus, arsenic, boron, argon, nitrogen, fluorine, silicon, and germanium is used as an impurity to be ion-implanted. And impurities serving as N-type dopants (Vb such as phosphorus, arsenic, nitrogen, antimony, bismuth, etc.)
However, the present invention is not limited to this, and other impurities than those described above may be used as long as the impurities can be made amorphous by ion implantation. Since the ion-implanted region is removed by etching, it is considered that there is no adverse effect due to the ion-implanted impurity.

【0046】具体的には、アルゴン以外の不活性ガスイ
オン(ヘリウムイオン、ネオンイオン、クリプトンイオ
ン、キセノンイオン、ラドンイオン)を用いてもよい。
Specifically, an inert gas ion other than argon (helium ion, neon ion, krypton ion, xenon ion, radon ion) may be used.

【0047】また、リン、砒素、ホウ素、窒素、フッ
素、シリコン、ゲルマニウム、アンチモンおよびビスマ
ス以外のIIIb,IVb,VIb,VIIbの各族の
元素単体イオンおよびそれらの化合物イオンを用いても
よい。特に、酸素、アルミ、イオウ、塩素、ガリウム、
セレン、臭素、ヨウ素、インジウム、スズ、テルル、鉛
の元素単体イオンおよびそれらの化合物イオンを用いて
もよい。
Further, elemental ions of elements of each group of IIIb, IVb, VIb and VIIb other than phosphorus, arsenic, boron, nitrogen, fluorine, silicon, germanium, antimony and bismuth and compound ions thereof may be used. In particular, oxygen, aluminum, sulfur, chlorine, gallium,
Elemental simple ions of selenium, bromine, iodine, indium, tin, tellurium, lead, and compound ions thereof may be used.

【0048】また、チタン、バナジウム、ニオブ、ハフ
ニウム、タンタルなどのIVa族、Va族の元素単体イ
オンおよびそれらの化合物イオンを用いてもよい。
Further, elemental ions of elements of the IVa group and Va group, such as titanium, vanadium, niobium, hafnium, and tantalum, and their compound ions may be used.

【0049】また、上記の各イオンを複数種類組み合わ
せて用いてもよい。さらに、イオンに限らず、アモルフ
ァス化できるものであれば、原子、分子または粒子であ
ってもよい。本発明では、これらを総称して不純物とい
う。
The above-mentioned ions may be used in combination of a plurality of types. Furthermore, not only ions but also atoms, molecules, or particles may be used as long as they can be made amorphous. In the present invention, these are collectively called impurities.

【0050】(2)また、上記した実施の形態では、ア
モルファス化された領域を全てエッチングすることによ
りトレンチ5a〜5cを形成したが、アモルファス化さ
れた領域を全てエッチングしてさらにアモルファス化さ
れていない領域の一部をエッチングすることによりトレ
ンチ5a〜5cを形成してもよい。この場合、アモルフ
ァス化された領域の底面でトレンチ5a〜5cの深さが
ほぼ同じになった後、アモルファス化されていない領域
のエッチングにより徐々にトレンチ5a〜5cの深さの
バラツキが生じるが、図14に示した従来例と比較する
とトレンチ5a〜5cのバラツキはそれほど大きくはな
らず、ある程度のバラツキ低減効果は得られる。
(2) In the above embodiment, the trenches 5a to 5c are formed by etching all the amorphized regions. However, all the amorphized regions are further etched by being etched. The trenches 5a to 5c may be formed by etching a part of the non-existing region. In this case, after the trenches 5a to 5c have substantially the same depth on the bottom surface of the amorphized region, the depth of the trenches 5a to 5c gradually varies due to the etching of the non-amorphized region. Compared with the conventional example shown in FIG. 14, the variation of the trenches 5a to 5c is not so large, and a certain degree of variation reduction effect can be obtained.

【0051】(3)さらに、上記実施の形態では、シリ
コン基板1にトレンチ5a〜5cを形成する場合につい
て説明したが、本発明はこれに限らず、絶縁基板上の半
導体薄膜にトレンチを形成する場合についても適用可能
である。
(3) Further, in the above embodiment, the case where the trenches 5a to 5c are formed in the silicon substrate 1 has been described, but the present invention is not limited to this, and the trench is formed in the semiconductor thin film on the insulating substrate. The case is also applicable.

【0052】[0052]

【発明の効果】以上のように、本発明によれば、生産性
を向上しながら、微細なトレンチにおいても大きなトレ
ンチと同等の深さを得ることが可能な半導体装置の製造
方法を提供し得るに至った。
As described above, according to the present invention, it is possible to provide a method of manufacturing a semiconductor device capable of obtaining a depth equivalent to a large trench even in a fine trench while improving productivity. Reached.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施の形態による半導体装置の製造
プロセスの第1工程を説明するための断面図である。
FIG. 1 is a cross-sectional view illustrating a first step of a process for manufacturing a semiconductor device according to an embodiment of the present invention.

【図2】本発明の一実施の形態による半導体装置の製造
プロセスの第2工程を説明するための断面図である。
FIG. 2 is a cross-sectional view for explaining a second step in the manufacturing process of the semiconductor device according to the embodiment of the present invention;

【図3】本発明の一実施の形態による半導体装置の製造
プロセスの第3工程を説明するための断面図である。
FIG. 3 is a cross-sectional view for explaining a third step in the manufacturing process of the semiconductor device according to the embodiment of the present invention;

【図4】本発明の一実施の形態による半導体装置の製造
プロセスの第4工程を説明するための断面図である。
FIG. 4 is a cross-sectional view for explaining a fourth step in the manufacturing process of the semiconductor device according to the embodiment of the present invention;

【図5】本発明の一実施の形態による半導体装置の製造
プロセスの第5工程を説明するための断面図である。
FIG. 5 is a cross-sectional view for explaining a fifth step in the process of manufacturing the semiconductor device according to the embodiment of the present invention.

【図6】本発明の一実施の形態による半導体装置の製造
プロセスの第6工程を説明するための断面図である。
FIG. 6 is a cross-sectional view for describing a sixth step in the manufacturing process of the semiconductor device according to the embodiment of the present invention.

【図7】本発明の一実施の形態による半導体装置の製造
プロセスの第7工程を説明するための断面図である。
FIG. 7 is a cross-sectional view for explaining a seventh step in the manufacturing process of the semiconductor device according to the embodiment of the present invention;

【図8】本発明の一実施の形態による半導体装置の製造
プロセスの第8工程を説明するための断面図である。
FIG. 8 is a sectional view for explaining an eighth step of the process for manufacturing a semiconductor device according to the embodiment of the present invention;

【図9】本発明の一実施の形態による半導体装置の製造
プロセスの第9工程を説明するための断面図である。
FIG. 9 is a sectional view for illustrating a ninth step of the process for manufacturing a semiconductor device according to the embodiment of the present invention;

【図10】本発明の一実施の形態による半導体装置の製
造プロセスの第10工程を説明するための断面図であ
る。
FIG. 10 is a cross-sectional view for explaining a tenth step of the process for manufacturing the semiconductor device according to the embodiment of the present invention;

【図11】従来の半導体装置の製造プロセスの第1工程
を説明するための断面図である。
FIG. 11 is a cross-sectional view for describing a first step of a conventional semiconductor device manufacturing process.

【図12】従来の半導体装置の製造プロセスの第2工程
を説明するための断面図である。
FIG. 12 is a cross-sectional view for describing a second step of the conventional semiconductor device manufacturing process.

【図13】従来の半導体装置の製造プロセスの第3工程
を説明するための断面図である。
FIG. 13 is a cross-sectional view for explaining a third step of the conventional semiconductor device manufacturing process.

【図14】従来の半導体装置の製造プロセスの第4工程
を説明するための断面図である。
FIG. 14 is a cross-sectional view for explaining a fourth step of the conventional semiconductor device manufacturing process.

【図15】従来の半導体装置の製造プロセスの第5工程
を説明するための断面図である。
FIG. 15 is a cross-sectional view for explaining a fifth step of the conventional semiconductor device manufacturing process.

【図16】従来の半導体装置の製造プロセスの第6工程
を説明するための断面図である。
FIG. 16 is a cross-sectional view for describing a sixth step of the conventional semiconductor device manufacturing process.

【図17】従来の半導体装置の製造プロセスの第7工程
を説明するための断面図である。
FIG. 17 is a cross-sectional view for describing a seventh step of the conventional semiconductor device manufacturing process.

【図18】従来の半導体装置の製造プロセスの第8工程
を説明するための断面図である。
FIG. 18 is a cross-sectional view for describing an eighth step of the conventional semiconductor device manufacturing process.

【図19】従来の半導体装置の製造プロセスの第9工程
を説明するための断面図である。
FIG. 19 is a cross-sectional view for describing a ninth step of the conventional semiconductor device manufacturing process.

【符号の説明】[Explanation of symbols]

1 シリコン基板 2 絶縁膜 3 エッチングストッパー膜 4 フォトレジスト膜 5a、5b、5c トレンチ(素子分離溝) 6 絶縁膜 7 絶縁膜(素子分離絶縁膜) 10 トレンチ形成領域 DESCRIPTION OF SYMBOLS 1 Silicon substrate 2 Insulating film 3 Etching stopper film 4 Photoresist film 5a, 5b, 5c Trench (element isolation groove) 6 Insulating film 7 Insulating film (element isolation insulating film) 10 Trench formation region

───────────────────────────────────────────────────── フロントページの続き (72)発明者 市橋 由成 大阪府守口市京阪本通2丁目5番5号 三 洋電機株式会社内 Fターム(参考) 5F032 AA34 AA37 AA45 AA48 AA77 AA78 CA07 DA02 DA25 DA28 DA33 DA34 DA44  ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Yunari Ichihashi 2-5-5 Keihanhondori, Moriguchi-shi, Osaka F-term in Sanyo Electric Co., Ltd. 5F032 AA34 AA37 AA45 AA48 AA77 AA78 CA07 DA02 DA25 DA28 DA33 DA34 DA44

Claims (5)

【特許請求の範囲】[Claims] 【請求項1】 半導体層の主表面の素子分離形成領域に
不純物をイオン注入する工程と、 前記不純物がイオン注入された素子分離形成領域をエッ
チングすることによって、素子分離溝を形成する工程
と、 前記素子分離溝を埋め込むように素子分離絶縁膜を形成
する工程とを備えた、半導体装置の製造方法。
A step of ion-implanting an impurity into an element isolation formation region on a main surface of a semiconductor layer; and a step of forming an element isolation groove by etching the element isolation formation region into which the impurity is ion-implanted. Forming a device isolation insulating film so as to fill the device isolation trench.
【請求項2】 前記不純物をイオン注入する工程は、前
記イオン注入によって前記半導体層の素子分離形成領域
をアモルファス化する工程を含み、 前記素子分離溝を形成する工程は、前記アモルファス化
された領域をエッチングにより除去する工程を含む、請
求項1に記載の半導体装置の製造方法。
2. The step of ion-implanting the impurity includes the step of amorphizing an element isolation formation region of the semiconductor layer by the ion implantation, and the step of forming the element isolation trench includes the step of amorphizing the amorphous region. The method for manufacturing a semiconductor device according to claim 1, further comprising a step of removing the resist by etching.
【請求項3】 前記イオン注入される不純物は、リン、
砒素、ホウ素、アルゴン、窒素、フッ素、シリコンおよ
びゲルマニウムからなるグループから選択された少なく
とも1つの元素を有する不純物を含む、請求項1または
2に記載の半導体装置の製造方法。
3. The ion-implanted impurity includes phosphorus,
The method for manufacturing a semiconductor device according to claim 1, further comprising an impurity having at least one element selected from the group consisting of arsenic, boron, argon, nitrogen, fluorine, silicon, and germanium.
【請求項4】 前記イオン注入される不純物は、N型の
ドーパントとなる不純物を含む、請求項1または2に記
載の半導体装置の製造方法。
4. The method for manufacturing a semiconductor device according to claim 1, wherein the impurity to be ion-implanted includes an impurity serving as an N-type dopant.
【請求項5】 前記素子分離溝を形成する工程は、前記
アモルファス化された領域をエッチングすることによっ
て、前記素子分離溝の底面端部を丸形形状に形成する工
程を含む、請求項2〜4のいずれかに記載の半導体装置
の製造方法。
5. The step of forming the element isolation groove includes a step of forming a bottom end of the element isolation groove in a round shape by etching the amorphized region. 5. The method of manufacturing a semiconductor device according to any one of 4.
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