JP2001051011A - Evaluation method for high-breakdown-voltage semiconductor chip, high-breakdown-voltage electronic apparatus board and its manufacture as well as high- breakdown-voltage semiconductor device - Google Patents
Evaluation method for high-breakdown-voltage semiconductor chip, high-breakdown-voltage electronic apparatus board and its manufacture as well as high- breakdown-voltage semiconductor deviceInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】この発明は、高耐圧半導体チ
ップ、高耐圧半導体チップがマウントされた高耐圧電子
機器基板、および高耐圧電子機器基板が用いられた高耐
圧半導体装置に関し、特に製造コストの削減、信頼性の
向上、放熱特性の改善に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high breakdown voltage semiconductor chip, a high breakdown voltage electronic device substrate on which the high breakdown voltage semiconductor chip is mounted, and a high breakdown voltage semiconductor device using the high breakdown voltage electronic device substrate. It relates to reduction, improvement of reliability, and improvement of heat radiation characteristics.
【0002】[0002]
【従来の技術】高耐圧半導体チップは、パワーデバイ
ス、たとえばIGBT、縦型MOSFET、あるいはダ
イオード等を形成したチップであり、パワーエレクトロ
ニクス製品に用いられている。このようなパワーエレク
トロニクス製品は、無停電電源装置(UPS)、モータ
制御等のパワーエレクトロニクスシステムの制御素子と
して、広く使用されている。2. Description of the Related Art A high breakdown voltage semiconductor chip is a chip on which a power device, for example, an IGBT, a vertical MOSFET, a diode or the like is formed, and is used for power electronics products. Such power electronics products are widely used as control elements of power electronics systems such as uninterruptible power supply (UPS) and motor control.
【0003】パワーエレクトロニクス製品は、その用途
や、チップに形成されるパワーデバイスに応じて、数百
〜数千V程度の定格電圧を持つ。たとえばIGBT製品
の定格電圧は、通常、数百〜2000V程度である。[0003] Power electronics products have a rated voltage of several hundreds to several thousand volts depending on the application and the power device formed on the chip. For example, the rated voltage of an IGBT product is usually about several hundred to 2000 V.
【0004】このようなIGBT製品、あるいは他の製
品においても、その用途の拡大や、パワーエレクトロニ
クスシステムの大電力化の要請に伴って、より大きな定
格電圧が必要とされ、たとえばIGBT製品では、現
状、4000〜4500V程度の定格電圧を持つ製品が
開発されている。[0004] In such IGBT products and other products, a higher rated voltage is required in accordance with the expansion of the application and the demand for higher power of the power electronics system. Products having a rated voltage of about 4000 to 4500 V have been developed.
【0005】しかし、チップがシリコン酸化膜やポリイ
ミド樹脂等の薄い絶縁膜で覆われた程度のベアな状態で
の耐圧は、たとえば2000V程度である。つまり、チ
ップがベアな状態で、コレクタ〜エミッタ間に、たとえ
ば2000V以上の高電圧を印加すると、チップの側面
からチップの上面に形成されたエミッタ電極に向かって
スパークが飛び、チップの終端部分が破壊されてしま
う。However, the withstand voltage in a bare state where the chip is covered with a thin insulating film such as a silicon oxide film or a polyimide resin is, for example, about 2000 V. That is, when a high voltage of, for example, 2,000 V or more is applied between the collector and the emitter in a bare state of the chip, sparks fly from the side surface of the chip toward the emitter electrode formed on the upper surface of the chip, and the terminal portion of the chip is terminated. It will be destroyed.
【0006】このため、まず、2000V以下の電圧環
境の下で評価し、不良チップをレジェクトする。この
後、良品チップを、たとえばDBC(Direct Bond Copp
er)基板等にマウントし、チップの電極をDBC基板の
配線パターンにワイヤボンディングすることで、高耐圧
電子機器基板を得る。For this reason, first, evaluation is performed under a voltage environment of 2000 V or less, and a defective chip is rejected. Thereafter, the non-defective chips are transferred to, for example, DBC (Direct Bond Copp
er) A high breakdown voltage electronic device substrate is obtained by mounting the device on a substrate or the like and wire bonding the electrodes of the chip to the wiring pattern of the DBC substrate.
【0007】次に、高耐圧電子機器基板の状態で、再度
2000V以下の電圧環境の下で評価し、不良基板をレ
ジェクトする。なお、2000V以下の電圧環境の下で
評価するのは、基板状態においても、チップがベアな状
態であるためである。この後、良品チップを、たとえば
銅ベースに半田付けし、電極およびケースを取り付け
て、該ケース内をシリコーンゲルやエポキシ樹脂等で充
填する。この状態、つまり製品完成状態で、再度200
0V以上の電圧環境の下で、再度評価するようにしてい
る。[0007] Next, evaluation is performed again under a voltage environment of 2000 V or less in the state of the high breakdown voltage electronic device substrate, and the defective substrate is rejected. The evaluation under a voltage environment of 2000 V or less is because the chip is bare even in the substrate state. Thereafter, the good chip is soldered to, for example, a copper base, electrodes and a case are attached, and the inside of the case is filled with silicone gel, epoxy resin, or the like. In this state, that is, when the product is completed, 200
The evaluation is performed again under a voltage environment of 0 V or more.
【0008】[0008]
【発明が解決しようとする課題】しかし、上記のような
評価方法では、たとえば定格電圧が4000〜4500
Vの場合、2000Vから4000〜4500Vの範囲
で不良となるチップ、及び電子機器基板を、予めレジェ
クトできない。このため、製品完成状態で不良となる確
率が高まり、製造コストを上昇させる事情がある。However, in the above evaluation method, for example, the rated voltage is 4000 to 4500.
In the case of V, a chip which becomes defective in the range of 2000 V to 4000 to 4500 V and an electronic device substrate cannot be rejected in advance. For this reason, the probability of failure in a product completed state increases, and there is a situation that manufacturing costs increase.
【0009】また、電子機器基板から製品完成状態に仕
上げる工程で、電子機器基板と銅ベースを半田で接着す
る熱工程があり、電子機器基板と銅ベースとの熱膨張係
数の差から、製品状態でそりが生じることがある。そり
を生じた場合、放熱の不均一、あるいは不充分を生じ
る。さらに、実動作中の熱疲労で半田が劣化することも
あり、高耐圧半導体装置の信頼性が低下する可能性もあ
る。この可能性を避けるため、銅ベースに代わり、熱膨
張係数が、電子機器基板の熱膨張係数に近いAlSiC
基板が使われるようになったが、部品材料コストの増加
を招いている。Also, in the process of finishing the electronic device substrate to a finished product state, there is a heat process of bonding the electronic device substrate and the copper base by soldering. In some cases, warpage may occur. When warpage occurs, heat radiation becomes uneven or insufficient. Furthermore, the solder may deteriorate due to thermal fatigue during actual operation, and the reliability of the high breakdown voltage semiconductor device may decrease. To avoid this possibility, instead of a copper base, AlSiC whose thermal expansion coefficient is close to that of the electronic device substrate
The use of substrates has led to an increase in component material costs.
【0010】この発明は、上記事情に鑑み為されたもの
で、その目的は、製造コストを削減でき、また、信頼性
の高い高耐圧半導体チップの評価方法、高耐圧電子機器
基板およびその製造方法、および高耐圧半導体装置を提
供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and has as its object to reduce the manufacturing cost and to provide a highly reliable method for evaluating a high withstand voltage semiconductor chip, a high withstand voltage electronic device substrate, and a method for manufacturing the same. And a high breakdown voltage semiconductor device.
【0011】[0011]
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る高耐圧半導体チップの評価方法は、
弾力性を有した絶縁物を、ベア状態の高耐圧半導体チッ
プの終端部分に押し当て、前記弾力性を有した絶縁物が
押し当てられた状態で、高電圧を、前記高耐圧半導体チ
ップに印加し、前記弾力性を有した絶縁物が押し当てら
れ、かつ前記高電圧が印加された状態で、前記高耐圧半
導体チップの特性を評価することを特徴としている。In order to achieve the above object, a method for evaluating a high breakdown voltage semiconductor chip according to the present invention comprises:
An elastic insulator is pressed against the end portion of the bare high-voltage semiconductor chip, and a high voltage is applied to the high-voltage semiconductor chip while the elastic insulator is pressed. The characteristics of the high breakdown voltage semiconductor chip are evaluated in a state where the elastic insulator is pressed and the high voltage is applied.
【0012】上記構成を有する評価方法によれば、弾力
性を有した絶縁物を、ベア状態の高耐圧半導体チップの
終端部分に押し当てる。このため、高電圧、たとえば2
000V以上の電圧を印加した場合においても、該チッ
プの側面部分から該チップの上面部分にかけてスパーク
が飛び難くなる。よって、高耐圧半導体チップを、ベア
状態で、たとえば2000V以上の高電圧環境の下で評
価することが可能となる。即ち、高耐圧半導体チップ
を、たとえば定格電圧2000V以上の製品に用いよう
とした場合、製品組立前に、該チップを、定格電圧環境
の下で評価が可能となる。According to the evaluation method having the above structure, an elastic insulator is pressed against the end portion of the bare high voltage semiconductor chip. For this reason, a high voltage, for example, 2
Even when a voltage of 000 V or more is applied, it is difficult for a spark to fly from the side surface portion of the chip to the upper surface portion of the chip. Therefore, it is possible to evaluate the high breakdown voltage semiconductor chip in a bare state under a high voltage environment of, for example, 2000 V or more. That is, when a high voltage semiconductor chip is to be used for a product having a rated voltage of 2000 V or more, for example, the chip can be evaluated under a rated voltage environment before assembling the product.
【0013】このように製品組立前に、たとえば200
0V以上の高電圧環境の下で不良となるようなチップを
レジェクトできる。よって、製品組立後の歩留りを向上
でき、製造コストを削減できる。Thus, before assembling the product, for example, 200
Chips that become defective under a high voltage environment of 0 V or more can be rejected. Therefore, the yield after product assembly can be improved, and the manufacturing cost can be reduced.
【0014】また、組み立てられた製品が、高耐圧半導
体チップを複数搭載したモジュール製品であった場合、
一つの耐圧不良のチップのために、他の耐圧良好のチッ
プや、基板、枠、蓋などの組み立て部材等が無駄になる
状況が減り、製造コストの削減効果は、より高まる。When the assembled product is a module product on which a plurality of high voltage semiconductor chips are mounted,
The situation where one chip having a low withstand voltage is wasted on another chip having a high withstand voltage or an assembly member such as a substrate, a frame, or a lid is reduced, and the effect of reducing the manufacturing cost is further increased.
【0015】さらに高耐圧半導体チップはベア状態のま
まで良く、たとえばチップの終端部分に対して特殊な加
工を施す必要もないので、上記評価方法を実施するに当
たり、評価コストの増加は、ほとんどない。Further, since the high-breakdown-voltage semiconductor chip may be kept in a bare state, for example, it is not necessary to apply special processing to the end portion of the chip, there is almost no increase in the evaluation cost in implementing the above-described evaluation method. .
【0016】また、弾力性を有した絶縁物を、ベア状態
の高耐圧半導体チップの終端部分に押し当てるので、絶
縁物とチップとの密着性が向上する。密着性が向上する
ことで、上記スパークの抑制効果は、さらに高まる。Further, since the elastic insulator is pressed against the end portion of the bare high-voltage semiconductor chip, the adhesion between the insulator and the chip is improved. By improving the adhesion, the effect of suppressing the spark is further enhanced.
【0017】上記目的を達成するために、この発明に係
る高耐圧電子機器基板は、ベア状態の高耐圧半導体チッ
プと、前記ベア状態の高耐圧半導体チップがマウントさ
れるとともに、前記高耐圧半導体チップが電気的に接続
される基板と、前記ベア状態の高耐圧半導体チップがマ
ウントされた前記基板のうち、少なくとも外部端子が接
続される領域を露出させるとともに、高電圧が印加され
る、前記ベア状態の高耐圧半導体チップの表面を含む領
域を被覆する、弾力性を有した絶縁物とを具備すること
を特徴としている。In order to achieve the above object, a high withstand voltage electronic device substrate according to the present invention includes a bare high withstand voltage semiconductor chip, the bare high withstand voltage semiconductor chip mounted thereon, and the high withstand voltage semiconductor chip. The bare state, in which at least a region to which an external terminal is connected is exposed and a high voltage is applied, of the substrate on which the high breakdown voltage semiconductor chip in the bare state is mounted, and And a resilient insulator for covering a region including the surface of the high-breakdown-voltage semiconductor chip.
【0018】上記構成を有する高耐圧電子機器基板によ
れば、ベア状態の高耐圧半導体チップがマウントされた
基板のうち、少なくとも外部端子が接続される領域を露
出させるとともに、高電圧が印加されるベア状態の高耐
圧半導体チップの表面を含む高電圧が印加される領域
を、弾力性を有した絶縁物により被覆する。このため、
たとえば2000V以上の電圧を印加した場合において
も、高耐圧半導体チップの側面部分から該チップの上面
部分にかけて、あるいは該チップと基板とを接続するボ
ンディングワイヤ間などにスパークが飛び難くなる。よ
って、製品組立前に、半導体電子機器基板を、たとえば
2000V以上の高電圧環境の下で評価することが可能
となる。According to the high breakdown voltage electronic device substrate having the above structure, at least a region to which an external terminal is connected is exposed and a high voltage is applied on the substrate on which the bare high breakdown voltage semiconductor chip is mounted. A region to which a high voltage is applied, including the surface of the bare high-voltage semiconductor chip, is covered with an elastic insulator. For this reason,
For example, even when a voltage of 2000 V or more is applied, sparks are unlikely to fly from the side surface portion of the high breakdown voltage semiconductor chip to the upper surface portion of the chip, or between bonding wires connecting the chip and the substrate. Therefore, it is possible to evaluate the semiconductor electronic device substrate under a high voltage environment of, for example, 2000 V or more before product assembly.
【0019】このように製品組立前に、たとえば200
0V以上の高電圧環境の下で不良となるような高耐圧電
子機器基板をレジェクトできる。よって、製品組立後の
歩留りを向上でき、製造コストを削減できる。Thus, before assembling the product, for example, 200
It is possible to reject a high-withstand-voltage electronic device substrate that becomes defective under a high-voltage environment of 0 V or more. Therefore, the yield after product assembly can be improved, and the manufacturing cost can be reduced.
【0020】また、組み立てられた製品が、高耐圧電子
機器基板を複数搭載したモジュール製品であった場合、
一つの耐圧不良の電子機器基板のために、他の耐圧良好
の電子機器基板や、電子機器基板が搭載される基板、
枠、蓋などの組み立て部材等が無駄になる状況が減り、
製造コストの削減効果は、より高まる。In the case where the assembled product is a module product on which a plurality of high-withstand-voltage electronic device boards are mounted,
For one electronic equipment board with poor withstand voltage, another electronic equipment board with good withstand voltage or a board on which the electronic equipment board is mounted,
The situation where assembly members such as frames and lids are wasted is reduced,
The effect of reducing the manufacturing cost is further increased.
【0021】また、電子機器基板を被覆する絶縁物は、
弾力性を有する。このため、チップが発熱した際に、チ
ップ、あるいは電子機器基板と絶縁物との間に作用する
熱応力は、緩和される。The insulator covering the electronic device substrate is
It has elasticity. For this reason, when the chip generates heat, the thermal stress acting between the chip or the electronic device substrate and the insulator is reduced.
【0022】また、その製造方法は、基板に、ベア状態
の高耐圧半導体チップをマウントするとともに電気的に
接続し、前記ベア状態の高耐圧半導体チップがマウント
された前記基板のうち、少なくとも外部端子が接続され
る領域を露出させるとともに、前記ベア状態の高耐圧半
導体チップの表面を含む高電圧が印加される領域を被覆
する、弾力性を有した絶縁物を、射出成型により形成す
ることを特徴としている。The method of manufacturing the semiconductor device further comprises mounting and electrically connecting a bare high-voltage semiconductor chip to the substrate, wherein at least an external terminal of the substrate on which the bare high-voltage semiconductor chip is mounted is mounted. And forming a resilient insulator by injection molding, exposing a region to which a high voltage is applied including the surface of the bare high-voltage semiconductor chip in a bare state. And
【0023】上記目的を達成するために、この発明に係
る高耐圧半導体装置は、ベア状態の高耐圧半導体チップ
と、前記ベア状態の高耐圧半導体チップがマウントされ
るとともに、前記高耐圧半導体チップが電気的に接続さ
れる基板と、前記ベア状態の高耐圧半導体チップがマウ
ントされた前記基板のうち、少なくとも外部端子が接続
される領域を露出させるとともに、前記ベア状態の高耐
圧半導体チップの表面を含む高電圧が印加される領域を
被覆する、弾力性を有した絶縁物とを含む高耐圧電子機
器基板と、放熱体と、前記弾力性を有した絶縁物を押圧
して、前記高耐圧電子機器基板を前記放熱体に圧接する
圧接部材とを特徴としている。In order to achieve the above object, a high breakdown voltage semiconductor device according to the present invention includes a bare high breakdown voltage semiconductor chip, a bare high breakdown voltage semiconductor chip mounted thereon, and the high breakdown voltage semiconductor chip mounted thereon. Electrically connected substrate and, of the substrate on which the bare high voltage semiconductor chip is mounted, at least a region to which external terminals are connected is exposed, and the surface of the bare high voltage semiconductor chip is exposed. A high withstand voltage electronic device substrate including a resilient insulator covering a region to which a high voltage is applied, a radiator, and pressing the resilient insulator to form the high withstand voltage electron. And a pressure contact member for pressing an apparatus substrate against the heat radiator.
【0024】上記構成を有する高耐圧半導体装置によれ
ば、上記高耐圧電子機器基板を具備するので、上記高耐
圧電気機器基板と同様な効果が得られる。これととも
に、高耐圧電子機器基板を、放熱体に、弾力性を有した
絶縁物を押圧して圧接する。また、弾力性を有した絶縁
物は、チップのモールド材の役目と圧接用クッション材
の役目とを兼ねる。これらにより、高耐圧電子機器基板
を放熱体に固定するのに、たとえば半田などの接着部材
や、押圧するためのバネ等の部材が不要であり、製造コ
ストを削減できる。According to the high-breakdown-voltage semiconductor device having the above configuration, the same effect as that of the high-breakdown-voltage electric device substrate can be obtained because the high-breakdown-voltage electronic device substrate is provided. At the same time, the high-withstand-voltage electronic device substrate is pressed against the radiator by pressing an elastic insulator. The elastic insulator also functions as a chip molding material and a pressure-cushioning cushion material. As a result, an adhesive member such as solder or a member such as a spring for pressing is not required to fix the high withstand voltage electronic device substrate to the heat radiator, so that manufacturing costs can be reduced.
【0025】また、接着部材が不要なので、接着部材の
劣化による信頼性の低下等も発生せず、長期間に及ぶ使
用や、過酷な環境下での使用にも耐えることが可能にな
る。Further, since an adhesive member is unnecessary, the reliability does not decrease due to the deterioration of the adhesive member, and it is possible to withstand use for a long period of time or use in a severe environment.
【0026】また、高耐圧電子機器基板を接着部材を介
さずに放熱体に圧接するので、良好な放熱性が得られ
る。In addition, since the high-withstand-voltage electronic device substrate is pressed against the radiator without the interposition of an adhesive member, good heat radiation can be obtained.
【0027】また、弾力性を有した絶縁物を介して主な
発熱部であるチップ上を圧接することもでき、チップ上
を圧接した場合には、より良好な放熱性を得ることがで
きる。Further, the chip, which is the main heat generating portion, can be pressed against the chip via an elastic insulator, and when the chip is pressed, a better heat radiation property can be obtained.
【0028】また、圧接に際し、弾力性を有した絶縁物
を押圧するので、高耐圧電子機器基板に対して、圧力が
均等にかかりやすくなり、高耐圧電子機器基板と放熱体
との密着性は良好となる。密着性が良好となることで、
放熱性もまた、良好となる。Further, since the insulator having elasticity is pressed during the pressure contact, the pressure is easily applied evenly to the high withstand voltage electronic device substrate, and the adhesion between the high withstand voltage electronic device substrate and the radiator is improved. It will be good. With good adhesion,
The heat dissipation is also good.
【0029】[0029]
【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。Embodiments of the present invention will be described below with reference to the drawings. For this explanation,
Common parts are denoted by common reference symbols.
【0030】[第1の実施形態]図1は、この発明の第
1の実施形態に係る高耐圧半導体チップの評価方法に用
いられる評価冶具を示す図である。[First Embodiment] FIG. 1 is a view showing an evaluation jig used in a method for evaluating a high breakdown voltage semiconductor chip according to a first embodiment of the present invention.
【0031】図1に示すように、評価冶具は、主にステ
ージ1、プローブ2(2E、2G)、このプローブ2を
保持するプローブ保持台3から構成されている。ステー
ジ1、およびプローブ2は、電気特性測定器4に電気的
に接続される。As shown in FIG. 1, the evaluation jig mainly comprises a stage 1, a probe 2 (2E, 2G), and a probe holder 3 for holding the probe 2. The stage 1 and the probe 2 are electrically connected to an electric property measuring device 4.
【0032】ステージ1には、載置部5が形成されてい
る。載置部5には、高耐圧半導体チップ6が載置され
る。高耐圧半導体チップ6には、たとえばIGBTのよ
うなパワーデバイスが形成されている。The stage 1 is provided with a mounting portion 5. The high breakdown voltage semiconductor chip 6 is mounted on the mounting portion 5. A power device such as an IGBT is formed on the high breakdown voltage semiconductor chip 6, for example.
【0033】保持台3には、取付部7が形成されてい
る。取付部7には、シリコーンラバー8が取り付けられ
る。シリコーンラバー8は、弾力性を有した絶縁性樹脂
である。An attachment 7 is formed on the holding base 3. A silicone rubber 8 is attached to the attachment portion 7. The silicone rubber 8 is an insulating resin having elasticity.
【0034】図2は、チップ6、およびシリコーンラバ
ー8を示す斜視図である。FIG. 2 is a perspective view showing the chip 6 and the silicone rubber 8.
【0035】図2に示すように、シリコーンラバー8の
一例は、チップ6の終端部分9に対応した枠状の形状を
有したものである。一例に係るシリコーンラバー8は、
取付部7に嵌合される嵌合部10、および終端部分9に
押し当てられる押当部11を持つ。押当部11は、嵌合
部10よりも狭い幅を有しており、押し当てられた際、
嵌合部10より潰れやすくなっている。このようなシリ
コーンラバー8は、終端部分9に、密着しやすい利点が
ある。As shown in FIG. 2, one example of the silicone rubber 8 has a frame shape corresponding to the end portion 9 of the chip 6. Silicone rubber 8 according to one example,
It has a fitting portion 10 fitted to the mounting portion 7 and a pressing portion 11 pressed against the end portion 9. The pressing portion 11 has a narrower width than the fitting portion 10, and when pressed,
It is easier to crush than the fitting portion 10. Such a silicone rubber 8 has an advantage that it easily adheres to the terminal portion 9.
【0036】次に、上記評価冶具を用いた評価方法の具
体的一例を説明する。Next, a specific example of an evaluation method using the above-described evaluation jig will be described.
【0037】図3(A)〜図3(D)は、評価方法の具
体的一例を説明するための図である。FIGS. 3A to 3D are diagrams for explaining a specific example of the evaluation method.
【0038】まず、図3(A)に示すように、ウェーハ
プロセスにより、たとえばIGBTをシリコンウェーハ
12に形成し、IGBTが形成された高耐圧半導体チッ
プ6を、シリコンウェーハ12に複数得る。First, as shown in FIG. 3A, for example, an IGBT is formed on a silicon wafer 12 by a wafer process, and a plurality of high voltage semiconductor chips 6 on which the IGBT is formed are obtained on the silicon wafer 12.
【0039】次に、図3(B)に示すように、ウェーハ
12をダイシングし、チップ6をウェーハ12から分離
する。Next, as shown in FIG. 3B, the wafer 12 is diced to separate the chips 6 from the wafer 12.
【0040】次に、図3(C)に示すように、分離され
た状態(ベア状態)のチップ6をステージ1の載置部5
に載置する。また、シリコーンラバー8を保持台3の取
付部7に取り付ける。このとき、チップ6の裏面に形成
されたコレクタ電極13Cは、ステージ1、またはステ
ージ1に形成された電極(図示せず)を介して、電気特
性測定器4に電気的に接続される。Next, as shown in FIG. 3C, the chip 6 in the separated state (bare state) is placed on the mounting portion 5 of the stage 1.
Place on. Further, the silicone rubber 8 is attached to the attaching portion 7 of the holding base 3. At this time, the collector electrode 13C formed on the back surface of the chip 6 is electrically connected to the electrical property measuring device 4 via the stage 1 or an electrode (not shown) formed on the stage 1.
【0041】次に、図3(D)に示すように、ステージ
1を上昇、または保持台3を下降させ、シリコーンラバ
ー8を、チップ6の終端部分9に押し当てる。このと
き、シリコーンラバー8は、チップ6の側面の上方か
ら、チップ6の上面に形成されたエミッタ電極13Eの
上方にかけて、およびチップ6の側面の上方から、チッ
プ6の上面に形成されたゲート電極13Gの上方にかけ
てそれぞれ押し当てられるのが良い。Next, as shown in FIG. 3D, the stage 1 is raised or the holding table 3 is lowered, and the silicone rubber 8 is pressed against the end portion 9 of the chip 6. At this time, the silicone rubber 8 extends from above the side surface of the chip 6 to above the emitter electrode 13E formed on the upper surface of the chip 6, and from above the side surface of the chip 6 to the gate electrode formed on the upper surface of the chip 6. It is better to press each of them above 13G.
【0042】また、ステージ1を上昇、または保持台3
を下降させることで、プローブ2Eはエミッタ電極13
Eに接触され、プローブ2Gはゲート電極13Gに接触
される。これにより、エミッタ電極13E、およびゲー
ト電極13Gはそれぞれ、電気特性測定器4に電気的に
接続される。Further, the stage 1 is raised or the holding table 3
Is lowered, the probe 2E is connected to the emitter electrode 13
E, and the probe 2G is brought into contact with the gate electrode 13G. Thereby, the emitter electrode 13E and the gate electrode 13G are each electrically connected to the electrical characteristic measuring device 4.
【0043】次に、終端部分9にシリコンラバー8が押
し当てられた状態で、4000〜4500Vの電圧を、
チップ6に印加する。電圧印加の一例は、たとえばコレ
クタ電極13Cに4000〜4500V、エミッタ電極
13Eに接地電位(0V)、ゲート電極13Gに接地電
位(0V)を与えることである。Next, while the silicon rubber 8 is pressed against the terminal portion 9, a voltage of 4000 to 4500V is applied.
Applied to chip 6. An example of voltage application is to apply, for example, 4000 to 4500 V to the collector electrode 13C, a ground potential (0 V) to the emitter electrode 13E, and a ground potential (0 V) to the gate electrode 13G.
【0044】次に、シリコンラバー8が押し当てられ、
かつ4000〜4500Vの電圧が印加された状態で、
電気特性測定器4を用いて、チップ6の特性を評価す
る。Next, the silicon rubber 8 is pressed.
And with a voltage of 4000 to 4500 V applied,
The characteristics of the chip 6 are evaluated using the electric characteristic measuring device 4.
【0045】上記第1の実施形態に係る評価方法である
と、シリコーンラバー8を、ベア状態のチップ6の終端
部分9に押し当てる。このため、図4(A)に示すよう
に、チップ6の側面部分14からエミッタ電極13E
(あるいはゲート電極)にかけてのスパークパス15
を、図4(B)に示すように、シリコーンラバー8によ
って遮断することができる。スパークパス15が遮断さ
れる結果、たとえば2000V以上、具体的には400
0〜4500Vのような高電圧を印加した場合でも、ス
パークの発生を抑制できる。このため、ベア状態のチッ
プ6を、たとえば2000V以上の高電圧環境の下で評
価することが可能となる。In the evaluation method according to the first embodiment, the silicone rubber 8 is pressed against the end portion 9 of the bare chip 6. For this reason, as shown in FIG.
Spark path 15 (or gate electrode)
Can be blocked by the silicone rubber 8 as shown in FIG. As a result of the spark path 15 being cut off, for example, 2000 V or more, specifically 400
Even when a high voltage such as 0 to 4500 V is applied, generation of spark can be suppressed. For this reason, it is possible to evaluate the bare chip 6 under a high voltage environment of, for example, 2000 V or more.
【0046】よって、チップ6を、たとえば定格電圧2
000V以上の製品に用いようとした場合でも、製品組
立前に、チップ6を、定格電圧環境の下で評価すること
が可能となる。即ち、製品組立前に、たとえば2000
V以上の高電圧環境の下で不良となるようなチップ6を
予めレジェクトでき、製品組立後の歩留りを向上でき
る。製品組立後の歩留りを向上できる結果、ケースなど
の組み立て部材、およびケース内を充填する絶縁性樹脂
等が無駄になる状況が減り、製造コストを削減できる。Therefore, the chip 6 is connected to the rated voltage 2
Even when the chip 6 is used for a product of 000 V or more, it is possible to evaluate the chip 6 under a rated voltage environment before assembling the product. That is, before assembling the product, for example, 2000
A chip 6 that becomes defective under a high voltage environment of V or more can be rejected in advance, and the yield after product assembly can be improved. As a result, the yield after assembly of the product can be improved. As a result, the situation in which assembly members such as the case and the insulating resin filling the case are wasted is reduced, and the manufacturing cost can be reduced.
【0047】また、組み立てられた製品が、チップ6を
複数搭載したモジュール製品であった場合、一つの耐圧
不良のチップ6のために、他の耐圧良好のチップ6を無
駄にすることもない。よって、製造コストの削減効果
は、より高まる。When the assembled product is a module product on which a plurality of chips 6 are mounted, one chip 6 having a poor withstand voltage does not waste another chip 6 having a good withstand voltage. Therefore, the effect of reducing the manufacturing cost is further enhanced.
【0048】さらにチップ6はベア状態のままで良いの
で、チップ6の終端部分9に対して、スパークパス15
を遮断するような加工を施す必要もないので、上記評価
方法を実施するに当たり、評価コストの増加は、ほとん
どない。Further, since the chip 6 may be kept in a bare state, the spark path 15
Since there is no need to perform a process of cutting off the evaluation, there is almost no increase in the evaluation cost in implementing the above evaluation method.
【0049】また、シリコーンラバー8のように弾力性
を有した絶縁物を、ベア状態のチップ6の終端部分9に
押し当てるようにすることで、シリコーンラバー8とチ
ップ6との密着性を良好にでき、上記スパークの抑制効
果を、向上させることができる。Further, by pressing an insulating material having elasticity like the silicone rubber 8 against the end portion 9 of the chip 6 in a bare state, the adhesion between the silicone rubber 8 and the chip 6 is improved. And the effect of suppressing the spark can be improved.
【0050】なお、上記第1の実施形態では、パワーデ
バイスの例として、IGBTを例示したが、縦型MOS
FETや、ダイオードなどにも、第1の実施形態を適用
することができる。In the first embodiment, an IGBT is illustrated as an example of a power device.
The first embodiment can be applied to an FET, a diode, and the like.
【0051】また、上記第1の実施形態では、図3
(B)に示すベア状態のチップ6を評価するようにした
が、図3(A)に示すウェーハ12の状態でチップ6を
評価することも可能である。In the first embodiment, FIG.
Although the bare chip 6 shown in FIG. 3B is evaluated, it is also possible to evaluate the chip 6 in the state of the wafer 12 shown in FIG.
【0052】[第2の実施形態]パワーエレクトロニク
ス製品では、高耐圧半導体チップ6を電子機器基板にマ
ウントし、チップ6の電極と基板の配線パターンとをワ
イヤボンドしたうえで、ケースに収容する製品がある。[Second Embodiment] In a power electronics product, a high breakdown voltage semiconductor chip 6 is mounted on an electronic device substrate, and the electrodes of the chip 6 and the wiring pattern of the substrate are wire-bonded and then housed in a case. There is.
【0053】このような製品の場合、チップ6を、電子
機器基板にマウント/ワイヤボンドした状態において、
評価することが望まれる。In the case of such a product, in a state where the chip 6 is mounted / wire-bonded to the electronic device substrate,
It is desirable to evaluate.
【0054】しかし、上述したように、ベア状態のチッ
プ6の耐圧は、たとえば2000V程度であり、定格電
圧が2000V以上の製品については、評価することが
できない。このため、製品完成状態で不良となる確率が
高まってしまう。However, as described above, the withstand voltage of the chip 6 in the bare state is, for example, about 2000 V, and it is not possible to evaluate a product having a rated voltage of 2000 V or more. For this reason, the probability of failure in the completed state of the product increases.
【0055】この第2の実施形態は、たとえば2000
V以上の電圧環境の下で評価することが可能となる高耐
圧電子機器基板に関する。In the second embodiment, for example, 2000
The present invention relates to a high withstand voltage electronic device substrate which can be evaluated under a voltage environment of V or more.
【0056】図5(A)〜図11(A)はこの発明の第
2の実施形態に係る高耐圧電子機器基板、およびその高
耐圧電子機器基板を用いた高耐圧半導体装置を製造工程
順に示した平面図、図5(B)〜図11(B)は図5
(A)〜図11(A)中のB−B線に沿う断面図、図5
(C)〜図11(C)は図5(A)〜図11(A)中の
C−C線に沿う断面図である。FIGS. 5A to 11A show a high breakdown voltage electronic device substrate and a high breakdown voltage semiconductor device using the high breakdown voltage electronic device substrate according to the second embodiment of the present invention in the order of manufacturing steps. FIG. 5B to FIG.
FIG. 5A is a sectional view taken along the line BB in FIG.
(C) to FIG. 11 (C) are cross-sectional views along the line CC in FIG. 5 (A) to FIG. 11 (A).
【0057】以下、第2の実施形態に係る高耐圧電子機
器基板、およびその高耐圧電子機器基板を用いた高耐圧
半導体装置を、その製造方法とともに説明する。Hereinafter, a high-breakdown-voltage electronic device substrate according to the second embodiment and a high-breakdown-voltage semiconductor device using the high-breakdown-voltage electronic device substrate will be described together with a method of manufacturing the same.
【0058】図5(A)〜図5(C)に示すように、D
BC(Direct Bond Copper)基板21を準備する。DB
C基板21は、絶縁基板22、絶縁基板22の上面に形
成されたコレクタ配線層23C、エミッタ配線層23
E、およびゲート配線層23G-1、23G-2、絶縁基板
22の裏面に形成された銅(Cu)層24から構成され
ている。絶縁基板22は、たとえばアルミナ(Al
2O3)、窒化アルミニウム(AlN)、窒化シリコン
(SiN)から成る。また、コレクタ配線層23C、エ
ミッタ配線層23E、およびゲート配線層23G-1、2
3G-2は、たとえば銅(Cu)、アルミニウム(A
l)、銅とアルミニウムとの積層構造から成る。As shown in FIGS. 5A to 5C, D
A BC (Direct Bond Copper) substrate 21 is prepared. DB
The C substrate 21 includes an insulating substrate 22, a collector wiring layer 23C formed on the upper surface of the insulating substrate 22, and an emitter wiring layer 23.
E, gate wiring layers 23G-1, 23G-2, and a copper (Cu) layer 24 formed on the back surface of the insulating substrate 22. The insulating substrate 22 is made of, for example, alumina (Al
2 O 3 ), aluminum nitride (AlN), and silicon nitride (SiN). The collector wiring layer 23C, the emitter wiring layer 23E, and the gate wiring layers 23G-1, 23G-2,
3G-2 is, for example, copper (Cu), aluminum (A
l), consisting of a laminated structure of copper and aluminum.
【0059】次に、図6(A)〜図6(C)に示すよう
に、高耐圧半導体チップ6を、コレクタ配線層23C上
にマウントする。この例では、4つのIGBTチップ6
-1〜6-4、2個のFWD(Free-Wheeling Diode)チッ
プ6-5、6-6をマウントする。このマウントにより、I
GBTチップ6-1〜6-4のコレクタ電極13C、FWD
チップ6-5、6-6のカソード電極13Kがそれぞれ、コ
レクタ配線層23Cに、半田層25によって電気的に接
続される。Next, as shown in FIGS. 6A to 6C, the high breakdown voltage semiconductor chip 6 is mounted on the collector wiring layer 23C. In this example, four IGBT chips 6
-1 to 6-4, two FWD (Free-Wheeling Diode) chips 6-5 and 6-6 are mounted. With this mount, I
Collector electrode 13C of GBT chips 6-1 to 6-4, FWD
The cathode electrodes 13K of the chips 6-5 and 6-6 are electrically connected to the collector wiring layer 23C by the solder layer 25, respectively.
【0060】次に、図7(A)〜図7(C)に示すよう
に、IGBTチップ6-1〜6-4のエミッタ電極13Eを
それぞれエミッタ配線層23Eに、エミッタ用ボンディ
ングワイヤ26Eを用いて電気的に接続する。また、I
GBTチップ6-1、6-2のゲート電極13Gをそれぞれ
ゲート配線層23G-1に、ゲート用ボンディングワイヤ
26Gを用いて電気的に接続する。また、IGBTチッ
プ6-3、6-4のゲート電極13Gをそれぞれゲート配線
層23G-2に、ゲート用ボンディングワイヤ26Gを用
いて電気的に接続する。また、FWDチップ6-5、6-6
のアノード電極13Aをそれぞれエミッタ配線層23E
に、アノード用ボンディングワイヤ26Aを用いて電気
的に接続する。これにより、図12に示すような回路を
持つ電子機器基板30が得られる。Next, as shown in FIGS. 7A to 7C, the emitter electrodes 13E of the IGBT chips 6-1 to 6-4 are respectively used for the emitter wiring layers 23E and the emitter bonding wires 26E. Electrical connection. Also, I
The gate electrodes 13G of the GBT chips 6-1 and 6-2 are electrically connected to the gate wiring layers 23G-1 by using gate bonding wires 26G. Further, the gate electrodes 13G of the IGBT chips 6-3 and 6-4 are electrically connected to the gate wiring layers 23G-2 using the bonding wires 26G for gates. Also, FWD chips 6-5, 6-6
Anode electrodes 13A are respectively connected to the emitter wiring layers 23E.
Are electrically connected using an anode bonding wire 26A. Thus, an electronic device substrate 30 having a circuit as shown in FIG. 12 is obtained.
【0061】次に、図8(A)〜図8(C)に示すよう
に、電子機器基板30の絶縁基板22の周囲を、コレク
タ配線層23C、エミッタ配線層23E、ゲート配線層
23G-1、23G-2のうち、外部電極の接続部分27
C、27E、27G-1、27G-2を除いて、シリコーン
ラバー28により被覆する。なお、この実施形態のよう
に、銅層24が有る場合、この銅層24上は、シリコー
ンラバー28により被覆しない。この被覆は、射出成型
により行うのが、接続部分27C、27E、27G-1、
27G-2、銅層24を除いた絶縁基板22の周囲を、精
度良く被覆できるので望ましい。Next, as shown in FIGS. 8A to 8C, the periphery of the insulating substrate 22 of the electronic device substrate 30 is covered with a collector wiring layer 23C, an emitter wiring layer 23E, and a gate wiring layer 23G-1. , 23G-2, the connection portion 27 of the external electrode
Coated with silicone rubber 28 except for C, 27E, 27G-1, 27G-2. When the copper layer 24 is present as in this embodiment, the copper layer 24 is not covered with the silicone rubber 28. This coating is performed by injection molding, and the connection portions 27C, 27E, 27G-1,
27G-2, the periphery of the insulating substrate 22 excluding the copper layer 24 can be covered with high accuracy, which is desirable.
【0062】この射出成型に用いる金型の一例は、シリ
コーンラバー28を充填するためのキャビティを電子機
器基板30周囲に対応して有し、かつこのキャビティ内
に、接続部分27C、27E、27G-1、27G-2に接
触する部位を持つ。また、電子機器基板30は、たとえ
ば金型上に銅層24を接触させて置かれれば良い。One example of the mold used for the injection molding has a cavity for filling the silicone rubber 28 corresponding to the periphery of the electronic device substrate 30, and has connection portions 27 C, 27 E, and 27 G− in the cavity. 1, has a part that contacts 27G-2. In addition, the electronic device substrate 30 may be placed, for example, on a mold with the copper layer 24 in contact therewith.
【0063】このような金型を用い、シリコーンラバー
28を射出成型により形成することで、図8(A)〜図
8(C)に示す電子機器基板30を、たとえば接続部分
27C、27E、27G-1、27G-2、銅層24上から
シリコーンラバー28を除去する工程を必要とせずに、
得ることができる。By using such a mold and forming the silicone rubber 28 by injection molding, the electronic device substrate 30 shown in FIGS. 8A to 8C can be connected to, for example, the connection portions 27C, 27E, and 27G. -1, 27G-2, without the need to remove the silicone rubber 28 from the copper layer 24,
Obtainable.
【0064】次に、図9(A)〜図9(C)に示すよう
に、図8(A)〜図8(C)に示す電子機器基板30
を、評価冶具(図示せず)に載置し、4000〜450
0Vの電圧を、電子機器基板30に印加する。電圧印加
の一例は、たとえばコレクタ配線層23Cにプローブ2
9Cを介して4000〜4500V、エミッタ配線層2
3Eにプローブ29Eを介して接地電位(0V)、ゲー
ト配線層23G-1、23G-2にプローブ29G-1、29
G-2を介して接地電位(0V)を与える。この後、40
00〜4500Vの電圧が印加された状態で、電子機器
基板30の特性を評価する。この評価において、不良と
判断された電子機器基板30はレジェクトされる。Next, as shown in FIGS. 9A to 9C, the electronic device substrate 30 shown in FIGS.
Is placed on an evaluation jig (not shown), and 4000 to 450
A voltage of 0 V is applied to the electronic device substrate 30. An example of the voltage application is that the probe 2 is connected to the collector wiring layer 23C, for example.
4000-4500V via 9C, emitter wiring layer 2
The ground potential (0 V) is applied to 3E via the probe 29E, and the probes 29G-1, 29G are applied to the gate wiring layers 23G-1, 23G-2.
A ground potential (0 V) is applied via G-2. After this, 40
With the voltage of 00 to 4500 V applied, the characteristics of the electronic device substrate 30 are evaluated. In this evaluation, the electronic device substrate 30 determined to be defective is rejected.
【0065】次に、図10(A)〜図10(C)に示す
ように、上記評価により良品と判断された電子機器基板
30を、銅ベース31上に固定する。この例では、電子
機器基板30の裏面に形成された銅層24を、銅ベース
31上に、半田層32を介して固定する。Next, as shown in FIGS. 10A to 10C, the electronic device substrate 30 determined to be non-defective by the above evaluation is fixed on the copper base 31. In this example, the copper layer 24 formed on the back surface of the electronic device substrate 30 is fixed on the copper base 31 via the solder layer 32.
【0066】次に、図11(A)〜図11(C)に示す
ように、外部電極の接続部分27C、27E、27G-
1、27G-2にそれぞれ、外部電極33C、33E、3
3Gを接続し、銅ベース31の周縁部分に、枠体34を
固定する。次に、外部電極33C、33E、33Gに接
続される外部端子35C、35E、35Gを持つ蓋体3
6(なお、図11(A)では図示を省略している)を、
枠体34に固定する。このようにして、第2の実施形態
に係る電子機器基板30を用いたIGBT製品37が完
成する。なお、IGBT製品37は、たとえばヒートシ
ンク(図示せず)を、銅ベース31に接続した状態にて
使用される。Next, as shown in FIGS. 11A to 11C, connection portions 27C, 27E and 27G-
External electrodes 33C, 33E, 3
3G is connected, and the frame body 34 is fixed to the periphery of the copper base 31. Next, a lid 3 having external terminals 35C, 35E, 35G connected to the external electrodes 33C, 33E, 33G.
6 (not shown in FIG. 11A)
It is fixed to the frame 34. Thus, the IGBT product 37 using the electronic device substrate 30 according to the second embodiment is completed. The IGBT product 37 is used, for example, with a heat sink (not shown) connected to the copper base 31.
【0067】上記第2の実施形態に係る電子機器基板3
0であると、電子機器基板30上を、コレクタ配線層2
3C、エミッタ配線層23E、ゲート配線層23G-1、
23G-2のうち、外部電極の接続部分27C、27E、
27G-1、27G-2を除いて、シリコーンラバー28に
より被覆する。これにより、電子機器基板30上のスパ
ークパスが形成されるような部分、たとえばコレクタ配
線層23Cとエミッタ用ボンディングワイヤ26Eとの
間、コレクタ配線層23Cとゲート用ボンディングワイ
ヤ26Gとの間、コレクタ配線層23Cとアノード用ボ
ンディングワイヤ26Aとの間、IGBTチップ6-1〜
6-4、FWDチップ6-5、6-6の終端部分等がそれぞ
れ、シリコーンラバー28により被覆される。これによ
り、電子機器基板30上のスパークパスは、シリコーン
ラバー28によって遮断される。スパークパスが遮断さ
れる結果、たとえば2000V以上、具体的には400
0〜4500Vのような高電圧を印加した場合でも、ス
パークの発生を抑制できる。このため、電子機器基板3
0を、たとえば2000V以上の高電圧環境の下で評価
することが可能となる。The electronic device substrate 3 according to the second embodiment.
0, the collector wiring layer 2 is formed on the electronic device substrate 30.
3C, the emitter wiring layer 23E, the gate wiring layer 23G-1,
23G-2, connecting portions 27C, 27E of the external electrodes,
Except for 27G-1 and 27G-2, it is covered with silicone rubber 28. Thereby, portions where a spark path is formed on the electronic device substrate 30, for example, between the collector wiring layer 23C and the bonding wire 26E for the emitter, between the collector wiring layer 23C and the bonding wire 26G for the gate, Between the layer 23C and the bonding wire 26A for the anode;
6-4 and the end portions of the FWD chips 6-5 and 6-6 are covered with the silicone rubber 28, respectively. Thus, the spark path on the electronic device substrate 30 is blocked by the silicone rubber 28. As a result of the interruption of the spark path, for example, 2000 V or more, specifically 400
Even when a high voltage such as 0 to 4500 V is applied, generation of spark can be suppressed. Therefore, the electronic device substrate 3
0 can be evaluated under a high voltage environment of, for example, 2000 V or more.
【0068】よって、製品組立前に、たとえば2000
V以上の高電圧環境の下で不良となるような電子機器基
板30を予めレジェクトでき、製品組立後の歩留りを向
上できる。製品組立後の歩留りを向上できる結果、ケー
ス(枠体、蓋体)などの組み立て部材が無駄になる状況
が減り、製造コストを削減できる。Therefore, before assembling the product, for example, 2000
An electronic device substrate 30 that becomes defective under a high voltage environment of V or more can be rejected in advance, and the yield after product assembly can be improved. As a result, the yield after assembly of the product can be improved. As a result, a situation in which assembly members such as a case (a frame and a lid) are wasted is reduced, and manufacturing costs can be reduced.
【0069】また、シリコーンラバー28のように弾力
性を有した絶縁物によって電子機器基板30を被覆す
る。これにより、チップ6-1〜6-6が発熱した際、特に
チップ6-1〜6-6とシリコーンラバー28との間に作用
する熱応力を緩和でき、装置の信頼性を高めることがで
きる。The electronic device substrate 30 is covered with an elastic insulator such as silicone rubber 28. Thereby, when the chips 6-1 to 6-6 generate heat, the thermal stress acting particularly between the chips 6-1 to 6-6 and the silicone rubber 28 can be reduced, and the reliability of the device can be improved. .
【0070】なお、上記第2の実施形態では、パワーデ
バイスの例として、IGBTを例示したが、縦型MOS
FET等、他のパワーデバイスを用いるようにしても良
い。In the second embodiment, an IGBT is used as an example of a power device.
Another power device such as an FET may be used.
【0071】また、上記第2の実施形態では、複数のチ
ップ6-1〜6-6を搭載した電子機器基板30を例示した
が、一つのチップを搭載するようにしても良い。Further, in the second embodiment, the electronic device substrate 30 on which the plurality of chips 6-1 to 6-6 are mounted is illustrated, but one chip may be mounted.
【0072】また、一つの電子機器基板30を搭載した
IGBT製品37を例示したが、複数の電子機器基板を
搭載するようにしても良い。Although the IGBT product 37 on which one electronic device substrate 30 is mounted has been illustrated, a plurality of electronic device substrates may be mounted.
【0073】特に複数の電子機器基板30を搭載した製
品であった場合、一つの耐圧不良の電子機器基板30の
ために、他の耐圧良好の電子機器基板30を無駄にする
こともない。よって、製造コストの削減効果は、より高
まる。In particular, in the case of a product on which a plurality of electronic device boards 30 are mounted, there is no need to waste another electronic device substrate 30 having a good withstand voltage for one electronic device substrate 30 having a withstand voltage defect. Therefore, the effect of reducing the manufacturing cost is further enhanced.
【0074】また、上記第2の実施形態では、電子機器
基板30の周囲を、シリコーンラバー28により被覆す
るので、ケース内を、従来のようにシリコーンゲルやエ
ポキシ樹脂により充填しなくても良い。ケース内を、シ
リコーンゲルやエポキシ樹脂により充填しない場合は、
製造コストを削減できる。しかし、必要に応じ、ケース
内を、シリコーンゲルやエポキシ樹脂により充填するこ
とも可能である。In the second embodiment, since the periphery of the electronic device substrate 30 is covered with the silicone rubber 28, the inside of the case does not need to be filled with silicone gel or epoxy resin as in the conventional case. If the case is not filled with silicone gel or epoxy resin,
Manufacturing costs can be reduced. However, if necessary, the inside of the case can be filled with silicone gel or epoxy resin.
【0075】また、シリコーンラバー28は、電子機器
基板30のうち絶縁基板22の周囲、即ち上面、側面、
底面を被覆する例を示したが、シリコーンラバー28は
絶縁基板22の上面のみを被覆するようにしても良い。The silicone rubber 28 is provided around the insulating substrate 22 of the electronic device substrate 30, that is, the upper surface, the side surface,
Although the example in which the bottom surface is covered has been described, the silicone rubber 28 may cover only the upper surface of the insulating substrate 22.
【0076】[第3の実施形態]第3の実施形態は、第
2の実施形態により説明した電子機器基板30を用い
て、特に組み立てに関する製造コストを削減できる、あ
るいは装置の寿命に関する信頼性を向上できる高耐圧半
導体装置に関する。[Third Embodiment] In the third embodiment, using the electronic device substrate 30 described in the second embodiment, it is possible to reduce the manufacturing cost, particularly for assembly, or to improve the reliability regarding the life of the device. The present invention relates to a high breakdown voltage semiconductor device that can be improved.
【0077】図13は、第3の実施形態に係る高耐圧半
導体装置の断面図である。FIG. 13 is a sectional view of a high voltage semiconductor device according to the third embodiment.
【0078】図13に示すように、圧接板41は、電子
機器基板30のシリコーンラバー28上に置かれてい
る。圧接板41は、ねじ42により、ヒートシンク43
に固定されている。この結果、電子機器基板30には、
圧接板41から圧力がかかり、電子機器基板30は、ヒ
ートシンク43に圧接される。As shown in FIG. 13, the pressure contact plate 41 is placed on the silicone rubber 28 of the electronic device substrate 30. The press contact plate 41 is fixed to the heat sink 43 by a screw 42.
It is fixed to. As a result, the electronic device substrate 30 includes
A pressure is applied from the pressure contact plate 41, and the electronic device substrate 30 is pressed against the heat sink 43.
【0079】ヒートシンク43上には、ケース44が固
定されている。ケース44は、電子機器基板30を収容
する。A case 44 is fixed on the heat sink 43. The case 44 houses the electronic device substrate 30.
【0080】このような第3の実施形態に係る高耐圧半
導体装置であると、電子機器基板30を、ヒートシンク
43に、弾力性を有したシリコーンラバー28を押圧し
て圧接する。このため、電子機器基板30をヒートシン
ク43に固定するのに、たとえば半田が不要であり、製
造コストを削減できる。In the high withstand voltage semiconductor device according to the third embodiment, the electronic device substrate 30 is pressed against the heat sink 43 by pressing the elastic silicone rubber 28. Therefore, for example, soldering is not required to fix the electronic device substrate 30 to the heat sink 43, and the manufacturing cost can be reduced.
【0081】また、半田が不要なので、半田の劣化によ
る信頼性の低下等も発生せず、長期間に及ぶ使用や、過
酷な環境下での使用にも耐えることができ、その信頼性
を向上させることができる。Further, since no solder is required, the reliability does not decrease due to the deterioration of the solder, and the device can withstand use for a long period of time or in a severe environment, thereby improving its reliability. Can be done.
【0082】また、電子機器基板30を半田を介さずに
ヒートシンク43に圧接するので、放熱性も良好であ
る。また、シリコーンラバー28を介して、主な発熱部
であるチップ6上を圧接するので、放熱性は、さらに良
好となる。Further, since the electronic device substrate 30 is pressed against the heat sink 43 without using the solder, the heat dissipation is good. In addition, since the chip 6 which is the main heat-generating portion is pressed against the chip via the silicone rubber 28, the heat radiation is further improved.
【0083】また、圧接に際し、弾力性を有したシリコ
ーンラバー28を押圧するので、電子機器基板30に対
して、圧力が均等にかかりやすくなり、電子機器基板3
0とヒートシンク43との密着性は良好となる。密着性
が良好となることで、放熱性もまた、良好となる。Also, since the silicone rubber 28 having elasticity is pressed at the time of pressing, the pressure is easily applied evenly to the electronic device substrate 30, and the electronic device substrate 3 is pressed.
0 and the heat sink 43 have good adhesion. When the adhesiveness is good, the heat dissipation is also good.
【0084】図14は、第3の実施形態の変形例に係る
高耐圧半導体装置の断面図である。FIG. 14 is a sectional view of a high breakdown voltage semiconductor device according to a modification of the third embodiment.
【0085】図14に示すように、第3の実施形態で
は、半田が不要なので、DBC基板21から銅層24を
省略することも可能である。As shown in FIG. 14, in the third embodiment, since no solder is required, the copper layer 24 can be omitted from the DBC substrate 21.
【0086】このような変形例によれば、上記第3の実
施形態と同様な効果が得られるとともに、銅層24を省
略できるので、DBC基板21の製造コストを抑制でき
る、という利点を、さらに得ることができる。According to such a modification, the same effect as that of the third embodiment can be obtained, and the copper layer 24 can be omitted, so that the manufacturing cost of the DBC substrate 21 can be suppressed. Obtainable.
【0087】[0087]
【発明の効果】以上説明したように、この発明によれ
ば、製造コストを削減できる高耐圧半導体チップの評価
方法、高耐圧電子機器基板およびその製造方法、および
高耐圧半導体装置を提供できる。As described above, according to the present invention, it is possible to provide a method for evaluating a high-breakdown-voltage semiconductor chip, a high-breakdown-voltage electronic device substrate and a method for manufacturing the same, and a high-breakdown-voltage semiconductor device which can reduce the manufacturing cost.
【図1】図1はこの発明の第1の実施形態に係る高耐圧
半導体チップの評価方法に用いられる評価冶具を示す
図。FIG. 1 is a view showing an evaluation jig used in a method for evaluating a high breakdown voltage semiconductor chip according to a first embodiment of the present invention.
【図2】図2はチップおよびシリコーンラバーを示す斜
視図。FIG. 2 is a perspective view showing a chip and a silicone rubber.
【図3】図3(A)〜図3(D)はそれぞれ第1の実施
形態に係る高耐圧半導体チップの評価方法を説明するた
めの図。FIGS. 3A to 3D are diagrams for explaining a method for evaluating a high breakdown voltage semiconductor chip according to the first embodiment;
【図4】図4(A)、(B)はそれぞれIGBTが形成
された高耐圧半導体チップを示す断面図。FIGS. 4A and 4B are cross-sectional views each showing a high breakdown voltage semiconductor chip on which an IGBT is formed.
【図5】図5(A)はこの発明の第2の実施形態に係る
電子機器基板の一製造工程を示す平面図、図5(B)は
図5(A)中のB−B線に沿う断面図、図5(C)は図
5(A)中のC−C線に沿う断面図。FIG. 5A is a plan view showing one manufacturing step of an electronic device substrate according to a second embodiment of the present invention, and FIG. 5B is a sectional view taken along line BB in FIG. 5A. FIG. 5C is a cross-sectional view taken along the line CC in FIG. 5A.
【図6】図6(A)はこの発明の第2の実施形態に係る
電子機器基板の一製造工程を示す平面図、図6(B)は
図6(A)中のB−B線に沿う断面図、図6(C)は図
6(A)中のC−C線に沿う断面図。FIG. 6A is a plan view showing one manufacturing step of an electronic device substrate according to a second embodiment of the present invention, and FIG. 6B is a sectional view taken along line BB in FIG. 6A. FIG. 6C is a cross-sectional view along the line CC in FIG. 6A.
【図7】図7(A)はこの発明の第2の実施形態に係る
電子機器基板の一製造工程を示す平面図、図7(B)は
図7(A)中のB−B線に沿う断面図、図7(C)は図
7(A)中のC−C線に沿う断面図。7A is a plan view showing one manufacturing step of an electronic device substrate according to a second embodiment of the present invention, and FIG. 7B is a view taken along line BB in FIG. 7A. FIG. 7C is a cross-sectional view taken along the line CC in FIG. 7A.
【図8】図8(A)はこの発明の第2の実施形態に係る
電子機器基板の一製造工程を示す平面図、図8(B)は
図8(A)中のB−B線に沿う断面図、図8(C)は図
8(A)中のC−C線に沿う断面図。FIG. 8A is a plan view showing one manufacturing step of an electronic device substrate according to a second embodiment of the present invention, and FIG. 8B is a view taken along line BB in FIG. 8A. FIG. 8C is a cross-sectional view taken along line CC in FIG. 8A.
【図9】図9(A)はこの発明の第2の実施形態に係る
電子機器基板の一製造工程を示す平面図、図9(B)は
図9(A)中のB−B線に沿う断面図、図9(C)は図
9(A)中のC−C線に沿う断面図。FIG. 9A is a plan view showing one manufacturing step of an electronic device substrate according to a second embodiment of the present invention, and FIG. 9B is a sectional view taken along line BB in FIG. 9A. FIG. 9C is a cross-sectional view taken along the line CC in FIG. 9A.
【図10】図10(A)はこの発明の第2の実施形態に
係る電子機器基板の一製造工程を示す平面図、図10
(B)は図10(A)中のB−B線に沿う断面図、図1
0(C)は図10(A)中のC−C線に沿う断面図。FIG. 10A is a plan view showing one manufacturing step of an electronic device substrate according to a second embodiment of the present invention, and FIG.
FIG. 1B is a sectional view taken along line BB in FIG.
0 (C) is a sectional view taken along line CC in FIG. 10 (A).
【図11】図11(A)はこの発明の第2の実施形態に
係る電子機器基板の一製造工程を示す平面図、図11
(B)は図11(A)中のB−B線に沿う断面図、図1
1(C)は図11(A)中のC−C線に沿う断面図。FIG. 11A is a plan view showing one manufacturing step of the electronic device substrate according to the second embodiment of the present invention;
FIG. 1B is a sectional view taken along line BB in FIG.
FIG. 1C is a cross-sectional view along the line CC in FIG.
【図12】図12はこの発明の第2の実施形態に係る電
子機器基板の回路図。FIG. 12 is a circuit diagram of an electronic device substrate according to a second embodiment of the present invention.
【図13】図13はこの発明の第3の実施形態に係る高
耐圧半導体装置の断面図。FIG. 13 is a sectional view of a high withstand voltage semiconductor device according to a third embodiment of the present invention.
【図14】図14はこの発明の第3の実施形態の変形例
に係る高耐圧半導体装置の断面図。FIG. 14 is a sectional view of a high withstand voltage semiconductor device according to a modification of the third embodiment of the present invention.
1…ステージ、 2、2E、2G…プローブ、 3…プローブ保持台、 4…電気特性測定器、 5…載置部、 6…高耐圧半導体チップ、 6-1〜6-4…IGBTチップ、 6-5、6-6…FWDチップ、 7…取付部、 8…シリコーンラバー、 9…終端部分、 10…嵌合部、 11…押当部、 12…シリコンウェーハ、 13C…コレクタ電極、 13E…エミッタ電極、 13G…ゲート電極、 13K…カソード電極、 13A…アノード電極、 14…側面部分、 15…スパークパス、 21…DBC基板、 22…絶縁基板、 23C…コレクタ配線層、 23E…エミッタ配線層、 23G-1、23G-2…ゲート配線層、 24…銅層、 25…半田層、 26C…コレクタ用ボンディングワイヤ、 26E…エミッタ用ボンディングワイヤ、 26A…アノード用ボンディングワイヤ、 27C、27E、27G-1、27G-2…外部電極の接続
部分、 28…シリコーンラバー、 29C、29E、29G-1、29G-1…プローブ、 30…電子機器基板、 31…銅ベース、 32…半田層、 33C、33E、33G…外部電極、 34…枠体、 35C、35E、35G…外部端子、 36…蓋体、 37…IGBT製品、 41…圧接板、 42…ねじ、 43…ヒートシンク、 44…ケース。DESCRIPTION OF SYMBOLS 1 ... Stage, 2, 2E, 2G ... Probe, 3 ... Probe holding stand, 4 ... Electric property measuring instrument, 5 ... Mounting part, 6 ... High voltage semiconductor chip, 6-1-6-4 ... IGBT chip, 6 -5, 6-6: FWD chip, 7: mounting portion, 8: silicone rubber, 9: terminal portion, 10: fitting portion, 11: pressing portion, 12: silicon wafer, 13C: collector electrode, 13E: emitter Electrode, 13G: Gate electrode, 13K: Cathode electrode, 13A: Anode electrode, 14: Side surface portion, 15: Spark path, 21: DBC substrate, 22: Insulating substrate, 23C: Collector wiring layer, 23E: Emitter wiring layer, 23G -1, 23G-2: gate wiring layer, 24: copper layer, 25: solder layer, 26C: bonding wire for collector, 26E: bonding wire for emitter, 26A: anode Connecting wires, 27C, 27E, 27G-1, 27G-2: connecting portions of external electrodes, 28: silicone rubber, 29C, 29E, 29G-1, 29G-1: probe, 30: electronic device substrate, 31: copper base , 32: solder layer, 33C, 33E, 33G: external electrode, 34: frame, 35C, 35E, 35G: external terminal, 36: lid, 37: IGBT product, 41: pressure contact plate, 42: screw, 43 ... Heat sink, 44 ... case.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 植竹 義成 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 坂本 隆夫 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 井上 直之 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Fターム(参考) 2G003 AA00 AE09 AF06 AG03 AG12 AH05 4M106 AA02 BA01 BA14 DD01 DJ01 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Yoshinari Uetake 1st address, Komukai Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa Prefecture Inside the Toshiba Microelectronics Center Co., Ltd. (72) Inventor Takao Sakamoto Komukai, Saiyuki-ku, Kawasaki-shi No. 1, Toshiba-cho, Toshiba Microelectronics Center (72) Inventor Naoyuki Inoue No. 1, Komukai Toshiba-cho, Koyuki-ku, Kawasaki-shi, Kanagawa F-Terminal, Toshiba Microelectronics Center, Inc. AG03 AG12 AH05 4M106 AA02 BA01 BA14 DD01 DJ01
Claims (6)
耐圧半導体チップの終端部分に押し当てる工程と、 前記弾力性を有した絶縁物が押し当てられた状態で、高
電圧を、前記高耐圧半導体チップに印加する工程と、 前記弾力性を有した絶縁物が押し当てられ、かつ前記高
電圧が印加された状態で、前記高耐圧半導体チップの特
性を評価する工程とを具備することを特徴とする高耐圧
半導体チップの評価方法。A step of pressing an insulator having elasticity against an end portion of a bare high-voltage semiconductor chip; and a step of applying a high voltage while the insulator having elasticity is pressed. Applying a voltage to the high withstand voltage semiconductor chip; and evaluating a characteristic of the high withstand voltage semiconductor chip in a state in which the elastic insulator is pressed and the high voltage is applied. A method for evaluating a high withstand voltage semiconductor chip, comprising:
ともに、前記高耐圧半導体チップが電気的に接続される
基板と、 前記ベア状態の高耐圧半導体チップがマウントされた前
記基板のうち、少なくとも外部端子が接続される領域を
露出させるとともに、前記ベア状態の高耐圧半導体チッ
プの表面を含む高電圧が印加される領域を被覆する、弾
力性を有した絶縁物とを具備することを特徴とする高耐
圧電子機器基板。2. A high-voltage semiconductor chip in a bare state, a substrate on which the high-voltage semiconductor chip in the bare state is mounted, and to which the high-voltage semiconductor chip is electrically connected; At least a region to which external terminals are connected is exposed on the substrate on which the chip is mounted, and a region to which a high voltage is applied including a surface of the bare high-voltage semiconductor chip is coated. A high-breakdown-voltage electronic device substrate, comprising: an insulating material;
とを特徴とする請求項2に記載の高耐圧電子機器基板。3. The high-voltage electronic device substrate according to claim 2, wherein the insulator is a silicone resin.
をマウントするとともに電気的に接続する工程と、 前記ベア状態の高耐圧半導体チップがマウントされた前
記基板のうち、少なくとも外部端子が接続される領域を
露出させるとともに、前記ベア状態の高耐圧半導体チッ
プの表面を含む高電圧が印加される領域を被覆する、弾
力性を有した絶縁物を、射出成型により形成する工程と
を具備することを特徴とする電子機器基板の製造方法。4. A step of mounting and electrically connecting a bare high-voltage semiconductor chip to a substrate, wherein at least an external terminal of the substrate on which the bare high-voltage semiconductor chip is mounted is connected. Forming a resilient insulator by injection molding, which exposes a region to be applied and covers a region to which a high voltage is applied including the surface of the bare high voltage semiconductor chip. A method for manufacturing an electronic device substrate, comprising:
ベア状態の高耐圧半導体チップがマウントされるととも
に、前記高耐圧半導体チップが電気的に接続される基板
と、前記ベア状態の高耐圧半導体チップがマウントされ
た前記基板のうち、少なくとも外部端子が接続される領
域を露出させるとともに、前記ベア状態の高耐圧半導体
チップの表面を含む高電圧が印加される領域を被覆す
る、弾力性を有した絶縁物とを含む高耐圧電子機器基板
と、 放熱体と、 前記弾力性を有した絶縁物を押圧して、前記高耐圧電子
機器基板を前記放熱体に圧接する圧接部材とを特徴とす
る高耐圧半導体装置。5. A high-voltage semiconductor chip in a bare state, a substrate on which the high-voltage semiconductor chip in the bare state is mounted and to which the high-voltage semiconductor chip is electrically connected, and a high-voltage semiconductor chip in the bare state. At least a region to which external terminals are connected is exposed on the substrate on which the chip is mounted, and a region to which a high voltage is applied including a surface of the bare high-voltage semiconductor chip is coated. A high-pressure electronic device substrate including the above-described insulator, a heat radiator, and a press-contact member that presses the resilient insulator to press the high-voltage electronic device substrate against the heat radiator. High breakdown voltage semiconductor device.
とを特徴とする請求項5に記載の高耐圧半導体装置。6. The high breakdown voltage semiconductor device according to claim 5, wherein the insulator is a silicone resin.
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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