JP2001045219A - Image sensor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は画像を読み取るイメ
ージセンサに関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image sensor for reading an image.
【０００２】[0002]
【従来の技術】原稿画像を読み取るイメージセンサは複
数のフォトダイオード（光電変換素子）を一列に有する
半導体チップを複数個配置している。2. Description of the Related Art An image sensor for reading a document image includes a plurality of semiconductor chips having a plurality of photodiodes (photoelectric conversion elements) arranged in a line.
【０００３】[0003]
【発明が解決しようとする課題】しかしながら、フォト
ダイオードは半導体チップごとに製造バラツキをもって
いるので、出力される光電変換信号には各チップ間のバ
ラツキによる誤差が生じる。However, since the photodiode has a manufacturing variation for each semiconductor chip, an error occurs in the output photoelectric conversion signal due to the variation between the chips.
【０００４】本発明はこのような問題を克服するように
したイメージセンサを提供することを目的とする。[0004] It is an object of the present invention to provide an image sensor which can overcome such a problem.
【０００５】[0005]
【課題を解決するための手段】上記目的を達成するため
本発明のイメージセンサは、画像読み取り用の複数のフ
ォトダイオードと；ダミーフォトダイオードと；所定の
周期で前記ダミーフォトダイオードに繰り返しバイアス
を与える第１のバイアス手段と；前記複数のフォトダイ
オードに所定のサイクルで順番にバイアスを与える第２
のバイアス手段と；前記複数のフォトダイオードの出力
信号を順番に差動増幅器の第１入力端子に導く手段と；
前記ダミーフォトダイオードの出力信号を前記差動増幅
器の第２入力端子に導く手段とから成っている。In order to achieve the above object, an image sensor according to the present invention comprises a plurality of photodiodes for reading an image; a dummy photodiode; and a bias that is repeatedly applied to the dummy photodiode at a predetermined cycle. First bias means; and second bias means for sequentially applying a bias to the plurality of photodiodes in a predetermined cycle.
Bias means; and means for sequentially guiding output signals of the plurality of photodiodes to a first input terminal of a differential amplifier;
Means for guiding an output signal of the dummy photodiode to a second input terminal of the differential amplifier.
【０００６】この場合、更に、前記差動増幅器の出力を
直流カットする手段と、その直流カットされた出力に新
たな直流電圧を与える手段とを有すると、増幅等で生じ
るオフセットの影響を回避できる。In this case, if the output of the differential amplifier is provided with a means for cutting a direct current and a means for applying a new direct current voltage to the output from which the direct current is cut, the influence of an offset caused by amplification or the like can be avoided. .
【０００７】また、前記差動増幅器の出力信号が出力端
子に至る前に通る出力スイッチと、前記スイッチを全て
のフォトダイオードの出力信号が通過するまで導通させ
る出力制御手段と、各フォトダイオードの出力を前記差
動増幅器へ導くために用いるパルスをクロックに基づい
て作成する手段とを備え、前記出力制御手段はその通過
制御信号を前記クロックから形成するとともに前記通過
制御信号を引き延ばす遅延手段を設けると、信号経路に
おける遅延による不具合（最後のフォトダイオードの光
電変換信号が出力される前にスイッチが閉じられるとい
う不具合）を避けることができる。Further, an output switch through which the output signal of the differential amplifier passes before reaching the output terminal, output control means for conducting the switch until the output signals of all the photodiodes pass, and an output of each photodiode. Means for generating a pulse used for guiding the differential amplifier to the differential amplifier based on a clock, and the output control means includes a delay means for forming the passage control signal from the clock and extending the passage control signal. In addition, it is possible to avoid a problem due to a delay in a signal path (a problem that a switch is closed before a photoelectric conversion signal of the last photodiode is output).
【０００８】なお、上記の構成をワンチップに搭載し
て、画像読み取り用の複数の光電変換素子を一列に有す
る半導体チップを複数個ライン状に配置したイメージセ
ンサを形成できる。この場合、各半導体チップにダミー
の光電変換素子が設けられ、各半導体チップごとに前記
ダミーの光電変換素子の出力と画像読み取り用の各光電
変換素子の出力の差をとった光電変換信号が出力され
る。By mounting the above configuration on one chip, an image sensor can be formed in which a plurality of semiconductor chips having a plurality of photoelectric conversion elements for reading an image in a line are arranged in a line. In this case, a dummy photoelectric conversion element is provided in each semiconductor chip, and a photoelectric conversion signal which is the difference between the output of the dummy photoelectric conversion element and the output of each photoelectric conversion element for image reading is output for each semiconductor chip. Is done.
【０００９】[0009]
【発明の実施の形態】イメージセンサは図１に示すよう
に、１９個のＩＣチップＫ１、Ｋ２、Ｋ３、・・・、Ｋ
１９を印刷配線ボード（図示せず）上に一列に配置実装
して成る。これらの各チップＫ１、Ｋ２、Ｋ３、・・
・、Ｋ１９の出力は順番に出力され、Ａ／Ｄ変換器１で
デジタル信号に変換されて出力端子２へ導出される。チ
ップＫ１、Ｋ２、Ｋ３、・・・、Ｋ１９はいずれも同一
の構成であるが、そのうちチップＫ１を図２に示し、説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS As shown in FIG. 1, an image sensor has 19 IC chips K1, K2, K3,.
19 are arranged and mounted in a line on a printed wiring board (not shown). Each of these chips K1, K2, K3,.
, K19 are sequentially output, converted into digital signals by the A / D converter 1, and led to the output terminal 2. Each of the chips K1, K2, K3,..., K19 has the same configuration. Among them, the chip K1 is shown in FIG.
【００１０】図２において、Ｄ０は他のフォトダイオー
ドと同じ形状で動作するタイミングのみ異なるダミーの
フォトダイオードであり、Ｄ１〜Ｄｎは画像読み取り用
のフォトダイオードである。これらのフォトダイオード
のアノードはグランドに接続され、カソードは対応する
増幅用のＰチャンネル型ＭＯＳトランジスタＡ０、Ａ
１、Ａ２、・・・、Ａｎのゲートにそれぞれ接続されて
いる。増幅トランジスタＡ０〜Ａｎのソースは対応する
定電流源Ｉ０〜Ｉｎにそれぞれ接続されている。In FIG. 2, D0 is a dummy photodiode which differs only in the timing of operating in the same shape as the other photodiodes, and D1 to Dn are image reading photodiodes. The anodes of these photodiodes are connected to the ground, and the cathodes are the corresponding amplifying P-channel MOS transistors A0 and A0.
, A2,..., An. The sources of the amplification transistors A0 to An are connected to the corresponding constant current sources I0 to In, respectively.
【００１１】Ｂ０〜Ｂｎは対応するトランジスタＡ０〜
Ａｎのゲートとバイアス電圧供給回路３との間に接続さ
れたスイッチ用のＰチャンネル型ＭＯＳトランジスタで
あって、そのトランジスタＢ０のゲートはロジック回路
４に接続され、トランジスタＢ１、Ｂ２、・・・、Ｂｎ
のゲートはシフトレジスタ５の出力端子Ｍ１、Ｍ２、・
・・、Ｍｎにそれぞれ接続されている。これらのトラン
ジスタＢ１、Ｂ２、・・・、Ｂｎは順番にＯＮされる。B0 to Bn are corresponding transistors A0 to A0.
A switching P-channel MOS transistor connected between the gate of An and the bias voltage supply circuit 3, and the gate of the transistor B0 is connected to the logic circuit 4, and the transistors B1, B2,. Bn
Are output terminals M1, M2,.
.., Mn. These transistors B1, B2,..., Bn are sequentially turned on.
【００１２】Ｃ１、Ｃ２、・・・、Ｃｎはフォトダイオ
ードＤ１、Ｄ２、・・・、Ｄｎで得られた光電変換信号
を増幅トランジスタＡ１、Ａ２、・・・、Ａｎでそれぞ
れ増幅した後で取り出すスイッチ用のＰチャンネル型Ｍ
ＯＳトランジスタであり、そのソースは対応する増幅ト
ランジスタＡ１、Ａ２、・・・、Ａｎのソースに接続さ
れ、ドレインはＮチャンネル型ＭＯＳトランジスタより
成る第１ソースフォロアトランジスタＴ１のゲートに共
通に接続されている。, Cn are obtained by amplifying the photoelectric conversion signals obtained by the photodiodes D1, D2,..., Dn by the amplification transistors A1, A2,. P-channel type M for switch
An OS transistor whose source is connected to the sources of the corresponding amplification transistors A1, A2,..., An, and whose drain is commonly connected to the gate of a first source follower transistor T1 composed of an N-channel MOS transistor. I have.
【００１３】また、これらのスイッチ用トランジスタＣ
１、Ｃ２、・・・、Ｃｎのゲートはシフトレジスタ５の
出力端子０１、Ｏ２、・・・、Ｏｎに接続されていて、
順番にＯＮされる。ダミーのフォトダイオードＤ０に関
する増幅トランジスタＡ０のソースはスイッチ用トラン
ジスタを介することなく、ＮチャンネルＭＯＳトランジ
スタより成る第２ソースフォロアトランジスタＴ２のゲ
ートに直接接続されている。The switching transistors C
, Cn are connected to output terminals 01, O2,..., On of the shift register 5,
They are turned on in order. The source of the amplifying transistor A0 relating to the dummy photodiode D0 is directly connected to the gate of the second source follower transistor T2 composed of an N-channel MOS transistor without passing through a switching transistor.
【００１４】６、７はソースフォロアトランジスタＴ
１、Ｔ２のソースに接続された定電流源であり、他端は
グランドに接続されている。８、９はソースフォロアト
ランジスタＴ１、Ｔ２の出力を増幅するバッファアンプ
であり、それらの出力は抵抗Ｒ１、Ｒ２を通して差動増
幅器１０の非反転入力端子（＋）、反転入力端子（−）
へそれぞれ供給される。尚、差動増幅器１０の出力端子
は帰還抵抗Ｒ３を介して反転入力端子（−）に接続され
ている。非反転入力端子（＋）にはチップＫ１の端子Ｖ
REF1から抵抗Ｒ４を通して外部からの基準電圧が印加さ
れるようになっている。6 and 7 are source follower transistors T
1, a constant current source connected to the source of T2, and the other end connected to ground. Reference numerals 8 and 9 denote buffer amplifiers for amplifying the outputs of the source follower transistors T1 and T2, the outputs of which are supplied to the non-inverting input terminal (+) and the inverting input terminal (-) of the differential amplifier 10 through resistors R1 and R2.
Respectively. The output terminal of the differential amplifier 10 is connected to the inverting input terminal (-) via the feedback resistor R3. The non-inverting input terminal (+) has the terminal V of the chip K1.
An external reference voltage is applied from REF1 through a resistor R4.
【００１５】差動増幅器１０の出力は直流カット用コン
デンサ１１を介して次段のバッファアンプ１２の非反転
入力端子（＋）へ与えられる。尚、このバッファアンプ
１２の出力端子と反転入力端子（−）は短絡されてい
る。また、バッファアンプ１２の非反転入力端子（＋）
にはスイッチ用のアナログスイッチＴ３を介して端子Ｖ
REF1から基準電圧が入力されるようになっている。The output of the differential amplifier 10 is supplied to a non-inverting input terminal (+) of a buffer amplifier 12 at the next stage via a DC cut capacitor 11. The output terminal of the buffer amplifier 12 and the inverting input terminal (-) are short-circuited. The non-inverting input terminal (+) of the buffer amplifier 12
Is connected to a terminal V via an analog switch T3 for switching.
A reference voltage is input from REF1 .
【００１６】アナログスイッチＴ３はロジック回路４に
接続されていて、チップＫ１の全フォトダイオードの信
号を読み出し終了するまでロジック回路４からのスイッ
チング電圧によってＯＮされるようになっている。バッ
ファアンプ１２の出力はアナログスイッチ（出力スイッ
チ）１３を介してチップＫ１の出力端子ＶO1へ導出され
る。アナログスイッチ１３はトランスミッションゲート
型のスイッチとなっており、その一方のゲートに他方の
ゲートとは極性の異なるスイッチング電圧を与えるため
のインバータ１４が接続されている。端子ＳＩ1にはス
タートトリガが外部より入力され、端子ＣＬＫ1には外
部からのクロックが入力される。これらのスタートトリ
ガとクロックはいずれもロジック回路４へ導かれる。The analog switch T3 is connected to the logic circuit 4, and is turned on by the switching voltage from the logic circuit 4 until the reading of the signals of all the photodiodes of the chip K1 is completed. The output of the buffer amplifier 12 is led to an output terminal V O1 of the chip K1 via an analog switch (output switch) 13. The analog switch 13 is a transmission gate type switch, and one of the gates is connected to an inverter 14 for applying a switching voltage having a polarity different from that of the other gate. Start trigger to the terminal SI 1 is inputted from the outside, the terminal CLK 1 clock is inputted from the outside. Both the start trigger and the clock are guided to the logic circuit 4.
【００１７】チップＫ２、・・・、Ｋ１９のクロック端
子ＣＬＫ2、・・・、ＣＬＫ19にも外部からクロックが
与えられるが、これらのチップＫ２、・・・、Ｋ１９の
スタートトリガ端子ＳＩ2、・・・、ＳＩ19には１つ前
のチップのシフトレジスタから出力されるパルスがトリ
ガとして与えられる。例えば、第２チップＫ２のスター
トトリガ端子ＳＩ2には、第１チップＫ１の端子ＳＯ1か
らシフトレジスタ５で発生したパルスが与えられる。こ
のパルスはシフトレジスタ５の出力端子Ｏ１、Ｏ２、・
・・、Ｏｎのうち出力端子Ｏｎにパルスが発生した後に
発生する。つまり、第１チップＫ１の全画素の出力の取
り出しが終了した後に第２チップＫ２のためのスタート
トリガが発生する。The clock terminals CLK 2 ,..., CLK 19 of the chips K 2,..., K 19 are also supplied with a clock from outside, but the start trigger terminals SI 2 , ..., a pulse output from the shift register of the immediately preceding chip is given to SI 19 as a trigger. For example, the start trigger terminal SI 2 of the second chip K2, pulses generated by the shift register 5 from the terminal SO 1 of the first chip K1 is given. This pulse is output from the output terminals O1, O2,.
..., On occurs after a pulse is generated at the output terminal On. That is, the start trigger for the second chip K2 is generated after the output of all the pixels of the first chip K1 has been taken out.
【００１８】図３において、（イ）は端子ＣＬＫ1から
入力されるクロックを示している。このクロックはロジ
ック回路４で反転されて図３（ロ）に示すスイッチング
パルスとなってトランジスタＢ０のゲートに印加され
る。トランジスタＢ０はスイッチングパルス（ロ）の各
ローレベル期間ｔ２〜ｔ３、ｔ４〜ｔ５、ｔ６〜ｔ７、
・・・でＯＮする。このＯＮにより、ダミーフォトダイ
オードＤ０はバイアス回路３に結合され、バイアスが与
えられることになる。このバイアスは正の電圧である。[0018] In FIG. 3, (a) shows the clock input from the terminal CLK 1. This clock is inverted by the logic circuit 4 to become a switching pulse shown in FIG. 3B and applied to the gate of the transistor B0. The transistor B0 is connected to each of the low level periods t2 to t3, t4 to t5, t6 to t7 of the switching pulse (b),
Turn on with. By this ON, the dummy photodiode D0 is coupled to the bias circuit 3, and a bias is applied. This bias is a positive voltage.
【００１９】前記クロックは、また、ロジック回路４を
通してシフトレジスタ５に入力され、図３（ハ）（ホ）
に一部波形を示すように１／２分周された形のパルスと
なってシフトレジスタ５の端子Ｏ１、Ｏ２、・・・、Ｏ
ｎから、それぞれ対応するトランジスタＣ１、Ｃ２、・
・・、Ｃｎのゲートに与えられる。より具体的にいえ
ば、シフトレジスタ５はｔ１〜ｔ３の期間に負パルスを
端子Ｏ１から出力し、ｔ３〜ｔ５の期間に負パルスを端
子Ｏ２から出力する如く、クロックの１周期分の幅に相
当する負パルスをシーケンシャルに端子Ｏ１、Ｏ２、・
・・、Ｏｎから出力する。The clock is also input to the shift register 5 through the logic circuit 4, and the clock shown in FIGS.
, O, O2,..., O
n, the corresponding transistors C1, C2,.
.., Provided to the gate of Cn. More specifically, the shift register 5 outputs a negative pulse from the terminal O1 during the period from t1 to t3, and outputs a negative pulse from the terminal O2 during the period from t3 to t5. The corresponding negative pulses are sequentially applied to terminals O1, O2,.
···, output from On
【００２０】シフトレジスタ５は、また、クロックパル
スの入力によって図３（ニ）（ヘ）に一部波形を示すパ
ルスを端子Ｍ１、Ｍ２、・・・、Ｍｎに出力する。より
具体的にいえば、ｔ２〜ｔ４の期間に負パルスを端子Ｍ
１から出力し、ｔ４〜ｔ６の期間の負パルスを端子Ｍ２
から出力する如く、クロックの１周期分の幅に相当する
負パルスをシーケンシャルに端子Ｍ１、Ｍ２、・・・、
Ｍｎから出力する。図２において、１５は電流源ＩO、
Ｉ1、Ｉ2、・・・、Ｉｎ及び６、７を駆動する回路であ
る。The shift register 5 also outputs pulses having partial waveforms shown in FIGS. 3 (d) and (f) to the terminals M1, M2,. More specifically, a negative pulse is applied to the terminal M during the period from t2 to t4.
1 and outputs a negative pulse during the period from t4 to t6 to the terminal M2.
, A negative pulse corresponding to the width of one cycle of the clock is sequentially output to the terminals M1, M2,.
Output from Mn. In FIG. 2, reference numeral 15 denotes a current source I O ,
A circuit for driving I 1 , I 2 ,..., In and 6, 7.
【００２１】次に、図２の回路の動作を説明する。図３
（ハ）において、ｔ１〜ｔ３の期間はトランジスタＣ１
がＯＮしてフォトダイオードＤ１に蓄積された信号の読
み出しが行なわれるが、ｔ２〜ｔ４の期間にトランジス
タＢ１がＯＮしてフォトダイオードＤ１からの信号はバ
イアス電圧にリセットバイアス（以下「リセット」とい
う）されるので、フォトダイオードＤ１から読み出した
信号は、ｔ１〜ｔ２の期間に読み出した信号のみが有効
となる。この期間ｔ１〜ｔ２に読み出された信号はソー
スフォロアトランジスタＴ１、バッファアンプ８、抵抗
Ｒ１を通して差動増幅器１０の非反転入力端子（＋）へ
導かれる。Next, the operation of the circuit shown in FIG. 2 will be described. FIG.
In (c), during the period from t1 to t3, the transistor C1
Is turned on to read out the signal stored in the photodiode D1, but the transistor B1 is turned on during the period from t2 to t4, and the signal from the photodiode D1 is reset to a bias voltage by a reset bias (hereinafter referred to as “reset”). Therefore, as for the signal read from the photodiode D1, only the signal read during the period from t1 to t2 is valid. The signal read during this period t1 to t2 is guided to the non-inverting input terminal (+) of the differential amplifier 10 through the source follower transistor T1, the buffer amplifier 8, and the resistor R1.
【００２２】一方、トランジスタＢ０はｔ２〜ｔ３の期
間にＯＮしてダミーフォトダイオードＤ０をリセットす
るが、増幅トランジスタＡ０の出力は常にソースフォロ
アトランジスタＴ２、バッファアンプ９、抵抗Ｒ２を通
して差動増幅器１０の反転入力端子（−）に与えられて
いる。尚、図３（ロ）に示す負パルスのうち、ｔ１〜ｔ
２の期間の直前の負パルスによってもトランジスタＢ０
はＯＮし、ダミーフォトダイオードＤ０の出力信号をバ
イアス電圧にリセットしている。そして、このリセット
後の期間ｔ１〜ｔ２において出力されるダミーフォトダ
イオードＤ０の信号と、同じ期間ｔ１〜ｔ２に読み出さ
れるフォトダイオードＤ１の信号が差動増幅器１０で差
動増幅されることになる。On the other hand, the transistor B0 is turned on during the period from t2 to t3 to reset the dummy photodiode D0, but the output of the amplifying transistor A0 is always output from the differential amplifier 10 It is given to the inverting input terminal (-). Note that, among the negative pulses shown in FIG.
The transistor B0 is also driven by the negative pulse immediately before the period of 2.
Is ON, and the output signal of the dummy photodiode D0 is reset to the bias voltage. Then, the signal of the dummy photodiode D0 output in the period t1 to t2 after the reset and the signal of the photodiode D1 read in the same period t1 to t2 are differentially amplified by the differential amplifier 10.
【００２３】この差動増幅動作によってフォトダイオー
ドＤ１のバラツキによる誤差分（フォトダイオードＤ１
の出力信号に含まれる誤差分）は除去されることにな
る。これはダミーフォトダイオードＤ０の出力信号が同
じ誤差成分を持っている（より正確にいえば、ダミーフ
ォトダイオードＤ０の出力信号は誤差成分のみからなっ
ている）からであり、それらが差動増幅動作においてキ
ャンセルされるからである。Due to the differential amplification operation, an error due to the variation of the photodiode D1 (photodiode D1
) Is removed. This is because the output signal of the dummy photodiode D0 has the same error component (more precisely, the output signal of the dummy photodiode D0 is composed only of the error component), and they are differentially amplified. Is canceled at
【００２４】前記差動増幅器１０の出力は直流カット用
コンデンサ１１を通して次段のバッファアンプ１２へ入
力される。このとき、アナログスイッチＴ３はＯＮされ
ており、端子ＶREF1から直流電圧（バイアス電圧）が与
えられる。差動増幅器１０の出力には直流電圧のオフセ
ットがかなりの大きさで生じているが、この直流電圧を
コンデンサ１１でカットし、新たに所定の直流電圧を外
部から端子ＶREF1及びアナログスイッチＴ３を通して取
り入れる。このため、バッファアンプ１２を経由するこ
とにより信号は前記直流電圧を基準とした信号となる。The output of the differential amplifier 10 is input to a buffer amplifier 12 of the next stage through a DC cut capacitor 11. At this time, the analog switch T3 is ON, and a DC voltage (bias voltage) is supplied from the terminal V REF1 . The output of the differential amplifier 10 has a considerable DC voltage offset, but this DC voltage is cut by the capacitor 11 and a predetermined DC voltage is newly applied from the outside through the terminal V REF1 and the analog switch T3. Take in. Therefore, the signal becomes a signal based on the DC voltage by passing through the buffer amplifier 12.
【００２５】このようにオフセットを除去した信号は、
次に、出力スイッチ１３を通して出力端子ＶO1へ導出さ
れる。この導出された信号は図１に示すようにＡ／Ｄ変
換器１によってディジタル信号に変換される。Ａ／Ｄ変
換器１の基準電圧と前記バッファアンプ１２で外部から
入力された直流電圧は合致するように選ばれている。以
上のようにして期間ｔ１〜ｔ２においてフォトダイオー
ドＤ１の信号の読み出しと処理が行なわれる。The signal from which the offset has been removed is
Next, it is led to the output terminal V O1 through the output switch 13. The derived signal is converted into a digital signal by the A / D converter 1 as shown in FIG. The reference voltage of the A / D converter 1 and the DC voltage externally input by the buffer amplifier 12 are selected so as to match. As described above, the reading and processing of the signal of the photodiode D1 are performed in the periods t1 to t2.
【００２６】次に、ｔ２〜ｔ３の期間にトランジスタＢ
０のＯＮによってダミーフォトダイオードＤ０の出力信
号はバイアス電圧にリセットされ、また、トランジスタ
Ｂ１のＯＮによってフォトダイオードＤ１の出力信号も
バイアス電圧にリセットされる。次の期間ｔ３〜ｔ４で
は、ダミーフォトダイオードＢ０のリセットは解除され
ており、一方、フォトダイオードＤ１の読み出しも終了
している。期間ｔ３〜ｔ４では、フォトダイオードＤ１
のリセットが引続き行なわれており、そのリセット状態
は、ｔ４で解除される。また、この期間は次のフォトダ
イオードＰＤ２の信号が出力される。フォトダイオード
Ｄ１の信号が次に読み出されるのは、チップＫ１のフォ
トダイオードＤ２、・・・、Ｄｎ及びチップＫ２、・・
・、Ｋ１９のフォトダイオードの全ての読み出しが終了
して再びチップＫ１の読み出しに戻ったときである。Next, during the period from t2 to t3, the transistor B
When 0 is turned on, the output signal of the dummy photodiode D0 is reset to the bias voltage, and when the transistor B1 is turned on, the output signal of the photodiode D1 is also reset to the bias voltage. In the next period t3 to t4, the reset of the dummy photodiode B0 has been released, and the reading of the photodiode D1 has also been completed. In the period t3 to t4, the photodiode D1
Are continuously performed, and the reset state is released at t4. In this period, the next signal of the photodiode PD2 is output. Next, the signal of the photodiode D1 is read out from the photodiodes D2,..., Dn of the chip K1 and the chip K2,.
.., When all reading of the photodiode of K19 is completed and the process returns to reading of the chip K1 again.
【００２７】このようにして、チップＫ１のフォトダイ
オードＤ１〜Ｄｎの読み出しが終了すると、シフトレジ
スタ５の端子ＳＯ1からパルスが出力されるが、このパ
ルスは次のチップＫ２のスタートトリガ信号となる。こ
れにより信号の読み出し動作はチップＫ２に移る。チッ
プＫ１の読み出し動作は出力スイッチ１３をＯＦＦする
ことにより終了する。出力スイッチ１３を制御する電圧
はロジック回路４から与えられるが、ロジック回路４に
おいて、この電圧は入力されるクロックに基づいて形成
される。[0027] In this way, the reading of the photodiode D1~Dn chips K1 is completed, the pulse from terminal SO 1 of the shift register 5 is outputted, the pulse becomes a start trigger signal for the next chip K2 . As a result, the signal read operation shifts to the chip K2. The read operation of the chip K1 ends when the output switch 13 is turned off. The voltage for controlling the output switch 13 is provided from the logic circuit 4, and in the logic circuit 4, this voltage is formed based on an input clock.
【００２８】図４において、（ａ）はロジック回路４に
入力されるクロックを示しており、（ｂ）は出力スイッ
チ１３の制御電圧を示している。制御電圧はローレベル
で出力スイッチ１３をＯＮし、ハイレベルで出力スイッ
チ１３をＯＦＦする。チップＫ１の読み出し終了のため
にはクロックのパルスＬの立ち下がりで制御電圧はロー
レベルからハイレベルに遷移する。FIG. 4A shows a clock input to the logic circuit 4 and FIG. 4B shows a control voltage of the output switch 13. When the control voltage is low, the output switch 13 is turned on, and when the control voltage is high, the output switch 13 is turned off. In order to complete the reading of the chip K1, the control voltage changes from the low level to the high level at the fall of the clock pulse L.
【００２９】ところで、図２の回路において、フォトダ
イオードの信号処理のための経路では増幅器等を含んで
いて、信号の遅れが生じる。一方、制御電圧はクロック
を基にロジック回路４で形成されるので、クロックに対
する遅延は殆ど生じない。出力端子に得られる信号は図
４（ｄ）のようなものであるが、この信号のＰ点のレベ
ル情報がＡ／Ｄ変換回路１で用いられるとしたとき、図
４（ｂ）の制御電圧では、チップＫ１の最終段のフォト
ダイオードＤｎの信号のＰ点部分がチップＫ１から出力
されないことになってしまう。In the circuit shown in FIG. 2, the signal processing path of the photodiode includes an amplifier and the like, and a signal delay occurs. On the other hand, since the control voltage is formed by the logic circuit 4 based on the clock, there is almost no delay with respect to the clock. The signal obtained at the output terminal is as shown in FIG. 4D. When the level information at the point P of this signal is used in the A / D conversion circuit 1, the control voltage shown in FIG. In this case, the point P of the signal of the photodiode Dn at the last stage of the chip K1 is not output from the chip K1.
【００３０】そこで、本実施形態では、ロジック回路４
に遅延回路４ａを設けて出力スイッチ１３の制御電圧を
図４に示す如く時間Ｗだけ遅延させて出力するようにし
ている。従って、本実施形態で出力スイッチ１３を制御
する電圧は図４（ｃ）に示すものとなる。これによれ
ば、確実に所望の信号情報を出力することができる。
尚、図４において、（ｃ）の制御電圧がハイレベルにな
った後に、（ｄ）において示されている信号はチップＫ
２の最初のフォトダイオードの信号である。Therefore, in this embodiment, the logic circuit 4
A delay circuit 4a is provided to delay the control voltage of the output switch 13 by a time W as shown in FIG. Accordingly, the voltage for controlling the output switch 13 in the present embodiment is as shown in FIG. According to this, it is possible to reliably output desired signal information.
Note that in FIG. 4, after the control voltage of (c) becomes high level, the signal shown in (d)
2 is the first photodiode signal.
【００３１】[0031]
【発明の効果】以上説明したように本発明によれば、フ
ォトダイオード等の受光素子のバラツキによる光電変換
出力の誤差が解消されるので、正確な画像読み取り出力
を得ることができる。As described above, according to the present invention, errors in photoelectric conversion output due to variations in light receiving elements such as photodiodes can be eliminated, so that accurate image reading output can be obtained.
【図１】本発明の実施形態に係るイメージセンサの全体
の概略構成を示す図FIG. 1 is a diagram showing an overall schematic configuration of an image sensor according to an embodiment of the present invention.
【図２】その１つの半導体チップにおける内部回路を示
す回路図FIG. 2 is a circuit diagram showing an internal circuit of the one semiconductor chip;
【図３】図２の回路の動作を説明するための波形図FIG. 3 is a waveform chart for explaining the operation of the circuit of FIG. 2;
【図４】同じく図２の回路の動作を説明するための波形
図FIG. 4 is a waveform chart for explaining the operation of the circuit of FIG. 2;
Ｋ１〜Ｋ１９ ＩＣチップ（半導体チップ） Ｄ０ ダミーフォトダイオード Ｄ１〜Ｄｎ 画像読み取り用のフォトダイオード Ａ０〜Ａｎ 増幅トランジスタ Ｂ０〜Ｂｎ スイッチ用のＰチャンネル型ＭＯＳト
ランジスタ Ｃ１〜Ｃｎ スイッチ用のＰチャンネル型ＭＯＳト
ランジスタ １ Ａ／Ｄ変換器 ３ バイアス回路 ４ ロジック回路 ５ シフトレジスタ １０ 差動増幅器 １１ 直流カット用コンデンサ １３ 出力スイッチ ＶO1 出力端子K1 to K19 IC chip (semiconductor chip) D0 Dummy photodiode D1 to Dn Image reading photodiode A0 to Amplification transistor B0 to Bn Switch P-channel MOS transistor C1 to Cn Switch P-channel MOS transistor 1 A / D converter 3 Bias circuit 4 Logic circuit 5 Shift register 10 Differential amplifier 11 DC cut capacitor 13 Output switch VO1 output terminal
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA06 AB10 BA04 BA14 CA02 CA17 DD09 DD10 FA08 5C024 AA01 CA14 FA01 FA02 FA11 GA01 HA18 JA21 5C051 AA01 BA04 DA03 DB01 DB04 DB07 DB08 DB12 DB15 DC02 DE01 DE13 DE17 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 4M118 AA06 AB10 BA04 BA14 CA02 CA17 DD09 DD10 FA08 5C024 AA01 CA14 FA01 FA02 FA11 GA01 HA18 JA21 5C051 AA01 BA04 DA03 DB01 DB04 DB07 DB08 DB12 DB15 DC02 DE01 DE13 DE17
Claims (7)
と、 ダミーフォトダイオードと、 所定の周期で前記ダミーフォトダイオードに繰り返しバ
イアスを与える第１のバイアス手段と、 前記複数のフォトダイオードに所定のサイクルで順番に
バイアスを与える第２のバイアス手段と、 前記複数のフォトダイオードの出力信号を順番に差動増
幅器の第１入力端子に導く手段と、 前記ダミーフォトダイオードの出力信号を前記差動増幅
器の第２入力端子に導く手段と、 から成るイメージセンサ。A plurality of photodiodes for reading an image; a dummy photodiode; first bias means for repeatedly applying a bias to the dummy photodiode at a predetermined cycle; and a predetermined cycle to the plurality of photodiodes. Second bias means for sequentially applying a bias; means for sequentially guiding output signals of the plurality of photodiodes to a first input terminal of a differential amplifier; and outputting the output signal of the dummy photodiode to a first input terminal of the differential amplifier. Means for guiding to two input terminals;
する手段と、その直流カットされた出力に新たな直流電
圧を与える手段とを有することを特徴とする請求項１に
記載のイメージセンサ。2. The image sensor according to claim 1, further comprising: means for cutting the output of said differential amplifier with a direct current, and means for applying a new direct current voltage to the output from which the direct current has been cut. .
る前に通る出力スイッチと、前記出力スイッチを全ての
フォトダイオードの出力信号が通過するまで導通させる
出力制御手段と、各フォトダイオードの出力を前記差動
増幅器へ導くために用いるパルスをクロックに基づいて
作成する手段とを備え、前記出力制御手段はその通過制
御信号を前記クロックから形成するとともに前記通過制
御信号を引き延ばす遅延手段を有することを特徴とする
請求項１又は２に記載のイメージセンサ。3. An output switch through which an output signal of the differential amplifier passes before reaching an output terminal; output control means for conducting the output switch until output signals of all photodiodes pass; Means for generating a pulse based on a clock for use in guiding an output to the differential amplifier, wherein the output control means includes a delay means for forming the passage control signal from the clock and extending the passage control signal. The image sensor according to claim 1, wherein:
列に有する半導体チップを複数個ライン状に配置したイ
メージセンサにおいて、 各半導体チップにダミーの光電変換素子を設け、各半導
体チップごとに前記ダミーの光電変換素子の出力と画像
読み取り用の各光電変換素子の出力の差をとった光電変
換信号を出力することを特徴とするイメージセンサ。4. An image sensor in which a plurality of semiconductor chips having a plurality of photoelectric conversion elements for reading an image in a line are arranged in a line, and a dummy photoelectric conversion element is provided for each semiconductor chip, and the semiconductor chip is provided for each semiconductor chip. An image sensor for outputting a photoelectric conversion signal obtained by calculating a difference between an output of a dummy photoelectric conversion element and an output of each photoelectric conversion element for image reading.
イアスを与える第１のバイアス手段と、 前記複数のフォトダイオードに所定のサイクルで順番に
バイアスを与える第２のバイアス手段と、 前記複数のフォトダイオードの出力信号を順番に差動増
幅器の第１入力端子に導く手段と、 前記ダミーフォトダイオードの出力信号を前記差動増幅
器の第２入力端子に導く手段と、 を有していることを特徴とする請求項４に記載のイメー
ジセンサ。5. Each of the semiconductor chips comprises: a plurality of photodiodes; a dummy photodiode; first bias means for repeatedly applying a bias to the dummy photodiode at a predetermined cycle; Second bias means for sequentially applying a bias in a cycle; means for sequentially guiding output signals of the plurality of photodiodes to a first input terminal of a differential amplifier; and outputting the output signal of the dummy photodiode to the differential amplifier. The image sensor according to claim 4, further comprising: means for guiding to the second input terminal.
する手段と、その直流カットされた出力に新たな直流電
圧を与える手段とを有することを特徴とする請求項５に
記載のイメージセンサ。6. The image sensor according to claim 5, further comprising: means for cutting the output of said differential amplifier with a direct current, and means for applying a new direct current voltage to the output from which the direct current has been cut. .
る前に通る出力スイッチと、前記スイッチを全てのフォ
トダイオードの出力信号が通過するまで導通させる出力
制御手段と、各フォトダイオードの出力を前記差動増幅
器へ導くために用いるパルスをクロックに基づいて作成
する手段とを備え、前記出力制御手段はその通過制御信
号を前記クロックから形成するとともに前記通過制御信
号を引き延ばす遅延手段を有することを特徴とする請求
項５又は６に記載のイメージセンサ。7. An output switch through which an output signal of the differential amplifier passes before reaching an output terminal, output control means for conducting the switch until output signals of all photodiodes pass, and an output of each photodiode. Means for generating a pulse based on a clock for guiding the signal to the differential amplifier, wherein the output control means has a delay means for forming the passage control signal from the clock and extending the passage control signal. The image sensor according to claim 5, wherein:
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006270613A (en) * | 2005-03-24 | 2006-10-05 | Rohm Co Ltd | Input unit and semiconductor device configuring it |
| US8239964B2 (en) | 2005-07-14 | 2012-08-07 | International Business Machines Corporation | On-demand physically secure data storage |
| JP2017139816A (en) * | 2011-05-12 | 2017-08-10 | キヤノン株式会社 | Solid-state imaging apparatus, driving method of the same, and solid-state imaging system |
-
1999
- 1999-07-27 JP JP21161199A patent/JP4115047B2/en not_active Expired - Fee Related
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