JP2001044196A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、より詳しくは、多層配線構造を有する半導体装置に
関する。The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a multilayer wiring structure.
【０００２】[0002]
【従来の技術】半導体集積回路装置では、半導体素子の
高集積化に伴って多層配線が採用されるに至っている。
多層配線は、図１(a) に示すように、絶縁膜１０１を挟
んで上下に形成された下側の配線１０２と上側の配線１
０３をビア（プラグ）１０４を介して接続するような構
造を有している。2. Description of the Related Art In a semiconductor integrated circuit device, multilayer wiring has been adopted as semiconductor elements become more highly integrated.
As shown in FIG. 1A, the multilayer wiring includes a lower wiring 102 and an upper wiring 1 which are formed above and below with an insulating film 101 interposed therebetween.
03 is connected via a via (plug) 104.
【０００３】そのような配線１０２，１０３は一般にア
ルミニウム膜をパターニングして形成され、また、ビア
１０４はタングステンなどの材料を絶縁膜１０１のホー
ル１０５に埋め込むことにより形成される。ところで、
配線１０２，１０３に電流が流れる、配線１０２，１０
３を構成する金属原子が移動する現象、いわゆるエレク
トロマイグレーションが発生することが知られており、
そのエレクトロマイグレーションによって図１(b) に示
すように配線１０２内にボイド１０６が発生して断線に
至るおそれがある。[0003] Such wirings 102 and 103 are generally formed by patterning an aluminum film, and a via 104 is formed by embedding a material such as tungsten in a hole 105 of an insulating film 101. by the way,
Wirings 102 and 10 through which current flows through wirings 102 and 103
It is known that a phenomenon in which metal atoms constituting 3 move, so-called electromigration,
Due to the electromigration, voids 106 may be generated in the wiring 102 as shown in FIG.
【０００４】そのような配線１０２，１０３内でのボイ
ドの発生を防止するために、図２に示すように配線１０
２の先端を従来よりも延長させて余裕部分１０２ａを形
成することが例えば特開平9-266249号公報に記載されて
いる。その余裕部分１０２ａは、エレクトロマイグレー
ションによるアルミニウム原子の供給源となってボイド
１０６の発生を防止する機能を有する。In order to prevent the occurrence of voids in the wirings 102 and 103, as shown in FIG.
For example, Japanese Patent Application Laid-Open No. 9-266249 describes that the marginal portion 102a is formed by extending the front end of the second portion from the conventional one. The extra portion 102a serves as a supply source of aluminum atoms by electromigration and has a function of preventing the generation of voids 106.
【０００５】[0005]
【発明が解決しようとする課題】しかし、配線１０２の
先端を延長して余裕部分１０２ａを確保することは、配
線の高密度化をむずかしくし、高集積化の要求に反する
ことになる。本発明の目的は、配線の高密度化に支障を
きたさずにエレクトロマイグレーションによるボイドの
発生を抑制することができる半導体装置を提供すること
にある。However, securing the marginal portion 102a by extending the tip of the wiring 102 makes it difficult to increase the density of the wiring and contradicts the demand for high integration. An object of the present invention is to provide a semiconductor device capable of suppressing generation of voids due to electromigration without hindering high-density wiring.
【０００６】[0006]
【課題を解決するための手段】上記した課題は、図５
(b) に例示するように、絶縁膜３の上に形成された第１
の配線５と、前記第１の配線５の下側又は上側に接続さ
れた構造を備え且つ前記第１の配線５の上方又は下方に
形成された第２の配線１１から離れた構造を備えた金属
のリザーバ５ａとを有することを特徴とする半導体装置
により解決する。Means for Solving the Problems The above-mentioned problem is solved in FIG.
As illustrated in (b), the first layer formed on the insulating film 3 is formed.
And a structure that is connected to a lower side or an upper side of the first wiring 5 and is separated from a second wiring 11 formed above or below the first wiring 5. The problem is solved by a semiconductor device having a metal reservoir 5a.
【０００７】上記した半導体装置において、前記リザー
バ５ａは、前記第１の配線と同じ材料から形成されても
よい。上記した半導体装置において、前記リザーバ５ａ
は、前記第１の配線５の上に形成されるコンタクトホー
ル７の近傍に配置される構造としてもよい。上記した半
導体装置において、前記リザーバ５ａは、前記第１の配
線５の上に形成されるコンタクトホール７の下に形成さ
れている構造を採用してもよい。In the above-described semiconductor device, the reservoir 5a may be formed from the same material as the first wiring. In the semiconductor device described above, the reservoir 5a
May be arranged near the contact hole 7 formed on the first wiring 5. In the above-described semiconductor device, the reservoir 5a may adopt a structure formed below the contact hole 7 formed on the first wiring 5.
【０００８】なお、上記した図番、符号は、発明の理解
を容易にするために引用されたものであって、本発明は
それらに限定されるものではない。次に、本発明の作用
について説明する。本発明によれば、金属配線の下側又
は上側に機械的に接続した金属製のリザーバを設けてい
る。[0008] The figures and symbols described above are cited for facilitating the understanding of the present invention, and the present invention is not limited thereto. Next, the operation of the present invention will be described. According to the present invention, the metal reservoir mechanically connected to the lower side or the upper side of the metal wiring is provided.
【０００９】そして、その金属配線に電流が流れると、
その電流の一部はリザーバにも流れる。そして、エレク
トロマイグレーションによって金属配線の一部に金属元
素の欠落が生じても、エレクトロマイグレーションによ
ってリザーバから移動した金属元素が金属配線の金属欠
落部分に移動して金属元素を補給することになり、金属
配線のボイドの発生が防止される。When a current flows through the metal wiring,
Some of that current also flows into the reservoir. Then, even if a metal element is missing in a part of the metal wiring due to the electromigration, the metal element moved from the reservoir by the electromigration moves to the metal missing part of the metal wiring and replenishes the metal element. The generation of voids in the wiring is prevented.
【００１０】また、そのリザーバは、金属配線の下側又
は上側に接続されているので、配線の集積率を低下させ
ることはなく、また、そのリザーバを絶縁膜に埋め込む
ことによって多層配線構造の膜厚を増加させることはな
い。Further, since the reservoir is connected to the lower side or the upper side of the metal wiring, the integration rate of the wiring is not reduced, and the reservoir is buried in an insulating film to form a film having a multilayer wiring structure. It does not increase the thickness.
【００１１】[0011]
【発明の実施の形態】以下に本発明の実施形態を図面に
基づいて説明する。 （第１の実施の形態）図３〜図５は、本発明の第１実施
形態に係る半導体装置の多層配線の形成工程を示す断面
図である。Embodiments of the present invention will be described below with reference to the drawings. (First Embodiment) FIGS. 3 to 5 are cross-sectional views showing steps of forming a multilayer wiring of a semiconductor device according to a first embodiment of the present invention.
【００１２】まず、図３(a) に示すように、シリコン等
からなる半導体基板１の上にＭＯＳトランジスタ（不図
示）などの素子を覆うSiO2よりなる第１の層間絶縁膜２
を形成した後に、その上にSiO2よりなる第２の層間絶縁
膜３を形成する。続いて、フォトリソグラフィー法によ
って第２の層間絶縁膜３上の第１配線形成領域の一部、
例えば上側のビアと第１配線との接続部或いはその近傍
をエッチングして凹部４を形成する。その凹部４は、そ
の下に配線が存在しない場合には第２の層間絶縁膜３の
膜厚と同じであってもよいが、その下に配線が存在する
場合には第２の層間絶縁膜３の膜厚の５０％〜７０％程
度の深さとするのが好ましい。First, as shown in FIG. 3A, on a semiconductor substrate 1 made of silicon or the like, a first interlayer insulating film 2 made of SiO 2 covering elements such as MOS transistors (not shown).
Is formed, a second interlayer insulating film 3 made of SiO 2 is formed thereon. Subsequently, a part of the first wiring formation region on the second interlayer insulating film 3 by photolithography,
For example, the connection between the upper via and the first wiring or the vicinity thereof is etched to form the recess 4. The concave portion 4 may have the same thickness as the second interlayer insulating film 3 when there is no wiring therebelow, but when the wiring exists thereunder, the second interlayer insulating film 3 may have the same thickness. It is preferable that the thickness is about 50% to 70% of the film thickness of No. 3.
【００１３】次に、第２の層間絶縁膜３の上と凹部４の
中にアルミニウム膜をスパッタ法により形成した後に、
図３(b) に示すように、そのアルミニウム膜をフォトリ
ソグラフィー法によりパターニングして幅０．３μｍ以
上の第１配線５を形成する。第１配線５の下の凹部４内
に残されたアルミニウム膜はリザーバ（余裕部）５ａと
して使用される。Next, after an aluminum film is formed on the second interlayer insulating film 3 and in the recess 4 by a sputtering method,
As shown in FIG. 3B, the aluminum film is patterned by photolithography to form a first wiring 5 having a width of 0.3 μm or more. The aluminum film left in the recess 4 below the first wiring 5 is used as a reservoir (margin) 5a.
【００１４】ところで、第１配線５の平坦性を確保した
い場合には次のような工程を採用する。即ち、アルミニ
ウム膜を凹部４内と第２の層間絶縁膜３の上に形成した
後に、そのアルミニウム膜を化学機械研磨（ＣＭＰ）法
により研磨して第２の層間絶縁膜３の上面から除去する
とともにそのアルミニウム膜を凹部４内でリザーバ５ａ
として残す。その後に、第２のアルミニウム膜を第２の
層間絶縁膜３とリザーバ５ａの上に形成し、続いて第２
のアルミニウム膜をパターニングすることによって凹部
４の上を通る第１配線５を形成する。When it is desired to ensure the flatness of the first wiring 5, the following steps are employed. That is, after an aluminum film is formed in the concave portion 4 and on the second interlayer insulating film 3, the aluminum film is polished by a chemical mechanical polishing (CMP) method and removed from the upper surface of the second interlayer insulating film 3. At the same time, the aluminum film is formed in the reservoir 5a in the concave portion 4.
Leave as. After that, a second aluminum film is formed on the second interlayer insulating film 3 and the reservoir 5a.
By patterning the aluminum film, a first wiring 5 passing over the recess 4 is formed.
【００１５】以上の方法によって第１配線５とリザーバ
５ａを形成した後に、SiO2よりなる第３の層間絶縁膜６
を第１配線５及び第２の層間絶縁膜３の上に形成する。
次に、第３の層間絶縁膜６をフォトリソグラフィー法に
よりパターニングして第１配線５の一部の上にビアホー
ル（コンタクトホール）７を形成する。続いて、図４
(a) に示すように、ビアホール７内と第３の層間絶縁膜
６の上に窒化チタン膜８ａとタングステン膜８ｂを順に
形成した後に、ＣＭＰ法によってそれらの金属膜８ａ，
８ｂを第３の層間絶縁膜６の上面から除去する。これに
より、ビアホール７内に残った窒化チタン膜８ａとタン
グステン膜８ｂをビア８として使用する。After forming the first wiring 5 and the reservoir 5a by the above method, the third interlayer insulating film 6 made of SiO 2 is formed.
Is formed on the first wiring 5 and the second interlayer insulating film 3.
Next, the third interlayer insulating film 6 is patterned by photolithography to form a via hole (contact hole) 7 on a part of the first wiring 5. Subsequently, FIG.
As shown in (a), after a titanium nitride film 8a and a tungsten film 8b are sequentially formed in the via hole 7 and on the third interlayer insulating film 6, the metal films 8a and 8b are formed by the CMP method.
8b is removed from the upper surface of the third interlayer insulating film 6. Thus, the titanium nitride film 8a and the tungsten film 8b remaining in the via hole 7 are used as the via 8.
【００１６】さらに、第３の層間絶縁膜６の上にフォト
レジスト９を塗布し、これを露光、現像することによ
り、第２配線を形成しようとする部分であってビア８の
近傍に窓９ａを形成する。続いて、図４(b) に示すよう
に、窓９ａを通して第３の層間絶縁膜６をエッチングし
て凹部１０を形成する。その凹部１０は、その直下に第
１配線５が存在しない場合には第２の層間絶縁膜２の膜
厚と同じであってもよいが、その直下に第１配線５が存
在する場合には第３の層間絶縁膜６の膜厚の５０％〜７
０％程度の深さとするのが好ましい。Further, a photoresist 9 is applied on the third interlayer insulating film 6, and is exposed and developed to form a window 9a near the via 8 in a portion where the second wiring is to be formed. To form Subsequently, as shown in FIG. 4B, the third interlayer insulating film 6 is etched through the window 9a to form a concave portion 10. The concave portion 10 may have the same thickness as the second interlayer insulating film 2 when the first wiring 5 does not exist immediately below the concave portion 10. However, when the first wiring 5 exists directly below the concave portion 10, the concave portion 10 may have the same thickness. 50% to 7% of the thickness of the third interlayer insulating film 6
Preferably, the depth is about 0%.
【００１７】次に、フォトレジスト９を除去した後に、
第３の層間絶縁膜６の上と凹部１０の中にアルミニウム
膜を形成した後に、このアルミニウム膜をフォトリソグ
ラフィー法によりパターニングして、図５(a) に示すよ
うに、ビア８と凹部１０を通る形状の第２の配線１１を
形成する。この場合、凹部１０内のアルミニウム膜はリ
ザーバ１１ａとなる。Next, after removing the photoresist 9,
After an aluminum film is formed on the third interlayer insulating film 6 and in the recess 10, the aluminum film is patterned by photolithography to form the via 8 and the recess 10 as shown in FIG. The passing second wiring 11 is formed. In this case, the aluminum film in the recess 10 becomes the reservoir 11a.
【００１８】なお、凹部１０内にアルミニウムを充填し
てリザーバ１１ａを形成した後に、そのリザーバ１１ａ
の上を通る第２配線１１を形成する方法を採用してもよ
い。その後に、図５(b) に示すように、第２配線１１を
覆う第４の層間絶縁膜１２を形成した後にその上に第３
配線（不図示）を形成することになる。以上のようなリ
ザーバ５ａ、１１ａを有する配線５，１１においては、
図５(b) の矢印で示すように電流が流れると、配線５，
１１の構成原子がエレクトロマイグレーションによって
移動することがある。このとき、リザーバ５ａ、１１ａ
の構成元素も電流によって配線５，１１内に移動して、
配線５，１１中の構成元素の空いた部分に供給されるこ
とになり、ボイドの発生が抑制される。After the recess 10 is filled with aluminum to form a reservoir 11a, the reservoir 11a
May be adopted. Thereafter, as shown in FIG. 5B, a fourth interlayer insulating film 12 covering the second wiring 11 is formed, and then a third interlayer insulating film 12 is formed thereon.
Wiring (not shown) will be formed. In the wirings 5 and 11 having the reservoirs 5a and 11a as described above,
When a current flows as shown by an arrow in FIG.
Eleven constituent atoms may move by electromigration. At this time, the reservoirs 5a, 11a
Also moves into the wirings 5 and 11 by the electric current,
Since the constituent elements in the wirings 5 and 11 are supplied to the vacant portions, the generation of voids is suppressed.
【００１９】しかも、上記したリザーバ５ａ、１１ａ
は、配線５，１１の下側に存在する層間絶縁膜３，６中
に埋め込まれた金属によって構成されるので、配線５，
１１の集積率を低下させたり或いは半導体基板１上の膜
厚を増加させることはない。なお、上記した実施形態で
は、アルミニウムからなる配線の下にリザーバを形成す
ることについて説明したが、銅、その他の金属材料から
なる配線の下にリザーバを形成することによってボイド
の発生を抑制するとともに、配線密度の低下を防止する
ことができる。In addition, the above-mentioned reservoirs 5a, 11a
Is made of metal embedded in interlayer insulating films 3 and 6 below wirings 5 and 11,
11 does not decrease or the film thickness on the semiconductor substrate 1 does not increase. In the above-described embodiment, the formation of the reservoir under the wiring made of aluminum has been described. However, the formation of the reservoir under the wiring made of copper and other metal materials suppresses the generation of voids. In addition, a reduction in the wiring density can be prevented.
【００２０】なお、上記したビア８はタングステン膜か
ら構成しているが、配線と同じ導電材料から構成しても
よい。また、上記したような多層配線構造は、ロジック
ＬＳＩ、メモリＬＳＩ等の半導体装置に適用される。 （第２の実施の形態）上記した実施形態では、アルミニ
ウム膜をパターニングして配線を形成することについて
説明したが、ダマシン法を用いて配線を形成することに
ついて以下に説明する。Although the via 8 is made of a tungsten film, it may be made of the same conductive material as the wiring. Further, the above-described multilayer wiring structure is applied to semiconductor devices such as a logic LSI and a memory LSI. (Second Embodiment) In the above-described embodiment, the formation of the wiring by patterning the aluminum film has been described. However, the formation of the wiring by using the damascene method will be described below.
【００２１】まず、図６(a) に示すように、半導体基板
（不図示）の上に形成されたSiO2よりなる第１の層間絶
縁膜２１の中に、窒化チタン膜２２ａとタングステン膜
２２ｂの二層構造の第１のビア２２を形成する。その後
に、第１の窒化シリコン膜２３、SiO2よりなる第２の層
間絶縁膜２４、窒化シリコンよりなる反射防止膜２５を
ＣＶＤ法により順に形成する。その後に、反射防止膜２
５と第２の層間絶縁膜２４をパターニングして、第１の
配線が形成される部分であって第２のビアの形成領域の
直下又はその近傍に第１の開口２６を形成する。First, as shown in FIG. 6A, a titanium nitride film 22a and a tungsten film 22b are formed in a first interlayer insulating film 21 made of SiO 2 formed on a semiconductor substrate (not shown). The first via 22 having a two-layer structure is formed. Thereafter, a first silicon nitride film 23, a second interlayer insulating film 24 made of SiO 2 , and an antireflection film 25 made of silicon nitride are sequentially formed by a CVD method. After that, the anti-reflection film 2
5 and the second interlayer insulating film 24 are patterned to form a first opening 26 in a portion where the first wiring is to be formed, directly below or in the vicinity of the formation region of the second via.
【００２２】続いて、図６(b) に示すように、第２の層
間絶縁膜２４の上にフォトレジスト２７を塗布し、これ
を露光、現像して第１の配線の形状を有する窓２７ａを
形成する。さらに、図６(c) に示すように、窓２７ａを
通して反射防止膜２５と第２の層間絶縁膜２４をエッチ
ングし、それらの膜２４，２５に第１の配線用溝２８を
形成する。このエッチングの際に、開口２６を通して第
１の窒化シリコン膜２３とその下の第１の層間絶縁膜２
１の一部も同時にエッチングされて凹部２９が形成され
る。その凹部２９の深さは第２の層間絶縁膜２４の膜厚
とほぼ同じになる。Subsequently, as shown in FIG. 6B, a photoresist 27 is applied on the second interlayer insulating film 24, and is exposed and developed to form a window 27a having the shape of the first wiring. To form Further, as shown in FIG. 6C, the antireflection film 25 and the second interlayer insulating film 24 are etched through the window 27a, and a first wiring groove 28 is formed in the films 24, 25. During this etching, the first silicon nitride film 23 and the first interlayer insulating film 2 thereunder are passed through the opening 26.
A part of 1 is also etched at the same time to form a recess 29. The depth of the recess 29 is substantially the same as the thickness of the second interlayer insulating film 24.
【００２３】続いて、フォトレジスト２７を除去した後
に、フッ素系ガスによって反射防止膜２５をエッチング
すると同時に第１の配線用溝２８を通して第１の窒化シ
リコン膜２３もエッチングする。その後に、凹部２９、
第１の配線用溝２８の内面と第２の層間絶縁膜２４の上
面に沿って第１の窒化タンタル膜３０を形成した後に、
その第１の窒化タンタル膜３０の上に銅のシードを形成
し、さらに、電解メッキによって第１の窒化タンタル膜
３０の上に第１の銅膜３１を形成する、続いて、図７
(a) に示すように第１の銅膜３１と第１の窒化タンタル
膜３０を化学機械研磨（ＣＭＰ）法によって第２の層間
絶縁膜２４の上面から除去する。そして、第１の配線用
溝２８内に残った第１の窒化タンタル膜３０及び第１の
銅膜３１を第１の配線３２として使用するとともに、第
１の層間絶縁膜２１の凹部２９内に残った第１の銅膜３
１を第１実施形態で示したリザーバ３３として使用す
る。Subsequently, after the photoresist 27 is removed, the anti-reflection film 25 is etched with a fluorine-based gas, and simultaneously the first silicon nitride film 23 is etched through the first wiring groove 28. After that, the concave portion 29,
After forming the first tantalum nitride film 30 along the inner surface of the first wiring groove 28 and the upper surface of the second interlayer insulating film 24,
A copper seed is formed on the first tantalum nitride film 30, and a first copper film 31 is formed on the first tantalum nitride film 30 by electrolytic plating.
As shown in FIG. 2A, the first copper film 31 and the first tantalum nitride film 30 are removed from the upper surface of the second interlayer insulating film 24 by a chemical mechanical polishing (CMP) method. Then, the first tantalum nitride film 30 and the first copper film 31 remaining in the first wiring groove 28 are used as the first wiring 32, and are formed in the concave portions 29 of the first interlayer insulating film 21. Remaining first copper film 3
1 is used as the reservoir 33 shown in the first embodiment.
【００２４】次に、図７(b) に示すように、第１の配線
３２と第２の層間絶縁膜２４の上に第２の窒化シリコン
膜３４と、SiO2よりなる第３の層間絶縁膜３５と、第３
の窒化シリコン膜３６と、SiO2よりなる第４の層間絶縁
膜３７と、第２の反射防止膜３８をＣＶＤ法により順に
形成する。続いて、図７(c) に示すように、第２の反射
防止膜３８と第４の層間絶縁膜３７をフォトリソグラフ
ィー法によりパターニングして、第１の配線３２の一部
に重なる部分にビアホール形成用開口３９を形成すると
ともに、そのビアホール形成用開口３９の近傍であって
第１の配線３２に重ならない部分にリザーバ形成用開口
４０を形成する。Next, as shown in FIG. 7B, a second silicon nitride film 34 is formed on the first wiring 32 and the second interlayer insulating film 24, and a third interlayer insulating film made of SiO 2 is formed. The membrane 35 and the third
A silicon nitride film 36, a fourth interlayer insulating film 37 made of SiO 2 , and a second antireflection film 38 are sequentially formed by a CVD method. Subsequently, as shown in FIG. 7C, the second antireflection film 38 and the fourth interlayer insulating film 37 are patterned by a photolithography method, and a via hole is formed in a portion overlapping a part of the first wiring 32. A formation opening 39 is formed, and a reservoir formation opening 40 is formed in a portion near the via hole formation opening 39 and not overlapping the first wiring 32.
【００２５】次に、図８(a) に示すように、第２の反射
防止膜３８の上にフォトレジスト４１を塗布し、これを
露光、現像することにより、ビアホール形成用開口３９
とリザーバ形成用開口４０の上を通る第２の配線用窓４
１ａを形成する。続いて、図８(b) に示すように、第２
の配線用窓４１ａを通して第２の反射防止膜３８及び第
４の層間絶縁膜３７をエッチングして第２の配線用溝４
２を形成するとともに、ビアホール形成用開口３９とリ
ザーバ形成用開口４０を通して第３の層間絶縁膜３５と
第３の窒化シリコン膜３６をエッチングすることによ
り、ビアホール形成用開口３９の下に第２のビアホール
４３を形成するととも、リザーバ形成用開口４０の下に
リザーバ用凹部４４を形成する。Next, as shown in FIG. 8A, a photoresist 41 is applied on the second anti-reflection film 38, and this is exposed and developed to form a via hole forming opening 39.
And second wiring window 4 passing over reservoir forming opening 40
1a is formed. Subsequently, as shown in FIG.
The second antireflection film 38 and the fourth interlayer insulating film 37 are etched through the wiring window 41a of FIG.
2 is formed, and the third interlayer insulating film 35 and the third silicon nitride film 36 are etched through the via hole forming opening 39 and the reservoir forming opening 40, so that the second interlayer insulating film 35 and the third silicon nitride film 36 are formed under the via hole forming opening 39. When the via hole 43 is formed, a reservoir concave portion 44 is formed below the reservoir forming opening 40.
【００２６】次に、第２の反射防止膜３８をエッチング
すると同時に、ビアホール４３とリザーバ用凹部４４を
通して第２の窒化シリコン膜３４をエッチングする。こ
れにより、ビアホール４３の下には第１の配線３２の一
部が露出する一方で、リザーバ用凹部４４からは第２の
層間絶縁膜２４が露出した状態となる。この後に、第２
の配線用溝４２とビアホール４３とリザーバ用凹部４４
のそれぞれの内面と第４の層間絶縁膜３７の上に第２の
窒化タンタル膜４５を形成し、その上に第２の銅膜４６
を形成する。そして、第２の銅膜４６と第２の窒化タン
タル膜４５をＣＭＰ法により研磨してそれらの膜を第４
の層間絶縁膜３７の上面から除去する。これにより、図
８(c) に示すように、第２の配線用溝４２内に残った第
２の窒化タンタル膜４５と第２の銅膜４６を第２の配線
４７として使用し、また、ビアホール４３内に残った第
２の窒化タンタル膜４５と第２の銅膜４６を第２のビア
４８として使用するとともに、リザーバ用凹部４４に残
った第２の銅膜４６をリザーバ４９として使用する。Next, at the same time as etching the second antireflection film 38, the second silicon nitride film 34 is etched through the via hole 43 and the reservoir recess 44. As a result, a part of the first wiring 32 is exposed below the via hole 43, while the second interlayer insulating film 24 is exposed from the reservoir recess 44. After this, the second
Wiring groove 42, via hole 43, and reservoir recess 44
A second tantalum nitride film 45 is formed on each of the inner surfaces and the fourth interlayer insulating film 37, and a second copper film 46 is formed thereon.
To form Then, the second copper film 46 and the second tantalum nitride film 45 are polished by the CMP method to
From the upper surface of the interlayer insulating film 37. As a result, as shown in FIG. 8C, the second tantalum nitride film 45 and the second copper film 46 remaining in the second wiring groove 42 are used as the second wiring 47. The second tantalum nitride film 45 and the second copper film 46 remaining in the via hole 43 are used as a second via 48, and the second copper film 46 remaining in the reservoir recess 44 is used as a reservoir 49. .
【００２７】その後に、第２の配線４７を覆う絶縁膜
（不図示）を形成することになる。以上のようなダマシ
ン法によって形成されたリザーバ３３，４９は、第１実
施形態と同様に、エレクトロマイグレーションによって
配線２３，４７内で欠乏した金属元素を補給する補給源
となり、これにより配線２３，４７内でのボイドの発生
が抑制される。Thereafter, an insulating film (not shown) covering the second wiring 47 is formed. The reservoirs 33 and 49 formed by the damascene method as described above serve as a supply source for replenishing the metal elements deficient in the wirings 23 and 47 by electromigration, as in the first embodiment. The generation of voids in the inside is suppressed.
【００２８】なお、SiO2よりなる層間絶縁膜を例えばC4
F8とArとO2とCOの混合ガスを使用すると、その下の窒化
シリコン膜はエッチングストパとして機能する。この場
合、窒化シリコン膜は例えばCHF3とO2とArとの混合ガス
を使用してエッチングすることになる。 （その他の実施形態）第１、第２の実施形態では、層間
絶縁膜をSiO2から形成しているが、ＰＳＧ、熱酸化膜、
プラズマ酸化膜、ＳＯＧ、その他の平坦化絶縁材料から
形成してもよい。その層間絶縁膜の膜厚は特に限定され
るものではないが、例えば０．４〜１．０μｍ程度とし
てもよい。The interlayer insulating film made of SiO 2 is made of, for example, C 4
Using a mixed gas of F 8, Ar, O 2 and CO, the silicon nitride film under its functions as an etching Sutopa. In this case, the silicon nitride film is etched using, for example, a mixed gas of CHF 3 , O 2, and Ar. (Other Embodiments) In the first and second embodiments, the interlayer insulating film is formed from SiO 2, but PSG, thermal oxide film,
It may be formed from a plasma oxide film, SOG, or another planarizing insulating material. The thickness of the interlayer insulating film is not particularly limited, but may be, for example, about 0.4 to 1.0 μm.
【００２９】また、配線に接続されるリザーバは、第１
及び第２実施形態で示したように配線の下に接触させた
構造としたが、配線の上に接触させた構造としてもよ
い。The reservoir connected to the wiring is a first reservoir.
In addition, as described in the second embodiment, the structure is such that the contact is made below the wiring, but the structure may be made to contact above the wiring.
【００３０】[0030]
【発明の効果】以上述べたように本発明によれば、金属
配線の下側又は上側に機械的に接続した金属製のリザー
バを設けたので、配線の集積率の低下を防止することが
でき、また、そのリザーバを絶縁膜に埋め込むことによ
って多層配線構造の膜厚が増加することを防止すること
ができる。As described above, according to the present invention, the metal reservoir mechanically connected to the lower or upper side of the metal wiring is provided, so that it is possible to prevent a reduction in the integration ratio of the wiring. Further, by embedding the reservoir in the insulating film, it is possible to prevent the thickness of the multilayer wiring structure from increasing.
【図１】第１の従来の半導体装置の多層配線構造を示す
断面図である。FIG. 1 is a cross-sectional view showing a multilayer wiring structure of a first conventional semiconductor device.
【図２】第２の従来の半導体装置の多層配線構造を示す
断面図である。FIG. 2 is a sectional view showing a multilayer wiring structure of a second conventional semiconductor device.
【図３】本発明の第１実施形態に係る半導体装置の多層
配線構造の形成工程を示す断面図（その１）である。FIG. 3 is a cross-sectional view (No. 1) illustrating a step of forming a multilayer wiring structure of the semiconductor device according to the first embodiment of the present invention.
【図４】本発明の第１実施形態に係る半導体装置の多層
配線構造の形成工程を示す断面図（その２）である。FIG. 4 is a sectional view (part 2) illustrating a step of forming a multilayer wiring structure in the semiconductor device according to the first embodiment of the present invention;
【図５】本発明の第１実施形態に係る半導体装置の多層
配線構造の形成工程を示す断面図（その３）である。FIG. 5 is a sectional view (part 3) showing a step of forming a multilayer wiring structure in the semiconductor device according to the first embodiment of the present invention;
【図６】本発明の第２実施形態に係る半導体装置の多層
配線構造の形成工程を示す断面図（その１）である。FIG. 6 is a cross-sectional view (part 1) illustrating a step of forming a multilayer wiring structure of the semiconductor device according to the second embodiment of the present invention.
【図７】本発明の第２実施形態に係る半導体装置の多層
配線構造の形成工程を示す断面図（その２）である。FIG. 7 is a sectional view (part 2) illustrating a step of forming a multilayer wiring structure in the semiconductor device according to the second embodiment of the present invention.
【図８】本発明の第２実施形態に係る半導体装置の多層
配線構造の形成工程を示す断面図（その３）である。FIG. 8 is a sectional view (No. 3) showing a step of forming a multilayer wiring structure of the semiconductor device according to the second embodiment of the present invention.
１…半導体基板、２，３，６…層間絶縁膜、４…凹部、
５…配線、５ａ…リザーバ、７…ビアホール（コンタク
トホール）、８…ビア、９…フォトレジスト、１０…凹
部、１１…配線、１１ａ…リザーバ、２１，２４，３
５，３７…層間絶縁膜、２２…ビア、２３，３４，３６
…窒化シリコン膜、２５、３８…反射防止膜、２６…開
口、２７…フォトレジスト、２８…配線用溝、２９…凹
部、３２…配線、３３…リザーバ、３９，４０…開口、
４１…フォトレジスト、４２…配線用溝、４３…ビアホ
ール、４４…凹部、４７…配線、４８…ビア、４９…リ
ザーバ。1 ... semiconductor substrate, 2,3,6 ... interlayer insulating film, 4 ... recess,
5 wiring, 5a reservoir, 7 via hole (contact hole), 8 via, 9 photoresist, 10 recess, 11 wiring, 11a reservoir, 21, 24, 3
5, 37: interlayer insulating film, 22: via, 23, 34, 36
... silicon nitride film, 25, 38 ... antireflection film, 26 ... opening, 27 ... photoresist, 28 ... wiring groove, 29 ... recess, 32 ... wiring, 33 ... reservoir, 39, 40 ... opening,
Reference numeral 41 denotes a photoresist, 42 denotes a wiring groove, 43 denotes a via hole, 44 denotes a concave portion, 47 denotes a wiring, 48 denotes a via, and 49 denotes a reservoir.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH11 HH32 JJ08 JJ19 JJ33 KK08 MM02 MM12 MM13 MM20 NN06 PP15 PP27 QQ04 QQ37 QQ48 RR04 RR06 RR09 RR14 TT02 XX03 XX05 ──────────────────────────────────────────────────続 き Continuing on the front page F term (reference)
Claims (4)
且つ前記第１の配線の上方又は下方に形成された第２の
配線から離れた構造を備えた金属のリザーバとを有する
ことを特徴とする半導体装置。A first wiring formed on an insulating film, a structure connected to a lower side or an upper side of the first wiring, and formed above or below the first wiring. A metal reservoir having a structure separated from the second wiring.
料から形成されていることを特徴とする請求項１に記載
の半導体装置。2. The semiconductor device according to claim 1, wherein said reservoir is formed of the same material as said first wiring.
成されるコンタクトホールの近傍に配置されることを特
徴とする請求項１に記載の半導体装置。3. The semiconductor device according to claim 1, wherein the reservoir is arranged near a contact hole formed on the first wiring.
成されるコンタクトホールの下に形成されていることを
特徴とする請求項１に記載の半導体装置。4. The semiconductor device according to claim 1, wherein said reservoir is formed below a contact hole formed on said first wiring.
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|---|---|---|---|
| JP11217290A JP2001044196A (en) | 1999-07-30 | 1999-07-30 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11217290A JP2001044196A (en) | 1999-07-30 | 1999-07-30 | Semiconductor device |
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|---|---|
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ID=16701830
Family Applications (1)
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| JP11217290A Withdrawn JP2001044196A (en) | 1999-07-30 | 1999-07-30 | Semiconductor device |
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-
1999
- 1999-07-30 JP JP11217290A patent/JP2001044196A/en not_active Withdrawn
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