JP2001036582A

JP2001036582A - パケットデータスイッチ

Info

Publication number: JP2001036582A
Application number: JP2000097035A
Authority: JP
Inventors: Ross T Casley; ロス・ティ・キャスリー
Original assignee: VSIS Inc
Current assignee: VSIS Inc
Priority date: 1999-04-01
Filing date: 2000-03-31
Publication date: 2001-02-09

Abstract

(57)【要約】【課題】パケットデータスイッチのスループット性能
を拡大する。【解決手段】パケットデータスイッチは一時的にパケ
ットを共有バッファメモリに記憶し、同一のあて先のパ
ケットを含むバッファの記憶位置をリンクして検索用シ
ーケンスを形成し、パケットを任意の入力ポートから指
示された出力ポートに受信時と同一の順序で送信する。
プロセッサはシーケンスのヘッド及びテイルの記憶位置
へのポインタを保持する。同一のあて先のパケットを含
むメモリバッファのシーケンスは選ばれた基準に基づい
てもよい。読出し／書込みメモリアクセスを減らすため
小さなキャッシュをバッファの記憶位置をリンクするデ
ータの記憶に用いる。プロセッサ、共有バッファメモリ
及びキャッシュは単一のＩＣである。可能ならバッファ
の記憶位置に記憶されているパケットデータを読み出
し、単一のメモリアクセスで新しいパケットデータを同
一の位置に書込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的にはパケット
データネットワークの分野に関し、特にパケットデータ
スイッチにおいてスループットを増大させるための方法
論と装置に関する。

【０００２】

【従来の技術】典型的なパケットデータスイッチにおい
ては、種々の出発地点から発生したパケットは複数の入
力ポートを介して受信される。各パケットは、例えばル
ーティングテーブル又はパケット送信プロトコルによ
り、スイッチの各出力ポートに関連付けられる、あて先
アドレスのようなルーティング情報を含む。スイッチは
受信した各パケットのルーティング情報を読み、パケッ
トをあて先アドレスにさらに伝送するために適切な出力
ポートに送信する。

【０００３】パケットデータトラフィックのパターン及
びボリュームについての通常の大きさの変化により、パ
ケットデータスイッチは新規に受信したパケットを各指
示された出力ポートに即時に転送できないことがある。
この状態で、受信したパケットを各（複数の）出力ポー
トに送信できるときまで、スイッチはそれらを一時的に
記憶することができる。パケットの紛失が起こると、ソ
ースはその回復手順の一部として紛失されたパケットを
再伝送しなければならず、そのことがパケットスイッチ
の混雑した状態を長引かせる傾向があり、その結果さら
にパケットが紛失されるため、パケットの紛失は一般に
は望ましくない。

【０００４】指示された出力ポートを介して即時に送信
されないパケットを一時的に記憶するように実現され
た、種々のパケットスイッチの設計がある。例えば、各
入力及び出力ポートが、移送を待つパケットを並べる専
用のメモリバッファを備えてもよい。とって代わって、
共有バッファスイッチの設計においては、単一の入力及
び／又は出力ポートのための専用のバッファを用いるよ
りは、メモリバッファの単一のプールがすべてのパケッ
トを記憶するために用いられる。特に、共有バッファの
パケットスイッチにおいては、異なった優先度のトラフ
ィックを支持するために、同一の出力ポート宛てのパケ
ットを保持するメモリバッファが１つのリンクされたリ
ストを介して互いに連結されているか、そうでないなら
ば複数のリンクされたリストを各出力ポートのために用
いる。この設計に従って、新しいパケットが記憶される
ときには、フリーなメモリバッファを各リストのバッフ
ァの現在のチェインの端部に割り当て、リンクさせる必
要がある。共有バッファの設計が、相対的にあまり多く
ないメモリサイズを要求することと、簡単さと専用のポ
ート／バッファ設計での柔軟性との利点を持つとき、そ
れの主な欠点はスイッチのスループット容量が利用可能
なメモリアクセスのバンド幅により制限されることであ
る。

【０００５】ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）は、相対的に安価で、コンパクトな形状で高い
記憶能力を提供するために、共有バッファのパケットデ
ータスイッチにおいて用いることに好適である。しか
し、パケットスイッチプロセッサとＤＲＡＭとの間の制
限されたデータバスバンド幅と、それに加えてＤＲＡＭ
中での固有の行アドレスストローブ（ＲＡＳ）待ち時間
により、ＤＲＡＭへの読出し又は書込みアクセスのそれ
ぞれは相対的に時間を消費する傾向がある。言い換える
と、各パケットのＤＲＡＭへの記憶（書込み）又は検索
（読出し）のそれぞれが、相対的に時間がかかる。

【０００６】埋め込まれたシステムの技術の、論理回路
とＤＲＡＭメモリの双方が単一の集積回路（ＩＣ）に一
体化されたことに関する最近の進歩により、読出し／書
込み動作についてプロセッサ・メモリ間のアクセススピ
ードのかなり顕著な向上が得られた。例えば本願の出願
日において、商業的に利用可能な、一体化されたＤＲＡ
Ｍと論理ＩＣは、メモリバスに対して１３３ＭＨｚの処
理速度と２５６ビットの内部プロセッサとを利用でき
る。特に一体化されたＤＲＡＭと論理ＩＣの、メモリバ
スのバンド幅に対するプロセッサ速度と中央プロセッサ
は、続く数年で急激に増大すると期待される。

【０００７】

【発明が解決しようとする課題】このように、パケット
データスイッチのパケットスループットのバンド幅を増
大させるように、埋め込まれたシステムの技術により提
供された相対的に高いプロセッサ速度と読出し／書込み
バンド幅容量とを用いることが望ましい。

【０００８】

【課題を解決するための手段】本発明はメモリアクセス
のオーバヘッドを減らすことにより拡大したスループッ
ト性能を有するパケットデータスイッチに関する。

【０００９】好ましい実施形態において、パケットデー
タスイッチは複数の入力ポートと複数の出力ポートを有
する。各出力ポートは流入するデータパケットを受信す
るように構成されていて、データパケットは最初に各入
力ポートに関連付けられた入力キューに保持される。各
パケットに適する出力ポートは、例えばあて先のアドレ
ス、パケット型及び／又は送信の優先度のようなパケッ
トに含まれるルーティング情報に基づいて決定される。
パケットスイッチは、パケットを入力キューから選択的
に検索し、各出力ポートに関連付けられた出力キューに
パケットを進めるプロセッサを有する。受信したパケッ
トの各出力キューへの即時の送り出しが可能でないと
き、後での検索と送り出しのために、プロセッサはパケ
ットを共有バッファメモリ（例えばＤＲＡＭ）に記憶す
る。

【００１０】特に、同一の各出力キュー宛てのパケット
を含むメモリバッファは、パケットが後に検索される１
つ又は複数のシーケンスに選択的に互いにリンクされて
いる。シーケンスのそれぞれは、任意の与えられた入力
ポートにおいて受け取られたパケットがそれらのあて先
の出力ポートに受信されたときと同一の順序で送られる
ように形成される。プロセッサはアドレスポインタに、
各出力キューに関連付けられたレジスタに記憶されてい
るパケットの各シーケンスの各ヘッド及びテイルバッフ
ァの記憶位置を保持させる。特に、同一の各出力ポート
宛てのパケットを含むメモリの記憶位置の個別のシーケ
ンスは、優先度又はパケット型のような選択されたパケ
ット基準に基づいて形成されてもよい。

【００１１】本発明の最初の態様によれば、パケットデ
ータスイッチは、与えられたシーケンスでいくつかの又
はすべてのメモリの記憶位置を互いにリンクしているバ
ッファアドレス情報を記憶するために、相対的に小さな
キャッシュ（例えば高速ＳＲＡＭバッファ）を用い、こ
れによってメモリアクセスの動作を減少させる。好まし
い実施形態においてプロセッサ、共有バッファメモリ及
びキャッシュは、例えばｅ−ＲＡＭのような単一の集積
回路の一部として形成される。

【００１２】本発明の他の態様によれば、「読出し及び
置換」メモリアクセスはプロセッサにより可能なときは
いつでも用いられる。特に、プロセッサによる単一のメ
モリアクセスの一部として、各メモリバッファの記憶位
置に記憶されているパケットデータは読出され、新しい
パケットデータが同一のバッファの記憶位置に書込まれ
る。

【００１３】当業者には明らかなように、本発明の他の
態様と利点が以下に明らかにされる。

【００１４】本発明の好ましい実施形態について例を用
いて説明するが、限定を目的とするものではない。添付
の図中の数字において、同一の参照番号は同一の構成要
素を示す。

【００１５】

【発明の実施の形態】図１を参照すると、パケットデー
タネットワーク１８の一部として用いられるパケットデ
ータスイッチ２０は、多数の種々のソースアドレス２５
から送信されて到来するデータパケットを受信するよう
に構成された複数の入力ポート２１を含む。各パケット
に与えられたルーティング情報に基づいて、パケットス
イッチ２０は、種々のあて先アドレス２７にさらに伝送
するために、複数の出力ポート２３の各々を介して受信
したパケットを送信する。特に、パケットデータネット
ワーク１８は、イーサネット（登録商標）、ＡＴＭ又は
任意の他の形式のパケットトラフィックを伝送すること
ができる。好ましくは、任意の与えられたソースアドレ
ス２５から発生し同一のあて先アドレス２７に送信され
るパケットは、他のソースアドレス２５からのパケット
がそれらにインターリーブで差し込まれていても、初め
に送信されたときと同一の順序で各あて先アドレス２７
に送られる。

【００１６】図２を参照すると、パケットスイッチ２０
の各入力ポート２１で受信されたパケットは、入力ポー
ト２１と関連付けられた各入力キュー２２に保持され
る。当業者には理解されるように、パケットスイッチ２
０の入力ポート２１と入力キュー２２の個々の構成は、
ここに示される本発明の概念から離脱することなく変形
させることができる。例えば、各入力ポート２１は受信
するパケットを保持するための１つ又は複数の専用の入
力キュー２２を有することができ、又は逆に入力ポート
２１は多数の可能な構成の入力キュー２２を共有するこ
とができる。とって代わって、単一の入力ポ−ト２１及
び／又は入力キューがすべての到来するパケットを受信
して処理するために用いられてもよい。特に入力キュー
２２は物理的又は論理的であってもよい。

【００１７】パケットスイッチ２０は、各入力ポートキ
ュー２２に保持されているパケットを、入力バス２４を
介して周期的に検索するメインプロセッサ２６を含む。
利用可能なスペースが存在するとき、検索されたパケッ
トは出力バス２８を介して、各出力ポート２３に関連付
けられた各複数の出力キュー３０の１つに即時に送信さ
れる。特に、各出力ポート２３は、各出力ポート２３に
送り出されるパケットを保持するための、１つ又は複数
の専用の出力キューを有する。各出力ポート２３に関連
付けられた出力キュー３０の個々の数と形式を変化させ
ることができる。１つの好ましい実施形態において、各
出力ポート２３はそれに関連付けられた単一の専用の出
力キューを有する。それにかわる実施形態では、１つ又
は複数の出力ポート２３が１つ又は複数の出力キュー３
０を共有できるが、しかしこのような構成はさらに複雑
になる。好ましくは各出力ポート２３は少なくとも１つ
の専用の出力キュー３０を有する。入力キュー２２と同
様に、出力キュー３０は物理的又は論理的、又はその双
方であってもよい。

【００１８】各出力キューがすべてパケットで充填され
ているとき、プロセッサ２６は、関連付けられた共有バ
ッファメモリ３６、好ましくはダイナミックランダムア
クセスメモリ（ＤＲＡＭ）に、各キュー３０宛てのパケ
ットを一時的に記憶する。メモリアクセスコントローラ
３４は、プロセッサ２６によるメモリ３６における読出
し／書込みメモリアクセスを制御する。メモリコントロ
ーラ３４はまた、好ましくは高速スタティックランダム
アクセスメモリ（ＳＲＡＭ）である関連付けられたキャ
ッシュ４０へのプロセッサ２６によるアクセスを、キャ
ッシュコントローラ３８を介して制御する。好ましい実
施形態においては、プロセッサ２６、共有バッファ（Ｄ
ＲＡＭ）メモリ３６及びキャッシュ（ＳＲＡＭ）は、プ
ロセッサからメモリへのバンド幅を増大させるために、
例えば一体化したＤＲＡＭと論理ＩＣのような、単一の
集積回路の一部として実現される。

【００１９】特に、また図３を参照すれば、各入力ポー
ト２１に到着するパケット５０は、それらの各ペイロー
ドデータ５８に先立つルーティング情報ヘッダ５１を含
む。各パケットデータ５１は（少なくとも）あて先アド
レス５２、送信の優先度５４及び（適用可能ならば）選
択された表示フラグを伝送するデータフィールド５６を
含む。例えば表示フラグはパケットの形式、すなわちデ
ータパケット、ネットワーク管理パケットなどの形式を
表示するために用いることができる。各入力キュー２２
は好ましくは、例えばアドレステーブル又は他のルーテ
ィングプロトコルに基づいて、各パケットが送信される
べき適切な出力ポート２３及び出力キュー３０を決定す
るための（図示せず。）関連付けられたプロセッサを有
する。そこで、指示された出力キュー３０は、プロセッ
サ２６による検索のために各入力キュー２２に保持され
たパケットデータ５８に追加される。これも当業者には
理解されるように、各入力ポートプロセッサよりもむし
ろスイッチプロセッサ２６を、受信された各パケット５
０に含まれるルーティング情報ヘッダ５１を評価しそこ
から適切な出力ポート２３を決定するために、用いるこ
とができる。重要なことは、適切な出力ポート２３が新
しく受信された各パケット５０について特定されること
と、任意の与えられたソースアドレス２５からの同一の
出力ポート２３に向かうパケットが、スイッチで受信さ
れたときと同一の順序で送信されることである。

【００２０】各入力キュー２２は好ましくは、いくつか
のパケット５０を保持することができ、パケットは好ま
しくはＦＩＦＯのようなそれらの受信の順序で記憶され
るが、しかしパケットは後述するように、最適化の目的
でプロセッサ２６により異なる順序に検索されてもよ
い。単一の入力キュー２２にはめ込むには長すぎるパケ
ットは、好ましくは各入力ポート２１おいて複数の、よ
り短い「部分」パケットに分割される。同一のあて先出
力ポート２３を有する個別のデータパケット５０の到着
が連続であるかのように、部分パケットはパケットスイ
ッチ２０に入力される。例えば、パケットヘッダ５１に
含まれるフィールド５６の表示フラグは、このことが発
生したことを表示するために用いることができる。いっ
たん部分パケットがそれらの各出力キュー３０に送られ
ると、元のデータペイロードは各出力ポート２３への送
り出しのために単一のパケットに再構成される。

【００２１】図４は、ｉ及びｊを整数として、各入力キ
ューｉから各出力キューｊにあてたパケットを検索する
ために、プロセッサ（２６）を用いることができる例示
的アルゴリズムを表す。入力キューのポーリングサイク
ルの始めにおいて（「初期化」ステップ１００）、ｉと
ｊの双方は１にセットされている。ステップ１０２にお
いて、プロセッサは第１の入力キューをポーリングし
（すなわち、入力キューｉ＝１）、そこに保持されてい
るパケットを読出し（ステップ１０４）、出力キューに
向かうパケットの有無を決定する（ステップ１０６）。
出力キューｊ＝１あての１つ又は複数のパケットが、入
力キューｉ＝１に保持されているとき、（複数の）パケ
ットは各出力キューｊに進められ、又は、必要ならば、
一時的にメモリ（３６）に記憶される（ステップ１０
８）。入力キューｉ＝１に保持されている出力キューｊ
＝１宛てのパケットが存在しないとき、プロセッサはス
テップ１０８にスキップする。

【００２２】特に図５を簡単に参照すると、プロセッサ
は（複数の）パケットの中に各出力キュー（３０）に即
時に転送できるものが存在するか否かを決定する（ステ
ップ１０３）。言い換えると、プロセッサは各出力キュ
ーが輻輳して満杯になっているか否か、又は以前受信し
た同一の出力キュー宛てのパケットがメモリ（３６）か
らの検索を待っているか否かを検査してみる。もしＹＥ
Ｓならば（すなわち、各出力キュー宛てのパケットで現
在メモリに記憶されているものが存在せず、出力キュー
が現在輻輳して満杯になっていないならば）、そのとき
（複数の）パケットはプロセッサにより出力キューｊ＝
１に送信される（ステップ１０５）。１つ又は複数のパ
ケットが即時に転送できないとき、これらのパケットは
メモリ（３６）に記憶される。特に、出力キューｊ＝１
あてのただ１つのパケットが入力キューｉ＝１に保持さ
れているならば、それはプロセッサによる読出し／書込
みメモリアクセスの一部として記憶され（ステップ１０
９）、このことが以下に詳述される。出力キューｊ＝１
あての１つより多くのパケットが入力キューｉ＝１に保
持されているならば、パケットは好ましくは「バースト
モード」シーケンスで記憶され、このことも以下に詳述
される。

【００２３】再び図４を参照し、ステップ１１０におい
てプロセッサは、各入力キュー（すなわち、ｉ＝１）が
すべての出力キューｊにポーリングされているか否か、
すなわち、ｊ≧出力キューの総数、であるか否かを決定
する。もしＹＥＳならば、そのときプロセッサはステッ
プ１１４に向かう。もしＮＯならば、すなわち、もし、
ｊ＜出力キューの総数、ならばそのときｊはインクリメ
ントされ（ステップ１１２）、ステップ１０６及び（も
し適用可能ならば）１０８は他の各出力キューについて
（すなわち、ｊ＝２、ｊ−３、ｊ＝４などについて）、
ステップ１１０の結果が「ＹＥＳ」になるまで繰り返さ
れる。

【００２４】プロセッサは次に、すべての入力キューが
個々のポーリングサイクルでポーリングされるか否か、
すなわち、ｉ≧入力キューの総数、であるか否かを決定
する（ステップ１１４）。もしＹＥＳなら、そのときプ
ロセッサはステップ１１８に向かう。もしＮＯならば、
すなわち、もし、ｉ＜出力キューの総数、ならばそのと
きｉはインクリメントされ（ステップ１１６）、ステッ
プ１０４、１０６及び（もし適用可能ならば）１０８及
び１１４は他の各出力キューについて（すなわち、ｊ＝
２、ｊ−３、ｊ＝４などについて）繰り返される。いっ
たん各入力キューが各出力キューのために保持されてい
るパケットにポーリングされたならば（すなわち、ステ
ップ１１４の結果が「ＹＥＳ」のとき）、新しいポーリ
ングサイクルがステップ１１８において初期化される。

【００２５】当業者には理解されるように、各入力キュ
ー（２２）が各出力キュー（３０）宛てのパケットにポ
ーリングされた固有の順序と周波数は、ここに述べられ
ている本発明の概念から離脱することなく変化できる。
例えば、ネットワーク１８におけるトラフィックパター
ンは、ある入力ポートで受信されることで、又はある出
力ポートに向かうことで相対的により大きなパケットト
ラフィックになることがある。したがって、ある入力キ
ューをポーリングすること、又は固有の出力キュー宛て
のパケットに他よりも頻繁にポーリングすることは望ま
しいことがある。他の例において、受信されたパケット
をパケット型及び／又は優先度にしたがって各入力キュ
ーに保持することができ、そこにおいてあるパケット型
又は優先度に他よりも頻繁にポーリングすることが望ま
しい。

【００２６】当業者には理解されるように、任意の与え
られた瞬間に、スイッチ２０はメモリ３６に、任意の与
えられた出力ポートキュー３０あてのいくつかのパケッ
トを記憶することができる。以下に詳述されるように、
各出力ポートキュー３０宛てのパケットはメモリバッフ
ァの各リンクされたシーケンスに記憶され、そこからパ
ケットは、各出力キューの中のスペースが利用可能であ
るとき、プロセッサ２６により選択的に検索される。

【００２７】この目的で、図６及び図７を参照すると、
プロセッサ２６は、各出力キュー３０宛てのパケットを
含むメモリバッファの３つの個別のシーケンスをトラッ
クアップするための、各出力キュー３０のための複数の
データレジスタ３１を保持する。特に、レジスタ３３、
３５、３７の第１の集合は、各出力キュー宛てのパケッ
トを含むバッファの「メイン」シーケンスをトラッキン
グするために用いられる。レジスタ４３、４５、４７の
第２の集合は、各出力キュー宛てのパケットを含むバッ
ファの「拡張」シーケンスをトラッキングするために用
いられる。レジスタ５３、５５、５７、５９及び６１の
第３の集合は、単一の入力キュ−から受信され同一の各
出力キューに送られるパケットを含むバッファの「バー
スト」シーケンスをトラッキングするために用いられ
る。

【００２８】説明のために、図８は例示的な、各出力キ
ュー宛てのパケットを含むバッファの「メイン」シーケ
ンス６５を表している。特に、メインシーケンス６５
は、それぞれ各パケット７０、７６、８２、８８及び９
４を含む、複数のリンクされたバッファの記憶位置７
２、７８、８４、９０及び９６を含み、そこにおいてバ
ッファの記憶位置７２はシーケンス６５の「ヘッド」で
あり、バッファ９６はシーケンス６５の「テイル」であ
る。各パケット７０、７６、８２、８８及び９４に、各
「次のバッファ」データフィールド７４、８０、８６、
９２及び９８が追加されている。本発明の一つの態様に
よれば、各次のバッファフィールドは、シーケンスの次
の各バッファの記憶位置へのアドレスポインタを記憶す
るために用いられる。とって代わって、シーケンスの連
続したバッファの記憶位置はキャッシュ４０に記憶して
もよい。

【００２９】特に、シーケンス６５のバッファの記憶位
置７２、７８、８４、９０及び９６は以下のようにリン
クされている。バッファ７２中のパケット７０に追加さ
れた次のバッファフィールド７４は、バッファ７８への
ポインタ（例えばＤＲＡＭメモリにおけるバッファ行／
列アドレス）を含む。バッファ７８をバッファ８４にリ
ンクするエントリはキャッシュ４０に記憶される。バッ
ファ８４中のパケット８２に追加された次のバッファフ
ィールド８６は、バッファ９０へのポインタを含む。バ
ッファ９０をバッファ９６にリンクするポインタはキャ
ッシュ４０に記憶される。図６も参照すると、プロセッ
サ２６は、シーケンス６５のパケットが宛てられる各出
力キュー（３０）に関連付けられているレジスタ３１
の、「ヘッド」レジスタ３３にバッファ７２を、「テイ
ル」レジスタ３５にバッファ９６をそれぞれ保持する。
プロセッサはまた対応するシーケンス「長さ」レジスタ
３７に「５」の値（すなわち、シーケンス６５に記憶さ
れたパケットの数に対応している）を入力する。

【００３０】また図２に関し、パケットは記憶されてい
るシーケンス６５から以下のように検索される。

【００３１】プロセッサ２６は、例えば通常のポーリン
グ処理の一部として、各出力キュー３０のためのシーケ
ンスレジスタ３１を調べる。シーケンスヘッドレジスタ
３３に記憶されているアドレスに基づいて、プロセッサ
２６はＤＲＡＭメモリ３６（ここに詳述されている）へ
の単一の読出し／書込みアクセスの一部としてバッファ
７２にアクセスし、パケットデータ７０と次のバッファ
情報７４を検索する。同時に、プロセッサ２６は、バッ
ファ７２から他のメモリの記憶位置へのリンクがキャッ
シュ４０の中に保持されているか否かを決定するため
に、（メモリコントローラ３４を介して）キャッシュコ
ントローラ３８をポーリングする。検索されたパケット
７０は各出力キュー３０に送信される。キャッシュ４０
に記憶されているメモリの記憶位置７２のリンクデータ
が存在しないとき、（シーケンス７５中のバッファ７２
のための場合）プロセッサはバッファ７８を反映させる
ためにシーケンスヘッドレジスタを更新する。キャッシ
ュ４０中にバッファ７２にリンクされたメモリの記憶位
置アドレスが存在するならば、そのときこのアドレスデ
ータは次のバッファデータ７４をオーバライドし、シー
ケンスヘッドレジスタ３３に記憶される。例えば、これ
はパケットデータ７６及び次のバッファデータ８０がバ
ッファ７８から検索されるときの場合である。特にバッ
ファ７８からバッファ８４へのリンクはキャッシュに記
憶され、次のバッファフィールド８０のリンクデータを
オーバライドする。任意のイベントにおいて、パケット
がシーケンスから読み出される毎に、シーケンス長さレ
ジスタ３７はデクリメントされる。

【００３２】メインシーケンス６５から記憶されている
パケットを検索するこのプロセスは、それぞれ連続的に
リンクされたメモリの記憶位置（すなわちバッファ８
４、９０、９６）毎に繰り返される。ここに詳述されて
いる通り、各出力キュー宛てのパケットを含む他のバッ
ファは、メインシーケンス６５のテイルに周期的に付加
される。特に、メインシーケンス６５は各出力キュー３
０へのトラフィックの負荷により長さが変化する。ある
場合においては、すべてのパケットがシーケンスから読
み出され（すなわちレジスタ３３、３５及び３７のそれ
ぞれが０の値を取り）、他のときにはシーケンスは相対
的に大きいことがある。当業者には理解されるように、
本発明の概念から離脱することなく、種々の記憶されて
いるシーケンスからパケットを検索し、それらを各出力
キューに送信する、多くのさらに種々のポーリングスキ
ームが可能である。

【００３３】特にキャッシュ４０は、パケットが各メモ
リバッファから読み出される毎に、任意のアドレスリン
クデータのために検査されなければならない。これは、
パケットが最初にメモリ３６に記憶されているときに、
どんなリンク情報（すなわちアドレスポインタ）に各次
のバッファフィールドを追加するかは常には知られてい
ないためである。このような場合には、次のバッファフ
ィールドはランダムビットを含むのみで、リンク情報は
後で付加されなければならない。本発明のこの態様によ
れば、パケットが各メモリバッファに書込まれたときに
アドレスリンク情報が知られていなければ、後に決定さ
れたアドレスリンクは可能ならばキャッシュ４０に記憶
される。この戦略は、各次のバッファフィールドにリン
ク情報を書込むために、同一のバッファにメモリアクセ
スをさらに実行しなければならないことを回避する。

【００３４】本発明の他の態様によれば、各パケット
（及び次のバッファ）データを読み出すためにメモリバ
ッファがアクセスされる毎に、新しいパケット（及び新
しい次のバッファ）データが同一のバッファに読み込ま
れる、すなわちスイッチは「読出し及び置換」メモリア
クセスを用いる。このような「読出し及び置換」メモリ
アクセスは標準のＤＲＡＭアクセス機器を変形すること
で可能になる。

【００３５】特に、共通のＤＲＡＭの構成において、デ
ータ信号は双方向的である。読出しサイクルの間は、デ
ータ信号はＲＡＭに記憶される新しいデータに対して外
部にセットされる。逆に、書込みサイクルの間は、デー
タ信号は現在のデータを伝送し、ＤＲＡＭにより制御さ
れる。このように、バッファに記憶されて現在のデータ
を検索し、それを新しいデータで上書きするためには、
一般に２つのＤＲＡＭアクセスが必要とされる。しかし
双方向性信号を個別の読出し及び書込み信号で置換する
ことは、アドレスがアクセスされるのと同時に置換デー
タを供給することができる圧縮されたサイクルの使用を
可能にする。

【００３６】（間欠的で不規則な発生を除いて）各バッ
ファの記憶位置から読み出されているパケットのあて先
アドレスと、各バッファの記憶位置に読み込まれている
パケットのあて先アドレスとの間が無関係であることが
必要である。これは、記憶されているパケットの各リン
クされたシーケンスが、任意の与えられた入力又は出力
キューのためのどの特別なバッファの記憶位置にも結合
されていないためである。

【００３７】もちろん、新しく受信されたパケットでメ
モリに書込まれる必要のあるものが存在しないとき、す
なわち入力キューが空であるか、さもなければ出力キュ
ーがパケットを直接受信することができるときに、パケ
ットデータが各バッファの記憶位置の外に書込まれるこ
とが可能である。この場合、開放されたバッファは、メ
モリコントローラ３４により管理されているフリーなバ
ッファの記憶位置のリンクされたリストに付加される。
逆に、メモリに記憶されているパケットが存在しない場
合が生じることがあり、又はさもなければ新しいパケッ
トがメモリに書込まれるべきときに、パケットを受信で
きる出力キューが存在しないことも有りうる。この場
合、書込みプロセスの一部として、新しいバッファがフ
リーなバッファの記憶位置のリンクされたリストから配
置される。

【００３８】別の実施形態において、行アクセス待ち時
間に陥らないことによりさらにずっと能率的である、連
続的な読出し及び書込みアクセスを、読出し及び置換ア
クセスの代わりに用いてもよい。

【００３９】図９、図１０及び図１１を図７と関連させ
て一般的に参照すると、各出力キュー（３０）宛てのパ
ケットを含むバッファの記憶位置の拡張シーケンス６７
の形成が図示されている。説明を簡略化するために、各
出力キュー３０は図８に図示されているメインシーケン
ス６５と同一であると仮定される。

【００４０】図９を参照すると、ある入力ポート２１で
受信され各出力キュー３０に宛てられたパケット１３０
は、各入力キュー２２から検索され、メモリ３６中のバ
ッファの記憶位置１３２に記憶される。このステップと
関連して、プロセッサはバッファの記憶位置１３２のバ
ッファアドレスを、それぞれ各出力キュー３０に関連付
けられた拡張ヘッドと拡張テイルレジスタ４３及び４５
の双方に記憶する。特に、バッファの記憶位置１３２は
初期値としては拡張シーケンス６７のヘッドとテイル双
方である。プロセッサ２６は拡張シーケンス６７の長さ
を拡張長さレジスタ６３に記憶する。初期値としてはも
ちろん、拡張シーケンス６７の長さはただ一つのバッフ
ァである。プロセッサ２６はまた、入力ポート２１のど
こでパケット１３０が受信されたかを表示するために、
ビットマスクレジスタ４７にフラグをセットする。特
に、拡張シーケンス６７中に余分に記憶されている指示
すべきパケットが目下存在しないために、最初は有用な
情報をバッファ１３２中のパケットデータ１３０に追加
された「次のバッファ」フィールド１３４に書込むこと
ができない。

【００４１】図１０を参照すると、パケット１３０と同
一の出力ポートあての別のパケット１４０が、メモリ３
６に記憶されることになっている。プロセッサは最初、
パケット１４０がパケット１３０と同一の入力ポートで
受信されたか否かを決定するために、検査レジスタ４７
により検査する。パケット１４０が異なる入力ポートで
受信されたと仮定すると、それはプロセッサ２６により
フリーなバッファ１４２に記憶される。同一の書込みア
クセスの間、バッファ１３２へのアドレスポインタ１４
４は、記憶されているパケットデータ１４０に追加され
た次のバッファフィールドに書込まれる。次いで、プロ
セッサは、バッファ１４２を拡張シーケンス６７の新し
いヘッドとして反映し、現在拡張シーケンス６７に総計
２つのパケットが存在することを反映するために、各拡
張シーケンスヘッド４３及び長さ６３レジスタを更新す
る。レジスタフィールド４５はバッファ１３２を拡張シ
ーケンス６７のテイルとして反映しつづける。プロセッ
サ２６はまた、他の各入力ポート２１のどこでパケット
１４０が受信されたかを表示するために、ビットマスク
レジスタ４７に別のフラグをセットする。

【００４２】図１１を参照すると、パケット１３０及び
１４０と同一の出力キューあてであるが、パケット１３
０及び１４０とさらに異なる入力ポートで受信されたさ
らに異なるパケットが、プロセッサ２６によりメモリ３
６にバッファ１５２において記憶される。同一の書込み
アクセスにおいて、バッファ１４２へのアドレスポイン
タは、バッファ１５２中のパケット１５０の端部に追加
された次のバッファフィールド１５４に書込まれる。次
いで、プロセッサ２６は、バッファ１５２を拡張シーケ
ンス６７の新しいヘッドとして反映し、現在拡張シーケ
ンス６７に総計３つのパケットが存在することを反映す
るために、各拡張シーケンスヘッド４３及び長さ６３レ
ジスタを更新する。レジスタ４５はバッファ１３２の記
憶位置を拡張シーケンス６７のテイルとして保持しつづ
ける。さらにプロセッサ２６はまた、どの入力ポート２
１でパケット１５０が受信されたかを表示するために、
ビットマスクレジスタ４７にさらに別のフラグをセット
する。

【００４３】上の例から気づかれるように、それぞれ拡
張シーケンスを形成するために、バッファ１４２のアド
レスはバッファ１３２の前に追加され、バッファ１５２
のアドレスはバッファ１４２の前に追加される。このこ
とはメモリ３６への単一の書込みアクセスに、各パケッ
トデータを記憶することと、追加された次のバッファフ
ィールドに各既知のアドレスポインタを記憶することの
双方を許す。もちろんパケット１３０、１４０及び１５
０は、結局、プロセッサ２６により検索され、各メモリ
バッファ１３２、１４２及び１５２に記憶されたときと
逆の順序で各出力キュー３０に送信される。しかし、パ
ケット１３０、１４０及び１５０は異なる入力キュー２
１で受信されたため、各出力キュー３０に異なる順序で
伝送されることは問題ではない。

【００４４】図１２を参照すると、パケット１３０、１
４０及び１５０と同一の出力キューあてのさらに別のパ
ケット１６０が、プロセッサ２６によりメモリ３６に記
憶するために検索される。しかし、同一の各入力ポート
２１のためのフラグがすでに拡張マスクレジスタ４７に
セットされている事実から決定されるように、パケット
１６０はパケット１３０、１４０又は１５０の１つ（い
ずれであるかは問題ではない）と同一の入力ポートにお
いて受信された。パケット１６０を、同一の入力ポート
２１から早く時間内に受信された任意のパケットの前
に、各出力キュー３０に送信する必要がないために、そ
れが記憶されているバッファを拡張シーケンス６７のヘ
ッドの前に追加することができない。そのかわり、現在
の拡張シーケンス６７はメインシーケンス６５のテイル
の端部に追加される。次いで、パケット１６０が記憶さ
れているフリーなバッファは新しい拡張シーケンスを開
始する。

【００４５】説明の簡略化のために、パケット１６０が
バッファ１６２に記憶されるときに、バッファ９０及び
９６にそれぞれ記憶されるパケット８８及び９４のみ
が、メインシーケンス６５に残り、バッファの記憶位置
９０がシーケンスヘッドレジスタ３３に保持され、バッ
ファの記憶位置９６がシーケンスヘッドレジスタ３５に
保持されると仮定される。この瞬間、シーケンス長さレ
ジスタ３７は「２」にセットされる。バッファ１５２の
アドレスをバッファ９６中のパケット９４に追加するた
めに、個別の書込みアクセス、すなわちパケット９４に
追加された次のバッファフィールド９８中のバッファ１
５２へのアドレスポインタを書込むことが実行される。

【００４６】しかしながら図１２に図示されるように、
この付加的なメモリアクセスステップを除去するため
に、バッファ９６からバッファ１６２へのアドレスリン
クは、スペースが利用可能ならば好ましくはキャッシュ
４０に記憶される。この目的で、プロセッサ２６はま
ず、キャッシュ４０中のスペースが利用可能であるか否
かを決定するためにキャッシュコントロ−ラ３８に質問
する。そうであれば、バッファ９６からバッファ１５２
へのアドレスリンクはキャッシュ４０に記憶され、メモ
リ３６への付加的な書込みアクセスは要求されない。し
かしキャッシュに室が存在しなければ、そのとき次のバ
ッファフィールド９８にリンク情報を書込むために、メ
モリアクセスを実行しなければならない。どちらの場合
にも、プロセッサ２６は、バッファ１３２をメインシー
ケンス６５の新しいテイルとして、「５」をメインシー
ケンス６５の新しい長さとしてそれぞれ示すように、各
メインシーケンスレジスタ３５及び３７を更新する。特
に、新しいテイルの記憶位置１３２が拡張テイルの記憶
位置４５から獲得され、長さレジスタ３７は拡張長さレ
ジスタにおける長さの値によりインクリメントされる。

【００４７】一方、パケット１６０はフリーなメモリの
記憶位置１６２に記憶される。特に、パケット１６０は
最初メモリ３６に書込まれることが既知であるため、バ
ッファ１６２中のパケット１６０に追加される次のバッ
ファフィールド１６４は、いかなる有用なアドレスポイ
ンタ情報も含まない。各拡張シーケンスヘッド、テイル
及び長さレジスタ４３及び４５は、図１２で６７’とし
て示されている「新しい」拡張シーケンスのヘッド及び
テイル双方としてバッファ１６２を反映するように更新
される。拡張マスクレジスタ４７は、パケット１６０の
入力ポートソースを表示するフラグを除いてリセットさ
れる。拡張長さレジスタ６３は「１」とセットされる。

【００４８】拡張シーケンスを形成し、拡張リスト６７
をメインシーケンスに周期的に追加し、新しい拡張リス
トを開始する上記プロセスは、その後繰り返される。当
業者には理解されるように、記述されたプロセスは、各
パケットシーケンスを形成しトラッキングするために必
要なメモリ書込みアクセス動作を有利に最小化する。

【００４９】特に与えられたソースアドレスはしばし
ば、パケットのバーストを単一のあて先アドレスに伝送
する。この理由により、各入力キュー２２はバーストの
存在、すなわち同一のあて先アドレス２７を有する２つ
又はそれ以上のパケットの受信を検出する機構を好まし
くは備えている。特に、入力キュー２２が、同一のあて
先出力キュー３０にアドレスされたパケットの連続なバ
ーストを含むとき、パケットはメモリ３６に逆の順序で
転送される。これは、メモリに記憶された最初のパケッ
トがバーストの最後のパケットで、記憶された最後のパ
ケットが最初に受信されたものということである。

【００５０】好ましい実施形態において、同一の入力キ
ュー２２において受信され同一の出力キュー３０に宛て
られたパケットのバーストからのパケットを含むバッフ
ァは、最初はメモリにおいて個別のシーケンスとしてリ
ンクされている。次いで、バーストが完全に記憶された
とき、この「バースト」シーケンスはメインシーケンス
に追加される。

【００５１】説明のために、図１３は、同一の入力ポー
ト２１において受信され同一の出力キュー３０に宛てら
れたパケット１９０、１８０、１７０の各バーストを記
憶する、リンクされたメモリバッファ１７２、１８２及
び１９２のバーストシーケンス６９の形成を図示してい
る。特に、パケットは入力ポートにおいて昇順で、すな
わち、最初にパケット１７０、次いで、パケット１８
０、次いで、パケット１９０の順に受信された。図４及
び図５を参照すれば、上述のように、プロセッサ２６が
各入力キューをポーリングするとき、それはパケット１
７０、１８０及び１９０のバーストの存在を検出する。
パケットが各出力キュー３０に即時に転送できないこと
を仮定すると、プロセッサは最初に、最後に受信された
パケット１９０をフリーなメモリバッファ１７２に記憶
する。

【００５２】このステップと関連して、プロセッサはバ
ッファ１７２のアドレスを、それぞれ出力キュー３０に
関連付けられたバーストヘッド及びバーストテイルレジ
スタ５３及び５５に記憶する。特に、バッファの記憶位
置１７２は初期値としてはバーストシーケンス６９のヘ
ッド及びテイルの両方である。プロセッサ２６はバース
トシーケンスの長さをバースト長さレジスタ６３に記憶
する。初期値としてはもちろん、バーストシーケンス６
９の長さはただ１つのバッファである。プロセッサ２６
はまた、パケット１７０、１８０及び１９０のソース入
力ポートをバーストポートレジスタ６１に記録する。

【００５３】同一の出力キュー３０のための拡張リスト
６７（もし存在すれば）のシーケンスヘッドバッファへ
のポインタはレジスタ４３から得られ、同一の書込みア
クセスの一部として、バッファ１７２中のパケット１９
０に追加された「次のバッファ」フィールド１９４に書
込まれる。これは、バーストシーケンスが完了したとき
に、各出力キュー３０のためのメインシーケンス６５に
追加されているためである。この場合であれば、メイン
シーケンス６５（すなわちバッファの記憶位置１７２）
の（潜在的な）新しいテイルから拡張シーケンスのヘッ
ドまでのアドレスリンクは、すでに存在する。バースト
シーケンスが、現在のメインシーケンスのテイルに直接
に追加されないとき、次のバッファフィールド１９４の
アドレスポインタは上書きされる。次のバッファフィー
ルド１９４に書込まれた情報をトラッキングするため
に、各出力キュー３０に関連付けられたバーストネクス
トレジスタ５９も、現在の拡張シーケンスバッファ（す
なわち拡張ヘッドレジスタ４３から得られる）のバッフ
ァアドレスにセットされる。

【００５４】次いで、パケット１８０は別のフリーなバ
ッファ１８２に記憶され、同一の書込みアクセス動作の
一部として、バッファ１７２へのアドレスポインタは追
加された次のバッファフィールド１８４に書込まれる。
その瞬間、バッファ１８２はレジスタ５３のバッファ１
７２を各バーストシーケンス６９のヘッドとして置換
し、バーストシーケンス長さレジスタ５７は「２」にイ
ンクリメントされる。バーストテイルレジスタ５５、バ
ーストポートレジスタ６１及びバーストネクストレジス
タ６９は、当面は変更されずに残る。

【００５５】次いで、最初に受信されたパケット１７０
は、別のフリーなバッファ１９２に記憶され、同一の書
込みアクセス動作の一部として、バッファ１８２へのア
ドレスポインタは追加された次のバッファ領域１７４に
書込まれる。その瞬間、バッファ１９２はレジスタ５３
のバッファ１８２を各バーストシーケンス６９のヘッド
として置換し、バーストシーケンス長さレジスタ５７は
「３」にインクリメントされる。再び、バーストテイル
レジスタ５５、バーストポートレジスタ６１及びバース
トネクストレジスタ６９は、少しの間変更されずに残
る。

【００５６】パケット１７０、１８０及び１９０のすべ
てのバーストが今記憶されたことを認識すると、次い
で、プロセッサは、同一の入力ポート２１で受信された
任意のパケットが同一の各出力キュー３０のための対応
する拡張シーケンス６７に記憶されたか否かを決定する
ために、バーストポートレジスタ６１を拡張マスクレジ
スタ４７と比較する。もしそうでないならば、そのとき
バーストシーケンス６９は、各出力キューのための現在
のメインシーケンス６５に追加される。この目的で、メ
インシーケンス６５のテイルバッファの記憶位置（例え
ば図８のバッファ９６又は図１２のバッファ１３２）か
ら、バーストシーケンス６９のヘッドバッファ１９２へ
のアドレスリンクが生成される。好ましくはこれは各ア
ドレスリンクをキャッシュ４０に記憶することで達成さ
れる。しかしこれが可能でないならば、リンクは、現在
のメインシーケンス（例えば図８のフィールド９８又は
図１２のフィールド１３４）の各テイルバッファに追加
された次のバッファフィールドに、ひき続くメモリ書込
みアクセスで書込む必要がある。いったんリンクが確立
されると、各メインシーケンステイル及び長さレジスタ
３５及び３７はそれに応じて更新される。特に次のバッ
ファフィールド１９４は、それまでに拡張シーケンスヘ
ッドバッファへのアドレスポインタを含む。

【００５７】しかし、対応する拡張シーケンス６７に記
憶されている、同一の各入力ポートからのパケットが存
在することを拡張マスクレジスタが示しているならば、
そのとき拡張シーケンス６７は、バーストシーケンス６
９の前にメインシーケンス６５に追加されなければなら
ない。この場合、次のバッファフィールド１９４のアド
レスポインタは、好ましくはキャッシュ４０において確
立された新しいリンクにより上書きされる。同様に、拡
張シーケンス６７が追加されるときの前に第２のバース
トシーケンスがメインシーケンス６５に追加されたなら
ば、次のバッファフィールド１９４のアドレスリンクは
上書きされる、すなわちバッファ１７２を第２のバース
トの各ヘッドバッファにリンクする必要がある。

【００５８】とって代わる実施形態において、同一の入
力ポートから受信されたパケットが各出力キューにおい
て受信されたときと同一の順序を保持することを保証す
るために、任意の現在の拡張シーケンス６７を、バース
トシーケンス６９を追加することの前に各メインシーケ
ンス６５にルーチンの通りに追加することができる。

【００５９】各メモリアドレスのリンク情報を記憶する
ためにキャッシュ４０を用いることの利点は、メモリ書
込みアクセスを減少させるということを注意すべきであ
る。読出しアクセスは影響を受けない。それ故、「ライ
トスルー」キャッシュ構成は有用でなく、すなわちライ
トバックキャッシュ型のみが有用である。

【００６０】当業者には理解されるように、キャッシュ
の機構は、柔軟性と、速い情報検索及び記憶装置の能率
との間で基本的なトレードオフを必要とする。好ましい
実施形態において、セットアソシエイトキャッシュ（se
t associate cache）機構が用いられる。この機構にお
いて、キャッシュメモリは「セット」の数に組織され、
各セットはリンクの数を保持する能力を有する。一般
に、セットは２、４又は８個のエントリのためのスペー
スを有する。メモリ３６中の各アドレスは、キャッシュ
中の１つのセットに関連付けられる。このように、特定
のメモリバッファからのアドレスリンクを、各メモリバ
ッファに関連付けられたキャッシュセットに記憶する必
要がある。キャッシュに必要な高速ＳＲＡＭの量を最小
化するために、各キャッシュセットは好ましくは多数の
ＤＲＡＭメモリバッファアドレスからのエントリを処理
する。一方、与えられたバッファアドレスに関連付けら
れたセット中のすべてのキャッシュエントリが使用され
ているならば、そのとき他のセットに利用可能なスペー
スが存在したとしても、そのバッファアドレスにおける
新しいポインタはキャッシュに記憶されない。当業者に
は明らかなように、他の多くのキャッシュの戦略と機構
を本発明の概念から離れずに用いることができる。

【００６１】例えば、新しいアドレスリンクのための室
を作るために、キャッシュ４０に記憶されている現在の
アドレスリンクを上書きすることは望ましい。もちろ
ん、上書きされているアドレスリンクはメモリ３６に
（すなわち適切な各次のバッファフィールドに）書込ま
れなければならず、それ故、このアプローチは上書きさ
れるメモリ書込みアクセスエントリをセーブしない。各
キャッシュエントリは、いわばエントリがその一部であ
る個々の出力キュー３０に関連付けられる。

【００６２】本発明のシミュレーションにおいて、最も
長いシーケンスを有する出力キュー３０のためのエント
リをライトバックすることは合理的な戦略であることが
発見され、このことはおそらく書き出される最良の候補
は最も長い時間アクセスされるものではないためであ
る。現在この結果は、相対的に短いシーケンスの一部で
あるキャッシュアドレスリンクが長いシーケンスにある
ものよりもより速やかに用いられるという事実によると
信じられている。メモリ書込み動作は、キャッシュリン
クがデータ検索ステップのときまで保持されることがで
きるときのみ回避されるために、用いられる最尤の可能
性（すなわち後に新しいリンクにより置換される代わり
に）を有するそれらのキャッシュアドレスリンクが好ま
しくは保たれる。当業者には理解されるように、どのキ
ャッシュエントリが上書きされるべきかという評価の一
部として、より複雑なスキームが、与えられたキャッシ
ュアドレスリンクがそのシーケンスのヘッドにどれほど
近いかを決定（又は評価）する。

【００６３】本発明の好ましい実施形態とアプリケーシ
ョンが図示されかつ説明されているが、当業者には明ら
かなように、多くの変形例や応用例が本発明の概念から
離脱することなく可能である。

【００６４】このように、開示された本発明の範囲は、
添付された請求項に従うことを除いては限定されない。

【図面の簡単な説明】

【図１】パケットデータネットワークの一部として実
現されたパケットデータスイッチの簡単化されたブロッ
ク図である。

【図２】複数の入力ポート、複数の出力ポート、スイ
ッチプロセッサ及び共有バッファメモリを有する、パケ
ットデータスイッチの簡単化された機能のブロック図で
ある。

【図３】図１のネットワークで用いられるデータパケ
ット例を表す図である。

【図４】受信したパケットのための各入力キューをポ
ーリングし、パケットを各出力キューに送り、必要なら
ば受信したパケットをメモリに一時的に記憶することを
含む、スイッチプロセッサにより利用される処理例を説
明する図である。

【図５】図４の続きである。

【図６】プロセッサにより保持されるデータレジスタ
を表す簡単化された機能のブロック図である。

【図７】各出力ポートキューに関連付けられた、スイ
ッチプロセッサ中のデータレジスタの例示的なブロック
を表す図である。

【図８】各出力ポートキュー宛てのパケットを含む、
メモリの記憶位置のリンクされたシーケンスを表す図で
ある。

【図９】リンクされた拡張リストの、図８のパケット
のシーケンスへの形成を表す図である。

【図１０】図９の続きである。

【図１１】図１０の続きである。

【図１２】図１１の拡張リストの図７のシーケンスへ
のリンクを表す図である。

【図１３】各入力ポートキューにおいて単一のバース
トで受信され、同一の各出力ポートキューに送られるパ
ケットを含むメモリの記憶位置のシーケンスを表す図で
ある。

【符号の説明】

１８…パケットデータネットワーク、２０…パケットデータスイッチ、２１…入力ポート、２２…入力ポートキュー、２３…出力ポート、２４…入力バス、２５…出発地のアドレス、２６…プロセッサ、２７…あて先のアドレス、２８…出力バス、３０…出力ポートキュー、３１…データレジスタ、３３…ヘッド、３５…テイル、３６…バッファメモリ、３７…長さ、３８…キャッシュコントローラ、４０…キャッシュ、４５…拡張テイル、４７…拡張マスク、５０…パケット、５１…ヘッダー、５２…あて先のアドレス、５３…バーストヘッド、５４…優先度、５５…バーストテイル、５６…フラグ、５７…バースト長さ、５８…データ、５９…バーストネクスト、６１…バーストポート、６３…拡張長さ、６５…メインシーケンス、６７…拡張シーケンス、６７’…新しい拡張シ−ケンス、６９…バーストシーケンス、７０，７６，８２，８８，９４，１３０，１４０，１５
０，１６０，１７０，１８０，１９２…パケット、７２，７８，８４，９０，９６，１３２，１４２，１５
２，１６２，１７２，１８２，１９２…パケットデー
タ、７４，８０，８６，９２，９８，１３４，１４４，１５
４，１６４，１７４，１８４，１９４…次のバッファ。

Claims

【特許請求の範囲】

【請求項１】複数の出力ポートと、複数のデータパケットを受信するように構成された複数
の入力ポートとを備え、それぞれのパケットは各出力ポ
ートに関連付けられたあて先アドレスを含み、メモリと、受信した複数のパケットを上記メモリに選択的に記憶
し、上記メモリに記憶されているパケットを検索し、そ
れらを指示された出力ポートに送信するプロセッサとを
備え、各出力ポートあての複数のパケットを含むメモリの記憶
位置は、上記複数のパケットがそこで上記メモリから検
索されるシーケンスを形成するように互いにリンクさ
れ、記憶された別のパケットが上記各シーケンスですでに記
憶された任意のパケットと同一の入力ポートにおいて受
信されないときに、同一の各出力ポートあての上記記憶
された別のパケットの上記メモリの記憶位置は、上記各
シーケンスの始めにおいて付加されるパケットデータス
イッチ。
【請求項２】上記プロセッサ及びメモリは単一の集積
回路の一部として形成される請求項１記載のパケットデ
ータスイッチ。
【請求項３】与えられたシーケンスの一部として、各
メモリの記憶位置を互いにリンクするデータを記憶する
ために選択的に用いられるキャッシュをさらに備える請
求項１記載のパケットデータスイッチ。
【請求項４】上記プロセッサ、メモリ及びキャッシュ
は単一の集積回路の一部として形成される請求項３記載
のパケットデータスイッチ。
【請求項５】上記メモリはダイナミックランダムアク
セスメモリ（ＤＲＡＭ）である請求項１記載のパケット
データスイッチ。
【請求項６】プロセッサにより単一のメモリアクセス
の一部として、各メモリの記憶位置に記憶されているパ
ケットデータが読み出され、新しいパケットデータが同
一の記憶位置に書込まれる請求項５記載のパケットデー
タスイッチ。
【請求項７】同一の各出力ポートあての複数のパケッ
トを含む、複数のメモリの記憶位置の個別のシーケンス
は、選択されたパケット基準に基づいて形成される請求
項１記載のパケットデータスイッチ。
【請求項８】それぞれのパケットは指示された優先度
をさらに含み、各出力ポートあての複数のパケットを含
む複数のメモリの記憶位置の個別のシーケンスは、パケ
ットの優先度に基づいて形成される請求項７記載のパケ
ットデータスイッチ。
【請求項９】複数の出力ポートと、複数のデータパケットを受信するように構成された複数
の入力ポートとを備え、それぞれのパケットは各出力ポ
ートに関連付けられたあて先アドレスを含み、メモリと、受信した複数のパケットを上記メモリに選択的に記憶
し、上記メモリに記憶されている複数のパケットを検索
し、それらを指示された出力ポートに送信するプロセッ
サとを備え、各出力ポートあての複数のパケットを含む複数のメモリ
の記憶位置は、複数のパケットが上記メモリから検索さ
れた第１のシーケンスを形成するように互いにリンクさ
れ、上記第１のシーケンスはヘッドとテイルを有し、上記各出力ポートあての記憶された別のパケットが、す
でに上記第１のシーケンスに記憶されたパケットと同一
の入力ポートで受信されたとき、上記各記憶された別の
パケットを含む上記メモリの記憶位置は第２のシーケン
スを開始し、上記第２のシーケンスはヘッドとテイルを
有するパケットデータスイッチ。
【請求項１０】それぞれ付加的に記憶されたパケット
が、第２のシーケンスですでに記憶された任意のパケッ
トと同一の入力ポートにおいて受信されないときに、記
憶された複数のパケットの上記第２のシーケンスが存在
するとき、同一の各出力ポートあての上記各付加的に記
憶されたパケットの上記メモリの記憶位置は、上記第２
のシーケンスのヘッドにおいて付加される請求項９記載
のパケットデータスイッチ。
【請求項１１】上記第１のシーケンスに記憶されてい
るすべてのパケットがプロセッサにより検索されたと
き、上記第２のシーケンスはもし存在すれば上記各出力
ポートのための新しい第１のシーケンスとなる請求項１
０記載のパケットデータスイッチ。
【請求項１２】上記各出力ポートあての付加的に記憶
されたパケットが、現在の第２のシーケンスにすでに記
憶されたパケットと同一の入力ポートにおいて受信され
たとき、上記現在の第２のシーケンスは上記第１のシー
ケンスに追加されてその一部となり、上記現在の第２の
シーケンスのテイルは上記第１のシーケンスの新しいテ
イルになり、上記メモリの記憶位置は上記各出力ポ−ト
のための新しい第２のシーケンスを開始する上記各付加
的に記憶されたパケットを含む請求項１１記載のパケッ
トデータスイッチ。
【請求項１３】上記プロセッサは、上記第１及び第２
のシーケンスのそれぞれの各ヘッドの記憶位置と、テイ
ルの記憶位置と、長さとのアドレスを保持するレジスタ
を備える請求項９記載のパケットデータスイッチ。
【請求項１４】同一の各出力ポートあての複数のパケ
ットの第３のシーケンスは、上記第３のシーケンスに対
してそれぞれ、各入力ポートで受信され上記出力ポートあての複数のパ
ケットが、各フリーなメモリの記憶位置で記憶され、最後に受信されたパケットを含むものを除く各記憶位置
が、次に受信されたパケットの記憶位置への、追加され
たアドレスポインタを有し、プロセッサが、最初にヘッドとして受信されたパケット
の記憶位置へのポインタと、最後にテイルとして受信さ
れたパケットの記憶位置へのポインタとを保持するよう
に形成された請求項９記載のパケットデータスイッチ。
【請求項１５】上記第３のシーケンスの複数のパケッ
トが、上記第２のシーケンスにすでに記憶された任意の
パケットと同一の入力ポートにおいて受信されないとき
に、上記第３のシーケンスが上記第２のシーケンスのヘ
ッドに付加される請求項１４記載のパケットデータスイ
ッチ。
【請求項１６】上記第３のシーケンスの複数のパケッ
トが現在の第２のシーケンスにすでに記憶された任意の
パケットと同一の入力ポートにおいて受信されたとき、
上記現在の第２のシーケンスは上記第１のシーケンスに
追加されてその一部となり、上記現在の第２のシーケン
スのテイルは上記第１のシーケンスの新しいテイルにな
り、上記第３のシーケンスは上記各出力ポートのための
新しい第２のシーケンスになる請求項１４記載のパケッ
トデータスイッチ。
【請求項１７】複数の出力ポートと、複数のデータパケットを受信するように構成された複数
の入力ポートとを備え、それぞれのパケットは各出力ポ
ートに関連付けられたあて先アドレスを含み、共有バッファメモリと、キャッシュと、受信した複数のパケットを上記メモリに記憶し、上記メ
モリに記憶されている複数のパケットを選択的に検索
し、それらを指示された出力ポートに送信するプロセッ
サとを備え、上記メモリ中の、同一の出力ポート宛てのパケットを含
む複数の記憶位置は、上記各パケットが検索されたシー
ケンスを形成するように選択的に互いにリンクされ、任意の与えられた入力ポートで受信された複数のパケッ
トが、それらが受信されたときと同一の順序で上記指示
された出力ポートに送信されるように、与えられたシー
ケンスの上記複数の各メモリの記憶位置は互いにリンク
され、上記キャッシュは、各メモリの記憶位置に互いにリンク
しているデータを与えられたシーケンスの一部として記
憶するように、選択的に用いられるパケットデータスイ
ッチ。
【請求項１８】上記プロセッサ、メモリ及びキャッシ
ュは単一の集積回路の一部として形成される請求項１７
記載のパケットデータスイッチ。
【請求項１９】上記共有バッファメモリはダイナミッ
クランダムアクセスメモリ（ＤＲＡＭ）である請求項１
７記載のパケットデータスイッチ。
【請求項２０】上記プロセッサによる単一のメモリア
クセスの一部として、各メモリの記憶位置に記憶されて
いるパケットデータが読み出され、新しいパケットデー
タが同一の記憶位置に書込まれる請求項２１記載のパケ
ットデータスイッチ。
【請求項２１】複数の出力ポートと、複数のデータパケットを受信するように構成された複数
の入力ポートとを備え、それぞれのパケットは各出力ポ
ートに関連付けられたあて先アドレスを含み、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）と、受信した複数のパケットを上記ＤＲＡＭに記憶し、上記
ＤＲＡＭに記憶されている複数のパケットを選択的に検
索し、それらを指示された出力ポートに送信するプロセ
ッサとを備え、上記ＤＲＡＭ中の、同一の出力ポート宛てのパケットを
含む複数のバッファの記憶位置は、上記各パケットが検
索されたシーケンスを形成するように選択的に互いにリ
ンクされ、任意の与えられた入力ポートで受信されたパケットが、
それらが受信されたときと同一の順序で指示された出力
ポートに送信されるように、与えられたシーケンスの上
記各ＤＲＡＭバッファの記憶位置は互いにリンクされ、上記プロセッサによる単一のＤＲＡＭアクセスの一部と
して、各ＤＲＡＭバッファの記憶位置に記憶されている
パケットデータが読み出され、新しいパケットデータが
同一の記憶位置に書込まれるパケットデータスイッチ。
【請求項２２】上記プロセッサ及びＤＲＡＭは単一の
集積回路の一部として形成される請求項２１記載のパケ
ットデータスイッチ。
【請求項２３】複数の出力ポートと、複数のデータパケットを受信するように構成された複数
の入力ポートとを備え、それぞれのパケットは各出力ポ
ートに関連付けられたあて先アドレスを含み、メモリと、受信した複数のパケットを上記メモリに記憶し、上記メ
モリに記憶されている複数のパケットを選択的に検索
し、それらを指示された出力ポートに送信するプロセッ
サとを備え、上記メモリ中の、同一の出力ポート宛てのパケットを含
む複数の記憶位置は、各パケットが検索されたシーケン
スを形成するように選択的に互いにリンクされ、任意の与えられた入力ポートで受信された複数のパケッ
トが、それらが受信されたときと同一の順序で指示され
た出力ポートに送信されるように、与えられたシーケン
スの上記複数の各メモリの記憶位置は互いにリンクさ
れ、同一の入力ポートで受信され同一の出力ポートに宛てら
れた複数のパケットを含むシーケンスは、各フリーなメ
モリの記憶位置において各パケットを記憶することによ
り形成され、最後に受信されたパケットを含むものを除く各記憶位置
は、次に受信されたパケットの記憶位置への追加された
アドレスポインタを有し、上記各シーケンスにおいてそれぞれ、上記プロセッサ
は、最初にヘッドとして受信されたパケットの記憶位置
へのポインタと、最後にテイルとして受信されたパケッ
トの記憶位置へのポインタとを保持するパケットデータ
スイッチ。
【請求項２４】上記プロセッサ及びメモリは単一の集
積回路の一部として形成される請求項２３記載のパケッ
トデータスイッチ。