JP2001024500A - Level shift circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、出力電圧が入力電
圧とは逆方向に変化するレベルシフト回路に関する。The present invention relates to a level shift circuit in which an output voltage changes in a direction opposite to an input voltage.
【０００２】[0002]
【従来の技術】図１１は従来のレベルシフト回路の一例
の回路図である。図１１中、１は入力電圧Ｖinを印加す
る入力端子、２は出力電圧Ｖo を取り出す出力端子、３
は電源電圧ＶＤＤを供給するＶＤＤ電源線、４は入力端
子１を介して入力電圧Ｖinが入力されるＮＭＯＳトラン
ジスタ、５はＮＭＯＳトランジスタ４の負荷をなすＰＭ
ＯＳトランジスタである。2. Description of the Related Art FIG. 11 is a circuit diagram showing an example of a conventional level shift circuit. 11, 1 is an input terminal for applying an input voltage Vin, 2 is an output terminal for extracting an output voltage Vo, and 3
Is a VDD power supply line for supplying a power supply voltage VDD, 4 is an NMOS transistor to which the input voltage Vin is input via the input terminal 1, and 5 is a PM that forms a load of
OS transistor.
【０００３】このレベルシフト回路は、ＮＭＯＳトラン
ジスタ４及びＰＭＯＳトランジスタ５が共に飽和領域で
動作するものであり、ＮＭＯＳトランジスタ４に流れる
電流をＩ４、ＮＭＯＳトランジスタ４のトランスコンダ
クタンス係数をｇ４、ＮＭＯＳトランジスタ４の閾値を
Ｖth４、ＰＭＯＳトランジスタ５のトランスコンダクタ
ンス係数をｇ５、ＰＭＯＳトランジスタ５の閾値をＶth
５とすると、 Ｉ４＝ｇ４（Ｖin−Ｖth４)2 ＝ｇ５（Ｖo −ＶＤＤ−Ｖth５)2 ・・・・・・・・・・・（１） が成立する。In this level shift circuit, both the NMOS transistor 4 and the PMOS transistor 5 operate in the saturation region, the current flowing through the NMOS transistor 4 is I4, the transconductance coefficient of the NMOS transistor 4 is g4, The threshold value is Vth4, the transconductance coefficient of the PMOS transistor 5 is g5, and the threshold value of the PMOS transistor 5 is Vth.
Assuming that 5, I4 = g4 (Vin−Vth4) 2 = g5 (Vo−VDD−Vth5) 2 (1)
【０００４】トランスコンダクタンス係数ｇは、ｇ＝１
／２×μ×Ｃox×Ｗ／Ｌで求められるものであり、μは
キャリアの移動度、Ｃoxは単位面積当たりのゲート酸化
膜容量、Ｗはゲート幅、Ｌはゲート長である。The transconductance coefficient g is g = 1
/ 2 × μ × Cox × W / L, where μ is the carrier mobility, Cox is the gate oxide film capacity per unit area, W is the gate width, and L is the gate length.
【０００５】出力端子２に得られる出力電圧Ｖo は、
（１）より、 Ｖo ＝ＶＤＤ＋Ｖth５−（ｇ４／ｇ５）0.5 ×（Ｖin−Ｖth４） ・・・（２） となる。The output voltage Vo obtained at the output terminal 2 is:
From (1), Vo = VDD + Vth5− (g4 / g5) 0.5 × (Vin−Vth4) (2)
【０００６】ここで、（２）式の傾向を見るために、ｇ
４＝ｇ５、Ｖth４＝−Ｖth５とおくと、（２）式は、 Ｖo ＝ＶＤＤ−Ｖin ・・・・・・・・・・・・・・・・・・・（３） となる。Here, in order to see the tendency of equation (2), g
If 4 = g5 and Vth4 = −Vth5, the equation (2) becomes as follows: Vo = VDD−Vin (3)
【０００７】図１２は、このレベルシフト回路の入出力
特性を回路シミュレーションした結果を示す図であり、
電源電圧ＶＤＤを１.８Ｖとした場合である。FIG. 12 is a diagram showing the result of circuit simulation of the input / output characteristics of this level shift circuit.
This is the case where the power supply voltage VDD is 1.8 V.
【０００８】[0008]
【発明が解決しようとする課題】図１１に示す従来のレ
ベルシフト回路においては、出力電圧Ｖo は、入力電圧
Ｖinに対して一意に決まってしまうため、必要な電圧値
の出力電圧Ｖo を制御性良く得ることができないという
問題点があると共に、出力電圧Ｖo として、たとえば、
０.２Ｖ程度の低電圧値が必要な場合に、入力電圧Ｖin
を電源電圧ＶＤＤに近い大きな値にしても、図１２に示
すように、出力電圧Ｖo は、約０.４Ｖ以下には落ちな
いため、出力電圧Ｖo として０.２Ｖ程度の低電圧値を
得ることができないという問題点があった。In the conventional level shift circuit shown in FIG. 11, since the output voltage Vo is uniquely determined with respect to the input voltage Vin, the output voltage Vo of a required voltage value is controlled. There is a problem that it cannot be obtained well, and as the output voltage Vo, for example,
When a low voltage value of about 0.2 V is required, the input voltage Vin
Even if is set to a large value close to the power supply voltage VDD, as shown in FIG. 12, since the output voltage Vo does not drop below about 0.4 V, it is necessary to obtain a low voltage value of about 0.2 V as the output voltage Vo. There was a problem that can not be.
【０００９】本発明は、かかる点に鑑み、出力電圧が入
力電圧とは逆方向に変化するレベルシフト回路であっ
て、必要な電圧値の出力電圧を制御性良く得ることがで
きるようにしたレベルシフト回路を提供することを目的
とする。In view of the above, the present invention is a level shift circuit in which an output voltage changes in a direction opposite to an input voltage, and a level shift circuit capable of obtaining an output voltage of a required voltage value with good controllability. It is an object to provide a shift circuit.
【００１０】[0010]
【課題を解決するための手段】本発明のレベルシフト回
路は、入力電圧を反転レベルシフトする反転レベルシフ
ト回路と、この反転レベルシフト回路の出力電圧が入力
される入力トランジスタの負荷値を制御電圧により可変
することができるフォロワ回路を備えているというもの
である。SUMMARY OF THE INVENTION A level shift circuit according to the present invention comprises an inverting level shift circuit for inverting an input voltage, and a control voltage for controlling a load value of an input transistor to which an output voltage of the inverting level shift circuit is input. Is provided with a follower circuit that can be varied by the following.
【００１１】本発明によれば、反転レベルシフト回路の
出力電圧が入力される入力トランジスタの負荷値を制御
電圧により可変することができるフォロワ回路を備えて
いるので、制御電圧を可変することにより入出力特性を
可変することができる。According to the present invention, since the follower circuit which can vary the load value of the input transistor to which the output voltage of the inverting level shift circuit is inputted by the control voltage is provided, the input voltage is varied by varying the control voltage. Output characteristics can be varied.
【００１２】[0012]
【発明の実施の形態】以下、図１〜図１０を参照して、
本発明の第１実施形態〜第６実施形態について説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIGS.
The first to sixth embodiments of the present invention will be described.
【００１３】第１実施形態・・図１、図２ 図１は本発明の第１実施形態の回路図である。図１中、
７は入力電圧Ｖinを印加する入力端子、８は制御電圧Ｖ
cntlを印加する制御電圧端子、９は出力電圧Ｖo を取り
出す出力端子、１０は入力電圧Ｖinを反転レベルシフト
する反転レベルシフト回路、１１は反転レベルシフト回
路１０の出力電圧Ｖ１０が入力されるソースフォロワ回
路である。First Embodiment FIG. 1, FIG. 2 FIG. 1 is a circuit diagram of a first embodiment of the present invention. In FIG.
7 is an input terminal for applying an input voltage Vin, and 8 is a control voltage V
cntl, a control voltage terminal for applying the output voltage Vo, 9 an output terminal for extracting the output voltage Vo, 10 an inversion level shift circuit for inverting the input voltage Vin, and 11 a source follower to which the output voltage V10 of the inversion level shift circuit 10 is input. Circuit.
【００１４】また、反転レベルシフト回路１０におい
て、１２はＶＤＤ電源線、１３は入力トランジスタをな
すＮＭＯＳトランジスタ、１４はＮＭＯＳトランジスタ
１３の負荷をなすＰＭＯＳトランジスタであり、ＮＭＯ
Ｓトランジスタ１３は、ゲートを入力端子７に接続さ
れ、ソースを接地され、ＰＭＯＳトランジスタ１４は、
ダイオード接続され、ソースをＶＤＤ電源線１２に接続
され、ドレインをＮＭＯＳトランジスタ１３のドレイン
に接続されている。In the inverting level shift circuit 10, reference numeral 12 denotes a VDD power supply line, reference numeral 13 denotes an NMOS transistor serving as an input transistor, reference numeral 14 denotes a PMOS transistor which loads the NMOS transistor 13, and
The S transistor 13 has a gate connected to the input terminal 7, a source grounded, and a PMOS transistor 14
It is diode-connected, its source is connected to the VDD power supply line 12, and its drain is connected to the drain of the NMOS transistor 13.
【００１５】また、ソースフォロワ回路１１において、
１５はＶＤＤ電源線、１６は入力トランジスタをなすＮ
ＭＯＳトランジスタ、１７はＮＭＯＳトランジスタ１６
の負荷をなすＮＭＯＳトランジスタであり、ＮＭＯＳト
ランジスタ１６は、ドレインをＶＤＤ電源線１５に接続
され、ゲートをＰＭＯＳトランジスタ１４のドレインに
接続され、ソースを出力端子９に接続され、ＮＭＯＳト
ランジスタ１７は、ドレインをＮＭＯＳトランジスタ１
６のソースに接続され、ゲートを制御電圧端子８に接続
され、ソースを接地されている。In the source follower circuit 11,
15 is a VDD power supply line, 16 is an N which forms an input transistor.
MOS transistor 17 is NMOS transistor 16
The NMOS transistor 16 has a drain connected to the VDD power supply line 15, a gate connected to the drain of the PMOS transistor 14, a source connected to the output terminal 9, and an NMOS transistor 17 connected to the drain. To NMOS transistor 1
6, the gate is connected to the control voltage terminal 8, and the source is grounded.
【００１６】ここで、反転レベルシフト回路１０のＮＭ
ＯＳトランジスタ１３に流れる電流をＩ１３、ＮＭＯＳ
トランジスタ１３のトランスコンダクタンス係数をｇ１
３、ＮＭＯＳトランジスタ１３の閾値をＶth１３、ＰＭ
ＯＳトランジスタ１４のトランスコンダクタンス係数を
ｇ１４、ＰＭＯＳトランジスタ１４の閾値をＶth１４と
すると、 Ｉ１３＝ｇ１３（Ｖin−Ｖth１３)2 ＝ｇ１４（Ｖ１０−ＶＤＤ−Ｖth１４)2 ・・・・・・・（４） が成立する。Here, the NM of the inversion level shift circuit 10
The current flowing through the OS transistor 13 is represented by I13, NMOS
The transconductance coefficient of the transistor 13 is g1
3. The threshold value of the NMOS transistor 13 is set to Vth13, PM
Assuming that the transconductance coefficient of the OS transistor 14 is g14 and the threshold value of the PMOS transistor 14 is Vth14, I13 = g13 (Vin−Vth13) 2 = g14 (V10−VDD−Vth14) 2 (4) To establish.
【００１７】また、ソースフォロワ回路１１のＮＭＯＳ
トランジスタ１７に流れる電流をＩ１７、ＮＭＯＳトラ
ンジスタ１７のトランスコンダクタンス係数をｇ１７、
ＮＭＯＳトランジスタ１７の閾値をＶth１７、ＮＭＯＳ
トランジスタ１６のトランスコンダクタンス係数をｇ１
６、ＮＭＯＳトランジスタ１６の閾値をＶth１６とする
と、 Ｉ１７＝ｇ１７（Ｖcntl−Ｖth１７)2 ＝ｇ１６（Ｖ１０−Ｖo −Ｖth１６)2 ・・・・・・・・（５） が成立する。The NMOS of the source follower circuit 11
The current flowing through the transistor 17 is I17, the transconductance coefficient of the NMOS transistor 17 is g17,
The threshold value of the NMOS transistor 17 is set to Vth17,
The transconductance coefficient of the transistor 16 is g1
6, assuming that the threshold value of the NMOS transistor 16 is Vth16, I17 = g17 (Vcntl−Vth17) 2 = g16 (V10−Vo−Vth16) 2 (5)
【００１８】出力端子９に得られる出力電圧Ｖo は、
（４）、（５）式より、 Ｖo ＝ＶＤＤ＋Ｖth１４−Ｖth１６ −（ｇ１３／ｇ１４)0.5×（Ｖin−Ｖth１３) −（ｇ１７／ｇ１６)0.5×（Ｖcntl−Ｖth１７) ・・・・・（６） となる。The output voltage Vo obtained at the output terminal 9 is:
From the equations (4) and (5), Vo = VDD + Vth14−Vth16− (g13 / g14) 0.5 × (Vin−Vth13) − (g17 / g16) 0.5 × (Vcntl−Vth17) (6) Become.
【００１９】ここで、（６）式の傾向を見るために、ｇ
１３＝ｇ１４、ｇ１６＝ｇ１７、Ｖth１３＝−Ｖth１４
＝Ｖth１６＝Ｖth１７とおくと、（６）式は、 Ｖo ＝ＶＤＤ−Ｖin−Ｖcntl ・・・・・・・・・・・・・・・（７） となる。したがって、制御電圧Ｖcntlを変化させること
により、入出力特性を変化させることができる。Here, in order to see the tendency of equation (6), g
13 = g14, g16 = g17, Vth13 = −Vth14
= Vth16 = Vth17, the equation (6) becomes as follows: Vo = VDD−Vin−Vcntl (7) Therefore, the input / output characteristics can be changed by changing the control voltage Vcntl.
【００２０】図２は本発明の第１実施形態の入出力特性
を回路シミュレーションした結果を示す図であり、電源
電圧ＶＤＤを１.８Ｖ、制御電圧Ｖcntlを０.６Ｖ、０.
８Ｖ、１.０Ｖ、１.２Ｖ、１.４Ｖとした場合である。FIG. 2 is a diagram showing the result of circuit simulation of the input / output characteristics of the first embodiment of the present invention, in which the power supply voltage VDD is 1.8 V, the control voltage Vcntl is 0.6 V, and the output voltage is 0.6 V.
8V, 1.0V, 1.2V, and 1.4V.
【００２１】このように、本発明の第１実施形態によれ
ば、反転レベルシフト回路１０の後段にソースフォロワ
回路１１を設け、ソースフォロワ回路１１の入力トラン
ジスタをなすＮＭＯＳトランジスタ１６の負荷をなすＮ
ＭＯＳトランジスタ１７のオン抵抗値を制御電圧Ｖcntl
で可変できるようにしたので、制御電圧Ｖcntlを変化さ
せることにより入出力特性を変化させることができる。
したがって、必要な電圧値の出力電圧Ｖo を制御性良く
得ることができると共に、出力電圧Ｖo として、図１１
に示す従来のレベルシフト回路では得ることができない
低電圧値を得ることができる。As described above, according to the first embodiment of the present invention, the source follower circuit 11 is provided at the subsequent stage of the inversion level shift circuit 10, and the load of the NMOS transistor 16 serving as the input transistor of the source follower circuit 11 is formed.
The on-resistance value of the MOS transistor 17 is controlled by the control voltage Vcntl.
The input / output characteristics can be changed by changing the control voltage Vcntl.
Therefore, the output voltage Vo of a required voltage value can be obtained with good controllability, and the output voltage Vo is determined as the output voltage Vo as shown in FIG.
Can obtain a low voltage value which cannot be obtained by the conventional level shift circuit shown in FIG.
【００２２】第２実施形態・・図３、図４ 図３は本発明の第２実施形態の回路図である。図３中、
１９は入力電圧Ｖinを印加する入力端子、２０は制御電
圧Ｖcntlを印加する制御電圧端子、２１は出力電圧Ｖo
を取り出す出力端子、２２は入力電圧Ｖinを反転レベル
シフトする反転レベルシフト回路、２３は反転レベルシ
フト回路２２の出力電圧Ｖ２２が入力されるソースフォ
ロワ回路である。Second Embodiment FIG. 3, FIG. 4 FIG. 3 is a circuit diagram of a second embodiment of the present invention. In FIG.
19 is an input terminal for applying the input voltage Vin, 20 is a control voltage terminal for applying the control voltage Vcntl, and 21 is an output voltage Vo.
Is an inversion level shift circuit for inverting the input voltage Vin, and 23 is a source follower circuit to which the output voltage V22 of the inversion level shift circuit 22 is input.
【００２３】また、反転レベルシフト回路２２におい
て、２４はＶＤＤ電源線、２５は入力トランジスタをな
すＰＭＯＳトランジスタ、２６はＰＭＯＳトランジスタ
２５の負荷をなすＮＭＯＳトランジスタであり、ＰＭＯ
Ｓトランジスタ２５は、ソースをＶＤＤ電源線２４に接
続され、ゲートを入力端子１９に接続され、ＮＭＯＳト
ランジスタ２６は、ダイオード接続され、ドレインをＰ
ＭＯＳトランジスタ２５のドレインに接続され、ソース
を接地されている。In the inversion level shift circuit 22, reference numeral 24 denotes a VDD power supply line, reference numeral 25 denotes a PMOS transistor serving as an input transistor, reference numeral 26 denotes an NMOS transistor serving as a load of the PMOS transistor 25,
The source of the S transistor 25 is connected to the VDD power supply line 24, the gate is connected to the input terminal 19, the NMOS transistor 26 is diode-connected, and the drain is P
The drain of the MOS transistor 25 is connected, and the source is grounded.
【００２４】また、ソースフォロワ回路２３において、
２７はＶＤＤ電源線、２８は入力トランジスタをなすＰ
ＭＯＳトランジスタ、２９はＰＭＯＳトランジスタ２８
の負荷をなすＰＭＯＳトランジスタであり、ＰＭＯＳト
ランジスタ２８は、ソースを出力端子２１に接続され、
ゲートをＰＭＯＳトランジスタ２５のドレインに接続さ
れ、ドレインを接地され、ＰＭＯＳトランジスタ２９
は、ソースをＶＤＤ電源線２７に接続され、ゲートを制
御電圧端子２０に接続され、ドレインをＰＭＯＳトラン
ジスタ２８のソースに接続されている。In the source follower circuit 23,
27 is a VDD power supply line, and 28 is a P which forms an input transistor.
MOS transistor, 29 is PMOS transistor 28
The source of the PMOS transistor 28 is connected to the output terminal 21.
The gate is connected to the drain of the PMOS transistor 25, the drain is grounded, and the PMOS transistor 29
Has a source connected to the VDD power supply line 27, a gate connected to the control voltage terminal 20, and a drain connected to the source of the PMOS transistor.
【００２５】ここで、反転レベルシフト回路２２のＰＭ
ＯＳトランジスタ２５に流れる電流をＩ２５、ＰＭＯＳ
トランジスタ２５のトランスコンダクタンス係数をｇ２
５、ＰＭＯＳトランジスタ２５の閾値をＶth２５、ＮＭ
ＯＳトランジスタ２６のトランスコンダクタンス係数を
ｇ２６、ＰＭＯＳトランジスタ２６の閾値をＶth２６と
すると、 Ｉ２５＝ｇ２５（Ｖin−ＶＤＤ−Ｖth２５)2 ＝ｇ２６（Ｖ２２−Ｖth２６)2 ・・・・・・・・・・・（８） が成立する。Here, PM of the inversion level shift circuit 22
The current flowing through the OS transistor 25 is I25, PMOS
The transconductance coefficient of transistor 25 is g2
5, the threshold value of the PMOS transistor 25 is Vth25, NM
Assuming that the transconductance coefficient of the OS transistor 26 is g26 and the threshold value of the PMOS transistor 26 is Vth26, I25 = g25 (Vin−VDD−Vth25) 2 = g26 (V22−Vth26) 2 . (8) holds.
【００２６】また、ソースフォロワ回路２３のＰＭＯＳ
トランジスタ２９に流れる電流をＩ２９、ＰＭＯＳトラ
ンジスタ２９のトランスコンダクタンス係数をｇ２９、
ＰＭＯＳトランジスタ２９の閾値をＶth２９、ＰＭＯＳ
トランジスタ２８のトランスコンダクタンス係数をｇ２
８、ＰＭＯＳトランジスタ２８の閾値をＶth２８とする
と、 Ｉ２９＝ｇ２９（Ｖcntl−ＶＤＤ−Ｖth２９)2 ＝ｇ２８（Ｖ２２−Ｖo −Ｖth２８)2 ・・・・・・・・（９） が成立する。The PMOS of the source follower circuit 23
The current flowing through the transistor 29 is I29, the transconductance coefficient of the PMOS transistor 29 is g29,
The threshold value of the PMOS transistor 29 is Vth29,
The transconductance coefficient of transistor 28 is g2
8, assuming that the threshold value of the PMOS transistor 28 is Vth28, the following holds: I29 = g29 (Vcntl−VDD−Vth29) 2 = g28 (V22−Vo−Vth28) 2 (9)
【００２７】出力端子２１に得られる出力電圧Ｖo は、
（８）、（９）式より、 Ｖo ＝（ｇ２５／ｇ２６)0.5×（ＶＤＤ−Ｖin＋Ｖth２５) −（ｇ２９／ｇ２８)0.5×( Ｖcntl−ＶＤＤ−Ｖth２９) ＋Ｖth２６−Ｖth２８ ・・・・・・・・・・・（１０） となる。The output voltage Vo obtained at the output terminal 21 is
From the equations (8) and (9), Vo = (g25 / g26) 0.5 × (VDD−Vin + Vth25) − (g29 / g28) 0.5 × (Vcntl−VDD−Vth29) + Vth26−Vth28 (10)
【００２８】ここで、（１０）式の傾向を見るために、
ｇ２５＝ｇ２６、ｇ２９＝ｇ２８、−Ｖth２５＝Ｖth２
６＝−Ｖth２８＝−Ｖth２９とおくと、（１０）式は、 Ｖo ＝２ＶＤＤ−Ｖin−Ｖcntl ・・・・・・・・・・・・・（１１） となる。したがって、制御電圧Ｖcntlを変化させること
により、入出力特性を変化させることができる。Here, in order to see the tendency of equation (10),
g25 = g26, g29 = g28, -Vth25 = Vth2
If 6 = −Vth28 = −Vth29, the equation (10) is as follows: Vo = 2VDD−Vin−Vcntl (11) Therefore, the input / output characteristics can be changed by changing the control voltage Vcntl.
【００２９】図４は本発明の第２実施形態の入出力特性
を回路シミュレーションした結果を示す図であり、電源
電圧ＶＤＤを１.８Ｖ、制御電圧Ｖcntlを０.６Ｖ、０.
８Ｖ、１.０Ｖ、１.２Ｖ、１.４Ｖとした場合である。FIG. 4 is a diagram showing the result of circuit simulation of the input / output characteristics of the second embodiment of the present invention, in which the power supply voltage VDD is 1.8 V, the control voltage Vcntl is 0.6 V, and the output voltage is 0.6 V.
8V, 1.0V, 1.2V, and 1.4V.
【００３０】このように、本発明の第２実施形態によれ
ば、反転レベルシフト回路２２の後段にソースフォロワ
回路２３を設け、ソースフォロワ回路２３の入力トラン
ジスタをなすＰＭＯＳトランジスタ２８の負荷をなすＰ
ＭＯＳトランジスタ２９のオン抵抗値を制御電圧Ｖcntl
で可変できるようにしたので、制御電圧Ｖcntlを変化さ
せることにより入出力特性を変化させることができる。
したがって、必要な電圧値の出力電圧Ｖo を制御性良く
得ることができる。As described above, according to the second embodiment of the present invention, the source follower circuit 23 is provided at the subsequent stage of the inverting level shift circuit 22, and the PMOS transistor 28 serving as the input transistor of the source follower circuit 23 serves as the load.
The on-resistance value of the MOS transistor 29 is changed to the control voltage Vcntl.
The input / output characteristics can be changed by changing the control voltage Vcntl.
Therefore, an output voltage Vo of a required voltage value can be obtained with good controllability.
【００３１】第３実施形態・・図５、図６ 図５は本発明の第３実施形態の回路図である。図５中、
３１は入力電圧Ｖinを印加する入力端子、３２は制御電
圧Ｖcntlを印加する制御電圧端子、３３は出力電圧Ｖo
を取り出す出力端子、３４は入力電圧Ｖinを反転レベル
シフトする反転レベルシフト回路、３５は反転レベルシ
フト回路３４の出力電圧Ｖ３４が入力されるソースフォ
ロワ回路である。Third Embodiment FIG. 5, FIG. 6 FIG. 5 is a circuit diagram of a third embodiment of the present invention. In FIG.
31 is an input terminal for applying the input voltage Vin, 32 is a control voltage terminal for applying the control voltage Vcntl, and 33 is an output voltage Vo.
, An inversion level shift circuit for inverting the input voltage Vin, and a source follower circuit 35 to which the output voltage V34 of the inversion level shift circuit 34 is input.
【００３２】ここに、反転レベルシフト回路３４は、Ｐ
ＭＯＳトランジスタ１４のドレインとＮＭＯＳトランジ
スタ１３のドレインとの間に、ダイオード接続されたＰ
ＭＯＳトランジスタ３６を介在させ、その他について
は、図１に示す反転レベルシフト回路１０と同様に構成
したものである。Here, the inversion level shift circuit 34
A diode-connected P is connected between the drain of the MOS transistor 14 and the drain of the NMOS transistor 13.
The other configuration is the same as that of the inversion level shift circuit 10 shown in FIG. 1 with the MOS transistor 36 interposed.
【００３３】また、ソースフォロワ回路３５は、ＮＭＯ
Ｓトランジスタ１６のソースとＮＭＯＳトランジスタ１
７のドレインとの間に、ダイオード接続されたＮＭＯＳ
トランジスタ３７を介在させ、ＮＭＯＳトランジスタ１
６のソースの代わりに、ＮＭＯＳトランジスタ３２のソ
ースを出力端子３３に接続し、その他については、図１
に示すソースフォロワ回路１１と同様に構成したもので
ある。Further, the source follower circuit 35 includes an NMO
Source of S transistor 16 and NMOS transistor 1
7 and diode-connected NMOS
NMOS transistor 1 with transistor 37 interposed
6 is connected to the output terminal 33 instead of the source of FIG.
Is configured similarly to the source follower circuit 11 shown in FIG.
【００３４】ここで、反転レベルシフト回路３４のＮＭ
ＯＳトランジスタ１３に流れる電流をＩ１３、ＮＭＯＳ
トランジスタ１３のトランスコンダクタンス係数をｇ１
３、ＮＭＯＳトランジスタ１３の閾値をＶth１３、ＰＭ
ＯＳトランジスタ３６のトランスコンダクタンス係数を
ｇ３６、ＰＭＯＳトランジスタ３６の閾値をＶth３６、
ＰＭＯＳトランジスタ１４のトランスコンダクタンス係
数をｇ１４、ＰＭＯＳトランジスタ１４の閾値をＶth１
４、ＮＭＯＳトランジスタ１３のドレイン電圧をＶ１３
とすると、 Ｉ１３＝ｇ１３（Ｖin−Ｖth１３)2 ＝ｇ３６（Ｖ１３−Ｖ３６−Ｖth３１)2 ＝ｇ１４（Ｖ３４−ＶＤＤ−Ｖth１４)2 ・・・・・・（１２） が成立する。Here, NM of the inversion level shift circuit 34
The current flowing through the OS transistor 13 is represented by I13, NMOS
The transconductance coefficient of the transistor 13 is g1
3. The threshold value of the NMOS transistor 13 is set to Vth13, PM
The transconductance coefficient of the OS transistor 36 is g36, the threshold value of the PMOS transistor 36 is Vth36,
The transconductance coefficient of the PMOS transistor 14 is g14, and the threshold value of the PMOS transistor 14 is Vth1.
4. The drain voltage of the NMOS transistor 13 is set to V13
Then, I13 = g13 (Vin−Vth13) 2 = g36 (V13−V36−Vth31) 2 = g14 (V34−VDD−Vth14) 2 (12)
【００３５】また、ソースフォロワ回路３５のＮＭＯＳ
トランジスタ１７に流れる電流をＩ１７、ＮＭＯＳトラ
ンジスタ１７のトランスコンダクタンス係数をｇ１７、
ＮＭＯＳトランジスタ１７の閾値をＶth１７、ＮＭＯＳ
トランジスタ３７のトランスコンダクタンス係数をｇ３
７、ＮＭＯＳトランジスタ３７の閾値をＶth３７、ＮＭ
ＯＳトランジスタ１６のトランスコンダクタンス係数を
ｇ１６、ＮＭＯＳトランジスタ１６の閾値をＶth１６、
ＮＭＯＳトランジスタ１６のソース電圧をＶ１６とする
と、 Ｉ１７＝ｇ１７（Ｖcntl−Ｖth１７)2 ＝ｇ３７（Ｖ１６−Ｖo −Ｖth３７)2 ＝ｇ１６（Ｖ３４−Ｖ１６−Ｖth１６)2 ・・・・・・（１３） が成立する。The NMOS of the source follower circuit 35
The current flowing through the transistor 17 is I17, the transconductance coefficient of the NMOS transistor 17 is g17,
The threshold value of the NMOS transistor 17 is set to Vth17,
The transconductance coefficient of the transistor 37 is g3
7. The threshold value of the NMOS transistor 37 is set to Vth37, NM
The transconductance coefficient of the OS transistor 16 is g16, the threshold value of the NMOS transistor 16 is Vth16,
Assuming that the source voltage of the NMOS transistor 16 is V16, I17 = g17 (Vcntl−Vth17) 2 = g37 (V16−Vo−Vth37) 2 = g16 (V34−V16−Vth16) 2 (13) To establish.
【００３６】出力端子３３に得られる出力電圧Ｖo は、
（１２）、（１３）式より、 Ｖo ＝ＶＤＤ＋Ｖth１４＋Ｖth１６−Ｖth３７ ＋（ｇ３６／ｇ１４)0.5（Ｖth１３−Ｖin) −（ｇ１７／ｇ１６)0.5×（Ｖcntl−Ｖth１７) ・・・・（１４） となる。The output voltage Vo obtained at the output terminal 33 is
From the equations (12) and (13), Vo = VDD + Vth14 + Vth16−Vth37 + (g36 / g14) 0.5 (Vth13−Vin) − (g17 / g16) 0.5 × (Vcntl−Vth17) (14)
【００３７】ここで、（１４）式の傾向を見るため、ｇ
１３＝ｇ３６＝ｇ１４、ｇ１７＝ｇ３７＝ｇ１６、−Ｖ
th１４＝Ｖth１３＝Ｖth１６＝Ｖth３７＝Ｖth１７とお
くと、（１４）式は、 ＶO ＝ＶＤＤ−Ｖin−２Ｖcntl ・・・・・・・・・・・・・（１５） となる。したがって、制御電圧Ｖcntlを変化させること
により、入出力特性を変化させることができる。Here, to see the tendency of equation (14), g
13 = g36 = g14, g17 = g37 = g16, −V
Assuming that th14 = Vth13 = Vth16 = Vth37 = Vth17, the equation (14) becomes as follows: V O = VDD−Vin−2Vcntl (15) Therefore, the input / output characteristics can be changed by changing the control voltage Vcntl.
【００３８】図６は本発明の第３実施形態の入出力特性
を回路シミュレーションした結果を示す図であり、電源
電圧ＶＤＤを１.８Ｖ、制御電圧Ｖcntlを０.３Ｖ、０.
５Ｖ、０.７Ｖ、１.０Ｖ、１.４Ｖとした場合である。FIG. 6 is a diagram showing the result of circuit simulation of the input / output characteristics of the third embodiment of the present invention. The power supply voltage VDD is 1.8 V, the control voltage Vcntl is 0.3 V, and the output voltage is 0.3 V.
5 V, 0.7 V, 1.0 V, and 1.4 V.
【００３９】このように、本発明の第３実施形態によれ
ば、反転レベルシフト回路３４の後段にソースフォロワ
回路３５を設け、ソースフォロワ回路３５の入力トラン
ジスタをなすＮＭＯＳトランジスタ１６の負荷をなすＮ
ＭＯＳトランジスタ１７のオン抵抗値を制御電圧Ｖcntl
で可変できるようにしたので、制御電圧Ｖcntlを変化さ
せることにより入出力特性を変化させることができる。
したがって、必要な電圧値の出力電圧Ｖo を制御性良く
得ることができると共に、出力電圧Ｖo として、制御電
圧Ｖcntlの値によっては、図１１に示す従来例のレベル
シフト回路では得ることができない低電圧値を得ること
ができる。As described above, according to the third embodiment of the present invention, the source follower circuit 35 is provided at the subsequent stage of the inversion level shift circuit 34, and the load N of the NMOS transistor 16 serving as the input transistor of the source follower circuit 35.
The on-resistance value of the MOS transistor 17 is controlled by the control voltage Vcntl.
The input / output characteristics can be changed by changing the control voltage Vcntl.
Therefore, the output voltage Vo of the required voltage value can be obtained with good controllability, and the output voltage Vo depends on the value of the control voltage Vcntl and cannot be obtained by the low voltage which cannot be obtained by the conventional level shift circuit shown in FIG. Value can be obtained.
【００４０】第４実施形態・・図７、図８ 図７は本発明の第４実施形態の回路図である。図７中、
３８は入力電圧Ｖinを印加する入力端子、３９は制御電
圧Ｖcntlを印加する制御電圧端子、４０は出力電圧Ｖo
を取り出す出力端子、４１は入力電圧Ｖinを反転レベル
シフトする反転レベルシフト回路、４２は反転レベルシ
フト回路４１の出力電圧Ｖ４１が入力されるソースフォ
ロワ回路である。Fourth Embodiment FIGS. 7 and 8 FIG. 7 is a circuit diagram of a fourth embodiment of the present invention. In FIG.
38 is an input terminal for applying the input voltage Vin, 39 is a control voltage terminal for applying the control voltage Vcntl, and 40 is an output voltage Vo
Reference numeral 41 denotes an inverting level shift circuit for inverting the input voltage Vin, and reference numeral 42 denotes a source follower circuit to which the output voltage V41 of the inverting level shift circuit 41 is input.
【００４１】反転レベルシフト回路４１は、図５に示す
反転レベルシフト回路３４と同一回路構成のものであ
り、ソースフォロワ回路４２は、図１に示すソースフォ
ロワ回路１１と同一回路構成のものである。The inversion level shift circuit 41 has the same circuit configuration as the inversion level shift circuit 34 shown in FIG. 5, and the source follower circuit 42 has the same circuit configuration as the source follower circuit 11 shown in FIG. .
【００４２】ここで、反転レベルシフト回路４１のＮＭ
ＯＳトランジスタ１３に流れる電流をＩ１３、ＮＭＯＳ
トランジスタ１３のトランスコンダクタンス係数をｇ１
３、ＮＭＯＳトランジスタ１３の閾値をＶth１３、ＰＭ
ＯＳトランジスタ３６のトランスコンダクタンス係数を
ｇ３６、ＰＭＯＳトランジスタ３６の閾値をＶth３６、
ＰＭＯＳトランジスタ１４のトランスコンダクタンス係
数をｇ１４、ＰＭＯＳトランジスタ１４の閾値をＶth１
４、ＮＭＯＳトランジスタ１３のドレイン電圧をＶ１３
とすると、 Ｉ１３＝ｇ１３（Ｖin−Ｖth１３)2 ＝ｇ３６（Ｖ１３−Ｖ４１−Ｖth３６)2 ＝ｇ１４（Ｖ４１−ＶＤＤ−Ｖth１４)2 ・・・・・・（１６） が成立する。Here, the NM of the inversion level shift circuit 41
The current flowing through the OS transistor 13 is represented by I13, NMOS
The transconductance coefficient of the transistor 13 is g1
3. The threshold value of the NMOS transistor 13 is set to Vth13, PM
The transconductance coefficient of the OS transistor 36 is g36, the threshold value of the PMOS transistor 36 is Vth36,
The transconductance coefficient of the PMOS transistor 14 is g14, and the threshold value of the PMOS transistor 14 is Vth1.
4. The drain voltage of the NMOS transistor 13 is set to V13
Then, I13 = g13 (Vin−Vth13) 2 = g36 (V13−V41−Vth36) 2 = g14 (V41−VDD−Vth14) 2 (16) is established.
【００４３】また、ソースフォロワ回路４２のＮＭＯＳ
トランジスタ１７に流れる電流をＩ１７、ＮＭＯＳトラ
ンジスタ１７のトランスコンダクタンス係数をｇ１７、
ＮＭＯＳトランジスタ１７の閾値をＶth１７、ＮＭＯＳ
トランジスタ１６のトランスコンダクタンス係数をｇ１
６、ＮＭＯＳトランジスタ１６の閾値をＶth１６とする
と、 Ｉ１７＝ｇ１７（Ｖcntl−Ｖth１７)2 ＝ｇ１６（Ｖ４１−Ｖo −Ｖth１６)2 ・・・・・・・（１７） が成立する。The NMOS of the source follower circuit 42
The current flowing through the transistor 17 is I17, the transconductance coefficient of the NMOS transistor 17 is g17,
The threshold value of the NMOS transistor 17 is set to Vth17,
The transconductance coefficient of the transistor 16 is g1
6, assuming that the threshold value of the NMOS transistor 16 is Vth16, I17 = g17 (Vcntl−Vth17) 2 = g16 (V41−Vo−Vth16) 2 (17)
【００４４】出力端子４０に得られる出力電圧Ｖo は、
（１６）、（１７）式より、 Ｖo ＝ＶＤＤ＋Ｖth１４−Ｖth１６ ＋（ｇ１３／ｇ１４)0.5×（Ｖth１３−Ｖin) −（ｇ１７／ｇ１６)0.5×（Ｖcntl−Ｖth１７) ・・・・（１８） となる。The output voltage Vo obtained at the output terminal 40 is
From the equations (16) and (17), Vo = VDD + Vth14−Vth16 + (g13 / g14) 0.5 × (Vth13−Vin) − (g17 / g16) 0.5 × (Vcntl−Vth17) (18) .
【００４５】ここで、（１８）式の傾向を見るため、ｇ
１３＝ｇ１４、ｇ１６＝ｇ１７、Ｖth１３＝−Ｖth１４
＝Ｖth１６＝Ｖth１７とおくと、（１８）式は、 Ｖo ＝ＶＤＤ−Ｖin−Ｖcntl ・・・・・・・・・・・・・・（１９） となる。したがって、制御電圧Ｖcntlを変化させること
により、入出力特性を変化させることができる。Here, in order to see the tendency of equation (18), g
13 = g14, g16 = g17, Vth13 = −Vth14
= Vth16 = Vth17, the equation (18) is as follows: Vo = VDD−Vin−Vcntl (19) Therefore, the input / output characteristics can be changed by changing the control voltage Vcntl.
【００４６】図８は本発明の第４実施形態の入出力特性
を回路シミュレーションした結果を示す図であり、電源
電圧ＶＤＤを１.８Ｖ、制御電圧Ｖcntlを０.３Ｖ、０.
５Ｖ、０.７Ｖ、１.０Ｖ、１.４Ｖとした場合である。FIG. 8 is a diagram showing the results of circuit simulation of the input / output characteristics of the fourth embodiment of the present invention. The power supply voltage VDD is 1.8 V, the control voltage Vcntl is 0.3 V, and the output voltage is 0.3 V.
5 V, 0.7 V, 1.0 V, and 1.4 V.
【００４７】このように、本発明の第４実施形態によれ
ば、反転レベルシフト回路４１の後段にソースフォロワ
回路４２を設け、ソースフォロワ回路４２の入力トラン
ジスタをなすＮＭＯＳトランジスタ１６の負荷をなすＮ
ＭＯＳトランジスタ１７のオン抵抗値を制御電圧Ｖcntl
で可変できるようにしたので、制御電圧Ｖcntlを変化さ
せることにより入出力特性を変化させることができる。
したがって、必要な電圧値の出力電圧Ｖo を制御性良く
得ることができると共に、出力電圧Ｖo として、制御電
圧Ｖcntlの値によっては、図１１に示す従来のレベルシ
フト回路では得ることができない低電圧値を得ることが
できる。As described above, according to the fourth embodiment of the present invention, the source follower circuit 42 is provided at the subsequent stage of the inversion level shift circuit 41, and the load N of the NMOS transistor 16 serving as the input transistor of the source follower circuit 42.
The on-resistance value of the MOS transistor 17 is controlled by the control voltage Vcntl.
The input / output characteristics can be changed by changing the control voltage Vcntl.
Therefore, the output voltage Vo of the required voltage value can be obtained with good controllability, and the output voltage Vo depends on the value of the control voltage Vcntl and cannot be obtained by the low voltage value that cannot be obtained by the conventional level shift circuit shown in FIG. Can be obtained.
【００４８】第５実施形態・・図９ 図９は本発明の第５実施形態の回路図である。図９中、
４４は入力電圧Ｖinを印加する入力端子、４５は後述す
るカスコード・トランジスタのゲートに与える電圧Ｖcs
を印加する電圧端子、４６は制御電圧Ｖcntlを印加する
制御電圧端子、４７は出力電圧Ｖo を取り出す出力端
子、４８は入力電圧Ｖinを反転レベルシフトする反転レ
ベルシフト回路、４９は反転レベルシフト回路４８の出
力電圧Ｖ４８が入力されるソースフォロワ回路である。Fifth Embodiment FIG. 9 FIG. 9 is a circuit diagram of a fifth embodiment of the present invention. In FIG.
44 is an input terminal for applying an input voltage Vin, and 45 is a voltage Vcs applied to the gate of a cascode transistor described later.
Is a control voltage terminal for applying the control voltage Vcntl, 47 is an output terminal for extracting the output voltage Vo, 48 is an inversion level shift circuit for inverting the input voltage Vin, and 49 is an inversion level shift circuit 48 Is a source follower circuit to which the output voltage V48 is input.
【００４９】反転レベルシフト回路４８は、ＰＭＯＳト
ランジスタ１４のドレインとＮＭＯＳトランジスタ１３
のドレインとの間に、ゲートに電圧Ｖcsが印加されるＰ
ＭＯＳトランジスタ５０をカスコード接続し、その他に
ついては、図１に示す反転レベルシフト回路１０と同様
に構成したものである。また、ソースフォロワ回路４９
は、図１に示すソースフォロワ回路１１と同一回路構成
のものである。The inversion level shift circuit 48 is connected to the drain of the PMOS transistor 14 and the NMOS transistor 13.
Between which the voltage Vcs is applied to the gate and the drain
The MOS transistor 50 is cascode-connected, and the rest is configured similarly to the inverting level shift circuit 10 shown in FIG. Also, the source follower circuit 49
Has the same circuit configuration as the source follower circuit 11 shown in FIG.
【００５０】ここに、反転レベルシフト回路４８のＮＭ
ＯＳトランジスタ１３に流れる電流をＩ１３、ＮＭＯＳ
トランジスタ１３のトランスコンダクタンス係数をｇ１
３、ＮＭＯＳトランジスタ１３の閾値をＶth１３、ＰＭ
ＯＳトランジスタ５０のトランスコンダクタンス係数を
ｇ５０、ＰＭＯＳトランジスタ５０の閾値をＶth５０、
ＰＭＯＳトランジスタ１４のトランスコンダクタンス係
数をｇ１４、ＰＭＯＳトランジスタ１４の閾値をＶth１
４とすると、 Ｉ１３＝ｇ１３（Ｖin−Ｖth１３)2 ＝ｇ５０（Ｖcs−Ｖ４８−Ｖth５０)2 ＝ｇ１４（Ｖ４８−ＶＤＤ−Ｖth１４)2 ・・・・・・（２０） が成立する。Here, the NM of the inversion level shift circuit 48
The current flowing through the OS transistor 13 is represented by I13, NMOS
The transconductance coefficient of the transistor 13 is g1
3. The threshold value of the NMOS transistor 13 is set to Vth13, PM
The transconductance coefficient of the OS transistor 50 is g50, the threshold value of the PMOS transistor 50 is Vth50,
The transconductance coefficient of the PMOS transistor 14 is g14, and the threshold value of the PMOS transistor 14 is Vth1.
Assuming that 4, I13 = g13 (Vin−Vth13) 2 = g50 (Vcs−V48−Vth50) 2 = g14 (V48−VDD−Vth14) 2 (20)
【００５１】また、ソースフォロワ回路４９のＮＭＯＳ
トランジスタ１７に流れる電流をＩ１７、ＮＭＯＳトラ
ンジスタ１７のトランスコンダクタンス係数をｇ１７、
ＮＭＯＳトランジスタ１７の閾値をＶth１７、ＮＭＯＳ
トランジスタ１６のトランスコンダクタンス係数をｇ１
６、ＮＭＯＳトランジスタ１６の閾値をＶth１６とする
と、 Ｉ１７＝ｇ１７（Ｖcntl−Ｖth１７)2 ＝ｇ１６（Ｖ５０−Ｖo −Ｖth１６)2 ・・・・・・・（２１） が成立する。The NMOS of the source follower circuit 49
The current flowing through the transistor 17 is I17, the transconductance coefficient of the NMOS transistor 17 is g17,
The threshold value of the NMOS transistor 17 is set to Vth17,
The transconductance coefficient of the transistor 16 is g1
6, assuming that the threshold value of the NMOS transistor 16 is Vth16, I17 = g17 (Vcntl−Vth17) 2 = g16 (V50−Vo−Vth16) 2 (21)
【００５２】出力端子４７に得られる出力電圧Ｖo は、
（２０）、（２１）式より、 Ｖo ＝ＶＤＤ＋Ｖth１４−Ｖth１６ ＋（ｇ１３／ｇ１７)0.5×（Ｖth１３−Ｖin) −（ｇ１７／ｇ１６)0.5×（Ｖcntl−Ｖth１７) ・・・・（２２） となる。The output voltage Vo obtained at the output terminal 47 is
From the equations (20) and (21), Vo = VDD + Vth14−Vth16 + (g13 / g17) 0.5 × (Vth13−Vin) − (g17 / g16) 0.5 × (Vcntl−Vth17) (22) .
【００５３】ここで、（２２）式の傾向を見るため、ｇ
１３＝ｇ１４、ｇ１６＝ｇ１７、Ｖth１３＝−Ｖth１４
＝Ｖth１６＝Ｖth１７とおくと、（２２）式は、 Ｖo ＝ＶＤＤ−Ｖin−Ｖcntl ・・・・・・・・・・・・・・（２３） となる。したがって、制御電圧Ｖcntlを変化させること
により、入出力特性を変化させることができる。Here, to see the tendency of equation (22), g
13 = g14, g16 = g17, Vth13 = −Vth14
= Vth16 = Vth17, the equation (22) becomes as follows: Vo = VDD−Vin−Vcntl (23) Therefore, the input / output characteristics can be changed by changing the control voltage Vcntl.
【００５４】このように、本発明の第５実施形態によれ
ば、反転レベルシフト回路４８の後段にソースフォロワ
回路４９を設け、ソースフォロワ回路４９の入力トラン
ジスタをなすＮＭＯＳトランジスタ１６の負荷をなすＮ
ＭＯＳトランジスタ１７のオン抵抗値を制御電圧Ｖcntl
で可変できるようにしたので、制御電圧Ｖcntlを変化さ
せることにより入出力特性を変化させることができる。
したがって、必要な電圧値の出力電圧Ｖo を制御性良く
得ることができると共に、出力電圧Ｖo として、制御電
圧Ｖcntlの値によっては、図１１に示す従来のレベルシ
フト回路では得ることができない低電圧値を得ることが
できる。As described above, according to the fifth embodiment of the present invention, the source follower circuit 49 is provided at the subsequent stage of the inversion level shift circuit 48, and the load N of the NMOS transistor 16 serving as the input transistor of the source follower circuit 49 is provided.
The on-resistance value of the MOS transistor 17 is controlled by the control voltage Vcntl.
The input / output characteristics can be changed by changing the control voltage Vcntl.
Therefore, the output voltage Vo of a required voltage value can be obtained with good controllability, and as the output voltage Vo, depending on the value of the control voltage Vcntl, a low voltage value that cannot be obtained by the conventional level shift circuit shown in FIG. Can be obtained.
【００５５】第６実施形態・・図１０ 図１０は本発明の第６実施形態の回路図である。図１０
中、５２は入力電圧Ｖinを印加する入力端子、５３は制
御電圧Ｖcntlを印加する制御電圧端子、５４は出力電圧
Ｖo を取り出す出力端子、５５は入力電圧Ｖinを反転レ
ベルシフトする反転レベルシフト回路、５６は反転レベ
ルシフト回路５５の出力電圧Ｖ５５が入力されるエミッ
タフォロワ回路である。Sixth Embodiment FIG. 10 FIG. 10 is a circuit diagram of a sixth embodiment of the present invention. FIG.
Among them, 52 is an input terminal for applying the input voltage Vin, 53 is a control voltage terminal for applying the control voltage Vcntl, 54 is an output terminal for extracting the output voltage Vo, 55 is an inversion level shift circuit for inverting the input voltage Vin, and Reference numeral 56 denotes an emitter follower circuit to which the output voltage V55 of the inversion level shift circuit 55 is input.
【００５６】また、反転レベルシフト回路５５におい
て、５７はＶＤＤ電源線、５８は入力トランジスタをな
すＮＰＮトランジスタ、５９はＮＰＮトランジスタ５８
の負荷をなすＰＮＰトランジスタであり、ＮＰＮトラン
ジスタ５８は、ベースを入力端子５２に接続され、エミ
ッタを接地され、ＰＮＰトランジスタ５９は、ダイオー
ド接続され、エミッタをＶＤＤ電源線５７に接続され、
コレクタをＮＰＮトランジスタ５８のコレクタに接続さ
れている。In the inversion level shift circuit 55, reference numeral 57 denotes a VDD power supply line, 58 denotes an NPN transistor serving as an input transistor, and 59 denotes an NPN transistor 58.
The NPN transistor 58 has a base connected to the input terminal 52, an emitter grounded, a PNP transistor 59 diode-connected, and an emitter connected to the VDD power supply line 57,
The collector is connected to the collector of the NPN transistor 58.
【００５７】また、エミッタフォロワ回路５６におい
て、６０はＶＤＤ電源線、６１は入力トランジスタをな
すＮＰＮトランジスタ、６２はＮＰＮトランジスタ６１
の負荷をなすＮＰＮトランジスタであり、ＮＰＮトラン
ジスタ６１は、コレクタをＶＤＤ電源線６０に接続さ
れ、ベースをＮＰＮトランジスタ５８のコレクタに接続
され、エミッタを出力端子５４に接続され、ＮＰＮトラ
ンジスタ６２は、コレクタをＮＰＮトランジスタ６１の
エミッタに接続され、ベースを制御電圧端子５３に接続
され、エミッタを接地されている。In the emitter follower circuit 56, reference numeral 60 denotes a VDD power supply line, 61 denotes an NPN transistor serving as an input transistor, and 62 denotes an NPN transistor 61.
The NPN transistor 61 has a collector connected to the VDD power supply line 60, a base connected to the collector of the NPN transistor 58, an emitter connected to the output terminal 54, and an NPN transistor 62 connected to the collector. Is connected to the emitter of the NPN transistor 61, the base is connected to the control voltage terminal 53, and the emitter is grounded.
【００５８】ここに、反転レベルシフト回路５５のＮＰ
Ｎトランジスタ５８に流れる電流をＩ５８、電子の電荷
量をｑ、ボルツマン定数をｋ、絶対温度をＴとすると、 Ｉ５８＝Is５８ｅｘｐ［（ｑ／ｋＴ）・Ｖin] ＝Is５９ｅｘｐ［（ｑ／ｋＴ）・｜Ｖ５５−ＶＤＤ｜ ・・・・（２５） が成立する。Is５８、Is５９は素子パラメータであり、
逆方向飽和電流である。Here, the NP of the inversion level shift circuit 55
Assuming that the current flowing through the N transistor 58 is I58, the charge amount of electrons is q, the Boltzmann constant is k, and the absolute temperature is T, I58 = Is58exp [(q / kT) · Vin] = Is59exp [(q / kT) · | V55−VDD | (25) is established. Is58 and Is59 are element parameters,
This is the reverse saturation current.
【００５９】また、エミッタフォロワ回路５６のＮＭＯ
Ｓトランジスタ６２に流れる電流をＩ６２とすると、 Ｉ６２＝Is６２ｅｘｐ［（ｑ／ｋＴ）×Ｖcntl] ＝Is６１ｅｘｐ［（ｑ／ｋＴ）×｜Ｖ５５−ＶO ｜ ・・・・（２６） が成立する。但し、Is６１、Is６２は素子パラメータで
あり、逆方向飽和電流である。The NMO of the emitter follower circuit 56
When the current flowing through the S transistor 62 and I62, I62 = Is62exp [(q / kT) × Vcntl] = Is61exp [(q / kT) × | V55-V O | is ... (26) holds. Here, Is61 and Is62 are element parameters, and are reverse saturation currents.
【００６０】出力端子５４に得られる出力電圧Ｖo は、
（２５）、（２６）式より、 Ｖo ＝ＶＤＤ−Ｖin−Ｖcntl となる。したがって、制御電圧Ｖcntlを変化させること
により、入出力特性を変化させることができる。The output voltage Vo obtained at the output terminal 54 is
From equations (25) and (26), Vo = VDD−Vin−Vcntl. Therefore, the input / output characteristics can be changed by changing the control voltage Vcntl.
【００６１】このように、本発明の第６実施形態によれ
ば、反転レベルシフト回路５５の後段にエミッタフォロ
ワ回路５６を設け、エミッタフォロワ回路５６の入力ト
ランジスタをなすＮＰＮトランジスタ６１の負荷をなす
ＮＰＮトランジスタ６２のコレクタ・エミッタ間抵抗値
を制御電圧Ｖcntlで可変できるようにしたので、制御電
圧Ｖcntlを変化させることにより入出力特性を変化させ
ることができる。したがって、必要な電圧値の出力電圧
Ｖo を制御性良く得ることができる。As described above, according to the sixth embodiment of the present invention, the emitter follower circuit 56 is provided at the subsequent stage of the inverting level shift circuit 55, and the NPN transistor 61 serving as the input transistor of the emitter follower circuit 56 is loaded. Since the collector-emitter resistance of the transistor 62 can be varied by the control voltage Vcntl, the input / output characteristics can be changed by changing the control voltage Vcntl. Therefore, an output voltage Vo of a required voltage value can be obtained with good controllability.
【００６２】[0062]
【発明の効果】以上のように、本発明によれば、反転レ
ベルシフト回路の出力電圧が入力される入力トランジス
タの負荷値を制御電圧により可変することができるフォ
ロワ回路を備えるとしたので、制御電圧を可変すること
により入出力特性を可変することができる。したがっ
て、必要な電圧値の出力電圧を制御性良く得ることがで
きる。As described above, according to the present invention, the follower circuit which can change the load value of the input transistor to which the output voltage of the inverting level shift circuit is input by the control voltage is provided. By changing the voltage, the input / output characteristics can be changed. Therefore, an output voltage of a required voltage value can be obtained with good controllability.
【図１】本発明の第１実施形態の回路図である。FIG. 1 is a circuit diagram of a first embodiment of the present invention.
【図２】本発明の第１実施形態の入出力特性を回路シミ
ュレーションした結果を示す図である。FIG. 2 is a diagram illustrating a result of circuit simulation of input / output characteristics according to the first embodiment of the present invention.
【図３】本発明の第２実施形態の回路図である。FIG. 3 is a circuit diagram of a second embodiment of the present invention.
【図４】本発明の第２実施形態の入出力特性を回路シミ
ュレーションした結果を示す図である。FIG. 4 is a diagram showing a result of circuit simulation of input / output characteristics according to a second embodiment of the present invention.
【図５】本発明の第３実施形態の回路図である。FIG. 5 is a circuit diagram of a third embodiment of the present invention.
【図６】本発明の第３実施形態の入出力特性を回路シミ
ュレーションした結果を示す図である。FIG. 6 is a diagram showing a result of circuit simulation of input / output characteristics according to a third embodiment of the present invention.
【図７】本発明の第４実施形態の回路図である。FIG. 7 is a circuit diagram of a fourth embodiment of the present invention.
【図８】本発明の第４実施形態の入出力特性を回路シミ
ュレーションした結果を示す図である。FIG. 8 is a diagram showing a result of circuit simulation of input / output characteristics according to a fourth embodiment of the present invention.
【図９】本発明の第５実施形態の回路図である。FIG. 9 is a circuit diagram according to a fifth embodiment of the present invention.
【図１０】本発明の第６実施形態の回路図である。FIG. 10 is a circuit diagram of a sixth embodiment of the present invention.
【図１１】従来のレベルシフト回路の一例の回路図であ
る。FIG. 11 is a circuit diagram of an example of a conventional level shift circuit.
【図１２】図１１に示す従来のレベルシフト回路の入出
力特性を回路シミュレーションした結果を示す図であ
る。12 is a diagram showing a result of circuit simulation of input / output characteristics of the conventional level shift circuit shown in FIG.
Ｖin 入力電圧 Ｖo 出力電圧 Ｖcntl 制御電圧 Vin input voltage Vo output voltage Vcntl control voltage
Claims (1)
ルシフト回路と、 前記反転レベルシフト回路の出力電圧が入力される入力
トランジスタの負荷値を制御電圧により可変することが
できるフォロワ回路を備えていることを特徴とするレベ
ルシフト回路。1. An inverting level shift circuit for inverting an input voltage by an inverting level, and a follower circuit capable of changing a load value of an input transistor to which an output voltage of the inverting level shift circuit is input by a control voltage. A level shift circuit characterized by the above.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195170A JP2001024500A (en) | 1999-07-09 | 1999-07-09 | Level shift circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11195170A JP2001024500A (en) | 1999-07-09 | 1999-07-09 | Level shift circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001024500A true JP2001024500A (en) | 2001-01-26 |
Family
ID=16336614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11195170A Withdrawn JP2001024500A (en) | 1999-07-09 | 1999-07-09 | Level shift circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001024500A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007266715A (en) * | 2006-03-27 | 2007-10-11 | Seiko Instruments Inc | Cascode circuit and semiconductor device |
| WO2013118521A1 (en) * | 2012-02-07 | 2013-08-15 | 株式会社村田製作所 | Level conversion circuit and logic circuit with level conversion function |
-
1999
- 1999-07-09 JP JP11195170A patent/JP2001024500A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101099406B1 (en) | 2006-03-27 | 2011-12-27 | 세이코 인스트루 가부시키가이샤 | Cascode circuit and semiconductor device |
| WO2013118521A1 (en) * | 2012-02-07 | 2013-08-15 | 株式会社村田製作所 | Level conversion circuit and logic circuit with level conversion function |
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