JP2001024446A - 相補型ソースフォロワ回路 - Google Patents
相補型ソースフォロワ回路Info
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Abstract
(57)【要約】
【課題】相補型ＭＯＳＦＥＴをアナログ回路に適用する
場合、Ｎ型ＦＥＴあるいはＰ型ＦＥＴいずれのＦＥＴに
対しても閾値はそれぞれ正負の有限な値を有しており、
このため入出力特性に非線型領域が発生し、伝送波形の
歪の原因となっていた。このような非線型領域を持たな
い相補型ＭＯＳＦＥＴの提供を目的とする。 【解決手段】上記Ｎ型ＦＥＴとして負の閾値電圧を有
し、Ｐ型ＦＥＴとして正の閾値電圧を有しており、これ
らＦＥＴのチャネル部不純物濃度を１０15cm-3以下とす
る構成としている。また、これらＦＥＴをＳＯＩ基板上
に形成する構成としている。
場合、Ｎ型ＦＥＴあるいはＰ型ＦＥＴいずれのＦＥＴに
対しても閾値はそれぞれ正負の有限な値を有しており、
このため入出力特性に非線型領域が発生し、伝送波形の
歪の原因となっていた。このような非線型領域を持たな
い相補型ＭＯＳＦＥＴの提供を目的とする。 【解決手段】上記Ｎ型ＦＥＴとして負の閾値電圧を有
し、Ｐ型ＦＥＴとして正の閾値電圧を有しており、これ
らＦＥＴのチャネル部不純物濃度を１０15cm-3以下とす
る構成としている。また、これらＦＥＴをＳＯＩ基板上
に形成する構成としている。
Description
【０００１】
【発明の属する技術分野】本発明は、低電源電圧での動
作が可能な相補型ソースフォロア回路に係る。
作が可能な相補型ソースフォロア回路に係る。
【０００２】
【従来の技術】相補型ソースフォロワ回路としては従来
図７に示す回路が知られている。図７はＣＭＯＳ技術に
より構成した場合の例を示しており、図において、入力
端子１０１から入力された信号の電圧レベルに応じてＮ
型ＦＥＴ１０３とＰ型ＦＥＴ１０４のコンダクタンスが
変化することによりこれらＦＥＴを流れる電流が変化
し、出力端子１０２の電圧（出力電圧）が変化する。こ
のような相補型ソースフォロワ回路は、ディジタル回路
およびアナログ回路におけるバッファとして主に出力イ
ンピーダンスの変換と信号レベル変換を目的として広く
用いられている。信号のレベル変換を要しない場合に
は、入力電圧Ｖinが電源電圧ＶDDの１／２になったと
き、出力電圧Ｖoutが入力電圧Ｖinと等しくなるよう
に、Ｎ型ＦＥＴとＰ型ＦＥＴの電流駆動力を調整する。
図８にこの場合の入出力特性の例を示す。しかしなが
ら、一般にＮ型ＦＥＴおよびＰ型ＦＥＴの閾値電圧がそ
れぞれ正、負の有限な値を持っているため、特にアナロ
グ回路で低電圧電源ではこの閾値電圧の影響が無視出来
なくなる。出力端子側から見たＣＭＯＳ回路の合成コン
ダクタンスは負荷電流がＮ型からＰ型に移行する境界付
近すなわち、この閾値電圧近辺では入出力信号特性が非
直線性を示し、このような入力電圧値の周辺では極端に
電流駆動力が減少している。このため、図８に示すよう
に電源電圧ＶDDの１／２付近では非直線特性を示す結果
となり、このような非直線特性は各種伝送波形の歪の原
因となっていた。
図７に示す回路が知られている。図７はＣＭＯＳ技術に
より構成した場合の例を示しており、図において、入力
端子１０１から入力された信号の電圧レベルに応じてＮ
型ＦＥＴ１０３とＰ型ＦＥＴ１０４のコンダクタンスが
変化することによりこれらＦＥＴを流れる電流が変化
し、出力端子１０２の電圧（出力電圧）が変化する。こ
のような相補型ソースフォロワ回路は、ディジタル回路
およびアナログ回路におけるバッファとして主に出力イ
ンピーダンスの変換と信号レベル変換を目的として広く
用いられている。信号のレベル変換を要しない場合に
は、入力電圧Ｖinが電源電圧ＶDDの１／２になったと
き、出力電圧Ｖoutが入力電圧Ｖinと等しくなるよう
に、Ｎ型ＦＥＴとＰ型ＦＥＴの電流駆動力を調整する。
図８にこの場合の入出力特性の例を示す。しかしなが
ら、一般にＮ型ＦＥＴおよびＰ型ＦＥＴの閾値電圧がそ
れぞれ正、負の有限な値を持っているため、特にアナロ
グ回路で低電圧電源ではこの閾値電圧の影響が無視出来
なくなる。出力端子側から見たＣＭＯＳ回路の合成コン
ダクタンスは負荷電流がＮ型からＰ型に移行する境界付
近すなわち、この閾値電圧近辺では入出力信号特性が非
直線性を示し、このような入力電圧値の周辺では極端に
電流駆動力が減少している。このため、図８に示すよう
に電源電圧ＶDDの１／２付近では非直線特性を示す結果
となり、このような非直線特性は各種伝送波形の歪の原
因となっていた。
【０００３】このような歪発生の問題に対して、図９に
示すような回路で歪を低減する方法が提案されている。
すなわち、ダイオード１０５およびダイオード１０６を
Ｎ型ＦＥＴ１０３およびＰ型ＦＥＴ１０４それぞれのゲ
ート間に直列接続して挿入し、両ＦＥＴのゲートにおけ
る入力電圧にオフセットを与えてそれぞれＮ型ＦＥＴと
Ｐ型ＦＥＴとに入力することにより、図８に現れた非線
領域の補償を行っている。ただし、この方法が有効な電
源電圧には下限があり、例えばダイオード１０５および
１０６としてシリコンダイオードを使用した場合には少
なくとも１Ｖ以下の電源電圧では使用不可である。この
ため、消費電力を低減する等の目的のために電源電圧を
下げて使用する場合この方法は適用し得ない。
示すような回路で歪を低減する方法が提案されている。
すなわち、ダイオード１０５およびダイオード１０６を
Ｎ型ＦＥＴ１０３およびＰ型ＦＥＴ１０４それぞれのゲ
ート間に直列接続して挿入し、両ＦＥＴのゲートにおけ
る入力電圧にオフセットを与えてそれぞれＮ型ＦＥＴと
Ｐ型ＦＥＴとに入力することにより、図８に現れた非線
領域の補償を行っている。ただし、この方法が有効な電
源電圧には下限があり、例えばダイオード１０５および
１０６としてシリコンダイオードを使用した場合には少
なくとも１Ｖ以下の電源電圧では使用不可である。この
ため、消費電力を低減する等の目的のために電源電圧を
下げて使用する場合この方法は適用し得ない。
【０００４】
【発明が解決しようとする課題】相補型ＭＯＳＦＥＴの
構成は消費電力が少なく、集積回路として製造が比較的
容易であるためディジタルＬＳＩに広く用いられている
が、アナログ回路への適用を考えた場合には、以上述べ
たように低電圧動作の相補型回路、特に本発明における
従来公知の相補型ソースフォロア回路では１Ｖ近辺ある
いはそれ以下の低電源電圧で歪の少ない回路を実現する
ものがなかった。本発明は、以上のように低電源電圧動
作に対してもこのような非直線性の発生しないソースフ
ォロア回路を提供することを目的としたものである。
構成は消費電力が少なく、集積回路として製造が比較的
容易であるためディジタルＬＳＩに広く用いられている
が、アナログ回路への適用を考えた場合には、以上述べ
たように低電圧動作の相補型回路、特に本発明における
従来公知の相補型ソースフォロア回路では１Ｖ近辺ある
いはそれ以下の低電源電圧で歪の少ない回路を実現する
ものがなかった。本発明は、以上のように低電源電圧動
作に対してもこのような非直線性の発生しないソースフ
ォロア回路を提供することを目的としたものである。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては以下のような構成とした。
めに、本発明においては以下のような構成とした。
【０００６】すなわち、請求項１においては、Ｎ型ＦＥ
Ｔ１個とＰ型ＦＥＴ１個を用いて、このＮ型ＦＥＴとＰ
型ＦＥＴのゲート端子を接続して入力端子とし、Ｎ型Ｆ
ＥＴのソース・ドレイン端子の一方を電源端子のうちの
高電位を有する端子に接続し、Ｐ型ＦＥＴのソース・ド
レイン端子の一方を電源端子のうちの低電位を有する端
子に接続し、Ｎ型ＦＥＴとＰ型ＦＥＴのそれぞれ上記と
は異なる方のソース・ドレイン端子を互いに接続して出
力端子とした相補型ソースフォロワ回路において、前記
電源端子間には１Ｖ以下の電位差が入力され、前記Ｎ型
ＦＥＴは負の閾値電圧を有し、且つ上記Ｐ型ＦＥＴは正
の閾値電圧を有するものを使用している。
Ｔ１個とＰ型ＦＥＴ１個を用いて、このＮ型ＦＥＴとＰ
型ＦＥＴのゲート端子を接続して入力端子とし、Ｎ型Ｆ
ＥＴのソース・ドレイン端子の一方を電源端子のうちの
高電位を有する端子に接続し、Ｐ型ＦＥＴのソース・ド
レイン端子の一方を電源端子のうちの低電位を有する端
子に接続し、Ｎ型ＦＥＴとＰ型ＦＥＴのそれぞれ上記と
は異なる方のソース・ドレイン端子を互いに接続して出
力端子とした相補型ソースフォロワ回路において、前記
電源端子間には１Ｖ以下の電位差が入力され、前記Ｎ型
ＦＥＴは負の閾値電圧を有し、且つ上記Ｐ型ＦＥＴは正
の閾値電圧を有するものを使用している。
【０００７】請求項２においては、請求項１記載の相補
型ソースフォロワを構成するＮ型ＦＥＴおよびＰ型ＦＥ
Ｔのチャネル部分の不純物濃度は１０15ｃｍ-3以下とな
るようにしている。
型ソースフォロワを構成するＮ型ＦＥＴおよびＰ型ＦＥ
Ｔのチャネル部分の不純物濃度は１０15ｃｍ-3以下とな
るようにしている。
【０００８】また、請求項３においては、請求項１乃至
請求項２記載の相補型ソースフォロワ回路を構成するＦ
ＥＴをＳＯＩ基板上に形成した構成とした。
請求項２記載の相補型ソースフォロワ回路を構成するＦ
ＥＴをＳＯＩ基板上に形成した構成とした。
【０００９】
【発明の実施の形態】以下、本発明の相補型ソースフォ
ロワ回路の構成について、図面によって具体的に説明す
る。
ロワ回路の構成について、図面によって具体的に説明す
る。
【００１０】図１は、本発明による第１の実施の形態に
よる相補型ソースフォロワ回路の概略回路構成を示す図
である。図１に示したように、Ｎ型ＦＥＴ１０のソ−ス
・ドレイン端子の一方を電源端子１２に接続し、Ｐ型Ｆ
ＥＴ１１のソース・ドレイン端子の一方を接地端子１３
に接続し、これらＮ型ＦＥＴとＰ型ＦＥＴの両ＦＥＴの
ソース・ドレイン端子の他の一方を互いに接続すると同
時にこの接続点を出力端子１５に接続し、両ＦＥＴのゲ
ートも互いに接続しこれを入力端子１４に接続する構成
としている。このように相補型のＭＯＳＦＥＴを組み合
わせることにより、Ｎ型およびＰ型ＦＥＴの動作は図２
に示すようになる。図２（ａ）は、入力電圧がＶ1、出
力電圧がＶoutの時に、電流Ｉ1でバランスが取れている
場合の状態を示している。このとき、Ｎ型ＦＥＴの電流
の曲線をゼロ電流に外挿した点であるＶN1と｜ＶtN｜と
の和がＶoutに等しく、Ｐ型ＦＥＴの電流ＩPの曲線をゼ
ロ電流に外挿した点ＶP1とＶdd＋｜ＶtP｜との差が（Ｖ
dd−Ｖout）に等しい関係がある。ここで、ＶtNおよび
ＶtPはＮ型およびＰ型ＦＥＴの閾値電圧を表している。
いま、入力電圧がＶ1からＶ2に増加したとすると、図２
（ａ）に示すように、ＩN（Ｖ２）とＩP（Ｖ２）にアン
バランスが生じ、Ｖoutがこれを打ち消すように動く。
その結果、図２（ｂ）のようにＶoutの変化分であるΔ
Ｖoutの効果により電流曲線が変化したＩN2およびＩP2
が現れる。ここで、図２から知れるようにΔＶoutは常
に入力電圧の変化分（Ｖ2−Ｖ1）にほぼ等しく、結果と
して本発明による相補型ソースフォロア回路の入出力特
性は線形となり、図８に現れた非線型領域を消失させる
ことが出来る。これにより、低振幅の入力信号でも確実
に伝達でき、大振幅の入力に対しても歪の少ない出力信
号を得ることができる。ただし、この場合入力端子の電
位が電源電圧Ｖddの１／２程度になると、上記Ｎ型ＦＥ
Ｔ及びＰ型ＦＥＴが双方ともオン状態となっており電流
両方のＦＥＴに電流が流れ、これにより電源端子１２と
接地端子１３との間に貫通電流と呼ばれるリーク電流が
流れるため、この電圧領域では消費電力が部分的に増大
する問題がある。しかし電源電圧が１Ｖ以下の用途であ
ればその電流量は少なく、消費電力も小さいため大きな
問題にならない。
よる相補型ソースフォロワ回路の概略回路構成を示す図
である。図１に示したように、Ｎ型ＦＥＴ１０のソ−ス
・ドレイン端子の一方を電源端子１２に接続し、Ｐ型Ｆ
ＥＴ１１のソース・ドレイン端子の一方を接地端子１３
に接続し、これらＮ型ＦＥＴとＰ型ＦＥＴの両ＦＥＴの
ソース・ドレイン端子の他の一方を互いに接続すると同
時にこの接続点を出力端子１５に接続し、両ＦＥＴのゲ
ートも互いに接続しこれを入力端子１４に接続する構成
としている。このように相補型のＭＯＳＦＥＴを組み合
わせることにより、Ｎ型およびＰ型ＦＥＴの動作は図２
に示すようになる。図２（ａ）は、入力電圧がＶ1、出
力電圧がＶoutの時に、電流Ｉ1でバランスが取れている
場合の状態を示している。このとき、Ｎ型ＦＥＴの電流
の曲線をゼロ電流に外挿した点であるＶN1と｜ＶtN｜と
の和がＶoutに等しく、Ｐ型ＦＥＴの電流ＩPの曲線をゼ
ロ電流に外挿した点ＶP1とＶdd＋｜ＶtP｜との差が（Ｖ
dd−Ｖout）に等しい関係がある。ここで、ＶtNおよび
ＶtPはＮ型およびＰ型ＦＥＴの閾値電圧を表している。
いま、入力電圧がＶ1からＶ2に増加したとすると、図２
（ａ）に示すように、ＩN（Ｖ２）とＩP（Ｖ２）にアン
バランスが生じ、Ｖoutがこれを打ち消すように動く。
その結果、図２（ｂ）のようにＶoutの変化分であるΔ
Ｖoutの効果により電流曲線が変化したＩN2およびＩP2
が現れる。ここで、図２から知れるようにΔＶoutは常
に入力電圧の変化分（Ｖ2−Ｖ1）にほぼ等しく、結果と
して本発明による相補型ソースフォロア回路の入出力特
性は線形となり、図８に現れた非線型領域を消失させる
ことが出来る。これにより、低振幅の入力信号でも確実
に伝達でき、大振幅の入力に対しても歪の少ない出力信
号を得ることができる。ただし、この場合入力端子の電
位が電源電圧Ｖddの１／２程度になると、上記Ｎ型ＦＥ
Ｔ及びＰ型ＦＥＴが双方ともオン状態となっており電流
両方のＦＥＴに電流が流れ、これにより電源端子１２と
接地端子１３との間に貫通電流と呼ばれるリーク電流が
流れるため、この電圧領域では消費電力が部分的に増大
する問題がある。しかし電源電圧が１Ｖ以下の用途であ
ればその電流量は少なく、消費電力も小さいため大きな
問題にならない。
【００１１】本発明における第２の実施の形態である集
積回路の断面図を図３に示す。図３において、素子間の
結線部は図示していないが回路構成は図１と同じもので
ある。Ｎ型ＦＥＴ２０及びＰ型ＦＥＴ２１はＭＯＳＦＥ
Ｔの構造を有しており、チャネル領域２２の不純物濃度
は１０15ｃｍ-3以下となるようにしている。ここで、２
３はＮ型ＦＥＴおよびＰ型ＦＥＴのゲート電極を形成す
る領域であり、Ｎ型に対してはｎ+、Ｐ型に対してはｐ+
の領域として形成されている。２４は各ＦＥＴのソース
・ドレイン電極として使用するように形成されている領
域、さらに２５は図２におけるＮ型ＦＥＴとＰ型ＦＥＴ
とを絶縁分離するための素子分離領域であり、２６はシ
リコン基板である。このような構成とすることによっ
て、通常のＣＭＯＳ回路に用いるＭＯＳＦＥＴと同一の
ゲート電極・ゲート絶縁膜等を用いて、上記相補型ソー
スフォロワ回路を形成する閾値電圧の低いＭＯＳＦＥＴ
を、上記ＣＭＯＳ回路と同一基板上に作製することがで
きる。また、上記不純物濃度（１０15ｃｍ-3以下）にす
れば、ＦＥＴの伝導型（Ｎ型あるいはＰ型）に対応する
不純物種のいずれでも、図２に示した入出力特性を得る
ことができる。すなわち、上記相補型ソースフォロワ回
路に用いるＮ型ＦＥＴ２０およびＰ型ＦＥＴ２１のチャ
ネル領域２２は、同一不純物・同一濃度で構成されるよ
うにしてもよく。同時に形成できることから製造工程が
容易になる。さらに、上記不純物濃度（１０15ｃｍ-3以
下）を有するシリコンウエハを用いて製造する場合に
は、通常のＣＭＯＳ回路を構成するＭＯＳＦＥＴのチャ
ネル領域にのみ不純物を所望の量だけ含浸させ、その際
上記相補型ソースフォロワ構成用のＭＯＳＦＥＴのチャ
ネル領域には選択的に含浸しないようにするだけで、上
記相補型ソースフォロワ回路用ＦＥＴが形成できるた
め、さらに容易に製造することが可能になる。
積回路の断面図を図３に示す。図３において、素子間の
結線部は図示していないが回路構成は図１と同じもので
ある。Ｎ型ＦＥＴ２０及びＰ型ＦＥＴ２１はＭＯＳＦＥ
Ｔの構造を有しており、チャネル領域２２の不純物濃度
は１０15ｃｍ-3以下となるようにしている。ここで、２
３はＮ型ＦＥＴおよびＰ型ＦＥＴのゲート電極を形成す
る領域であり、Ｎ型に対してはｎ+、Ｐ型に対してはｐ+
の領域として形成されている。２４は各ＦＥＴのソース
・ドレイン電極として使用するように形成されている領
域、さらに２５は図２におけるＮ型ＦＥＴとＰ型ＦＥＴ
とを絶縁分離するための素子分離領域であり、２６はシ
リコン基板である。このような構成とすることによっ
て、通常のＣＭＯＳ回路に用いるＭＯＳＦＥＴと同一の
ゲート電極・ゲート絶縁膜等を用いて、上記相補型ソー
スフォロワ回路を形成する閾値電圧の低いＭＯＳＦＥＴ
を、上記ＣＭＯＳ回路と同一基板上に作製することがで
きる。また、上記不純物濃度（１０15ｃｍ-3以下）にす
れば、ＦＥＴの伝導型（Ｎ型あるいはＰ型）に対応する
不純物種のいずれでも、図２に示した入出力特性を得る
ことができる。すなわち、上記相補型ソースフォロワ回
路に用いるＮ型ＦＥＴ２０およびＰ型ＦＥＴ２１のチャ
ネル領域２２は、同一不純物・同一濃度で構成されるよ
うにしてもよく。同時に形成できることから製造工程が
容易になる。さらに、上記不純物濃度（１０15ｃｍ-3以
下）を有するシリコンウエハを用いて製造する場合に
は、通常のＣＭＯＳ回路を構成するＭＯＳＦＥＴのチャ
ネル領域にのみ不純物を所望の量だけ含浸させ、その際
上記相補型ソースフォロワ構成用のＭＯＳＦＥＴのチャ
ネル領域には選択的に含浸しないようにするだけで、上
記相補型ソースフォロワ回路用ＦＥＴが形成できるた
め、さらに容易に製造することが可能になる。
【００１２】図４は本発明における第３の実施の形態で
ある集積回路の断面図を示すもので、素子間の結線部は
図示していないが回路構成は図１と同じである。図４に
示したように、Ｎ型ＦＥＴ３０およびＰ型ＦＥＴ３１は
シリコン基板３７上に形成された埋め込み絶縁層３６の
上に形成されたＳＯＩ（Ｓｉ１ｉｃｏｎ−ｏｎ−Ｉｎｓ
ｕ１ａｔｏｒ）構造を有している。Ｎ型ＦＥＴ３０のチ
ャネル領域３２およびＰ型ＦＥＴ３１のチャネル領域３
３の不純物濃度は、前記第２の実施の形態で記したよう
に、１０15ｃｍ-3以下となるようにしている。このよう
な構成とすることによって、上記第２の実施の形態と同
様の効果を得る事が出来、且つ、Ｎ型ＦＥＴ３０のチャ
ネル領域３２およびＰ型ＦＥＴ３１のチャネル領域３３
の不純物濃度が低いことに起因するパンチスルー、すな
わち各ＦＥＴのゲート電極３４の下に形成されているチ
ャネル部３２又は３３の両側に形成されているソース・
ドレイン電極３５間の耐圧低下をＳＯＩ構造によって防
ぐことが出来、ゲート長を短くして高周波特性を高める
等ＦＥＴの性能向上に寄与し得るようになる。
ある集積回路の断面図を示すもので、素子間の結線部は
図示していないが回路構成は図１と同じである。図４に
示したように、Ｎ型ＦＥＴ３０およびＰ型ＦＥＴ３１は
シリコン基板３７上に形成された埋め込み絶縁層３６の
上に形成されたＳＯＩ（Ｓｉ１ｉｃｏｎ−ｏｎ−Ｉｎｓ
ｕ１ａｔｏｒ）構造を有している。Ｎ型ＦＥＴ３０のチ
ャネル領域３２およびＰ型ＦＥＴ３１のチャネル領域３
３の不純物濃度は、前記第２の実施の形態で記したよう
に、１０15ｃｍ-3以下となるようにしている。このよう
な構成とすることによって、上記第２の実施の形態と同
様の効果を得る事が出来、且つ、Ｎ型ＦＥＴ３０のチャ
ネル領域３２およびＰ型ＦＥＴ３１のチャネル領域３３
の不純物濃度が低いことに起因するパンチスルー、すな
わち各ＦＥＴのゲート電極３４の下に形成されているチ
ャネル部３２又は３３の両側に形成されているソース・
ドレイン電極３５間の耐圧低下をＳＯＩ構造によって防
ぐことが出来、ゲート長を短くして高周波特性を高める
等ＦＥＴの性能向上に寄与し得るようになる。
【００１３】また、図５は本発明における第４の実施の
形態である集積回路の断面図を示すもので、素子間の結
線部は図示していないが回路構成は図１と同じ構成の相
補型回路を２組同一基板上に構成したものである。相補
型ソースフォロワ構成用のＮ型ＦＥＴ３８およびＰ型Ｆ
ＥＴ３９のチャネル領域は、通常のＣＭＯＳ回路構成用
Ｎ型ＦＥＴ４０およびＰ型ＦＥＴ４１のチャネル領域と
は各々逆の伝導型を有するように構成してもよい。すな
わち、Ｎ型ＦＥＴ４０のチャネル領域には通常Ｐ型材料
を使用するところをＮ型ＦＥＴ３８のチャネル領域にｎ
-の材料を使用し、同様にＰ型ＦＥＴ３９のチャネル領
域にｐ-の材料を使用している。このような構造のＭＯ
ＳＦＥＴを用いて相補型ソースフォロワ回路を構成して
も、Ｎ型ＦＥＴ３８の閾値電圧が負、Ｐ型ＦＥＴ３９の
閾値電圧が正となるため、上記第２の実施の形態と同様
の効果が得られる。このとき、Ｎ型ＦＥＴ３８とＰ型Ｆ
ＥＴ４１、およびＰ型ＦＥＴ３９とＮ型ＦＥＴ４０のチ
ャネル不純物濃度を等しくしてもよく、これによりそれ
ぞれの領域が同時に形成できることから製造工程が容易
になる。
形態である集積回路の断面図を示すもので、素子間の結
線部は図示していないが回路構成は図１と同じ構成の相
補型回路を２組同一基板上に構成したものである。相補
型ソースフォロワ構成用のＮ型ＦＥＴ３８およびＰ型Ｆ
ＥＴ３９のチャネル領域は、通常のＣＭＯＳ回路構成用
Ｎ型ＦＥＴ４０およびＰ型ＦＥＴ４１のチャネル領域と
は各々逆の伝導型を有するように構成してもよい。すな
わち、Ｎ型ＦＥＴ４０のチャネル領域には通常Ｐ型材料
を使用するところをＮ型ＦＥＴ３８のチャネル領域にｎ
-の材料を使用し、同様にＰ型ＦＥＴ３９のチャネル領
域にｐ-の材料を使用している。このような構造のＭＯ
ＳＦＥＴを用いて相補型ソースフォロワ回路を構成して
も、Ｎ型ＦＥＴ３８の閾値電圧が負、Ｐ型ＦＥＴ３９の
閾値電圧が正となるため、上記第２の実施の形態と同様
の効果が得られる。このとき、Ｎ型ＦＥＴ３８とＰ型Ｆ
ＥＴ４１、およびＰ型ＦＥＴ３９とＮ型ＦＥＴ４０のチ
ャネル不純物濃度を等しくしてもよく、これによりそれ
ぞれの領域が同時に形成できることから製造工程が容易
になる。
【００１４】図６は本発明における第５の実施の形態で
ある集積回路の断面図を示すもので、素子間の結線部は
図示していないが回路構成は図１と同じである。埋め込
みチャネル構造のＮ型ＦＥＴ４２、埋め込みチャネル構
造のＰ型ＦＥＴ４３を用いて相補型ソースフォロワを形
成するようにしたものである。この場合においても通常
のＣＭＯＳ製造工程に何等工程を追加することなく、上
記の効果を有する相補型ソースフォロワ回路を形成する
ことができる。また、上記図４、図５および図６に記し
た構成の相補型ソースフォロワ回路用ＦＥＴを、使用電
源電圧、入力レベルなどの条件に応じて、同一ウエハ上
に任意の組み合わせで使うことも可能であり、この場合
にも特に追加工程は必要としない。
ある集積回路の断面図を示すもので、素子間の結線部は
図示していないが回路構成は図１と同じである。埋め込
みチャネル構造のＮ型ＦＥＴ４２、埋め込みチャネル構
造のＰ型ＦＥＴ４３を用いて相補型ソースフォロワを形
成するようにしたものである。この場合においても通常
のＣＭＯＳ製造工程に何等工程を追加することなく、上
記の効果を有する相補型ソースフォロワ回路を形成する
ことができる。また、上記図４、図５および図６に記し
た構成の相補型ソースフォロワ回路用ＦＥＴを、使用電
源電圧、入力レベルなどの条件に応じて、同一ウエハ上
に任意の組み合わせで使うことも可能であり、この場合
にも特に追加工程は必要としない。
【００１５】以上述べたように、本発明による相補型ソ
ースフォロワ回路は、入力電圧が電源電圧の１／２付近
においても、入出力特性に非線型性を有しないため、電
源電圧をたとえば０．５Ｖ以下にしても、その伝達特性
を悪化させることがない。従って、電源電圧を低くした
場合でも動作可能な相補型ソースフォロワ回路を実現す
ることができる。
ースフォロワ回路は、入力電圧が電源電圧の１／２付近
においても、入出力特性に非線型性を有しないため、電
源電圧をたとえば０．５Ｖ以下にしても、その伝達特性
を悪化させることがない。従って、電源電圧を低くした
場合でも動作可能な相補型ソースフォロワ回路を実現す
ることができる。
【００１６】また、上記相補型ソースフォロワを構成す
るＮ型およびＰ型ＦＥＴのチャネル部分の不純物濃度
を、１０15ｃｍ-3以下とすることにより、Ｎ型ＦＥＴと
Ｐ型ＦＥＴのチャネル部分を同時に形成することが可能
になり、製造工程が簡略化される。
るＮ型およびＰ型ＦＥＴのチャネル部分の不純物濃度
を、１０15ｃｍ-3以下とすることにより、Ｎ型ＦＥＴと
Ｐ型ＦＥＴのチャネル部分を同時に形成することが可能
になり、製造工程が簡略化される。
【００１７】さらに、上記相補型ソースフォロワ回路を
構成するＦＥＴをＳＯＩ基板上に形成することにより、
ゲート長を短くして高速性能を上げた場合でも、良好な
上記相補型ソースフォロワ回路の特性を得ることができ
る。
構成するＦＥＴをＳＯＩ基板上に形成することにより、
ゲート長を短くして高速性能を上げた場合でも、良好な
上記相補型ソースフォロワ回路の特性を得ることができ
る。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
デプレション型で閾値電圧を低く設定することにより、
低電圧時の非線型領域の効果を実質的に打ち消すことが
出来、電源電圧１Ｖ以下の場合でも歪の少ない動作が可
能な相補型ソースフォロワ回路が実現できる。
デプレション型で閾値電圧を低く設定することにより、
低電圧時の非線型領域の効果を実質的に打ち消すことが
出来、電源電圧１Ｖ以下の場合でも歪の少ない動作が可
能な相補型ソースフォロワ回路が実現できる。
【図面の簡単な説明】
【図１】本発明第１の実施の形態による相補型ソースフ
ォロワ回路図。
ォロワ回路図。
【図２】本発明第１の実施の形態による相補型ソースフ
ォロワ回路の入出力特性図。
ォロワ回路の入出力特性図。
【図３】本発明第２の実施の形態による相補型ソースフ
ォロワ回路の概略構成を示す断面図。
ォロワ回路の概略構成を示す断面図。
【図４】本発明第３の実施の形態による相補型ソースフ
ォロワ回路の概略構成を示す断面図。
ォロワ回路の概略構成を示す断面図。
【図５】本発明第４の実施の形態による相補型ソースフ
オロワ回路の概略構成を示す断面図。
オロワ回路の概略構成を示す断面図。
【図６】本発明第５の実施の形態による相補型ソースフ
オロワ回路の概略構成を示す断面図。
オロワ回路の概略構成を示す断面図。
【図７】従来技術によって構成される相補型ソースフオ
ロワ回路図。
ロワ回路図。
【図８】従来技術によって構成される相補型ソースフォ
ロワ回路の入出力特性図。
ロワ回路の入出力特性図。
【図９】従来技術によって構成される他の相補型ソース
フォロワ回路図。
フォロワ回路図。
１０ ： Ｎ型ＦＥＴ １１ ： Ｐ
型ＦＥＴ １２ ： 電源端子 １３ ： 接
地端子 １４ ： 入力端子 １５ ： 出
力端子 ２０ ： Ｎ型ＦＥＴ ２１ ： Ｐ
型ＦＥＴ ２２ ： チャネル領域 ２３ ： ゲ
ート電極 ２４ ： ソース・ドレイン領域 ２５ ： 素
子分離領域 ３０ ： Ｎ型ＦＥＴ ３１ ： Ｐ
型ＦＥＴ ３２ ： チャネル領域 ３３ ： チ
ャネル領域 ３４ ： ゲート電極 ３５ ： ソ
ース・ドレイン領域 ３６ ： 埋め込み絶縁層 ３７ ： シ
リコン基板 ３８ ： Ｎ型ＦＥＴ ３９ ： Ｐ
型ＦＥＴ ４０ ： Ｎ型ＦＥＴ ４１ ： Ｐ
型ＦＥＴ ４２ ： 埋め込みチャネル型ＮＦＥＴ ４３ ： 埋め込みチャネル型ＰＦＥＴ １０１ ： 入力端子 １０２ ：
出力端子 １０２ ： 出力端子 １０３ ：
Ｎ型ＦＥＴ １０４ ： Ｐ型ＦＥＴ １０５ ：
ダイオード １０６ ： ダイオード １０７ ：
電源端子 １０８ 接地端子
型ＦＥＴ １２ ： 電源端子 １３ ： 接
地端子 １４ ： 入力端子 １５ ： 出
力端子 ２０ ： Ｎ型ＦＥＴ ２１ ： Ｐ
型ＦＥＴ ２２ ： チャネル領域 ２３ ： ゲ
ート電極 ２４ ： ソース・ドレイン領域 ２５ ： 素
子分離領域 ３０ ： Ｎ型ＦＥＴ ３１ ： Ｐ
型ＦＥＴ ３２ ： チャネル領域 ３３ ： チ
ャネル領域 ３４ ： ゲート電極 ３５ ： ソ
ース・ドレイン領域 ３６ ： 埋め込み絶縁層 ３７ ： シ
リコン基板 ３８ ： Ｎ型ＦＥＴ ３９ ： Ｐ
型ＦＥＴ ４０ ： Ｎ型ＦＥＴ ４１ ： Ｐ
型ＦＥＴ ４２ ： 埋め込みチャネル型ＮＦＥＴ ４３ ： 埋め込みチャネル型ＰＦＥＴ １０１ ： 入力端子 １０２ ：
出力端子 １０２ ： 出力端子 １０３ ：
Ｎ型ＦＥＴ １０４ ： Ｐ型ＦＥＴ １０５ ：
ダイオード １０６ ： ダイオード １０７ ：
電源端子 １０８ 接地端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｆ 1/30 Ｈ０１Ｌ 29/78 ６１３Ａ 3/30 ６１４ Ｆターム(参考） 5F048 AA00 AB05 AB10 AC03 AC10 BA01 BA16 BB06 BB07 BB15 BB18 BD04 BG12 5F110 AA08 BB04 CC02 DD05 DD13 EE09 FF02 GG02 GG34 HJ13 5J090 AA01 AA18 CA22 CA37 FA01 FA08 GN02 GN09 HA10 HA14 HA16 HA17 KA47 MA02 MA21 QA02 TA01 TA02 5J091 AA01 AA18 CA22 CA37 FA01 FA08 HA10 HA14 HA16 HA17 KA47 MA02 MA21 QA02 TA01 TA02 UW07 UW09
Claims (3)
- 【請求項１】Ｎ型ＦＥＴ１個とＰ型ＦＥＴ１個を用い
て、前記Ｎ型ＦＥＴと前記Ｐ型ＦＥＴのゲート端子を接
続して入力端子とし、前記Ｎ型ＦＥＴのソース・ドレイ
ン端子の一方を電源端子のうちの高電位を有する端子に
接続し、前記Ｐ型ＦＥＴのソース・ドレイン端子の一方
を電源端子のうちの低電位を有する端子に接続し、前記
Ｎ型ＦＥＴおよび前記Ｐ型ＦＥＴのそれぞれ上記とは異
なる方のソース・ドレイン端子を接続して出力端子とし
た相補型ソースフォロワ回路において、上記電源端子間
には１Ｖ以下の電位差が入力され、上記Ｎ型ＦＥＴは負
の閾値電圧を有し、且つ上記Ｐ型ＦＥＴは正の閾値電圧
を有し、上記正および負の閾値電圧の絶対値は印加電源
電圧に比べて小さい値であることを特徴とする相補型ソ
ースフォロワ回路。 - 【請求項２】請求項１記載の相補型ソースフォロワを構
成するＮ型ＦＥＴおよびＰ型ＦＥＴのチャネル部分の不
純物濃度は１０15ｃｍ-3以下であることを特徴とする相
補型ソースフォロワ回路。 - 【請求項３】請求項１乃至請求項２記載の相補型ソース
フォロワ回路を構成するＦＥＴは、ＳＯＩ基板上に形成
されたことを特徴とする相補型ソースフォロワ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19280599A JP3695996B2 (ja) | 1999-07-07 | 1999-07-07 | 相補型ソースフォロワ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19280599A JP3695996B2 (ja) | 1999-07-07 | 1999-07-07 | 相補型ソースフォロワ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001024446A true JP2001024446A (ja) | 2001-01-26 |
| JP3695996B2 JP3695996B2 (ja) | 2005-09-14 |
Family
ID=16297293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19280599A Expired - Lifetime JP3695996B2 (ja) | 1999-07-07 | 1999-07-07 | 相補型ソースフォロワ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3695996B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322901A (ja) * | 2004-05-10 | 2005-11-17 | Agilent Technol Inc | Ｃｍｏｓイメージ・センサ |
| JP2006270810A (ja) * | 2005-03-25 | 2006-10-05 | Nec Corp | アナログバッファ回路 |
| JP2006319185A (ja) * | 2005-05-13 | 2006-11-24 | Sony Corp | 半導体装置およびその製造方法 |
-
1999
- 1999-07-07 JP JP19280599A patent/JP3695996B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005322901A (ja) * | 2004-05-10 | 2005-11-17 | Agilent Technol Inc | Ｃｍｏｓイメージ・センサ |
| JP2006270810A (ja) * | 2005-03-25 | 2006-10-05 | Nec Corp | アナログバッファ回路 |
| JP2006319185A (ja) * | 2005-05-13 | 2006-11-24 | Sony Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3695996B2 (ja) | 2005-09-14 |
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