JP2001022456A - Current limiting circuit - Google Patents

Current limiting circuit

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JP2001022456A
JP2001022456A JP11192075A JP19207599A JP2001022456A JP 2001022456 A JP2001022456 A JP 2001022456A JP 11192075 A JP11192075 A JP 11192075A JP 19207599 A JP19207599 A JP 19207599A JP 2001022456 A JP2001022456 A JP 2001022456A
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Abstract

PROBLEM TO BE SOLVED: To inexpensively and easily provide a stable current limiting function without depending on an operation environment temperature. SOLUTION: A current limiting circuit 30 limiting current so that current flowing in a current detection resistor 36 becomes equal to voltage between the base and the emitter of a transistor 37. The emitter electrode and the collector electrode of a different transistor 38 are connected to both ends of the current detection resistor 36 and the temperature characteristic of on-voltage between the base and the emitter of the current limiting transistor 37 is compensated by using the temperature characteristic of the current amplification rate of the transistor 38.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は電流制限回路、特に
電圧安定回路(レギュレータ)等において過電流を阻止
する為の電流制限回路に関する。
The present invention relates to a current limiting circuit, and more particularly to a current limiting circuit for preventing an overcurrent in a voltage stabilizing circuit (regulator) or the like.

【0002】[0002]

【従来の技術】電流制限回路は、種々の用途があるが、
一般的な用途は、電源(又は電力)ラインの電流を一定
値で制限して過電流又は過負荷電流による電子デバイス
/回路素子の破損を阻止することである。斯る電流値が
所定制限レベルに達すると回路を開放する機能を有す
る。斯る制限電流値は動作環境温度に拘らず一定値であ
ることが好ましい。
2. Description of the Related Art Current limiting circuits have various uses.
A common application is to limit the current in a power supply (or power) line to a constant value to prevent damage to electronic devices / circuit elements due to overcurrent or overload current. It has a function of opening the circuit when such a current value reaches a predetermined limit level. It is preferable that such a limited current value is a constant value regardless of the operating environment temperature.

【0003】斯る要求に応える為に、例えば特開平3―
186909号公報には、差動増幅器を使用してライン
を開閉するトランジスタのベース電流を制御する回路が
提案されている。この回路を図9に示す。この回路は、
入力電圧源Viと出力電圧源Vo間に直列接続されたトラ
ンジスタTr1、入力電圧源Viと接地間に接続された
並列トランジスタTr2及びこれら両トランジスタTr
1、Tr2のベースに接続された制御トランジスタTr
3を含んでいる。出力電圧Voは、この電圧Voと接地間
に直列接続された分圧抵抗R1、R2、基準電圧源5及
び差動増幅器3より成る主制御回路1により、出力電圧
Voが一定になるよう制御トランジスタTr3のベース
を制御する。これにより、両トランジスタTr1、Tr
2のベースを制御する。
In order to meet such a demand, for example, Japanese Patent Laid-Open No.
Japanese Patent Publication No. 186909 proposes a circuit for controlling a base current of a transistor that opens and closes a line using a differential amplifier. This circuit is shown in FIG. This circuit is
Transistor Tr1 connected in series between input voltage source Vi and output voltage source Vo, parallel transistor Tr2 connected between input voltage source Vi and ground, and both transistors Tr
1, a control transistor Tr connected to the base of Tr2
Contains three. The output voltage Vo is controlled by the main control circuit 1 including the voltage dividing resistors R1 and R2, the reference voltage source 5 and the differential amplifier 3 connected in series between the voltage Vo and the ground so that the output voltage Vo becomes constant. Controls the base of Tr3. Thereby, both transistors Tr1, Tr
2 base.

【0004】トランジスタTr1、Tr2は、エミッタ
・ベースが並列接続され、両トランジスタTr1、Tr
2のパラメータ設定により、トランジスタTr1のエミ
ッタ電流をIoとするとき、トランジスタTr2にはIo
/Nが流れる。トランジスタTr2のコレクタと接地間
に抵抗R3が接続され、この抵抗R3の電圧降下(R3
×Io/N)と基準電圧源5の基準電圧Vrefを別の
差動増幅器6に入力する電流制限回路2を設け、その出
力を、上述した差動増幅器3の出力及び電流源4の出力
と共に制御トランジスタTr3のベースに入力する。斯
る構成により、主制御回路1で出力電圧Voを予定値に
制御すると共に過負荷、例えば短絡時等の過電流時に電
流制限回路2により、過大電流時には制御トランジスタ
Tr3のベースを制御して、これを制限値以内に抑える
ようにしている。
The transistors Tr1 and Tr2 have their emitters and bases connected in parallel.
When the emitter current of the transistor Tr1 is Io by the parameter setting of 2, the transistor Tr2 has Io
/ N flows. A resistor R3 is connected between the collector of the transistor Tr2 and the ground, and a voltage drop (R3
× Io / N) and the reference voltage Vref of the reference voltage source 5 are provided to another differential amplifier 6, and the output of the current limiting circuit 2 is provided together with the output of the differential amplifier 3 and the output of the current source 4. Input to the base of the control transistor Tr3. With this configuration, the main control circuit 1 controls the output voltage Vo to a predetermined value and controls the base of the control transistor Tr3 at the time of overload, for example, an overcurrent such as a short circuit. This is kept within the limit value.

【0005】また、特開平2―202208号公報に
は、図10に示す如き電流制限回路が開示されている。
即ち、ダーリントン接続のトランジスタQ2、Q3のコ
レクタに入力を、トランジスタQ3のエミッタを抵抗R
6を介して出力を接続する。トランジスタQ2のベース
と別のトランジスタQ1のコレクタに電流源I1を接続
し、トランジスタQ1のエミッタを出力に接続する。ト
ランジスタQ1のベースは、電流源I2が抵抗R4を介
して接続され、更に抵抗R5を介して出力に接続され
る。また、電流源I2は、ダイオードDとトランジスタ
Q4の主電流路に接続され、トランジスタQ4のベース
はトランジスタQ3のエミッタと抵抗R6の共通接続点
に接続されている。
Japanese Patent Application Laid-Open No. 2-202208 discloses a current limiting circuit as shown in FIG.
That is, the input is applied to the collectors of the Darlington-connected transistors Q2 and Q3, and the emitter of the transistor Q3 is connected to the resistor R.
6. Connect the output via 6. The current source I1 is connected to the base of the transistor Q2 and the collector of another transistor Q1, and the emitter of the transistor Q1 is connected to the output. The base of the transistor Q1 is connected to a current source I2 via a resistor R4 and further to an output via a resistor R5. The current source I2 is connected to the diode D and the main current path of the transistor Q4, and the base of the transistor Q4 is connected to a common connection point between the emitter of the transistor Q3 and the resistor R6.

【0006】この電流制限回路においては、入出力間に
直列接続された電流検出抵抗R6により、出力電流が所
定制限値に達すると、トランジスタQ2、Q3を非導通
方向に制御することにより、出力電流を制限する。
In this current limiting circuit, when the output current reaches a predetermined limit value by a current detecting resistor R6 connected in series between the input and the output, the transistors Q2 and Q3 are controlled in a non-conducting direction, whereby the output current is reduced. Restrict.

【0007】更にまた、特開平7―239723号公報
には、図11(A)、(B)に示す如き負荷電流検出抵
抗を有する定電圧電源装置を開示する。図11(A)は
基本回路であり、図11(B)はその改良回路である。
先ず、図11(A)を参照すると、電圧V1の入力電圧
源10が負荷抵抗17に出力電圧Vo及び負荷電流Ioを
供給する電源回路であり、入出力端子間に電流検出抵抗
13とPチャンネル電界効果トランジスタ(FET)1
6の直列回路を接続する。FET16のゲートには、そ
のソースと接地間に接続した直列抵抗14、15の接続
点電圧が印加される。また、電流検出抵抗13の両端に
は制御トランジスタ12のエミッタ・ベースと抵抗18
が接続され、このトランジスタ12のコレクタ電流Ic
を上述した抵抗14、15の接続点であるFET16の
ゲートに入力する。この構成により、負荷電流Ioが制
限値以下の場合、即ち制御トランジスタ12がオフ時に
は、入力電圧V1により、FET16のゲート電圧を制
御して、そのソース・ドレイン間電圧を入力電圧V1に
対応して変化させ、出力電圧Voを略一定値とする。し
かし、負荷電流Ioが制限値に達すると、トランジスタ
12の制御電流Icにより、FET16の電圧降下を増
加させるかオフ状態として負荷電流を制限する。
Further, Japanese Patent Application Laid-Open No. 7-239723 discloses a constant voltage power supply having a load current detecting resistor as shown in FIGS. 11 (A) and 11 (B). FIG. 11A shows a basic circuit, and FIG. 11B shows an improved circuit thereof.
First, referring to FIG. 11A, an input voltage source 10 of a voltage V1 is a power supply circuit for supplying an output voltage Vo and a load current Io to a load resistor 17, and a current detection resistor 13 and a P-channel Field effect transistor (FET) 1
6 are connected. The connection point voltage of the series resistors 14 and 15 connected between the source and the ground is applied to the gate of the FET 16. Further, the emitter and base of the control transistor 12 and the resistor 18 are connected to both ends of the current detecting resistor 13.
And the collector current Ic of the transistor 12
Is input to the gate of the FET 16 which is the connection point between the resistors 14 and 15 described above. With this configuration, when the load current Io is equal to or less than the limit value, that is, when the control transistor 12 is turned off, the gate voltage of the FET 16 is controlled by the input voltage V1, and the source-drain voltage corresponding to the input voltage V1 is adjusted. The output voltage Vo is changed to a substantially constant value. However, when the load current Io reaches the limit value, the control current Ic of the transistor 12 increases the voltage drop of the FET 16 or sets the FET 16 to the off state to limit the load current.

【0008】図11(B)の回路は、環境温度による電
流制限点(垂下点)が変動するのを阻止又は改善するこ
とを意図する。その為に、電流検出抵抗13の両端に
は、トランジスタ12のエミッタ・ベースと、抵抗21
及びダイオード接続のトランジスタ20の直列回路とを
接続する。更に、トランジスタ20のベース・コレクタ
は抵抗22、23及ツェナーダイオードDZを介して接
地する。斯る構成により、トランジスタ12のベース・
エミッタ接合の温度依存特性を、同様のトランジスタ2
0のベース・エミッタ接合の温度依存特性で補償するこ
とにより、上述した垂下点の変動を抑えて、略一定値と
する。
The circuit of FIG. 11B is intended to prevent or improve the fluctuation of the current limit point (drop point) due to the environmental temperature. Therefore, the emitter-base of the transistor 12 and the resistor 21
And a series circuit of a diode-connected transistor 20. Further, the base and collector of the transistor 20 are grounded via the resistors 22 and 23 and the Zener diode DZ. With such a configuration, the base of the transistor 12
The temperature dependence of the emitter junction is determined by the same transistor 2
By compensating for the temperature dependence of the base-emitter junction of 0, the above-mentioned fluctuation of the droop point is suppressed to a substantially constant value.

【0009】[0009]

【発明が解決しようとする課題】しかし、上述した従来
技術では、差導増幅器、定電流源等を必要とする為に、
回路が複雑且つ高価となり、しかも消費電力が増加す
る。更にまた、必要とする回路素子数が比較的、多くな
るという課題がある。
However, in the above-mentioned prior art, a differential amplifier, a constant current source, and the like are required.
The circuit becomes complicated and expensive, and the power consumption increases. Furthermore, there is a problem that the number of required circuit elements is relatively large.

【0010】本発明による目的は、比較的少数の付加デ
バイスを必要とするのみであって且つ動作環境温度に拘
らず、略一定の制限電流値を有する小型且つ安価に実現
可能な電流制限回路を提供することである。
An object of the present invention is to provide a small and inexpensive current limiting circuit which requires a relatively small number of additional devices and has a substantially constant limiting current value regardless of the operating environment temperature. To provide.

【0011】[0011]

【課題を解決するための手段】前述の課題を解決するた
め、本発明による電流制限回路は、次のような特徴的な
構成を採用している。
To solve the above-mentioned problems, the current limiting circuit according to the present invention employs the following characteristic configuration.

【0012】(1)入力端子と出力端子間に電流検出抵
抗FETの主電流路を直列接続し、前記FETの入力側
電圧を分圧抵抗を介して前記FETの制御電極に接続す
ると共に前記電流検出抵抗両端にエミッタ及びベースを
接続した第1トランジスタのコレクタを前記FETの制
御電極に接続する電流制限回路において、前記入力端子
の入力電圧に比例したベース電流を流す第2トランジス
タを設け、該第2トランジスタのコレクタ電流を前記F
ETの入力側に供給する電流制限回路。
(1) A main current path of a current detecting resistor FET is connected in series between an input terminal and an output terminal, and an input side voltage of the FET is connected to a control electrode of the FET via a voltage dividing resistor. In a current limiting circuit for connecting a collector of a first transistor having an emitter and a base connected to both ends of a detection resistor to a control electrode of the FET, a second transistor for passing a base current proportional to an input voltage of the input terminal is provided. The collector current of the two transistors is
Current limiting circuit to supply to the input side of ET.

【0013】(2)前記第2トランジスタのエミッタ・
ベース接合及びベース抵抗の直列回路を前記入力端子の
入力電圧と並列接続する上記(1)の電流制限回路。
(2) The emitter of the second transistor
The current limiting circuit according to the above (1), wherein a series circuit of a base junction and a base resistor is connected in parallel with an input voltage of the input terminal.

【0014】(3)前記分圧抵抗の一端にスイッチング
用トランジスタを接続し、前記FETをオン/オフ制御
する上記(1)の電流制限回路。
(3) The current limiting circuit according to (1), wherein a switching transistor is connected to one end of the voltage dividing resistor, and the FET is turned on / off.

【0015】(4)前記スイッチングトランジスタのエ
ミッタに直列に定電圧素子を接続する上記(3)の電流
制限回路。
(4) The current limiting circuit according to (3), wherein a constant voltage element is connected in series to the emitter of the switching transistor.

【0016】[0016]

【発明の実施の形態】以下、本発明による電源制限回路
の好適実施形態例を添付図1乃至図8を参照して詳細に
説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of a power supply limiting circuit according to the present invention will be described below in detail with reference to FIGS.

【0017】先ず図1は、本発明による電流制限回路の
第1実施形態例の回路図である。この電流制限回路30
は、入力直流電源(図示せず)に接続される入力端子3
1、負荷(図示せず)に接続される出力端子32、これ
ら入力端子31及び出力端子32間に直列接続される制
御FET33及び電流検出抵抗36を含んでいる。更
に、FET33のソースと接地間には、抵抗34、35
が直列接続され、FET33のゲートはこれら両抵抗3
4、35の接続点に接続されている。また、電流検出抵
抗36の両端には、第1トランジスタ37のエミッタ・
ベースが接続され、コレクタはFET33のゲートに接
続されている。更に、入力端子31には、第2トランジ
スタ38のエミッタと、抵抗39、40の直列回路が接
続されている。トランジスタ38のベースは、抵抗3
9、40の接続点に接続され、そのコレクタはFET3
3のソースに接続されて回路を完成する。
FIG. 1 is a circuit diagram of a first embodiment of a current limiting circuit according to the present invention. This current limiting circuit 30
Is an input terminal 3 connected to an input DC power supply (not shown).
1. It includes an output terminal 32 connected to a load (not shown), a control FET 33 and a current detection resistor 36 connected in series between the input terminal 31 and the output terminal 32. Further, resistors 34 and 35 are connected between the source of the FET 33 and the ground.
Are connected in series, and the gate of the FET 33
It is connected to connection points 4 and 35. The emitter of the first transistor 37 is connected to both ends of the current detection resistor 36.
The base is connected, and the collector is connected to the gate of FET33. Further, the input terminal 31 is connected to an emitter of the second transistor 38 and a series circuit of resistors 39 and 40. The base of the transistor 38 is a resistor 3
9 and 40, and the collector is connected to FET3.
3 to complete the circuit.

【0018】図1の電流制限回路30は、入力端子31
に印加される入力電圧を、抵抗34、35で分圧された
電圧がFET33のゲート・ソース間オン電圧を超す
と、FET33がオン状態となり、出力端子32に出力
電圧が供給される。出力端子32に接続される負荷の負
荷電流は、電流検出抵抗36を流れるI1及びトランジ
スタ38のコレクタ電流I2の和である。
The current limiting circuit 30 shown in FIG.
When the voltage divided by the resistors 34 and 35 exceeds the gate-source ON voltage of the FET 33, the FET 33 is turned on, and the output voltage is supplied to the output terminal 32. The load current of the load connected to the output terminal 32 is the sum of I1 flowing through the current detection resistor 36 and the collector current I2 of the transistor 38.

【0019】次に、図1の電流制限回路30の電流制限
動作を説明する。電流検出抵抗36を流れる電流I1
は、負荷が正常であれば、それにより生じる電圧降下
(I1×R36)は、トランジスタ37のオン電圧以下
であるので、トランジスタ37は不動作状態(オフ)で
ある。しかし、上述した電圧降下がトランジスタ37を
オンとする過負荷状態に達すると、トランジスタ37が
オンすると、このコレクタ電流は抵抗35に流れ込むの
で、これに応じて抵抗34を流れる電流が減少し、FE
T33のゲート・ソース間電圧(バイアス電圧)を減少
するように作用する。他方、トランジスタ38のコレク
タ電流を検討すると、入力端子31に入力される入力電
圧がトランジスタ38のベース・エミッタ間電圧(VB
E)より十分大きいと仮定すると、入力電圧を抵抗40
の抵抗値で除した値とトランジスタ38の電流増幅率β
との積により決まる。
Next, the current limiting operation of the current limiting circuit 30 of FIG. 1 will be described. Current I1 flowing through current detection resistor 36
When the load is normal, the voltage drop (I1 × R36) caused by the load is equal to or less than the ON voltage of the transistor 37, so that the transistor 37 is in a non-operating state (OFF). However, when the above-mentioned voltage drop reaches an overload state in which the transistor 37 is turned on, when the transistor 37 is turned on, this collector current flows into the resistor 35, and accordingly, the current flowing through the resistor 34 decreases, and the FE
It acts to reduce the gate-source voltage (bias voltage) of T33. On the other hand, considering the collector current of the transistor 38, the input voltage input to the input terminal 31 is equal to the base-emitter voltage (VB
E) Assuming that the input voltage is sufficiently larger than
And the current amplification factor β of the transistor 38.
Is determined by the product of

【0020】このように、電流制御回路30の電流制限
機能は、電流検出抵抗36とトランジスタ37のベース
・エミッタ間オン電圧により決まるが、トランジスタ3
7のベース・エミッタ間オン電圧は、周知のとおり動作
環境温度により負特性を有している。このトランジスタ
37のベース・エミッタ間オン電圧の温度特性を図2に
示す。この場合の電流制限特性を図3に示す。これは、
温度が高くなると電流制限値が低下することを示す。他
方、トランジスタ38のコレクタ電流I2は、上述のと
おり、トランジスタ38の電流増幅率βにより決まり、
これは動作環境温度に対して正特性を有する。即ち、ト
ランジスタ38の電流増幅率βは、図4に示す如き温度
特性を有するので、トランジスタ38のコレクタ電流I
2は図5に示す如き値となる。このトランジスタ38の
コレクタ電流I2をFET33のソースに供給すると、
この電流I2は、上述した電流検出抵抗36を流れる電
流I1と共にFET33のソース及びドレインを流れ且
つ出力端子32に接続される負荷電流となる。そこで、
図3の如き負特性及び図5の如き正特性の温度特性を有
する両電流I1、I2を加算すると、図6の如き略一定
値になり、温度特性を相殺又は補償することが可能にな
る。
As described above, the current limiting function of the current control circuit 30 is determined by the base-emitter ON voltage of the current detection resistor 36 and the transistor 37.
As is well known, the base-emitter ON voltage 7 has a negative characteristic depending on the operating environment temperature. FIG. 2 shows the temperature characteristics of the base-emitter ON voltage of the transistor 37. FIG. 3 shows the current limiting characteristics in this case. this is,
This indicates that the current limit value decreases as the temperature increases. On the other hand, the collector current I2 of the transistor 38 is determined by the current amplification factor β of the transistor 38 as described above,
It has a positive characteristic with respect to the operating environment temperature. That is, the current amplification factor β of the transistor 38 has a temperature characteristic as shown in FIG.
2 is a value as shown in FIG. When the collector current I2 of the transistor 38 is supplied to the source of the FET 33,
The current I2 flows through the source and the drain of the FET 33 together with the current I1 flowing through the current detection resistor 36 and becomes a load current connected to the output terminal 32. Therefore,
When the two currents I1 and I2 having the temperature characteristics of the negative characteristics as shown in FIG. 3 and the positive characteristics as shown in FIG. 5 are added, the currents become substantially constant as shown in FIG. 6, and the temperature characteristics can be canceled or compensated.

【0021】換言すると、電流検出抵抗36に流れる電
流I1と、トランジスタ38のコレクタ電流I2とを適
当な割合で加算してFET33に流すことにより、図1
の電流制限回路30の電流制限特性は温度依存性が排除
可能であることが理解できよう。
In other words, the current I1 flowing through the current detection resistor 36 and the collector current I2 of the transistor 38 are added at an appropriate ratio, and the current I1 flows through the FET 33.
It can be understood that the current limiting characteristic of the current limiting circuit 30 can eliminate the temperature dependency.

【0022】[0022]

【発明の他の実施の形態】以上、図1及至図6を参照し
て本発明による電流制限回路の第1(又は好適)実施形
態例を説明した。しかし、本発明は、斯る特定形態例の
みに限定されず、種々の変形変更が可能である。例え
ば、図7は本発明による第2実施形態例の電流制限回路
30′を示す。尚、大部分の構成素子は図1の電流制限
回路30と同様であるので、便宜上同じ参照符号を附
し、異なる点を中心に以下に説明することとする。
The first (or preferred) embodiment of the current limiting circuit according to the present invention has been described above with reference to FIGS. However, the present invention is not limited to only the specific embodiment, and various modifications and changes are possible. For example, FIG. 7 shows a current limiting circuit 30 'according to a second embodiment of the present invention. Note that most of the components are the same as those of the current limiting circuit 30 of FIG. 1, and therefore, the same reference numerals are given for convenience, and different points will be mainly described below.

【0023】図7の電流制限回路30′にあっては、抵
抗35及び40の下端を接地する代りに、FET33を
オン/オフ制御する為のトランジスタ41を付加した点
を特徴とする。即ち、抵抗35、40下端をトランジス
タ41のコレクタに接続し、エミッタを接地する。ま
た、トランジスタ41のベースに制御信号入力端子42
を設けている。制御信号入力端子42に十分正電圧の制
御信号を入力すると、トランジスタ41はオンとなり、
抵抗35、40の下端を実質的に接地するので、図1の
電流制限回路30と同様に動作する。しかし、斯る制御
入力信号を除去すると、FET33はオフ状態となるの
で、出力端子32は入力端子31から電気的に隔離され
る。これにより、オン/オフ機能(スイッチング機能)
を有する電流制限回路が得られる。
The current limiting circuit 30 'shown in FIG. 7 is characterized in that a transistor 41 for turning on / off the FET 33 is added instead of grounding the lower ends of the resistors 35 and 40. That is, the lower ends of the resistors 35 and 40 are connected to the collector of the transistor 41, and the emitter is grounded. A control signal input terminal 42 is connected to the base of the transistor 41.
Is provided. When a sufficiently positive voltage control signal is input to the control signal input terminal 42, the transistor 41 is turned on,
Since the lower ends of the resistors 35 and 40 are substantially grounded, the circuit operates similarly to the current limiting circuit 30 of FIG. However, when such a control input signal is removed, the FET 33 is turned off, so that the output terminal 32 is electrically isolated from the input terminal 31. Thereby, on / off function (switching function)
Is obtained.

【0024】次に、図8は本発明による第3実施形態例
の電流制限回路30″を示す。この電流制限回路30″
は、図7の電流制限回路30′と類似するが、オン/オ
フ制御用トランジスタ41のエミッタに直列のツェナー
ダイオード43を有する点で相違する。これにより、制
御信号入力端子42に入力する制御入力電圧レベルを自
由に設定可能とすると共に、このトランジスタ41がオ
ンの際の抵抗35、40の下端の電圧をツェナーダイオ
ード43の定電圧で決まる任意値に設定することが可能
になる。
8 shows a current limiting circuit 30 "according to a third embodiment of the present invention. This current limiting circuit 30"
Is similar to the current limiting circuit 30 'of FIG. 7, but differs in that a Zener diode 43 is connected in series to the emitter of the on / off control transistor 41. Thereby, the control input voltage level input to the control signal input terminal 42 can be freely set, and the voltage at the lower ends of the resistors 35 and 40 when the transistor 41 is on is determined by the constant voltage of the zener diode 43. It can be set to a value.

【0025】図示せずも、付加トランジスタ41は、N
PNトランジスタでなく、PNPトランジスタであって
もよい。また、FET33は、PチャンネルFETでな
く、NチャンネルFETであってもよいことは勿論であ
る。
Although not shown, the additional transistor 41 has an N
Instead of a PN transistor, a PNP transistor may be used. Further, the FET 33 may be an N-channel FET instead of a P-channel FET.

【0026】以上、本発明による電流制限回路のいくつ
かの好適実施形態例を説明した。しかし、本発明による
要旨を逸脱することなく、種々の変形変更が可能である
こと、当業者には容易に理解できよう。
The preferred embodiments of the current limiting circuit according to the present invention have been described above. However, it will be easily understood by those skilled in the art that various modifications can be made without departing from the gist of the present invention.

【0027】[0027]

【発明の効果】上述の説明から明らかな如く、本発明に
よる電流制限回路によると、電流検出抵抗に並列接続さ
れたトランジスタと並列に付加トランジスタを設け、そ
のコレクタ電流をトランジスタの電流増幅度に依存さ
せ、この付加トランジスタによりトランジスタのベース
・エミッタ間オン電圧の温度特性を補償する極めて簡単
な回路構成で安定な電流制限特性を有する電流制限回路
が得られる。
As is apparent from the above description, according to the current limiting circuit of the present invention, the additional transistor is provided in parallel with the transistor connected in parallel to the current detecting resistor, and the collector current depends on the current amplification of the transistor. With this additional transistor, a current limiting circuit having a stable current limiting characteristic can be obtained with a very simple circuit configuration for compensating for the temperature characteristic of the base-emitter ON voltage of the transistor.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明による電流制限回路の第1実施形態例の
回路図である。
FIG. 1 is a circuit diagram of a first embodiment of a current limiting circuit according to the present invention.

【図2】トランジスタのベース・エミッタ間オン電圧
(VBE)の温度特性図である。
FIG. 2 is a temperature characteristic diagram of a base-emitter on-voltage (VBE) of a transistor.

【図3】図2の特性による電流制限値の温度特性図であ
る。
FIG. 3 is a temperature characteristic diagram of a current limit value according to the characteristic of FIG. 2;

【図4】トランジスタの電流増幅率(β)の温度特性図
である。
FIG. 4 is a temperature characteristic diagram of a current amplification factor (β) of a transistor.

【図5】図4の特性のトランジスタのコレクタ電流の温
度特性図である。
FIG. 5 is a temperature characteristic diagram of the collector current of the transistor having the characteristic of FIG.

【図6】図1の電流制御回路の電流制御値の温度特性図
である。
FIG. 6 is a temperature characteristic diagram of a current control value of the current control circuit of FIG. 1;

【図7】本発明による電流制限回路の第2実施形態例の
回路図である。
FIG. 7 is a circuit diagram of a second embodiment of the current limiting circuit according to the present invention.

【図8】本発明による電流制限回路の第3実施形態例の
回路図である。
FIG. 8 is a circuit diagram of a third embodiment of the current limiting circuit according to the present invention.

【図9】従来の電流制限回路の第1例の回路図である。FIG. 9 is a circuit diagram of a first example of a conventional current limiting circuit.

【図10】従来の電流制限回路の第2例の回路図であ
る。
FIG. 10 is a circuit diagram of a second example of a conventional current limiting circuit.

【図11】従来の電流制限回路の第3例の回路図であ
る。
FIG. 11 is a circuit diagram of a third example of a conventional current limiting circuit.

【符号の説明】[Explanation of symbols]

30、30′、30″ 電流制限回路 31 入力端子 32 出力端子 33 FET(電界効果トランジ
スタ) 36 電流検出抵抗 34、35 分圧抵抗 37 第1トランジスタ 38 第2トランジスタ 40 ベース抵抗 41 スイッチングトランジスタ 43 ツェナーダオイオード(定
電圧素子)
30, 30 ', 30 "current limiting circuit 31 input terminal 32 output terminal 33 FET (field effect transistor) 36 current detecting resistor 34, 35 voltage dividing resistor 37 first transistor 38 second transistor 40 base resistor 41 switching transistor 43 zener Dao Iod (constant voltage element)

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】入力端子と出力端子間に電流検出抵抗とF
ETの主電流路を直列接続し、前記FETの入力側電圧
を分圧抵抗を介して前記FETの制御電極に接続すると
共に前記電流検出抵抗両端にエミッタ及びベースを接続
した第1トランジスタのコレクタを前記FETの制御電
極に接続する電流制限回路において、前記入力端子の入
力電圧に比例したベース電流を流す第2トランジスタを
設け、該第2トランジスタのコレクタ電流を前記FET
の入力側に供給することを特徴とする電流制限回路。
A current detection resistor and an F are connected between an input terminal and an output terminal.
The main current path of the ET is connected in series, the input side voltage of the FET is connected to the control electrode of the FET via a voltage dividing resistor, and the collector of a first transistor having an emitter and a base connected to both ends of the current detecting resistor. In a current limiting circuit connected to a control electrode of the FET, a second transistor for flowing a base current proportional to an input voltage of the input terminal is provided, and a collector current of the second transistor is set to the FET.
Current limiting circuit for supplying the current to the input side of the current limiter.
【請求項2】前記第2トランジスタのエミッタ・ベース
接合及びベース抵抗の直列回路を前記入力端子の入力電
圧と並列接続することを特徴とする請求項1に記載の電
流制限回路。
2. The current limiting circuit according to claim 1, wherein a series circuit of an emitter-base junction of said second transistor and a base resistor is connected in parallel with an input voltage of said input terminal.
【請求項3】前記分圧抵抗の一端にスイッチング用トラ
ンジスタを接続し、前記FETをオン/オフ制御するこ
とを特徴とする請求項1に記載の電流制限回路。
3. The current limiting circuit according to claim 1, wherein a switching transistor is connected to one end of the voltage dividing resistor to control on / off of the FET.
【請求項4】前記スイッチングトランジスタのエミッタ
に直列に定電圧素子を接続することを特徴とする請求項
3に記載の電流制限回路。
4. The current limiting circuit according to claim 3, wherein a constant voltage element is connected in series to an emitter of said switching transistor.
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