JP2001014056A - Semiconductor integrated circuit and spread spectrum clock oscillator - Google Patents

Semiconductor integrated circuit and spread spectrum clock oscillator

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JP2001014056A
JP2001014056A JP18843099A JP18843099A JP2001014056A JP 2001014056 A JP2001014056 A JP 2001014056A JP 18843099 A JP18843099 A JP 18843099A JP 18843099 A JP18843099 A JP 18843099A JP 2001014056 A JP2001014056 A JP 2001014056A
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clock signal
clock
spread spectrum
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JP18843099A
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Japanese (ja)
Inventor
Hatsuhide Igarashi
初日出 五十嵐
Original Assignee
Nec Corp
日本電気株式会社
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Abstract

PROBLEM TO BE SOLVED: To reduce EMI by properly using a spread spectrum clock signal with a simple structure in a semiconductor integrated circuit device with a central processing part, a memory and a peripheral circuit part. SOLUTION: A first clock signal with fixed cycle is generated by a clock oscillator 17. The first clock signal is supplied to a timer/counter 15 and a communicating part 16 by the clock oscillator 17. The first clock signal generated by the clock oscillator 17 is supplied to a spread spectrum clock oscillator 18 as well. A second clock signal with fluctuating cycle is generated by the spread spectrum clock oscillator 18. The second clock signal as a spread spectrum clock signal is supplied to the memory 11, the central processing part 12, a general purpose port.A/D converting part.others 13 and an interruption controller 14 by the spread spectrum clock oscillator 18.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、中央処理部、メモリおよび周辺回路部を有する半導体集積回路装置に関し、特に電磁波障害を効果的に防止し得る半導体集積回路装置およびスペクトル拡散クロック発振器に関する。 BACKGROUND OF THE INVENTION The present invention comprises a central processing unit relates to a semiconductor integrated circuit device having a memory and a peripheral circuit portion, to a semiconductor integrated circuit device and a spread spectrum clock generator can be prevented in particular electromagnetic interference effectively.

【0002】 [0002]

【従来の技術】近年、スペクトル拡散クロック発振器(SSCG:spread spectrum clock generator)を用いて、高調波スペクトルのエネルギーを分散することにより、回路装置における電磁波障害(EMI:electrom In recent years, spread spectrum clock generator (SSCG: spread spectrum clock generator) using, by dispersing the energy of the harmonic spectrum, electromagnetic interference in the circuit device (EMI: electrom
agnetic interference〜以下、「EMI」と称する)を低減する技術が報告されている。 agnetic interference~ following, a technique for reducing referred to) and "EMI" have been reported.

【0003】そもそも、EMIというものは、システムを駆動しているメインクロックに同期して電源電流が流れ、これの高調波が輻射・拡散することが発生原因となっている。 [0003] To begin with, those of the EMI, the supply current in synchronization with the main clock driving the system flow, harmonic and this is a can cause to radiation-diffuse. 何故、メインクロックに同期するかというと、通常はクロックに同期して信号の流れが制限されているため、回路装置中の多くのゲートがメインクロックに同期して動作し、この結果として電源電流がメインクロックで変調されることになる。 Why, and say whether synchronization with the main clock, usually because the signal flow in synchronism with the clock is limited, and the operation number of gates in the circuit device in synchronization with the main clock, the power supply current as a result There will be modulated by the main clock.

【0004】スペクトル拡散クロック発振器については、例えば、米国特許No. 5,631,920に対応する特開平9−98152号公報に記載されている。 [0004] The spread spectrum clock generator, for example, are described in JP-A 9-98152 discloses that corresponds to U.S. Patent No. 5,631,920. 特開平9−98152号公報に記載された技術は、本来、一定とすべきクロック周期を微妙に変化させることによって、高調波スペクトルを分散させて、EMIを低減しようというものである。 Technique described in JP-A-9-98152 is originally by subtly changing the clock period should be fixed, by dispersing harmonic spectrum, is that attempts to reduce the EMI. すなわち、システム上では、高速動作をさせるため、例えばメモリとの間のバスタイミングは、高速限界ぎりぎりに設計する訳であるが、クロック周期は、ばらつきがあればあるほど高調波スペクトルが減少することが解っている。 That is, in the system, in order to high-speed operation, the bus timing between e.g. memory, but the translation to design fast marginal, the clock cycle, the harmonic spectrum The more if there is variation is reduced It is known. また、クロックを計数して時間を計測するタイマ/カウンタや外部との通信を行なうための通信インターフェイスは、正確な時間が必要であり、それに基づいて、タイマ/カウンタおよび通信インタフェースの規格がそれぞれ存在する。 The communication interface for communicating with the timer / counter and external for measuring time by counting the clock, it is necessary to correct time, based on it, the timer / counter and communication interface standards exist respectively to. したがって、限られた周波数変化で最大のEMI低減効果を求める必要があり、これを実現するためにフェーズロックループ(PLL:phase locked loop〜以下、「PLL」 Therefore, it is necessary to find the maximum of the EMI reduction in a limited frequency change, phase-locked loop (PLL to achieve this: phase locked loop~ hereinafter "PLL"
と称する)の周波数変化パターンを求める。 Determining a frequency change pattern referred to as). 特開平9− JP-A-9-
98152号公報はこのような技術を開示している。 98152 JP discloses such a technique.

【0005】上述した特開平9−98152号公報には、例えば、テーブル、第1のカウンタ、第2のカウンタ、位相検出器、および電圧制御発振器(VCO:volt [0005] Japanese Patent Laid-Open No. 9-98152 mentioned above, for example, a table, a first counter, a second counter, a phase detector, and a voltage controlled oscillator (VCO: volt
age controlled oscillator)を有してフェーズロックループを形成し、そのフェーズロックループの出力が、 age Controlled oscillator) have to form a phase-locked loop, the output of the phase locked loop,
クロック制御式電子装置に供給すべき拡散スペクトルクロック信号となるスペクトル拡散クロック発振器が開示されている。 The spread spectrum clock generator to be spread spectrum clock signal to be supplied to the clock-controlled electronic device is disclosed. ディジタル値が記憶されるテーブルのそれぞれ異なる部分を第1のカウンタのそれぞれ異なるカウントによってアドレスする。 Digital values ​​are addressed by different counting respective different portions first counter of a table stored. 第2のカウンタは、第1のカウンタのカウントの変化毎にアドレスされるディジタル値を受信する。 The second counter receives a digital value which is the first counter counts the address for each change in the. 基準周波数クロック信号に応答して、 In response to the reference frequency clock signal,
第2のカウンタが各ディジタル値を受信した後に第2のカウンタをステップさせる。 A second counter to step after the second counter has received the respective digital value. 第2のカウンタが所定値に達したことに応答して、第1のカウンタをステップさせ、位相検出器に一つの入力を供給する。 In response to the second counter reaches a predetermined value, the first counter is stepped and provides one input to the phase detector. 電圧制御発振器は、位相検出器の出力が入力され、その位相検出器に他の入力を供給してフェーズロックループを形成する。 Voltage controlled oscillator, the output of the phase detector is input, and supplies the other input forming the phase-locked loop to the phase detector.

【0006】また、特開昭62−63327号公報には、発振器の出力に複数のディレイラインを設け、入/ Further, in JP-A-62-63327, a plurality of delay lines in the output of the oscillator, input /
出力の読み出し/書き込み信号でこれらディレイラインを選択的に切換えることにより、マイクロコンピュータに供給するクロック信号に見かけ上のジッタを生じさせることが開示されている。 By switching selectively these delay lines at the output of the read / write signal, causing jitter apparent to the clock signal supplied to the microcomputer it is disclosed. 特開平11−15550号公報には、電圧制御発振器に供給する制御電圧をカウンタにより駆動されるセレクタにより切換えることにより、 JP-A-11-15550, by switching the selector which is driven by a control voltage supplied to the voltage controlled oscillator counter,
発振器出力をFM(周波数変調)変調することが開示されている。 The oscillator output may be modulated FM (frequency modulation) is disclosed. 特開平8−16274号公報には、発振器の電源を変調することにより発振器出力をFM変調することがそれぞれ開示されている。 JP-A-8-16274, the oscillator output may be FM-modulated has been disclosed respectively by modulating the power of the oscillator.

【0007】図3には、中央処理部、メモリおよび周辺回路部を有する半導体集積回路装置の従来の一例の構成を示している。 [0007] Figure 3, the central processing unit, shows a conventional example of the configuration of a semiconductor integrated circuit device having a memory and a peripheral circuit portion. 半導体集積回路装置は、メモリ111、 The semiconductor integrated circuit device, memory 111,
中央処理部(CPU:central processing unit)11 A central processing unit (CPU: central processing unit) 11
2、汎用ポート・A/D(アナログ−ディジタル)変換部・その他113、割り込みコントローラ114、タイマ/カウンタ115、通信(SIO:serial input/out 2, a general-purpose port-A / D (analog - digital) converter and other 113, interrupt controller 114, timer / counter 115, a communication (SIO: serial input / out
put)部116およびクロック発振器(CG:clock gen put) section 116 and the clock generator (CG: clock gen
erator)117を備える。 erator) equipped with a 117. クロック発振器117は、一定周期のクロック信号を発生し、メモリ111、中央処理部112、汎用ポート・A/D変換部・その他11 Clock generator 117 generates a clock signal having a predetermined period, the memory 111, the central processing unit 112, a general-purpose port-A / D converter unit and other 11
3、割り込みコントローラ114、タイマ/カウンタ1 3, the interrupt controller 114, timer / counter 1
15および通信部116に供給して、これらを同期的に駆動する。 It is supplied to the 15 and the communication unit 116, and drives them synchronously. このようにして、半導体集積回路装置の全ての構成部分がクロック発振器117により駆動され、クロック発振器117で生成される一定周期のクロック信号に同期して電源電流が流れるため、高調波が輻射・拡散し、EMIが発生する。 In this way, driven by all compositions clock oscillator 117 of the semiconductor integrated circuit device, since the flowing supply current in synchronization with a clock signal having a predetermined period generated by the clock oscillator 117, harmonic radiation-diffusion and, EMI is generated.

【0008】図4には、クロック発振器117等に適用し得るPLLの一般的な構成を示している。 [0008] FIG. 4 shows a general configuration of a PLL which can be applied to the clock oscillator 117 and the like. PLLは、 PLL is,
原発振器121、位相検出器122、チャージポンプ1 Hara oscillator 121, phase detector 122, charge pump 1
23、電圧制御発振器(VCO)124およびプログラマブル分周器125を有する。 23, has a voltage controlled oscillator (VCO) 124 and a programmable frequency divider 125. 原発振器121の出力は、位相検出器122に入力される。 The output of the original oscillator 121 is input to the phase detector 122. 位相検出器122 Phase detector 122
の出力はチャージポンプ123を介して制御電圧として電圧制御発振器124に供給される。 The output of is supplied as a control voltage via charge pump 123 to the voltage controlled oscillator 124. 電圧制御発振器1 Voltage-controlled oscillator 1
24の発振出力はプログラマブル分周器125において、分周比として与えられる定数Cに基づく分周比で分周され、位相検出器122に供給されて、原発振器12 Oscillation output of 24 in the programmable frequency divider 125, is divided by the division ratio based on the constant C is given as a frequency division ratio is supplied to a phase detector 122, the original oscillator 12
1の出力と比較される。 It is compared with the first output. このようにしてPLLが構成され、電圧制御発振器124の発振出力が、例えばクロック信号として外部に出力される。 Thus PLL is constructed, the oscillation output of the voltage controlled oscillator 124 is output as a clock signal, for example. プログラマブル分周器125における分周比を決定する定数Cを適宜設定することにより、種々のクロック周期に設定することができる。 By appropriately setting the constant C for determining the dividing ratio in the programmable frequency divider 125, it can be set to various clock period.

【0009】 [0009]

【発明が解決しようとする課題】上述したようなスペクトル拡散クロック発振器を用いればEMIは低減する。 [SUMMARY OF THE INVENTION] EMI By using spread spectrum clock generator as described above is reduced.
しかしながら、特開平9−98152号公報に示されたようなスペクトル拡散クロック発振器では、スペクトル拡散クロック発振器の構成は複雑になってしまう。 However, the spread spectrum clock generator as shown in Japanese Patent Laid-Open No. 9-98152, the configuration of the spread spectrum clock generator becomes complicated. また、特開昭62−63327号公報、特開平11−15 Further, JP-62-63327, JP-A No. 11-15
550号公報および特開平8−16274号公報に示された技術においては、いずれもアナログ的な手法によりクロック信号の周期を変動させており、動作の安定性および制御性の面で充分に適正なスペクトル拡散クロック信号を発生させることは容易ではない。 In 550 and JP Hei 8-16274 discloses the indicated techniques, both are at varying period of the clock signal by the analog technique, sufficiently correct in terms of stability and controllability of the operation it is not easy to generate a spread spectrum clock signal.

【0010】本発明は、上述した事情に鑑みてなされたもので、中央処理部、メモリおよび周辺回路部を有する半導体集積回路装置において、簡単な構成によりスペクトル拡散クロック信号を適正に用いて、EMIを効果的に低減し得る半導体集積回路装置を提供することを、その第1の目的とする。 [0010] The present invention has been made in view of the above circumstances, the central processing unit, in a semiconductor integrated circuit device having a memory and a peripheral circuit portion, by using proper spread spectrum clock signal with a simple configuration, EMI to provide a semiconductor integrated circuit device which can effectively reduce, as its first object.

【0011】また、本発明は、簡単な構成により、スペクトル拡散クロック信号を適正に発生させることを可能とし、上述した半導体集積回路装置に好適なスペクトル拡散クロック発振器を提供することを、その第2の目的とする。 Further, the present invention is a simple structure, and possible to generate proper spread spectrum clock signal, to provide a suitable spread spectrum clock generator to the semiconductor integrated circuit device described above, the second for the purpose of.

【0012】 [0012]

【課題を解決するための手段】上記第1の目的を達成するため、本発明の第1の観点に係る半導体集積回路装置は、中央処理部、メモリおよび周辺回路部を有する半導体集積回路装置において、前記周辺回路部のうちの外部との通信を行なう通信部および時間を計測するタイマ部に、一定周期のクロック信号を供給して、その通信部およびタイマ部を駆動する第1のクロック発生手段と、前記周辺回路部のうちの通信部およびタイマ部を除く残部、中央処理部およびメモリに、前記一定周期のクロック信号に対して周期的に周波数が変化するスペクトル拡散クロック信号を供給して、その残部、中央処理部およびメモリを駆動する第2のクロック発生手段と、を具備する。 To achieve the above first object, according to an aspect of the semiconductor integrated circuit device according to a first aspect of the present invention comprises a central processing unit, in a semiconductor integrated circuit device having a memory and a peripheral circuit portion , the timer unit for measuring the communication unit and the time to communicate with the outside of said peripheral circuit portion, and supplies the clock signal having a constant period, the first clock generating means for driving the communication unit and a timer unit When the communication unit and the remainder except for the timer unit of said peripheral circuit portion, the central processing unit and memory, and supplies the spread spectrum clock signal that varies periodically frequency for the clock signal of the constant period, the balance thereof, the central processing unit and includes a second clock generating means for driving the memory.

【0013】前記第2のクロック発生手段は、前記第1 [0013] The second clock generating means, said first
のクロック発生手段から発生する一定周期のクロック信号を原クロックとして一方の入力とする位相検出手段と、前記位相検出手段の出力により発振周波数が制御される発振出力をスペクトル拡散クロック信号として出力する制御発振手段と、与えられたデータによって前記制御発振手段の発振出力を分周し、その分周出力を前記位相検出手段の他方の入力としてフェーズロックループを構成するプログラマブル分周手段と、前記プログラマブル分周手段の出力を、所定カウント値範囲について、アップカウントおよびダウンカウントを交互に繰り返すアップ/ダウンカウント手段と、前記アップ/ダウンカウント手段の符号付きカウント出力に定数を加算して、前記プログラマブル分周手段に分周データとして供給する加算手段と、を含ん A phase detection means for a clock signal having a predetermined period generated from the clock generating means and one input as an original clock, control for outputting an oscillation output of the oscillation frequency by the output of said phase detector means is controlled as a spectrum spread clock signal and oscillation means divides the oscillation output of said controlled oscillator means by the data given, the programmable divider means constituting a phase-locked loop the divided output as the other input of said phase detecting means, said programmable frequency the output of the dividing means, for a given count value range, an up / down counting means for repeating the up-count and down count alternately, by adding a constant to signed count output of the up / down counting means, said programmable frequency It contains a supply adding means as a frequency division data to means いてもよい。 It can have.

【0014】前記通信部およびタイマ部は、前記周辺回路部のうちの通信部およびタイマ部を除く残部、中央処理部およびメモリのうちの少なくとも一部との情報の授受を行なうための非同期インタフェース手段をそれぞれ含んでいてもよい。 [0014] The communication unit and a timer unit, the remainder except for the communicating portion and the timer unit of said peripheral circuit portion, a central processing unit and the asynchronous interface means for exchanging information with at least a portion of the memory which may contain respectively.

【0015】上記第2の目的を達成するため、本発明の第2の観点に係るスペクトル拡散クロック発振器は、原クロック信号を発生する原発振手段と、前記原クロック信号を一方の入力とする位相検出手段と、前記位相検出手段の出力により発振周波数が制御される発振出力をスペクトル拡散クロック信号として出力する制御発振手段と、与えられたデータによって前記制御発振手段の発振出力を分周し、その分周出力を前記位相検出手段の他方の入力としてフェーズロックループを構成するプログラマブル分周手段と、前記プログラマブル分周手段の出力を、所定カウント値範囲について、アップカウントおよびダウンカウントを交互に繰り返すアップ/ダウンカウント手段と、前記アップ/ダウンカウント手段の符号付きカウント出力に [0015] To achieve the second object, the spectrum spread clock oscillator according to a second aspect of the present invention, the oscillation means for generating an original clock signal, the phase of the one input of the original clock signal detection means divides the oscillation output of said controlled oscillator means and the controlled oscillation means for outputting a spectrum spread clock signal oscillation output whose oscillation frequency is controlled by the output by the given data of the phase detecting means, the a programmable divider means dividing an output constituting the phase-locked loop as the other input of the phase detector, the output of the programmable divider means, for a given count value range, repeating the up-count and down-count alternately up / a down-counting means, a signed count output of the up / down counting means 数を加算して、前記プログラマブル分周手段に分周データとして供給する加算手段と、を具備する。 By adding the number comprises a adding means for supplying the frequency division data in the programmable divider means.

【0016】本発明の第1の観点に係る半導体集積回路装置においては、周辺回路部のうちの外部との通信を行なう通信部および時間を計測するタイマ部には、第1のクロック発生手段により、一定周期のクロック信号を供給して、その通信部およびタイマ部を駆動するとともに、前記周辺回路部のうちの通信部およびタイマ部を除く残部、中央処理部およびメモリには、第2のクロック発生手段により、前記一定周期のクロック信号に対して周期的に周波数が変化するスペクトル拡散クロック信号を供給して、その残部、中央処理部およびメモリを駆動する。 [0016] In the semiconductor integrated circuit device according to a first aspect of the present invention, the timer unit for measuring the communication unit and the time to communicate with the outside of the peripheral circuit portion, the first clock generating means supplies a clock signal of a constant cycle, to drive the communication unit and a timer unit, a communication unit and the remainder except for the timer unit of said peripheral circuit portion, the central processing unit and the memory, the second clock the generator supplies a spread spectrum clock signal that varies periodically frequency for the clock signal of the fixed period, the balance thereof, the central processing unit and to drive the memory. したがって、半導体集積回路装置内部の大部分に供給するクロック信号をスペクトル拡散クロック信号とし、外部と共通の時間を扱う通信部およびタイマ部には一定周期のクロック信号を供給することにより、周辺回路の中の通信部およびタイマ部以外の駆動にスペクトル拡散クロック信号を用いてスプリアスを分散させることができ、簡単な構成でEMIを効果的に低減することができる。 Therefore, the clock signal to be supplied to the most of the semiconductor integrated circuit device and a spread spectrum clock signal, by supplying a clock signal having a constant period to the communication unit and a timer unit to handle external and common time, the peripheral circuit the communication unit in and using spread spectrum clock signal for driving the non-timer can be dispersed spurious, it is possible to effectively reduce EMI by a simple structure.

【0017】本発明の第2の観点に係るスペクトル拡散クロック発振器においては、原クロック信号を発生する原発振手段、前記原クロック信号を一方の入力とする位相検出手段、前記位相検出手段の出力により発振周波数が制御される発振出力をスペクトル拡散クロック信号として出力する制御発振手段、および与えられたデータによって前記制御発振手段の発振出力を分周し、その分周出力を前記位相検出手段の他方の入力とするプログラマブル分周手段により、フェーズロックループを構成し、 [0017] In the spectrum spread clock oscillator according to a second aspect of the present invention, oscillation means for generating an original clock signal, the phase detector means to one input of the original clock signal, the output of said phase detecting means controlled oscillation means for outputting an oscillating output whose oscillation frequency is controlled as a spread spectrum clock signal, and by a given data divides the oscillation output of said controlled oscillator means, the other of said phase detecting means and the divided output the programmable frequency divider means for receiving, constitute a phase-locked loop,
且つ前記プログラマブル分周手段の出力を、アップ/ダウンカウント手段に供給して、所定カウント値範囲について、アップカウントおよびダウンカウントを交互に繰り返すとともに、加算手段により、前記アップ/ダウンカウント手段の符号付きカウント出力に定数を加算して、前記プログラマブル分周手段に分周データとして供給する。 And the output of the programmable divider means, is supplied to up / down counting means, for a given count value range, repeating the up-count and down count alternately, by adding means, signed the up / down counting means by adding a constant to the count output is supplied as a frequency division data in the programmable divider means. したがって、簡単な構成により、スペクトル拡散クロック信号を適正に発生させることが可能となる。 Thus, with a simple configuration, it is possible to generate proper spread spectrum clock signal.

【0018】 [0018]

【発明の実施の形態】以下、本発明の実施の形態を図面を参照して説明する。 BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, an embodiment of the present invention with reference to the drawings.

【0019】図1および図2を参照して本発明によるスペクトル拡散クロック発振器を組み込んだ半導体集積回路装置の実施の形態を説明する。 [0019] With reference to FIGS. 1 and 2 illustrating an embodiment of a semiconductor integrated circuit device incorporating the spread spectrum clock generator according to the present invention. 図1は、半導体集積回路装置の構成を示し、図2は、図1の半導体集積回路装置に用いられるスペクトル拡散クロック発振器の詳細を示す。 1 shows a configuration of a semiconductor integrated circuit device, FIG. 2 shows details of a spread spectrum clock generator used in the semiconductor integrated circuit device of FIG.

【0020】図1に示す半導体集積回路装置は、メモリ11、中央処理部(CPU)12、汎用ポート・A/D The semiconductor integrated circuit device shown in FIG. 1, memory 11, a central processing unit (CPU) 12, a general-purpose port · A / D
変換部・その他13、割り込みコントローラ14、タイマ/カウンタ15、通信(SIO)部16、クロック発振器(CG)17およびスペクトル拡散クロック発振器(SSCG)18を備える。 Conversion unit and other 13 comprises an interrupt controller 14, timer / counter 15, a communication (SIO) 16, a clock oscillator (CG) 17 and a spread spectrum clock generator (SSCG) 18.

【0021】クロック発振器17は、第1のクロック発生手段であり、一定周期の第1のクロック信号を発生する。 [0021] The clock oscillator 17 is a first clock generating means, for generating a first clock signal having a constant period. クロック発振器17は、第1のクロック信号を、第1のクロックラインを介して、タイマ/カウンタ15および通信部16に供給して、これら各部を駆動する。 The clock oscillator 17, a first clock signal, via the first clock line, and supplies the timer / counter 15 and the communication unit 16, for driving the respective units. クロック発振器17で生成された第1のクロック信号は、 First clock signal generated by the clock oscillator 17,
スペクトル拡散クロック発振器18にも供給される。 Also supplied to the spectrum spread clock oscillator 18. スペクトル拡散クロック発振器18は、第2のクロック発生手段であり、第1のクロック信号に基づき、その第1 The spread spectrum clock generator 18 is a second clock generating means, based on the first clock signal, a first
のクロック信号の周期を基準として周期が変動するスペクトル拡散クロック信号からなる第2のクロック信号を発生する。 Cycle period as the reference clock signal to generate a second clock signal comprising a spread spectrum clock signal to change the. スペクトル拡散クロック発振器18は、スペクトル拡散クロック信号である第2のクロック信号を、 The spread spectrum clock generator 18, a second clock signal which is a spread spectrum clock signal,
第2のクロックラインを介して、メモリ11、中央処理部12、汎用ポート・A/D変換部・その他13および割り込みコントローラ14に供給して、これら各部を駆動する。 Via the second clock line, a memory 11, a central processing unit 12 is supplied to a general-purpose port-A / D converter unit and other 13 and the interrupt controller 14, to drive these components.

【0022】メモリ11、中央処理部12、汎用ポート・A/D変換部・その他13、割り込みコントローラ1 The memory 11, the central processing unit 12, a general-purpose port-A / D converter unit and other 13, the interrupt controller 1
4、タイマ/カウンタ15および通信部16は、内部バスに結合され、この内部バスを介して相互間の情報の授受を行なう。 4, timer / counter 15 and the communication unit 16 is coupled to the internal bus, for exchanging information between each other via the internal bus. メモリ11、中央処理部12、汎用ポート・A/D変換部・その他13および割り込みコントローラ14と、タイマ/カウンタ15および通信部16との間の信号の授受は、タイマ/カウンタ15および通信部16と内部バスとの間にそれぞれ設けられた非同期インタフェース15aおよび16aを介して行なわれる。 Memory 11, the central processing unit 12, a general-purpose port-A / D converter unit and other 13 and the interrupt controller 14, signal exchange with the timer / counter 15 and the communication unit 16, timer / counter 15 and the communication unit 16 It is performed via the asynchronous interface 15a and 16a respectively provided between the internal bus and.

【0023】図2には、PLLを用いたスペクトル拡散クロック発振器18の具体的な構成を示している。 [0023] FIG. 2 shows a specific configuration of a spread spectrum clock generator 18 using a PLL. スペクトル拡散クロック発振器18は、クロック発振器17 Spread spectrum clock oscillator 18, a clock oscillator 17
を原発振器として動作し、スペクトル拡散クロック信号を発生する。 The work as an original oscillator for generating a spread spectrum clock signal. スペクトル拡散クロック発振器18は、位相検出器21、チャージポンプ22、電圧制御発振器2 The spread spectrum clock generator 18, phase detector 21, charge pump 22, a voltage controlled oscillator 2
3、プログラマブル分周器24、アップ/ダウンカウンタ25および加算器26を有する。 3, having a programmable frequency divider 24, up / down counter 25 and the adder 26.

【0024】原発振器となるクロック発振器17の出力は、位相検出器21に入力される。 The output of the clock oscillator 17 as a source oscillator is input to the phase detector 21. 位相検出器21の出力はチャージポンプ22を介して制御電圧として電圧制御発振器23に供給される。 The output of the phase detector 21 is supplied to the voltage controlled oscillator 23 as a control voltage via the charge pump 22. 電圧制御発振器23の発振出力はプログラマブル分周器24において、加算器26 Oscillation output of the voltage controlled oscillator 23 in the programmable frequency divider 24, adder 26
から与えられるデータに基づく分周比で分周され、位相検出器21に供給されて、クロック発振器17の出力と比較される。 Is divided by the frequency division ratio based on the supplied data from being supplied to a phase detector 21, it is compared with the output of the clock oscillator 17. このようにしてPLLが構成される。 In this way the PLL is configured to.

【0025】また、プログラマブル分周器24の出力は、アップ/ダウンカウンタ25に与えられる。 Further, the output of the programmable frequency divider 24 is applied to the up / down counter 25. アップ/ダウンカウンタ25は、プログラマブル分周器24の出力をカウントし、“0”から“n(nは自然数)”までのアップカウントと、“n”から“0”までのダウンカウントとを交互に且つ周期的に繰り返す。 Up / down counter 25 counts the output of the programmable frequency divider 24, alternating "0" "n (n is a natural number)" from the up-counting up, and a down-count to "n" from "0" to and periodically repeat. このアップ/ダウンカウンタ25のカウント値を符号付きとして加算器26に供給する。 Supplied to the adder 26, the count value of the up / down counter 25 as signed. 加算器26は、アップ/ダウンカウンタ25の符号付きカウント値に定数Cを加算してプログラマブル分周器24に供給し、その分周比を決定する。 The adder 26 is supplied to the programmable frequency divider 24 by adding a constant C to a signed count value of the up / down counter 25, to determine its divide ratio. 定数Cは、必要に応じて適宜設定され、基準となる分周比を決定する。 Constant C is set as necessary, to determine the frequency division ratio as a reference.

【0026】次に上述のように構成した半導体集積回路装置についてさらに具体的に説明する。 [0026] Next will be described more specifically a semiconductor integrated circuit device configured as described above.

【0027】図1に示した半導体集積回路装置は、中央制御部12、メモリ11、並びに汎用ポート・A/D変換部・その他13、割り込みコントローラ14、タイマ/カウンタ15および通信部16等の周辺回路が、例えば1チップに収められているマイクロコントローラ(M The semiconductor integrated circuit device shown in FIG. 1, the central control unit 12, a memory 11 and a general-purpose port-A / D converter unit and other 13, an interrupt controller 14, timer / counter 15 and a peripheral such as a communication unit 16 microcontroller (M the circuit are housed in, for example, one chip
CU:micro controller unit〜以下、「MCU」と称する)であるとする。 CU: micro controller unit~ below, and is referred to) and "MCU".

【0028】タイマ/カウンタ15は、日時情報を発生する周辺回路であり、クロックをカウントして時間を計測する。 The timer / counter 15 is a peripheral circuit for generating a date and time information, to measure the time by counting the clock. 通信部16は、このMCUと外部装置との間の通信を行なうための周辺回路であり、例えばRS−23 The communication unit 16 is a peripheral circuit for communication between the MCU and external devices, for example, RS-23
2C等のインタフェース仕様に準拠したシリアル通信を行なう。 Performing serial communication conforming to the interface specification 2C like.

【0029】タイマ/カウンタ15および通信部16に供給するクロック信号はジッタを含まない一定周期のクロック信号が必要であり、原発振器となるクロック発振器17から第1のクロックラインを介して第1のクロック信号を供給する。 The clock signal is supplied to the timer / counter 15 and the communication unit 16 is required clock signal having a predetermined period without the jitters, an original oscillator and consisting clock oscillator 17 first through the first clock line It supplies a clock signal. これらタイマ/カウンタ15および通信部16以外の部分、すなわちメモリ11、中央処理部12、汎用ポート・A/D変換部・その他13および割り込みコントローラ14には、スペクトル拡散クロック発振器18から、クロック発振器17の出力周波数を基本として周期的に周波数が変化する第2のクロック信号を第2のクロックラインを介して供給する。 These timers / counters 15 and portions other than the communication unit 16, or memory 11, the central processing unit 12, a general-purpose port-A / D converter unit and other 13 and the interrupt controller 14, a spectrum spread clock oscillator 18, a clock oscillator 17 a second clock signal which changes periodically frequency as the fundamental output frequency of the supply via a second clock line. このとき、メモリ11、中央処理部12、汎用ポート・A/D In this case, the memory 11, the central processing unit 12, a general-purpose port · A / D
変換部・その他13および割り込みコントローラ14 Conversion unit and other 13 and the interrupt controller 14
と、タイマ/カウンタ15および通信部16との間の内部バスを通してのデータの授受は、タイマ/カウンタ1 If, transfer of data through the internal bus between the timer / counter 15 and the communication unit 16, timer / counter 1
5および通信部16にそれぞれ設けられた、非同期インターフェイス15aおよび16aを介して行う。 5 and the communication unit 16 provided respectively, performed through asynchronous interfaces 15a and 16a.

【0030】スペクトル拡散クロック発振器18は、図2に示すように、プログラマブル分周器24の出力をアップ/ダウンカウンタ25に供給し、アップカウントとダウンカウントをサイクリックに繰り返す。 The spread spectrum clock generator 18, as shown in FIG. 2, and supplies the output of the programmable frequency divider 24 to the up / down counter 25 repeats up-count and down-count cyclically. このカウント値を符号付きで扱って、加算器26に与え、乗数Cを加算した結果をプログラマブル分周器24に入力すると、1サイクルずつずれて振動する比較入力が位相検出器21に供給される。 Addresses this count value with a sign, provided to the adder 26 and inputs the result of adding the multiplier C in the programmable frequency divider 24, the comparison input of vibration shifted by one cycle is supplied to the phase detector 21 . この結果、電圧制御発振器23の出力もこの振動に応じて周期が変化する。 As a result, the output of the voltage controlled oscillator 23 periodically changes according to the vibration.

【0031】上述のように、MCU内部の大部分に供給するクロックをスペクトル拡散クロック発振器18から供給する第2のクロック信号とし、タイマ/カウンタ1 [0031] As described above, the second clock signal for supplying a clock to be supplied to most of the internal MCU from the spectrum spread clock oscillator 18, timer / counter 1
5および通信部16等のMCUの外部の時間を扱う部分には、もとのクロック発振器17からの第1のクロック信号を供給する。 5 and the part which handles external time MCU such as a communication unit 16, and supplies a first clock signal from the original clock oscillator 17. したがって、クロック同期で発生する高調波スプリアスは周波数が高くなるほど中心周波数から広がり、それにつれピークも下がってくるため、EM Therefore, since the harmonic spurious generated by the clock synchronization is spread from the center frequency as the frequency becomes higher, come also lowered peak as the it, EM
Iを効果的に低減することが可能となる。 It is possible to effectively reduce I.

【0032】なお、スペクトル拡散クロック発振器としては、プログラムディバイダーの分周比を毎サイクル変更する構成について説明したが、特別なものを用意しなくとも、例えば通常のPLLの出力を正弦波でFM変調するようにしてもよい。 [0032] As the spread spectrum clock generator has been described for the case where change every cycle division ratio of the programmable divider, without preparing a special, for example, FM modulates the output of the normal PLL sinusoidal it may be.

【0033】 [0033]

【発明の効果】以上説明したように、本発明によれば、 As described in the foregoing, according to the present invention,
中央処理部、メモリおよび周辺回路部を有する半導体集積回路装置において、簡単な構成によりスペクトル拡散クロック信号を適正に用いて、EMIを効果的に低減し得る半導体集積回路装置を提供することができる。 The central processing unit, in a semiconductor integrated circuit device having a memory and a peripheral circuit portion, by using proper spread spectrum clock signal with a simple configuration, it is possible to provide a semiconductor integrated circuit device capable of reducing the EMI effectively.

【0034】また、本発明によれば、簡単な構成により、スペクトル拡散クロック信号を適正に発生させることを可能とし、上述した半導体集積回路装置に好適なスペクトル拡散クロック発振器を提供することができる。 Further, according to the present invention, with a simple configuration, it possible to generate proper spread spectrum clock signal, it is possible to provide a suitable spread spectrum clock generator to the semiconductor integrated circuit device described above.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】本発明の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。 1 is a block diagram showing a configuration of a semiconductor integrated circuit device according to an embodiment of the present invention.

【図2】図1の半導体集積回路装置に用いられるスペクトル拡散クロック発振器の詳細を模式的に示すブロック図である。 2 is a block diagram schematically showing the details of the spread spectrum clock generator used in the semiconductor integrated circuit device of FIG.

【図3】従来の半導体集積回路装置の一例の構成を示すブロック図である。 3 is a block diagram showing the structure of an example of a conventional semiconductor integrated circuit device.

【図4】従来のクロック発振器に用いられるフェーズロックループ(PLL)の詳細を模式的に示すブロック図である。 4 is a block diagram schematically showing the details of the phase-locked loop used in a conventional clock generator (PLL).

【符号の説明】 11 メモリ 12 中央処理部(CPU) 13 汎用ポート・A/D部・その他 14 割り込みコントローラ 15 タイマ/カウンタ 16 通信(SIO)部 17 クロック発振器(CG) 18 スペクトル拡散クロック発振器(SSCG) 21 位相検出器 22 チャージポンプ 23 電圧制御発振器(VCO) 24 プログラマブル分周器 25 アップ/ダウンカウンタ 26 加算器 11 Memory 12 Central processing unit [Description of symbols] (CPU) 13 general-purpose port-A / D unit and other 14 Interrupt Controller 15 Timer / Counter 16 Communication (SIO) 17 clock generator (CG) 18 spread spectrum clock generator (SSCG ) 21 phase detector 22 the charge pump 23 voltage controlled oscillator (VCO) 24 programmable frequency divider 25 up / down counter 26 adders

Claims (4)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】中央処理部、メモリおよび周辺回路部を有する半導体集積回路装置において、 前記周辺回路部のうちの外部との通信を行なう通信部および時間を計測するタイマ部に、一定周期のクロック信号を供給して、その通信部およびタイマ部を駆動する第1のクロック発生手段と、 前記周辺回路部のうちの通信部およびタイマ部を除く残部、中央処理部およびメモリに、前記一定周期のクロック信号に対して周期的に周波数が変化するスペクトル拡散クロック信号を供給して、その残部、中央処理部およびメモリを駆動する第2のクロック発生手段と、を具備することを特徴とする半導体集積回路装置。 1. A central processing unit, in a semiconductor integrated circuit device having a memory and a peripheral circuit portion, the timer unit for measuring the communication unit and the time to communicate with the outside of said peripheral circuit portion, a fixed period clock signal by supplying a first clock generating means for driving the communication unit and a timer unit, a communication unit and the remainder except for the timer unit of said peripheral circuit portion, the central processing unit and a memory, said fixed period supplies spread spectrum clock signal that varies periodically frequencies for the clock signal, the balance thereof, a semiconductor integrated characterized in that the central processing unit and includes a second clock generating means for driving the memory, the circuit device.
  2. 【請求項2】前記第2のクロック発生手段は、 前記第1のクロック発生手段から発生する一定周期のクロック信号を原クロックとして一方の入力とする位相検出手段と、 前記位相検出手段の出力により発振周波数が制御される発振出力をスペクトル拡散クロック信号として出力する制御発振手段と、 与えられたデータによって前記制御発振手段の発振出力を分周し、その分周出力を前記位相検出手段の他方の入力としてフェーズロックループを構成するプログラマブル分周手段と、 前記プログラマブル分周手段の出力を、所定カウント値範囲について、アップカウントおよびダウンカウントを交互に繰り返すアップ/ダウンカウント手段と、 前記アップ/ダウンカウント手段の符号付きカウント出力に定数を加算して、前記プログラマブ Wherein said second clock generating means includes a phase detecting means to one of the input clock signal having a predetermined period generated from the first clock generating means as the original clock, the output of said phase detecting means a controlled oscillation means for outputting an oscillation output of the oscillation frequency is controlled as a spectrum spread clock signal, divides the oscillation output of said controlled oscillator means by a given data, the other of said phase detecting means and the divided output and programmable divider means constituting a phase-locked loop as an input, an output of the programmable divider means, for a given count value range, an up / down counting means for repeating the up-count and down count alternately the up / down count by adding the signed counting constant output means, said programmable 分周手段に分周データとして供給する加算手段と、を含むことを特徴とする請求項1に記載の半導体集積回路装置。 The semiconductor integrated circuit device according to claim 1, adding means for supplying to the frequency dividing means as a frequency division data, comprising the to.
  3. 【請求項3】前記通信部およびタイマ部は、前記周辺回路部のうちの通信部およびタイマ部を除く残部、中央処理部およびメモリのうちの少なくとも一部との情報の授受を行なうための非同期インタフェース手段をそれぞれ含むことを特徴とする請求項1または2に記載の半導体集積回路装置。 Wherein the communication unit and a timer unit, a communication unit and the remainder except for the timer unit of said peripheral circuit portion, the central processing unit and asynchronous for exchanging information with at least a portion of the memory the semiconductor integrated circuit device according to claim 1 or 2, characterized in that it comprises interface means respectively.
  4. 【請求項4】原クロック信号を発生する原発振手段と、 前記原クロック信号を一方の入力とする位相検出手段と、 前記位相検出手段の出力により発振周波数が制御される発振出力をスペクトル拡散クロック信号として出力する制御発振手段と、 与えられたデータによって前記制御発振手段の発振出力を分周し、その分周出力を前記位相検出手段の他方の入力としてフェーズロックループを構成するプログラマブル分周手段と、 前記プログラマブル分周手段の出力を、所定カウント値範囲について、アップカウントおよびダウンカウントを交互に繰り返すアップ/ダウンカウント手段と、 前記アップ/ダウンカウント手段の符号付きカウント出力に定数を加算して、前記プログラマブル分周手段に分周データとして供給する加算手段と、を 4. A source oscillation means for generating an original clock signal, a phase detecting means to one input of the original clock signal, the spread spectrum clock oscillator output whose oscillation frequency is controlled by the output of said phase detecting means a controlled oscillation means for outputting a signal, divides the oscillation output of said controlled oscillator means by a given data, programmable divider means constituting a phase-locked loop the divided output as the other input of said phase detector means When the output of the programmable divider means, for a given count value range, an up / down counting means for repeating the up-count and down count alternately, by adding a constant to signed count output of the up / down counting means , adding means for supplying the frequency division data in the programmable divider means, 備することを特徴とするスペクトル拡散クロック発振器。 The spread spectrum clock generator, characterized by Bei.
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