JP2001007326A - Insulated-gate trench semiconductor device and manufacture thereof - Google Patents
Insulated-gate trench semiconductor device and manufacture thereofInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、基板にトレンチ
を形成し、このトレンチ内にゲート絶縁膜を介してゲー
ト電極を形成するようにしたトレンチゲートを有するト
レンチ型絶縁ゲート半導体装置及びその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a trench-type insulated gate semiconductor device having a trench gate in which a trench is formed in a substrate and a gate electrode is formed in the trench via a gate insulating film, and a method of manufacturing the same. About.
【０００２】[0002]
【従来の技術】図４（ａ）〜（ｃ）は、トレンチゲート
を有するトレンチ型絶縁ゲート半導体装置の１種である
縦型ＭＯＳＦＥＴの従来の製造工程を示す断面図であ
る。2. Description of the Related Art FIGS. 4A to 4C are cross-sectional views showing a conventional manufacturing process of a vertical MOSFET which is a kind of a trench type insulated gate semiconductor device having a trench gate.
【０００３】まず、図４（ａ）に示すように、Ｎ型の半
導体基板（Ｎ−ｓｕｂ）３１上にＮ型のエピタキシャル
層（Ｎ−エピ）３２を成長させた後に、このエピタキシ
ャル層の表面側から２重拡散を行って、Ｐ型ベース層３
３、Ｎ型ソース層３４及びＰ＋型層３５を形成する。First, as shown in FIG. 4A, after an N-type epitaxial layer (N-epi) 32 is grown on an N-type semiconductor substrate (N-sub) 31, the surface of this epitaxial layer is grown. By performing double diffusion from the side, the P-type base layer 3
3. An N-type source layer 34 and a P + -type layer 35 are formed.
【０００４】次に、異方性エッチング技術であるＲＩＥ
（Reactive Ion Etching）法により、深さＴsi＝６．０
μｍのトレンチ３６を形成する。この時、このトレンチ
３６は、テーバー角度が８９°±１°となるように制御
し、ストレート形状とする。Next, RIE, which is an anisotropic etching technique, is used.
(Reactive Ion Etching) method, depth Tsi = 6.0
A μm trench 36 is formed. At this time, the trench 36 is controlled to have a Taber angle of 89 ° ± 1 °, and has a straight shape.
【０００５】次に、図４（ｂ）に示すように、トレンチ
３６の内周面を含む全面にゲート絶縁膜３７を形成す
る。このゲート絶縁膜３７は、下層がシリコン窒化膜、
中間層がシリコン酸化膜、上層がシリコン窒化膜からな
るいわゆるＯＮＯ膜であり、それぞれの膜厚は例えば、
下層のシリコン窒化膜が１００ｎｍ、中間層のシリコン
酸化膜が２０ｎｍ、上層のシリコン窒化膜が８ｎｍにさ
れている。従って、ゲート絶縁膜１７としての膜厚は１
２８ｎｍである。次に、ゲート電極材である多結晶シリ
コン膜を全面に堆積してトレンチ３６の内部を埋め込
み、その後、ＭＯＳＦＥＴ部分ではこの多結晶シリコン
膜をトレンチ３６の上面付近までエッチバックしてトレ
ンチ３６の内部にゲート電極３８を形成する。Next, as shown in FIG. 4B, a gate insulating film 37 is formed on the entire surface including the inner peripheral surface of the trench 36. The gate insulating film 37 has a silicon nitride film as a lower layer,
The intermediate layer is a so-called ONO film composed of a silicon oxide film and the upper layer composed of a silicon nitride film.
The lower silicon nitride film has a thickness of 100 nm, the intermediate silicon oxide film has a thickness of 20 nm, and the upper silicon nitride film has a thickness of 8 nm. Therefore, the film thickness of the gate insulating film 17 is 1
28 nm. Next, a polycrystalline silicon film serving as a gate electrode material is deposited on the entire surface to bury the inside of the trench 36, and then, in the MOSFET portion, the polycrystalline silicon film is etched back to near the upper surface of the trench 36 and the inside of the trench 36 is formed. Then, a gate electrode 38 is formed.
【０００６】次に、図４（ｃ）に示すように、ゲート／
ソース電極間を分離するための層間絶縁膜３９をトレン
チ３７上に形成し、さらに全面に例えばＴｉＷからなる
バリア金属膜４０を形成し、さらに全面に例えばＡｌか
らなる金属膜を堆積してソース電極４１を形成すること
により完成する。[0006] Next, as shown in FIG.
An interlayer insulating film 39 for separating source electrodes is formed on the trench 37, a barrier metal film 40 made of, for example, TiW is formed on the entire surface, and a metal film made of, for example, Al is deposited on the entire surface. This is completed by forming 41.
【０００７】図５は、上記従来方法において、トレンチ
３６を形成した後のトレンチ部分を拡大して示す断面図
である。ここで、トレンチ上部の開口幅Ａを１．０とす
る。そして、トレンチの深さをＹとしたときに、トレン
チ上部から０．９Ｙの位置におけるトレンチの開口幅Ｂ
は０．８となる。さらに、トレンチ底部の角部における
曲率半径Ｒは２００〜２３０ｎｍ（２０００〜２３００
Å）となり、トレンチ底部の角部における曲率半径Ｒ
と、シリコンに換算したゲート絶縁膜１７の膜厚Ｔとの
比の値Ｒ／Ｔは１．６９〜１．９５となる。FIG. 5 is an enlarged sectional view showing a trench portion after the trench 36 is formed in the above-mentioned conventional method. Here, the opening width A above the trench is set to 1.0. Then, assuming that the depth of the trench is Y, the opening width B of the trench at a position 0.9 Y from the top of the trench is set.
Is 0.8. Further, the radius of curvature R at the corner at the bottom of the trench is 200 to 230 nm (2000 to 2300 nm).
Å) and the radius of curvature R at the corner at the bottom of the trench
And the ratio R / T of the thickness to the thickness T of the gate insulating film 17 in terms of silicon is 1.69 to 1.95.
【０００８】[0008]
【発明が解決しようとする課題】ところで、上記従来の
方法において、トレンチ３６内にゲート絶縁膜３７とゲ
ート電極材である多結晶シリコン膜を埋め込むと、これ
ら埋め込まれた膜の応力により、さらには後工程での熱
処理による膜の体積膨張などに起因した応力により、ト
レンチ底部の角部に応力が集中し、これが原因となって
ゲート絶縁耐圧が劣化する。When the gate insulating film 37 and the polycrystalline silicon film serving as the gate electrode material are buried in the trench 36 in the above-mentioned conventional method, the stress of the buried film further increases the stress. The stress caused by the volume expansion of the film due to the heat treatment in the subsequent step concentrates the stress on the corner at the bottom of the trench, and the gate insulation withstand voltage is deteriorated.
【０００９】従って、この発明の目的は、トレンチ底部
の角部における応力の集中を緩和することによって、ゲ
ート絶縁耐圧の劣化を防止することができるトレンチ型
絶縁ゲート半導体装置及びその製造方法を提供すること
にある。Accordingly, an object of the present invention is to provide a trench-type insulated gate semiconductor device capable of preventing the deterioration of the gate withstand voltage by relaxing the concentration of stress at the corner of the trench bottom, and a method of manufacturing the same. It is in.
【００１０】[0010]
【課題を解決するための手段】この発明のトレンチ型絶
縁ゲート半導体装置は、第１導電型の第１半導体領域
と、上記第１半導体領域上に形成され、上記第１導電型
とは反対導電型の第２導電型の第２半導体領域と、上記
第２半導体領域上に形成された第１導電型の第３半導体
領域と、上記第３半導体領域の表面から上記第１半導体
領域に達するように形成されたトレンチと、少なくとも
上記トレンチの内周面上に形成されたゲート絶縁膜と、
上記トレンチ内に埋め込まれたゲート電極とを具備し、
上記トレンチ底部の角部における曲率半径をＲ、上記ゲ
ート絶縁膜のシリコン酸化膜に換算した膜厚をＴとした
ときに、Ｒ／Ｔの値が２．０〜３．５の範囲となるよう
に上記トレンチ底部の角部における曲率半径Ｒが設定さ
れてなることを特徴とする。A trench type insulated gate semiconductor device according to the present invention is formed on a first semiconductor region of a first conductivity type and on the first semiconductor region, and has a conductivity opposite to the first conductivity type. A second semiconductor region of a second conductivity type, a third semiconductor region of a first conductivity type formed on the second semiconductor region, and a first semiconductor region extending from a surface of the third semiconductor region. A gate insulating film formed on at least the inner peripheral surface of the trench,
And a gate electrode embedded in the trench,
Assuming that the radius of curvature at the corner of the bottom of the trench is R and the thickness of the gate insulating film in terms of the silicon oxide film is T, the value of R / T is in the range of 2.0 to 3.5. A radius of curvature R at a corner of the bottom of the trench is set.
【００１１】この発明のトレンチ型絶縁ゲート半導体装
置の製造方法は、第１導電型の第１半導体領域上に上記
第１導電型とは反対導電型の第２導電型の第２半導体領
域を形成する工程と、上記第２半導体領域上に第１導電
型の第３半導体領域を形成する工程と、堆積用ガスが混
合されたプラズマガスを用いた異方性エッチング法によ
り、上記第３半導体領域の表面側からエッチングを行
い、エッチングの途中から上記プラズマガスに混合され
た上記堆積用ガスの流量を減少させて、上記第１半導体
領域に達するようにトレンチを形成する工程と、少なく
とも上記トレンチの内周面上にゲート絶縁膜を形成する
工程と、上記トレンチ内にゲート電極を埋め込む工程と
を具備したことを特徴とする。According to a method of manufacturing a trench-type insulated gate semiconductor device of the present invention, a second semiconductor region of a second conductivity type opposite to the first conductivity type is formed on a first semiconductor region of a first conductivity type. Forming a third semiconductor region of the first conductivity type on the second semiconductor region, and forming the third semiconductor region by an anisotropic etching method using a plasma gas mixed with a deposition gas. Etching from the surface side of the substrate, reducing the flow rate of the deposition gas mixed with the plasma gas during the etching, and forming a trench to reach the first semiconductor region; and A step of forming a gate insulating film on the inner peripheral surface; and a step of burying a gate electrode in the trench.
【００１２】[0012]
【発明の実施の形態】以下、図面を参照してこの発明を
実施の形態により説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to embodiments with reference to the drawings.
【００１３】図１（ａ）〜（ｃ）は、この発明に係るト
レンチ型絶縁ゲート半導体装置を、従来と同様にトレン
チゲートを有する縦型ＭＯＳＦＥＴに実施した場合の製
造工程を示す断面図である。FIGS. 1A to 1C are cross-sectional views showing manufacturing steps in a case where a trench-type insulated gate semiconductor device according to the present invention is applied to a vertical MOSFET having a trench gate as in the conventional case. .
【００１４】まず、図１（ａ）に示すように、Ｎ型の半
導体基板（Ｎ−ｓｕｂ）１１上にＮ型のエピタキシャル
層（Ｎ−エピ）１２を成長させた後に、このエピタキシ
ャル層の表面側から２重拡散を行って、Ｐ型ベース層１
３、Ｎ型ソース層１４及びＰ＋型層１５を順次形成す
る。なお、上記Ｐ型ベース層１３の基板表面からの深さ
は３．０μｍであり、Ｎ型ソース層１４の深さは０．５
μｍである。従って、Ｐ型ベース層１３の正味の厚さは
２．５μｍとなる。また、Ｎ型の半導体基板１１はＭＯ
ＳＦＥＴのドレイン電極として使用される。First, as shown in FIG. 1A, after an N-type epitaxial layer (N-epi) 12 is grown on an N-type semiconductor substrate (N-sub) 11, the surface of this epitaxial layer is grown. By performing double diffusion from the side, the P-type base layer 1
3. N-type source layer 14 and P + -type layer 15 are sequentially formed. The depth of the P-type base layer 13 from the substrate surface is 3.0 μm, and the depth of the N-type source layer 14 is 0.5 μm.
μm. Therefore, the net thickness of the P-type base layer 13 is 2.5 μm. In addition, the N-type semiconductor substrate 11 is made of MO
Used as drain electrode of SFET.
【００１５】次に、異方性エッチング技術であるＲＩＥ
（Reactive Ion Etching）法により、深さＴsi＝６．０
μｍのトレンチ１６を形成する。このエッチングの際に
使用されるプラズマガスとしてＨＢｒ（臭化水素）ガス
が用いられる。また、プラズマガスには、堆積用ガス
（デポガス）としてＯ2（酸素）ガスが混合される。Ｒ
ＩＥ法では、大部分のプラズマガスは基板表面に対して
垂直に当たり、これによって側壁が基板表面に対してほ
ぼ垂直な形状となるようなトレンチが形成される。しか
し、基板表面に対して斜め方向に当たるプラズマガスも
存在している。そして、この斜め方向に当たるプラズマ
ガスによりトレンチの側壁がさらにエッチングされるの
で、トレンチの側壁が基板表面に対して垂直とはならな
い場合が発生する。そこで、ＲＩＥ法によるエッチング
の際には、一般に、プラズマガスにシリコン堆積用ガス
が混合されている。なお、上記ＨＢｒガス及びＯ2ガス
の他にＮＦ3ガスが混合される場合もある。Next, RIE which is an anisotropic etching technique
(Reactive Ion Etching) method, depth Tsi = 6.0
A μm trench 16 is formed. An HBr (hydrogen bromide) gas is used as a plasma gas used in this etching. O 2 (oxygen) gas is mixed with the plasma gas as a deposition gas (deposition gas). R
In the IE method, most of the plasma gas is perpendicular to the substrate surface, thereby forming a trench whose side wall is substantially perpendicular to the substrate surface. However, there is also a plasma gas impinging obliquely on the substrate surface. Then, the side wall of the trench is further etched by the plasma gas impinging in the oblique direction, so that the side wall of the trench may not be perpendicular to the substrate surface. Therefore, when etching by the RIE method, a gas for silicon deposition is generally mixed with a plasma gas. In some cases, NF 3 gas may be mixed in addition to the HBr gas and O 2 gas.
【００１６】そして、エッチングの開始直後では、ＨＢ
ｒガスの量流を例えば３５ＳＣＣＭ、Ｏ2ガスの量流を
例えば２．４ＳＣＣＭにして、従来と同様にテーバー角
度が８９°±１°となるように制御し、トレンチ１６を
形成する。そして、このトレンチ１６の基板表面からの
深さがほぼ３μｍとなった時点で、すなわちＮ型ソース
層１４の表面からＰ型ベース層１３とＮ型のエピタキシ
ャル層１２との界面近傍までエッチングが進行した時点
で、堆積用ガスであるＯ2ガスの量流を先の２．４ＳＣ
ＣＭから１．２ＳＣＣＭに半減させる。これにより、深
さがほぼ３μｍよりも深い部分のトレンチ１６内部では
シリコンの堆積作用が弱くなり、エッチングの開始直後
とは異なる条件でエッチングが進行する。Immediately after the start of etching, HB
The flow rate of the r gas is set to, for example, 35 SCCM, and the flow rate of the O 2 gas is set to, for example, 2.4 SCCM, and the trench 16 is formed by controlling the Taber angle to 89 ° ± 1 ° as in the related art. Then, when the depth of the trench 16 from the substrate surface becomes approximately 3 μm, that is, etching proceeds from the surface of the N-type source layer 14 to the vicinity of the interface between the P-type base layer 13 and the N-type epitaxial layer 12. At this point, the mass flow of the O 2 gas as a deposition gas is
Halve from CM to 1.2 SCCM. As a result, the deposition effect of silicon is weakened in the trench 16 at a portion deeper than approximately 3 μm, and the etching proceeds under conditions different from those immediately after the start of the etching.
【００１７】次に、図１（ｂ）に示すように、トレンチ
１６の内周面を含む全面にゲート絶縁膜１７を形成す
る。このゲート絶縁膜１７は従来と同様に、下層がシリ
コン窒化膜、中間層がシリコン酸化膜、上層がシリコン
窒化膜からなるいわゆるＯＮＯ膜であり、それぞれの膜
厚も従来の場合と同様に例えば、下層のシリコン窒化膜
を１００ｎｍ、中間層のシリコン酸化膜を２０ｎｍ、上
層のシリコン窒化膜を８ｎｍにする。従って、ゲート絶
縁膜１７としての膜厚は１２８ｎｍである。次に、ゲー
ト電極材である多結晶シリコン膜を全面に堆積してトレ
ンチ１６の内部を埋め込み、その後、ＭＯＳＦＥＴ部分
ではこの多結晶シリコン膜をトレンチ１６の上面付近ま
でエッチバックしてトレンチ１６の内部にゲート電極１
８を形成する。また、素子周辺部にこの多結晶シリコン
膜を一部残してゲート引き出し電極を形成する。Next, as shown in FIG. 1B, a gate insulating film 17 is formed on the entire surface including the inner peripheral surface of the trench 16. The gate insulating film 17 is a so-called ONO film in which the lower layer is made of a silicon nitride film, the intermediate layer is made of a silicon oxide film, and the upper layer is made of a silicon nitride film, as in the conventional case. The lower silicon nitride film is 100 nm, the intermediate silicon oxide film is 20 nm, and the upper silicon nitride film is 8 nm. Therefore, the film thickness of the gate insulating film 17 is 128 nm. Next, a polycrystalline silicon film as a gate electrode material is deposited on the entire surface to bury the inside of the trench 16, and then, in the MOSFET portion, the polycrystalline silicon film is etched back to near the upper surface of the trench 16 to form the inside of the trench 16. Gate electrode 1
8 is formed. In addition, a gate lead-out electrode is formed leaving a part of this polycrystalline silicon film around the element.
【００１８】次に、図１（ｃ）に示すように、ゲート／
ソース電極間を分離するための層間絶縁膜１９を全面に
堆積した後に部分的に除去してトレンチ１７上にのみ残
し、さらに全面に例えばＴｉＷからなるバリア金属膜２
０を形成し、さらに全面に例えばＡｌからなる金属膜を
堆積してソース電極２１を形成することにより完成す
る。Next, as shown in FIG.
After depositing an interlayer insulating film 19 for isolating between source electrodes on the entire surface, the interlayer insulating film 19 is partially removed and left only on the trench 17, and the barrier metal film 2 made of, for example, TiW is further formed on the entire surface.
0, and a metal film made of, for example, Al is deposited on the entire surface to form the source electrode 21.
【００１９】図２は、上記実施の形態による方法におい
て、トレンチ１６を形成した後のトレンチ部分を拡大し
て示す断面図である。上記のようにエッチングの途中で
堆積用ガスの流量を減らすようにしたので、基板表面か
らＺ（Ｚはほぼ３μｍ）までの深さではトレンチ１６の
テーパー角ｒは８９°±１°に設定され、Ｚよりも深い
領域ではそれよりも大きなテーパー角度となる。従っ
て、トレンチ上部の開口幅Ａを１．０とし、トレンチの
深さをＹとしたときに、トレンチ上部から０．９Ｙの位
置におけるトレンチの開口幅Ｂは０．９となり、従来の
０．８よりも広がった形状となる。さらに、トレンチ底
部付近の開口幅Ｂが広がったことにより、トレンチ底部
の角部における曲率半径Ｒは２５０〜３５０ｎｍ（２５
００〜３５００Å）と、従来方法の場合よりも大きくな
り、その結果、トレンチ底部の角部における曲率半径Ｒ
と、シリコンに換算したゲート絶縁膜１７の膜厚Ｔとの
比の値Ｒ／Ｔは２．０〜３．５となる。FIG. 2 is an enlarged sectional view showing a trench portion after the trench 16 is formed in the method according to the above embodiment. Since the flow rate of the deposition gas is reduced during the etching as described above, the taper angle r of the trench 16 is set to 89 ° ± 1 ° at a depth from the substrate surface to Z (Z is approximately 3 μm). , And Z, the taper angle becomes larger than that. Therefore, when the opening width A at the top of the trench is 1.0 and the depth of the trench is Y, the opening width B of the trench at 0.9Y from the top of the trench is 0.9, which is 0.8 The shape becomes wider than that. Further, since the opening width B near the bottom of the trench is increased, the radius of curvature R at the corner of the bottom of the trench is 250 to 350 nm (25 nm).
00-3500 °), which is larger than in the conventional method, and as a result, the radius of curvature R at the corner at the bottom of the trench is increased.
And the ratio R / T of the film thickness T of the gate insulating film 17 converted to silicon is 2.0 to 3.5.
【００２０】このようにトレンチ底部の角部における曲
率半径Ｒが従来よりも大きくなったことにより、トレン
チ底部の角部の応力集中を緩和することができ、ゲート
絶縁耐圧を従来よりも向上させることができる。As described above, since the radius of curvature R at the corner of the bottom of the trench is larger than that of the related art, stress concentration at the corner of the bottom of the trench can be reduced, and the gate withstand voltage can be improved as compared with the related art. Can be.
【００２１】図３は、トレンチ底部の角部における曲率
半径Ｒ（Å）及びトレンチ底部の角部における曲率半径
Ｒとシリコンに換算したゲート絶縁膜１７の膜厚Ｔとの
比の値Ｒ／Ｔに対するゲート絶縁耐圧（Ｖ）を、実際の
サンプルを用いて評価した結果を示す特性図である。評
価サンプルは、上記実施の形態で説明した縦型ＭＯＳＦ
ＥＴと同様に、トレンチゲートを有するＵ−ＩＧＢＴ
（Ｕ字型トレンチの絶縁ゲート型バイポーラトランジス
タ）製品を使用した。このＵ−ＩＧＢＴにおけるＯＮＯ
ゲート絶縁膜の膜厚は、上記実施の形態で説明した縦型
ＭＯＳＦＥＴと同様にそれぞれ１０００Å、２００Å、
８０Åであり、トレンチの深さＴsiも上記実施の形態で
説明した縦型ＭＯＳＦＥＴと同様に６μｍとした。FIG. 3 shows a value R / T of the ratio of the radius of curvature R (Å) at the corner of the trench bottom and the radius of curvature R at the corner of the trench bottom to the thickness T of the gate insulating film 17 converted into silicon. FIG. 9 is a characteristic diagram showing a result of evaluating a gate insulation withstand voltage (V) with respect to the actual sample. The evaluation sample is the vertical MOSF described in the above embodiment.
U-IGBT with trench gate, similar to ET
(U-shaped trench insulated gate bipolar transistor) product was used. ONO in this U-IGBT
The thickness of the gate insulating film is 1000 °, 200 °, respectively, similarly to the vertical MOSFET described in the above embodiment.
80 °, and the depth Tsi of the trench was set to 6 μm similarly to the vertical MOSFET described in the above embodiment.
【００２２】図３から分かるように、曲率半径Ｒを２５
００〜３５００Åの範囲にしかつ上記比の値Ｒ／Ｔを
２．０〜３．５の範囲にすることで、ゲート絶縁耐圧と
して約７２Ｖ〜約８０Ｖが得られることが判明した。As can be seen from FIG. 3, the radius of curvature R is 25
By setting the ratio R / T in the range of 00 to 3500 ° and the value of R / T in the range of 2.0 to 3.5, it was found that a gate insulation withstand voltage of about 72 V to about 80 V was obtained.
【００２３】また、上記実施の形態では、トレンチの深
さが６μｍのものでゲート絶縁耐圧として約７２Ｖ〜約
８０Ｖを得るために、上記曲率半径Ｒが２５００〜３５
００Åの範囲になるように制御してＲ／Ｔの値を２．０
〜３．５となるようにしたが、これはトレンチの深さが
より浅く、ゲート耐圧がより低くてもよいものにも実施
が可能である。In the above embodiment, the radius of curvature R is set to 2500 to 35 in order to obtain a gate insulation withstand voltage of about 72 V to about 80 V with a trench having a depth of 6 μm.
The value of R / T is controlled to 2.0
It is set to be 3.5, but this can be applied to those having a shallower trench and a lower gate breakdown voltage.
【００２４】例えばトレンチの深さが２〜３μｍで、ゲ
ート絶縁耐圧が約４０Ｖの製品はＯＮＯゲート絶縁膜の
膜厚の一例がそれぞれ５００Å、２００Å、８０Åであ
り、この場合にトレンチ底部の角部における曲率半径Ｒ
を２４００Åに設定することにより、所望する約４０Ｖ
のゲート絶縁耐圧が得られた。この場合、前記Ｒ／Ｔの
値は３．５である。For example, in a product having a trench depth of 2 to 3 μm and a gate withstand voltage of about 40 V, examples of the thickness of the ONO gate insulating film are 500 °, 200 °, and 80 °, respectively. Radius of curvature R at
Is set to 2400 °, so that the desired
Gate withstand voltage was obtained. In this case, the value of R / T is 3.5.
【００２５】[0025]
【発明の効果】以上説明したようにこの発明によれば、
トレンチ底部の角部における応力の集中を緩和すること
によって、ゲート絶縁耐圧の劣化を防止することができ
るトレンチ型絶縁ゲート半導体装置及びその製造方法を
提供することができる。As described above, according to the present invention,
It is possible to provide a trench-type insulated gate semiconductor device capable of preventing the deterioration of the gate withstand voltage by relaxing the concentration of the stress at the corner of the trench bottom and a method of manufacturing the same.
【図１】この発明に係るトレンチ型絶縁ゲート半導体装
置を縦型ＭＯＳＦＥＴに実施した場合の製造工程を示す
断面図。FIG. 1 is a sectional view showing a manufacturing process when a trench type insulated gate semiconductor device according to the present invention is applied to a vertical MOSFET.
【図２】上記実施の形態による方法においてトレンチを
形成した後のトレンチ部分を拡大して示す断面図。FIG. 2 is an enlarged cross-sectional view showing a trench portion after a trench is formed in the method according to the embodiment.
【図３】トレンチ底部の角部における曲率半径Ｒ及びト
レンチ底部の角部における曲率半径とシリコンに換算し
たゲート絶縁膜の膜厚との比の値Ｒ／Ｔに対するゲート
絶縁耐圧を実際のサンプルを用いて評価した結果を示す
特性図。FIG. 3 is a graph showing an actual sample of a gate dielectric breakdown voltage with respect to a value R / T of a radius of curvature R at a corner of a trench bottom and a ratio of a radius of curvature at a corner of a trench bottom to a thickness of a gate insulating film converted into silicon. FIG. 4 is a characteristic diagram showing the results of evaluation using the above.
【図４】トレンチゲートを有するトレンチ型絶縁ゲート
半導体装置の１種である縦型ＭＯＳＦＥＴの従来の製造
工程を示す断面図。FIG. 4 is a cross-sectional view showing a conventional manufacturing process of a vertical MOSFET which is one type of a trench insulated gate semiconductor device having a trench gate.
【図５】上記従来方法においてトレンチを形成した後の
トレンチ部分を拡大して示す断面図。FIG. 5 is an enlarged sectional view showing a trench portion after a trench is formed in the conventional method.
１１…Ｎ型の半導体基板（Ｎ−ｓｕｂ） １２…Ｎ型のエピタキシャル層（Ｎ−エピ） １３…Ｐ型ベース層 １４…Ｎ型ソース層 １５…Ｐ＋型層 １６…トレンチ １７…ゲート絶縁膜 １８…ゲート電極 １９…層間絶縁膜 ２０…バリア金属膜 ２１…ソース電極 Reference Signs List 11 ... N-type semiconductor substrate (N-sub) 12 ... N-type epitaxial layer (N-epi) 13 ... P-type base layer 14 ... N-type source layer 15 ... P + -type layer 16 ... Trench 17 ... Gate insulating film 18 ... Gate electrode 19 ... Interlayer insulating film 20 ... Barrier metal film 21 ... Source electrode
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小林 仁 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Jin Kobayashi 1 Toshiba-cho, Komukai Toshiba-cho, Saiwai-ku, Kawasaki-shi, Kanagawa
Claims (5)
反対導電型の第２導電型の第２半導体領域と、 上記第２半導体領域上に形成された第１導電型の第３半
導体領域と、 上記第３半導体領域の表面から上記第１半導体領域に達
するように形成されたトレンチと、 少なくとも上記トレンチの内周面上に形成されたゲート
絶縁膜と、 上記トレンチ内に埋め込まれたゲート電極とを具備し、 上記トレンチ底部の角部における曲率半径をＲ、上記ゲ
ート絶縁膜のシリコン酸化膜に換算した膜厚をＴとした
ときに、Ｒ／Ｔの値が２．０〜３．５の範囲となるよう
に上記トレンチ底部の角部における曲率半径Ｒが設定さ
れてなることを特徴とするトレンチ型絶縁ゲート半導体
装置。A first semiconductor region of a first conductivity type; a second semiconductor region of a second conductivity type formed on the first semiconductor region and having a conductivity type opposite to the first conductivity type; A third semiconductor region of the first conductivity type formed on the second semiconductor region; a trench formed from the surface of the third semiconductor region to reach the first semiconductor region; and at least an inner peripheral surface of the trench. And a gate electrode buried in the trench. The radius of curvature at the corner of the bottom of the trench is R, and the thickness of the gate insulating film in terms of a silicon oxide film is T. Wherein the radius of curvature R at the corner of the bottom of the trench is set such that the value of R / T is in the range of 2.0 to 3.5. .
トレンチ上部から０．９Ｙの位置におけるトレンチの開
口幅が、トレンチ上部の開口幅に対して０．９の割合に
されていることを特徴とする請求項１に記載のトレンチ
型絶縁ゲート半導体装置。2. When the depth of the trench is Y,
2. The trench type insulated gate semiconductor device according to claim 1, wherein an opening width of the trench at a position of 0.9Y from the upper portion of the trench is set to 0.9 with respect to an opening width of the upper portion of the trench.
半導体領域と前記第１半導体領域との界面近傍までに至
る範囲における前記トレンチのテーパー角が８９°±１
°に設定されていることを特徴とする請求項１に記載の
トレンチ型絶縁ゲート半導体装置。3. The method according to claim 1, further comprising:
The taper angle of the trench in a range up to the vicinity of the interface between the semiconductor region and the first semiconductor region is 89 ° ± 1.
2. The trench type insulated gate semiconductor device according to claim 1, wherein the angle is set to degrees.
１導電型とは反対導電型の第２導電型の第２半導体領域
を形成する工程と、 上記第２半導体領域上に第１導電型の第３半導体領域を
形成する工程と、 堆積用ガスが混合されたプラズマガスを用いた異方性エ
ッチング法により、上記第３半導体領域の表面側からエ
ッチングを行い、エッチングの途中から上記プラズマガ
スに混合された上記堆積用ガスの流量を減少させて、上
記第１半導体領域に達するようにトレンチを形成する工
程と、 少なくとも上記トレンチの内周面上にゲート絶縁膜を形
成する工程と、 上記トレンチ内にゲート電極を埋め込む工程とを具備し
たことを特徴とするトレンチ型絶縁ゲート半導体装置。Forming a second semiconductor region of a second conductivity type opposite to the first conductivity type on the first semiconductor region of the first conductivity type; and forming a second semiconductor region of the second conductivity type on the second semiconductor region. By performing a step of forming a third semiconductor region of one conductivity type and an anisotropic etching method using a plasma gas mixed with a deposition gas, etching is performed from the surface side of the third semiconductor region. Forming a trench to reach the first semiconductor region by reducing a flow rate of the deposition gas mixed with the plasma gas, and forming a gate insulating film on at least an inner peripheral surface of the trench And burying a gate electrode in the trench.
チングの途中からこのＯ2ガスの流量を半減させるよう
にしたことを特徴とする請求項４に記載のトレンチ型絶
縁ゲート半導体装置。5. The trench type insulated gate semiconductor device according to claim 4, wherein the deposition gas is O 2 gas, and the flow rate of the O 2 gas is reduced by half during the etching.
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|---|---|---|---|
| JP11173019A JP2001007326A (en) | 1999-06-18 | 1999-06-18 | Insulated-gate trench semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11173019A JP2001007326A (en) | 1999-06-18 | 1999-06-18 | Insulated-gate trench semiconductor device and manufacture thereof |
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| Publication Number | Publication Date |
|---|---|
| JP2001007326A true JP2001007326A (en) | 2001-01-12 |
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ID=15952710
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| JP11173019A Pending JP2001007326A (en) | 1999-06-18 | 1999-06-18 | Insulated-gate trench semiconductor device and manufacture thereof |
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| Country | Link |
|---|---|
| JP (1) | JP2001007326A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1999
- 1999-06-18 JP JP11173019A patent/JP2001007326A/en active Pending
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