JP2001006388A - Semiconductor memory with built-in redundant circuit - Google Patents
Semiconductor memory with built-in redundant circuitInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体記憶装置に係
わり、特に本体セルの不良を救済する冗長回路を内蔵し
た装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a device having a built-in redundancy circuit for relieving a defect in a main body cell.
【0002】[0002]
【従来の技術】近年、半導体記憶装置の大容量化に伴
い、本体セルの不良箇所を内蔵する冗長回路に置き換え
ることで歩留まりを向上させることが幅広く行われてい
る。従来は、不良箇所の救済を行う場合、半導体試験装
置を用いて半導体記憶装置の試験を行い、得られた試験
結果を試験装置内のフェイルメモリに格納し、試験装置
を用いてどのように救済するか判定を行って救済情報を
生成していた。そして、得られた救済情報を用いて、不
良箇所を冗長回路に置き換えるためのヒューズをレーザ
救済装置で溶断していた。2. Description of the Related Art In recent years, as the capacity of a semiconductor memory device has been increased, it has been widely practiced to improve the yield by replacing a defective portion of a main body cell with a built-in redundant circuit. Conventionally, when repairing a defective part, a semiconductor memory device is tested using a semiconductor test device, the obtained test result is stored in a fail memory in the test device, and how the test device is used to relieve The rescue information is generated by determining whether to perform the remedy. Then, using the obtained rescue information, a fuse for replacing a defective portion with a redundant circuit is blown by a laser rescue device.
【0003】[0003]
【発明が解決しようとする課題】しかし、半導体記憶装
置の容量がより増大していくと、高額な半導体試験装置
やレーザ救済装置を大量に必要とし、設備投資が膨大な
ものとなる。また、大容量化に伴って半導体記憶装置の
回路構成が複雑化すると、試験及び救済処理に必要な時
間も増大していく。However, as the capacity of the semiconductor memory device further increases, a large amount of expensive semiconductor test equipment and laser rescue equipment are required, and the capital investment becomes enormous. In addition, when the circuit configuration of the semiconductor memory device becomes complicated with the increase in capacity, the time required for the test and the repair processing also increases.
【0004】本発明は上記事情に鑑み、不良の救済に必
要な設備投資やコストを低減するとともに、試験時間を
短縮することが可能な冗長回路内蔵半導体記憶装置を提
供することを目的とする。SUMMARY OF THE INVENTION In view of the above circumstances, an object of the present invention is to provide a semiconductor memory device with a built-in redundant circuit, which can reduce the capital investment and cost required for repairing a defect and can shorten the test time.
【0005】[0005]
【課題を解決するための手段】本発明の冗長回路内蔵半
導体記憶装置は、前記本体セルの不良個所を前記冗長回
路に置換する処理に必要な信号を発生する試験回路と、
ローライン又はカラムラインを単位として前記本体セル
に格納されているデータを読み出すローライン及びカラ
ムラインデータ読み出し回路と、前記ローライン及びカ
ラムラインデータ読み出し回路が読み出したデータと、
前記試験回路が発生した前記信号に含まれる期待値と
を、置換先を設定されたラインを除く他のラインを単位
として比較し不良か否かを判断するローライン及びカラ
ムライン比較器と、前記ローライン及びカラムライン比
較器が不良と判断した数をローライン及びカラムライン
を単位としてカウントするロー及びカラム不良カウンタ
と、前記ロー及びカラム不良カウンタがカウントした不
良数を与えられてローライン及びカラムラインを単位と
して格納するロー及びカラム不良数格納レジスタと、前
記ロー及びカラム不良数格納レジスタに格納された不良
数が零でないローライン又はカラムラインに対し、前記
冗長回路のローライン又はカラムラインに置換する組み
合わせを発生する置換ライン選択回路と、前記置換ライ
ン選択回路が発生した組み合わせを用いて前記試験回路
が仮設定したローライン及びカラムラインを単位とする
置換先アドレスを記憶するロー及びカラム置換回路と、
前記置換回路が記憶している置換先アドレスに従って、
前記本体セルの不良箇所を前記冗長回路に置換する置換
回路と備えることを特徴とする。According to the present invention, there is provided a semiconductor memory device with a built-in redundant circuit, comprising: a test circuit for generating a signal necessary for processing for replacing a defective portion of the main body cell with the redundant circuit;
A row line and column line data read circuit for reading data stored in the main body cell in units of row lines or column lines, and data read by the row line and column line data read circuit;
A low-line and column-line comparator for comparing the expected value included in the signal generated by the test circuit with a unit other than the line for which the replacement destination is set and determining whether or not the line is defective, A row and column failure counter that counts the number of failures determined by the row and column line comparators on a row and column line basis, and a row and column failure given the number of failures counted by the row and column failure counter A row and column defect number storage register that stores a line as a unit, and a non-zero row line or a column line in which the number of defects stored in the row and column defect number storage register is a row line or a column line of the redundant circuit. A replacement line selection circuit for generating a replacement combination; and And row and column permutation circuit for storing the replaced destination address the test circuit is performed for each row line and column line is temporarily set using a combination,
According to the replacement destination address stored in the replacement circuit,
A replacement circuit for replacing a defective portion of the main body cell with the redundant circuit.
【0006】ここで、前記試験回路は、前記本体セルか
らデータを読み出すために必要なテストベクタを発生す
るパターン発生器と、外部からトリガー信号を与えら
れ、前記パターン発生器、前記ローライン及びカラムラ
インデータ読み出し回路、前記ローライン及びカラムラ
イン比較器、前記ロー及びカラム不良カウンタ、前記ロ
ー及びカラム不良数格納レジスタ、前記ロー及びカラム
置換回路及び前記置換回路の動作を制御する制御信号を
出力するテストコントローラと、を有するものであって
もよい。Here, the test circuit includes a pattern generator for generating a test vector necessary for reading data from the main body cell, and a trigger signal supplied from the outside, the pattern generator, the row line, and the column. A line data readout circuit, a row and column line comparator, a row and column failure counter, a row and column failure count storage register, a row and column replacement circuit, and a control signal for controlling operations of the replacement circuit. And a test controller.
【0007】[0007]
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to the drawings.
【0008】図1に、第1の実施の形態による冗長回路
を内蔵した半導体記憶装置の構成を示す。本実施の形態
による装置は、次のような点に特徴がある。FIG. 1 shows a configuration of a semiconductor memory device having a built-in redundant circuit according to the first embodiment. The device according to the present embodiment has the following features.
【0009】(1) 試験回路を内蔵している。(1) A test circuit is built in.
【0010】(2) 試験を目的として、ローライン又
はカラムラインを単位として本体セルからデータを読み
出す。(2) For the purpose of testing, data is read from the main body cell in units of row lines or column lines.
【0011】(3) 読み出したデータを期待値と比較
して不良か否かを判断し、不良の数をカウントしてカウ
ント数をレジスタに格納する。(3) The read data is compared with an expected value to judge whether or not the data is defective, the number of defects is counted, and the count is stored in a register.
【0012】(4) 格納された不良数に応じて、ロー
ライン又はカラムラインを単位として救済する。(4) According to the number of stored defects, repair is performed in units of row lines or column lines.
【0013】このような特徴を有する本装置は、通常の
冗長回路を有する装置と同様に、本体セル10、ロース
ペア部11、カラムスペア部21を備えている。The present apparatus having such features includes a main body cell 10, a row spare section 11, and a column spare section 21, similarly to an apparatus having a normal redundant circuit.
【0014】ここで、本体セル10はメモリセルがマト
リクス状に配置されたメモリセルアレイであり、不良箇
所が含まれている場合がある。ロースペア部11は、本
体セル10に含まれる不良箇所をローラインを単位とし
て置き換えるための冗長回路を、少なくとも1行分有し
ている。ロー置換回路12は、後述するように置換回路
41に書き込まれたデコーダアドレス情報に従って不良
箇所をロースペア部11に置き換えるものである。Here, the main body cell 10 is a memory cell array in which memory cells are arranged in a matrix, and may include a defective portion. The row spare section 11 has at least one row of redundant circuits for replacing a defective portion included in the main body cell 10 with a row line as a unit. The row replacement circuit 12 replaces a defective portion with the row spare unit 11 according to the decoder address information written in the replacement circuit 41 as described later.
【0015】カラムスペア部21は、本体セル10内の
不良箇所をカラムライン単位で置き換える冗長回路を1
列分以上有している。カラム置換回路22は、置換回路
41に書き込まれたデコーダアドレス情報に従って不良
箇所をカラムスペア部11に置き換える回路である。The column spare unit 21 includes one redundant circuit for replacing a defective portion in the main body cell 10 on a column line basis.
More than rows. The column replacement circuit 22 is a circuit that replaces a defective portion with the column spare unit 11 according to the decoder address information written in the replacement circuit 41.
【0016】さらに、本装置は不良箇所の場所と数に応
じてロースペア部11又はカラムスペア部21と置換す
る処理を自動化かつ最適化して行うために、テストコン
トローラ33とAPG(Algorithmic Pattern Generato
r )32とを有する試験回路10、ローラインデータ読
み出し回路13、カラムラインデータ読み出し回路2
3、ローライン比較器14、カラムライン比較器24、
ロー不良カウンタ15、カラム不良カウンタ25、ロー
不良数格納レジスタ16、カラム不良数格納レジスタ2
6、置換ライン選択回路31a、ロー置換回路12、カ
ラム置換回路22、置換回路41を備えている。Further, the present apparatus automatically and optimally performs the process of replacing the row spare section 11 or the column spare section 21 in accordance with the location and the number of defective portions, so that the test controller 33 and the APG (Algorithmic Pattern Generator) are used.
r) The test circuit 10, the row line data read circuit 13, and the column line data read circuit 2
3, row line comparator 14, column line comparator 24,
Row failure counter 15, column failure counter 25, row failure number storage register 16, column failure number storage register 2
6, a replacement line selection circuit 31a, a row replacement circuit 12, a column replacement circuit 22, and a replacement circuit 41.
【0017】テストコントローラ33は、装置外部の図
示されていないコンピュータから外部信号を与えられ
て、装置内全体の回路を統合的にシーケンス制御を行
う。また、置換ライン選択回路31aから置換の可否に
ついて通知され、置換可否結果を外部信号としてコンピ
ュータに出力する。そして、コンピュータから外部信号
を再び与えられ、置換回路41に置換の内容をアドレス
デコーダ情報として書き込む動作を行った後、置換処理
終了信号を外部に出力する。The test controller 33 is supplied with an external signal from a computer (not shown) outside the apparatus, and performs sequence control integrally on the entire circuit in the apparatus. Further, the replacement line selection circuit 31a informs the user whether or not replacement is possible, and outputs the result of replacement as an external signal to the computer. Then, after receiving an external signal from the computer again and performing an operation of writing the content of the replacement to the replacement circuit 41 as address decoder information, the replacement circuit 41 outputs a replacement processing end signal to the outside.
【0018】APG32は、テストコントローラ33か
らの信号を受けて、本体セル10から読み出すべきセル
のアドレスを示すアドレス信号と、読み出し及び比較動
作を制御する制御信号と、期待値データとを含むテスト
ベクタを発生し、ローラインデータ読み出し回路13、
ローライン比較器14、カラムラインデータ読み出し回
路23、カラムライン比較器24に与える。The APG 32 receives a signal from the test controller 33, and receives an address signal indicating an address of a cell to be read from the main cell 10, a control signal for controlling read and comparison operations, and a test vector including expected value data. And the low-line data read circuit 13,
The signal is supplied to the row line comparator 14, the column line data read circuit 23, and the column line comparator 24.
【0019】ローラインデータ読み出し回路13は、A
PG32から与えられたテストベクタに含まれるアドレ
ス情報及び制御信号に従い、本体セル10からー行分の
セルデータを一括して読み出し、ローライン比較器14
に与える。同様に、カラムラインデータ読み出し回路2
3は、テストベクタに従って本体セル10からー列分の
セルデータを一括して読み出し、カラムライン比較器2
4に与える。The low line data reading circuit 13
According to the address information and the control signal included in the test vector given from the PG 32, cell data for one row is read out from the main body cell 10 at a time, and the row line comparator 14
Give to. Similarly, the column line data read circuit 2
3 collectively reads cell data for one column from the main body cell 10 according to the test vector,
Give to 4.
【0020】ローライン比較器14は、ローラインデー
タ読み出し回路13からー行分のセルデータを与えら
れ、さらにAPG32から与えられたテストベクタに含
まれる期待値データとセル毎に比較し、比較結果を出力
する。ここで、ロー置換回路12によって置換が既に仮
設定されているローラインに対しては、比較を行わな
い。The row line comparator 14 is supplied with cell data for one row from the row line data read circuit 13, and further compares the cell data with expected value data contained in the test vector supplied from the APG 32, and compares the comparison result. Is output. Here, the comparison is not performed on the row line for which the replacement is already provisionally set by the row replacement circuit 12.
【0021】カラムライン比較器24は、カラムライン
データ読み出し回路23からー列分のセルデータを与え
られ、期待値データとセル毎に比較して比較結果を出力
する。この場合にもローラインと同様に、カラム置換回
路22により置換が既に仮設定されたカラムラインに対
しては比較を行わない。The column line comparator 24 receives cell data for one column from the column line data read circuit 23, compares the cell data with expected value data for each cell, and outputs a comparison result. In this case, similarly to the row line, the comparison is not performed on the column line for which the replacement has already been provisionally set by the column replacement circuit 22.
【0022】ロー不良カウンタ15は、ローライン比較
器14から比較結果を与えられ、ローラインに存在する
各セル毎の不良数をカウントし、カウント結果をロー不
良数格納レジスタ16に与える。カラム不良カウンタ2
5は、カラムライン比較器24から比較結果を与えら
れ、カラムラインにおける各セル毎の不良数をカウント
してカウント結果をカラム不良数格納レジスタ26に与
える。The row defect counter 15 receives the comparison result from the row line comparator 14, counts the number of defects for each cell present on the row line, and supplies the count result to the row defect number storage register 16. Column failure counter 2
5 receives the comparison result from the column line comparator 24, counts the number of defects for each cell in the column line, and supplies the count result to the column defect number storage register 26.
【0023】ロー不良数格納レジスタ16は与えられた
ロー不良数を格納し、カラム不良数格納レジスタ26は
与えられたカラム不良数を格納する。このロー不良数及
びカラム不良数はテストコントローラ33に与えられ
る。The row defect number storage register 16 stores the given row defect number, and the column defect number storage register 26 stores the given column defect number. The number of row defects and the number of column defects are given to the test controller 33.
【0024】置換ライン選択回路31aは、テストコン
トローラ33からロー不良数及びカラム不良数を与えら
れ、ロースペア部11のロー及び/又はカラムスペア部
21のカラムいずれを用いて不良箇所との置換を行うか
その置換先の組み合わせを発生し、さらにいずれかの置
換先を仮定する。The replacement line selection circuit 31a is given the number of row failures and the number of column failures from the test controller 33, and performs replacement with a defective portion using either the row of the row spare section 11 and / or the column of the column spare section 21. Or a combination of the replacement destinations, and further, any one of the replacement destinations is assumed.
【0025】ロー置換回路12は、置換ライン選択回路
31aがロー置換を仮定した場合にその情報を与えら
れ、ローラインの置換先を設定する。When the replacement line selection circuit 31a assumes row replacement, the information is given to the row replacement circuit 12, and the row replacement circuit 12a sets the replacement destination of the row line.
【0026】カラム置換回路22は、置換ライン選択回
路31aがカラム置換を仮定した場合にその情報を与え
られて、カラムラインの置換先の設定を行う。When the replacement line selection circuit 31a assumes column replacement, the information is given to the column replacement circuit 22 to set the replacement destination of the column line.
【0027】置換回路41は、ロー置換回路12及び/
又はカラム置換回路22が設定した置換先に基づいて、
不良箇所とロー置換回路12及び/又はカラム置換回路
22との置換を行う。具体的には、本体セル10内の不
良箇所のアドレスと置換すべきロースペア部11又は/
及びカラムスペア部21のアドレスとの対応関係を示す
デコーダアドレス情報が書き込まれる。例えば、ヒュー
ズがマトリクス状に配置されており、対応するヒューズ
が溶断されることでデコーダアドレス情報が書き込まれ
る。あるいは、EEPROM等のROMセルを有し、セ
ルにデコーダアドレス情報が書き込まれる。The replacement circuit 41 includes a row replacement circuit 12 and / or
Or, based on the replacement destination set by the column replacement circuit 22,
The defective part is replaced with the row replacement circuit 12 and / or the column replacement circuit 22. Specifically, the row spare part 11 or / and /
And decoder address information indicating a correspondence relationship with the address of the column spare unit 21 is written. For example, fuses are arranged in a matrix, and decoder address information is written by blowing the corresponding fuse. Alternatively, it has a ROM cell such as an EEPROM and the decoder address information is written in the cell.
【0028】ここで、上述した回路のうち、半導体ウェ
ーハから各々の半導体チップに切断する際に生き残る必
要のあるものと、その必要がないものとがある。装置と
して生き残るべき回路は、本体セル10、ロースペア部
11、カラムスペア部21、置換回路41である。置換
回路41にデコーダアドレス情報を書き込んだ後、装置
として生き残る必要のないものは、テストコントローラ
33、APG32、置換ライン選択回路31a、ロー置
換回路12、カラム置換回路22、ローライン読み出し
回路13、カラムライン読み出し回路23、ローライン
比較器14、カラムライン比較器24、ロー不良カウン
タ15、カラム不良カウンタ25、ロー不良数格納レジ
スタ16、カラム不良数格納レジスタ26である。Here, of the above-mentioned circuits, there are those that need to survive when cutting each semiconductor chip from a semiconductor wafer and those that do not. The circuits that should survive as the device are the main body cell 10, the row spare unit 11, the column spare unit 21, and the replacement circuit 41. After writing the decoder address information into the replacement circuit 41, those that do not need to survive as a device include the test controller 33, the APG 32, the replacement line selection circuit 31a, the row replacement circuit 12, the column replacement circuit 22, the row line readout circuit 13, and the column. A line readout circuit 23, a row line comparator 14, a column line comparator 24, a row failure counter 15, a column failure counter 25, a row failure number storage register 16, and a column failure number storage register 26.
【0029】このような装置として生き残る必要のない
回路をスクライブライン上に配置することで、エリアペ
ナルティを削減することができる。このため、従来より
も本実施の形態によって新たに回路が付加されるが、実
質的な素子面積の増加を防止することが可能である。Area penalties can be reduced by arranging circuits that do not need to survive as such a device on the scribe line. For this reason, although a new circuit is added by the present embodiment as compared with the related art, it is possible to prevent a substantial increase in the element area.
【0030】次に、このような構成を備えた本装置にお
いて、不良箇所を置換する処理の手順を説明する。Next, a description will be given of a procedure of a process for replacing a defective portion in the present apparatus having such a configuration.
【0031】(1) トリガ信号が外部のコンピュータ
からテストコントローラ33に入力され、動作が開始す
る。テストコントローラ33は、置換をローとカラムの
いずれを優先に行うかを予め設定する。さらにテストコ
ントローラ33は、不良箇所をロースペア部11及び/
又はカラムスペア部21により置換する試行数を設定す
る。(1) A trigger signal is input from an external computer to the test controller 33, and the operation starts. The test controller 33 presets which of the row and the column is to be preferentially replaced. Further, the test controller 33 determines the defective part by the row spare part 11 and / or
Alternatively, the number of trials to be replaced by the column spare unit 21 is set.
【0032】(2) テストコントローラ33がAPG
32を起動させる。APG32は、本体セル10に存在
する不良箇所を特定するために必要なテストベクタを発
生する。テストベクタには、本体セル10からデータを
読み出す際に必要なアドレス情報、読み出し動作を制御
するための制御信号や入力データ等が含まれる。発生さ
れたテストベクタは本体セル10に与えられ、ローライ
ンデータ読み出し回路13によってローラインを単位と
してセルデータが一括して読み出され、またカラムライ
ンデータ読み出し回路23によってカラムライン毎にセ
ルデータが読み出される。ローライン毎に読み出された
データは、ローライン比較器14によってAPG32が
発生した期待値と比較される。ロー不良数カウンタ15
によって当該ローラインに存在する不良数がカウントさ
れ、ロー不良数格納レジスタ16に格納される。カラム
ライン毎に読み出されたデータは、カラムライン比較器
24により期待値と比較され、カラム不良数カウンタ2
5により当該カラムラインに存在する不良数がカウント
され、カラム不良数格納レジスタ26に格納される。(2) The test controller 33 uses the APG
32 is started. The APG 32 generates a test vector necessary for specifying a defective portion existing in the main body cell 10. The test vector includes address information necessary for reading data from the main body cell 10, control signals for controlling the read operation, input data, and the like. The generated test vector is supplied to the main body cell 10, the cell data is collectively read in units of row lines by the row line data reading circuit 13, and the cell data is read by the column line data reading circuit 23 for each column line. Is read. The data read for each row line is compared with the expected value generated by the APG 32 by the row line comparator 14. Row defect counter 15
Thus, the number of defects existing in the row line is counted and stored in the row defect number storage register 16. The data read for each column line is compared with an expected value by a column line comparator 24, and the column failure number counter 2
5, the number of defects existing in the column line is counted and stored in the column defect number storage register 26.
【0033】ここで、ロー置換回路12、カラム置換回
路22によって置換先のローラインアドレス、カラムラ
インのアドレスがこの時点で設定されている場合は、そ
のアドレスに対しては比較を行わない。Here, if the row line address and the column line address of the replacement destination are set at this time by the row replacement circuit 12 and the column replacement circuit 22, no comparison is made with respect to those addresses.
【0034】また、不良カウント数がロー及びカラムで
共に「0」である場合は、ロー不良数格納レジスタ16
及びカラム不良数格納レジスタ26からその情報がテス
トコントローラ33に与えられる。テストコントローラ
33は良品であると判断し、外部へ置換処理終了信号を
出力する。ローライン及びカラムラインの少なくともい
ずれか一方の不良数が「0」でない場合は、次の処理へ
移行する。If the count value of the defect is "0" in both the row and the column, the row defect number storage register 16
Then, the information is provided to the test controller 33 from the column defect number storage register 26. The test controller 33 determines that the product is non-defective, and outputs a replacement process end signal to the outside. If the number of defects of at least one of the row line and the column line is not “0”, the process proceeds to the next process.
【0035】(3) ロー不良数格納レジスタ16及び
カラム不良数格納レジスタ26にそれぞれ格納された不
良数が、ロースペア部11及びカラムスペア部21によ
って救済可能な総ビット数(ロースペアライン本数*カ
ラムスペアライン本数*2)を超えている場合、テスト
コントローラ33が救済不可と判断し、その情報を外部
信号として出力する。(3) The number of defects stored in the row defect number storage register 16 and the column defect number storage register 26, respectively, is the total number of bits (row spare line number * column) that can be rescued by the row spare section 11 and the column spare section 21. If the number exceeds the number of spare lines * 2), the test controller 33 determines that the repair is impossible and outputs the information as an external signal.
【0036】ロースペア部11のロースペアライン本数
がm、カラムスペア部21のカラムスペアライン本数が
nであるとする。この場合、ロー側の1本のライン上に
沿って不良が存在した場合、カラムスペア部21で救済
可能な不良数はカラムスペアライン数のn個である。ロ
ー側にはm本のロースペアライン数があるので、ロー側
のm本のライン上に沿って存在する不良は、n*m個の
不良数を救済することができることになる。It is assumed that the number of row spare lines in the row spare section 11 is m and the number of column spare lines in the column spare section 21 is n. In this case, if there is a defect along one row-side line, the number of defects that can be remedied by the column spare unit 21 is n column spare lines. Since there are m row spare lines on the row side, n * m number of defects can be relieved for defects existing along the m lines on the row side.
【0037】同様に、カラム側の1本のライン上に沿っ
て不良が存在した場合、ロースペア部11で救済可能な
不良数はロースペアライン数のm個である。カラム側に
はn本のカラムスペアライン数があるので、カラム側の
n本のライン上に沿って存在する不良は、m*n個の不
良数を救済することができることになる。よって、両者
を合計することで、n*m+m*n=2*n*mとな
る。Similarly, when a defect exists along one column-side line, the number of defects that can be repaired by the row spare unit 11 is m, the number of row spare lines. Since there are n number of column spare lines on the column side, m * n number of defects can be relieved for defects existing along the n lines on the column side. Therefore, by summing both, n * m + m * n = 2 * n * m.
【0038】(4) ロー不良数とカラム不良数とに基
づき、ロースペア部11又はカラムスペア部21のうち
置換すべきライン(以下、このようなラインを置換マス
トラインという)が存在するか否かをテストコントロー
ラ33が判断し、存在する場合はそのラインを優先的に
置換先に用いる。置換マストラインが存在しない場合
は、上記ステップ(1)において設定した優先順位に従
い、ロー又はカラムのいずれを選択するかを決定する。(4) Based on the number of row failures and the number of column failures, whether there is a line to be replaced in the row spare unit 11 or the column spare unit 21 (hereinafter, such a line is referred to as a replacement mast line). Is determined by the test controller 33, and if it exists, that line is preferentially used as the replacement destination. If there is no replacement mast line, it is determined whether to select a row or a column in accordance with the priority set in step (1).
【0039】ここで、置換マストラインとは、ロー方向
の不良数がローラインのスペア数を超えて不良が存在す
る場合におけるカラムラインが置換マストラインであ
り、逆にカラム方向の不良数がカラムラインのスペア数
を超えて不良が存在する場合におけるローラインが置換
マストラインとなる。Here, the replacement mast line is a replacement mast line when the number of defects in the row direction exceeds the number of spare row lines and there is a defect, and conversely, the number of defects in the column direction is the column mast line. When there is a defect exceeding the number of spare lines, the row line becomes the replacement mast line.
【0040】また、ローラインとカラムラインとで不良
数が同様である場合は、予めテストコントローラ33が
決定しておいた優先順位に従って、ローライン又はカラ
ムラインを選択する。このようにして、置換ライン選択
回路31aが置換先のラインを仮設定する。When the number of defects is the same between the row line and the column line, the row line or the column line is selected according to the priority determined in advance by the test controller 33. In this way, the replacement line selection circuit 31a temporarily sets the replacement destination line.
【0041】(5) 仮設定された置換先のラインに従
い、本体セル10の不良箇所のアドレスと置換先のアド
レスとの対応関係を示したアドレスデコーダ情報を、置
換回路41に書き込む。(5) The address decoder information indicating the correspondence between the address of the defective portion of the main cell 10 and the address of the replacement destination is written into the replacement circuit 41 in accordance with the provisionally set replacement destination line.
【0042】(6) 上記ステップ(2)と同様に、再
び本体セル10からデータを読み出して不良数をカウン
トする。既に置換が設定されているラインに対しては、
読み出したデータと期待値との比較を行わない。不良数
が「0」である場合は、当該製品は良品化したとテスト
コントローラ33が判断し、置換処理終了信号を外部に
出力する。不良数が「0」でない場合は、ロー及びカラ
ム不良格納レジスタ16、26に不良数を格納する。(6) As in the above step (2), data is read from the main body cell 10 again and the number of defects is counted. For lines that have already been replaced,
Do not compare the read data with the expected value. If the number of defective products is “0”, the test controller 33 determines that the product is non-defective, and outputs a replacement processing end signal to the outside. If the number of defects is not “0”, the number of defects is stored in the row and column defect storage registers 16 and 26.
【0043】(7) 上記(4)において決定した優先
ラインにおける置換処理を行う。優先ラインにおけるロ
ー不良数格納レジスタ16又はカラム不良数格納レジス
タ26において不良が存在しているアドレスに対し、ス
ペアラインが残っており置換が可能な間、不良数が多い
アドレスに対して優先的に置換アドレスの割付を行う。
ロー及びカラムラインにおいて不良数が同等である場合
は、テストコントローラ33によって置換回路ライン選
択回路31aを動作させ、ランダムにいずれかのライン
を選択して置換アドレスの割付を行う。割り付けたライ
ンに対して、テストコントローラ33が置換回路41に
そのアドレスを書き込む。(7) A replacement process is performed on the priority line determined in (4). While the spare line remains and can be replaced with an address where a defect exists in the row defect number storage register 16 or the column defect number storage register 26 in the priority line, an address having a large number of defects is preferentially provided. Assign a replacement address.
If the number of defects is equal in the row and column lines, the test controller 33 operates the replacement circuit line selection circuit 31a to randomly select one of the lines and assign a replacement address. The test controller 33 writes the address to the replacement circuit 41 for the allocated line.
【0044】(8) テストコントローラ33によって
APG32を起動し、テストベクタを発生させて本体セ
ル10に与える。ローラインデータ読み出し回路13及
びカラムラインデータ読み出し回路23によってライン
毎のデータが読み出される。路ライン比較器14及びカ
ラムライン比較器24により、読み出されたデータと期
待値とが比較される。この場合も、ロー置換回路12及
びカラム置換回路22において既に置換が設定されてい
るラインについては、期待値との比較は行われない。期
待値と一致しない不良の数がロー不良カウンタ15及び
カラム不良カウンタ25によりカウントされ、ロー不良
数格納レジスタ16及びカラム不良数格納レジスタ26
にカウント数が格納される。不良数がローライン及びカ
ラムラインのいずれにおいても「0」である場合は、テ
ストコントローラ33が外部に置換処理終了信号を出力
する。不良数が「0」でない場合は、次の処理へ移行す
る。(8) The APG 32 is started by the test controller 33, and a test vector is generated and given to the main cell 10. The row line data read circuit 13 and the column line data read circuit 23 read data for each line. The read line data and the expected value are compared by the road line comparator 14 and the column line comparator 24. Also in this case, the line to which replacement is already set in the row replacement circuit 12 and the column replacement circuit 22 is not compared with the expected value. The number of defects that do not match the expected value is counted by the row defect counter 15 and the column defect counter 25, and the row defect number storage register 16 and the column defect number storage register 26
The count number is stored in. When the number of defects is “0” in both the row line and the column line, the test controller 33 outputs a replacement processing end signal to the outside. If the number of defects is not “0”, the process proceeds to the next process.
【0045】(9) 上記(4)において決定した優先
ラインと異なる非優先ラインにおける救済処理を行う。
非優先ラインを単位として、置換先のアドレスを設定す
る。この場合、不良数の多いラインから順に、残存して
いるスペアラインの本数分だけ割り付けていく。不良数
が同等である場合は、ランダムにラインを選択してスペ
アラインの本数分割り付ける。また、不良数の方が非優
先ラインに残存するスペアラインの本数よりも多い場合
は、上記(7)における優先ラインにおける救済処理に
戻る。(9) Perform relief processing on a non-priority line different from the priority line determined in (4).
The replacement destination address is set for each non-priority line. In this case, as many spare lines as the number of remaining spare lines are allocated in order from the line with the largest number of defects. If the number of defects is equal, a line is selected at random and the number of spare lines is divided. If the number of defectives is larger than the number of spare lines remaining in the non-priority line, the process returns to the priority line rescue process in (7).
【0046】(10) テストコントローラ33によっ
てAPG32を起動し、テストベクタを発生させて本体
セル10に与える。ローラインデータ読み出し回路13
及びカラムラインデータ読み出し回路23によってライ
ン毎のデータが読み出される。ローライン比較器14及
びカラムライン比較器24により、読み出されたデータ
と期待値とが比較される。この場合も、ロー置換回路1
2及びカラム置換回路22において既に置換が設定され
ているラインについては、期待値との比較は行われな
い。期待値と一致しない不良の数がロー不良カウンタ1
5及びカラム不良カウンタ25によりカウントされ、ロ
ー不良数格納レジスタ16及びカラム不良数格納レジス
タ26にカウント数が格納される。不良数がローライン
及びカラムラインのいずれにおいても「0」である場合
は、テストコントローラ33が外部に置換処理終了信号
を出力する。不良数が「0」でない場合は、上記(7)
へ戻り、予め設定した置換試行回数まで同様な処理を繰
り返す。(10) The APG 32 is started by the test controller 33, and a test vector is generated and given to the main cell 10. Low line data read circuit 13
The column line data read circuit 23 reads data for each line. The read data and the expected value are compared by the row line comparator 14 and the column line comparator 24. Also in this case, the row replacement circuit 1
No comparison is made with the expected value for the lines for which replacement has already been set in the second and column replacement circuits 22. The number of failures that do not match the expected value is the row failure counter 1
5 and the column failure counter 25, and the counted number is stored in the row failure number storage register 16 and the column failure number storage register 26. If the number of defects is “0” in both the row line and the column line, the test controller 33 outputs a replacement processing end signal to the outside. If the number of defects is not “0”, the above (7)
Then, the same processing is repeated up to the preset replacement trial number.
【0047】(11) 置換試行数まで置換処理を繰り
返し、依然として不良数が「0」にならない場合は置換
処理は不可であると判断し、テストコントローラ33が
外部に置換不可信号を発生する。(11) The replacement process is repeated up to the number of replacement trials. If the number of defects still does not become “0”, it is determined that the replacement process is not possible, and the test controller 33 generates a replacement disable signal outside.
【0048】(12) 置換回路41に書き込んだ置換
すべきアドレス情報を用いて、実際に置換を実行する。
具体的には、例えば置換回路41がマトリクス状に配置
されたヒューズを有する場合は、高電圧の入力あるいは
レーザの照射等により溶断する。置換回路41が、EE
PROM等のROMセルを有する場合は、アドレスデコ
ーダ情報を書き込む。(12) The replacement is actually executed by using the address information to be replaced written in the replacement circuit 41.
Specifically, for example, when the replacement circuit 41 has fuses arranged in a matrix, the replacement circuit 41 is blown by a high-voltage input or laser irradiation. The replacement circuit 41
When a ROM cell such as a PROM is provided, address decoder information is written.
【0049】以上のような置換処理の具体的な例を図3
に示し、処理の手順を説明する。図3(a)に示された
ように、本体セル10は4ロー×4カラムの16個のセ
ルを有し、不良箇所のアドレスが(00、00)、(00、1
0)、(01、00)、(01、01)、(01、10)、(01、1
1)、(10、11)、(11、11)であるとする。ロー置換
回路12及びカラム置換回路22とも置換可能なスペア
ラインを2本ずつ有する。APG32を動作させて出力
データを期待値と比較し、ロー不良数格納レジスタ16
にローアドレス(00)〜(11)の順に不良数「2」、
「1」、「2」、「3」が格納される。同様に、カラム
不良数格納レジスタ26にはカラムアドレス(00)〜
(11)の順に不良数「2」、「4」、「1」、「1」が
格納される。FIG. 3 shows a specific example of the above-described replacement processing.
And the procedure of the process will be described. As shown in FIG. 3A, the main body cell 10 has 16 cells of 4 rows × 4 columns, and addresses of defective portions are (00, 00), (00, 1).
0), (01, 00), (01, 01), (01, 10), (01, 1
1), (10, 11), and (11, 11). The row replacement circuit 12 and the column replacement circuit 22 each have two replaceable spare lines. The APG 32 is operated to compare the output data with the expected value,
, The number of defects “2” in the order of row addresses (00) to (11),
“1”, “2”, and “3” are stored. Similarly, the column defect number storage register 26 has column addresses (00) to
The number of defects “2”, “4”, “1”, and “1” are stored in the order of (11).
【0050】ライン毎の不良数において、ローラインの
スペア数又はカラムラインのスペア数より多いものは、
カラムアドレス(01)に沿うカラムラインの「4」であ
る。そこで、図3(b)に示されたように、置換マスト
ラインであるカラムライン(01)が確定する。これによ
り、カラムライン(01)に沿って位置する全ての不良箇
所(01、00)、(01、01)、(01、10)、(01、11)が
カラム置換回路22の1本のカラムライン(O1)に置換
されて救済される。残った不良箇所のアドレスは(00、
00)、(00、10)、(10、11)、(11、11)である。If the number of defects per line is larger than the number of row line spares or column line spares,
This is “4” of the column line along the column address (01). Therefore, as shown in FIG. 3B, the column line (01) which is the replacement mast line is determined. As a result, all the defective portions (01, 00), (01, 01), (01, 10), (01, 11) located along the column line (01) become one column of the column replacement circuit 22. Replaced by line (O1) and relieved. The address of the remaining defective part is (00,
00), (00, 10), (10, 11), (11, 11).
【0051】再びAPG32を動作させ、本体セル10
からデータを読み出して期待値と比較し、不良数をカウ
ントする。ここで、既に置換先が設定されたカラムライ
ン(01)については比較を行わない。The APG 32 is operated again, and the main cell 10
The data is read out from the memory and compared with the expected value to count the number of failures. Here, comparison is not performed for the column line (01) for which the replacement destination has already been set.
【0052】これにより、図3(b)に示されたよう
に、ロー不良数格納レジスタ16にローアドレス(00)
〜(11)の順に不良数「1」、「0」、「1」、「2」
が格納される。同様に、カラム不良数格納レジスタ26
にはカラムアドレス「00」〜「11」の順に不良数
「2」、「0」、「1」、「1」が格納される。As a result, as shown in FIG. 3B, the row address (00) is stored in the row defect number storage register 16.
To (11), the number of defects is “1”, “0”, “1”, “2”
Is stored. Similarly, the column defect number storage register 26
Stores the number of defects "2", "0", "1", and "1" in the order of column addresses "00" to "11".
【0053】不良数で最も多いものは、ローアドレス
(11)に沿うローラインの「2」、又はカラムアドレス
(00)に沿うカラムラインの「2」である。ローライン
とカラムラインとで不良数が同数であるが、ローライン
優先であるので、図3(c)に示されたようにロー置換
ライン(11)を仮定する。これにより、ローライン(1
1)に位置する不良箇所(10、11)及び(11、11)が
置換される。The largest number of defects is "2" on the row line along the row address (11) or "2" on the column line along the column address (00). Although the number of defects is the same in the row line and the column line, but the row line has priority, the row replacement line (11) is assumed as shown in FIG. This allows the low line (1
The defective portions (10, 11) and (11, 11) located in 1) are replaced.
【0054】残った不良箇所のアドレスは、(00、00)
及び(00、10)である。再度APG32を動作させ、本
体セル10からデータを読み出して期待値と比較し、不
良数をカウントする。ロー不良数格納レジスタ16にロ
ーアドレス(00)〜(11)の順に不良数「2」、
「0」、「0」、「0」が格納される。カラム不良数格
納レジスタ26に、カラムアドレス「00」〜「11」の順
に不良数「2」、「0」、「0」、「0」が格納され
る。The address of the remaining defective part is (00, 00)
And (00,10). The APG 32 is operated again to read data from the main body cell 10 and compare it with an expected value to count the number of defects. The number of defects "2" is stored in the row defect number storage register 16 in the order of the row addresses (00) to (11),
“0”, “0”, and “0” are stored. The column defect number storage register 26 stores the defect numbers “2”, “0”, “0”, and “0” in the order of column addresses “00” to “11”.
【0055】図3(c)に示されたように、ロー置換ラ
イン(00)を仮定し、ローライン(00)に位置する不良
箇所(00、00)を置換する。APG32を動作させ、本
体セル10からデータを読み出して期待値と比較し、不
良数をカウントする。既に置換先を設定したローライン
(00)に対しては、期待値との比較を行わない。As shown in FIG. 3C, a defective portion (00, 00) located on the row line (00) is replaced by assuming a row replacement line (00). The APG 32 is operated to read data from the main body cell 10 and compare it with an expected value to count the number of defects. The comparison with the expected value is not performed for the row line (00) for which the replacement destination has already been set.
【0056】図4のように、ロー不良数格納レジスタ1
6に全て不良数「0」が格納され、カラム不良数格納レ
ジスタ26に全て不良数「0」が格納される。不良数が
「0」になったので、処理を終了する。良品化したもの
と判断し、置換検索終了信号を外部に出力する。そし
て、置換回路41に設定した情報に基づいて、置換を実
行する。As shown in FIG. 4, the row defect number storage register 1
6, the number of defects “0” is stored in all the columns, and the column defect number storage register 26 stores the number of all defects “0”. Since the number of defects has become "0", the process is terminated. It determines that the product has been rejected and outputs a replacement search end signal to the outside. Then, replacement is performed based on the information set in the replacement circuit 41.
【0057】以上のように、第1の実施の形態によれ
ば、不良箇所を検出して冗長回路に置換する救済処理を
行う回路を装置内部に備えており、外部からトリガ等の
簡単な信号を与えるだけで救済することができるので、
試験及び置換処理用に必要な設備が簡易でかつ安価なも
ので済む。従来は、上述したように1台数億円もするよ
うな高額な半導体試験装置と、ヒューズを溶断するため
のレーザリペア装置と、さらに半導体試験装置からレー
ザリペア装置に情報を伝達するシステムとを必要として
いた。このような高価な装置が不要であるため、コスト
低減に寄与することができる。As described above, according to the first embodiment, a circuit for performing a repair process for detecting a defective portion and replacing it with a redundant circuit is provided inside the apparatus, and a simple signal such as a trigger is externally provided. Can be remedied just by giving
The equipment required for the test and replacement processing is simple and inexpensive. Conventionally, as described above, an expensive semiconductor test apparatus that costs as much as 100 million yen, a laser repair apparatus for blowing a fuse, and a system for transmitting information from the semiconductor test apparatus to the laser repair apparatus. Needed. Since such an expensive device is unnecessary, it can contribute to cost reduction.
【0058】さらに、記憶容量が増大するに従い、冗長
回路自身の容量も増加し、置換回路の構成も複雑化して
いる。このため、半導体試験装置を用いて不良箇所を検
出する試験時間も数十分も要するに至っている。しか
し、本実施の形態によれば、ロー及びカラムラインを単
位として一括してセルデータを読み出し、期待値と比較
して不良数をカウントすることができるので、試験時間
の短縮が可能である。Further, as the storage capacity increases, the capacity of the redundancy circuit itself also increases, and the configuration of the replacement circuit is complicated. For this reason, several tens of minutes are required for a test time for detecting a defective portion using a semiconductor test apparatus. However, according to the present embodiment, it is possible to read out cell data collectively for each row and column line, and to count the number of defects in comparison with an expected value, so that the test time can be reduced.
【0059】次に、本発明の第2の実施の形態による半
導体記憶装置について述べる。この実施の形態は、図2
に示されたような構成を備える。図1に示された上記第
1の実施の形態では、置換ライン選択回路31aがテス
トコントローラ33が設定した救済方式に関する情報を
与えられて動作を行う。これに対し、本実施の形態では
予め外部からこのような情報をプログラム形式で与えら
れて置換ライン選択回路31bが格納しておき、この情
報を読み出して動作を行う点が相違する。他の構成は上
記第1の実施の形態と同様であり、説明を省略する。Next, a semiconductor memory device according to a second embodiment of the present invention will be described. This embodiment is shown in FIG.
Are provided. In the first embodiment shown in FIG. 1, the replacement line selection circuit 31a operates by being given information about the rescue method set by the test controller 33. On the other hand, the present embodiment is different in that such information is given in advance in the form of a program from the outside, stored in the replacement line selection circuit 31b, and this information is read out to perform an operation. Other configurations are the same as those in the first embodiment, and a description thereof will be omitted.
【0060】上述した実施の形態はー例であり、本発明
を限定するものではない。例えば、図1又は図2に示さ
れた構成では、装置全体を制御するテストコントローラ
と、試験に必要な信号を生成するAPGとを分離して設
けているが、試験回路として一体に設けてもよい。The above embodiment is an example and does not limit the present invention. For example, in the configuration shown in FIG. 1 or FIG. 2, a test controller for controlling the entire apparatus and an APG for generating a signal necessary for a test are provided separately, but they may be provided integrally as a test circuit. Good.
【0061】[0061]
【発明の効果】以上説明したように、本発明の冗長回路
内蔵半導体記憶装置は、装置内部に置換に必要な構成を
備え、内部で自動的に不良箇所を冗長回路に置換するこ
とができるので、レーザリペア装置等の高価な試験設備
が不要であり、また置換先のアドレス設定等に要する試
験時間を短縮することができるので、試験コストを低減
することが可能である。As described above, the semiconductor memory device with a built-in redundant circuit according to the present invention has a structure necessary for replacement inside the device and can automatically replace a defective portion with a redundant circuit inside. In addition, expensive test equipment such as a laser repair device is not required, and the test time required for setting a replacement address can be shortened, so that the test cost can be reduced.
【図1】本発明の第1の実施の形態による半導体記憶装
置の構成を示したブロック図。FIG. 1 is a block diagram showing a configuration of a semiconductor memory device according to a first embodiment of the present invention.
【図2】本発明の第2の実施の形態による半導体記憶装
置の構成を示したブロック図。FIG. 2 is a block diagram showing a configuration of a semiconductor memory device according to a second embodiment of the present invention.
【図3】上記第1又は第2の実施の形態により不良箇所
の救済処理を行う手順を示した説明図。FIG. 3 is an explanatory diagram showing a procedure for performing a repair process for a defective portion according to the first or second embodiment.
【図4】同第1又は第2の実施の形態により不良箇所の
救済処理を行う手順を示した説明図。FIG. 4 is an explanatory diagram showing a procedure for performing a repair process for a defective portion according to the first or second embodiment.
11 ロースペア部 12 ロー置換回路 13 ローラインデータ読み出し回路 14 ローライン比較器 15 ロー不良カウンタ 16 ロー不良数格納レジスタ 21 カラムスペア部 22 カラム置換回路 23 カラムラインデータ読み出し回路 24 カラムライン比較器 25 カラム不良カウンタ 26 カラム不良数格納レジスタ 31a、31b 置換ライン選択回路 32 APG 33 テストコントローラ 41 置換回路 11 Row Spare Unit 12 Row Replacement Circuit 13 Row Line Data Read Circuit 14 Row Line Comparator 15 Row Failure Counter 16 Row Failure Number Storage Register 21 Column Spare Unit 22 Column Replacement Circuit 23 Column Line Data Read Circuit 24 Column Line Comparator 25 Column Failure Counter 26 Column defect number storage register 31a, 31b Replacement line selection circuit 32 APG 33 Test controller 41 Replacement circuit
Claims (2)
憶装置において、 前記本体セルの不良個所を前記冗長回路に置換する処理
に必要な信号を発生する試験回路と、 ローライン又はカラムラインを単位として前記本体セル
に格納されているデータを読み出すローライン及びカラ
ムラインデータ読み出し回路と、 前記ローライン及びカラムラインデータ読み出し回路が
読み出したデータと、前記試験回路が発生した前記信号
に含まれる期待値とを、置換先を設定されたラインを除
く他のラインを単位として比較し不良か否かを判断する
ローライン及びカラムライン比較器と、 前記ローライン及びカラムライン比較器が不良と判断し
た数をローライン及びカラムラインを単位としてカウン
トするロー及びカラム不良カウンタと、 前記ロー及びカラム不良カウンタがカウントした不良数
を与えられてローライン及びカラムラインを単位として
格納するロー及びカラム不良数格納レジスタと、 前記ロー及びカラム不良数格納レジスタに格納された不
良数が零でないローライン又はカラムラインに対し、前
記冗長回路のローライン又はカラムラインに置換する組
み合わせを発生する置換ライン選択回路と、 前記置換ライン選択回路が発生した組み合わせを用いて
前記試験回路が仮設定したローライン及びカラムライン
を単位とする置換先アドレスを記憶するロー及びカラム
置換回路と、 前記置換回路が記憶している置換先アドレスに従って、
前記本体セルの不良箇所を前記冗長回路に置換する置換
回路と、 備えることを特徴とする冗長回路内蔵半導体記憶装置。1. A semiconductor memory device having a main body cell and a redundant circuit, comprising: a test circuit for generating a signal necessary for processing for replacing a defective portion of the main body cell with the redundant circuit; A row line and column line data read circuit for reading data stored in the body cell as a unit; data read by the row line and column line data read circuit; and an expectation included in the signal generated by the test circuit. A row line and a column line comparator for comparing the value with a unit other than the line for which the replacement destination is set and determining whether or not the line is defective, and the row line and the column line comparator are determined to be defective. A row and column failure counter for counting the number in units of row lines and column lines; A row and column defect number storage register for storing the number of defects counted by the column defect counter in units of row and column lines, and a row line in which the number of defects stored in the row and column defect number storage register is not zero Or, for a column line, a replacement line selection circuit that generates a combination to replace a row line or a column line of the redundant circuit, a row line that the test circuit temporarily sets using the combination generated by the replacement line selection circuit, and A row and column replacement circuit for storing replacement addresses in units of column lines, and a replacement address stored in the replacement circuit,
A semiconductor memory device with a built-in redundant circuit, comprising: a replacement circuit that replaces a defective portion of the main body cell with the redundant circuit.
ベクタを発生するパターン発生器と、 外部からトリガー信号を与えられ、前記パターン発生
器、前記ローライン及びカラムラインデータ読み出し回
路、前記ローライン及びカラムライン比較器、前記ロー
及びカラム不良カウンタ、前記ロー及びカラム不良数格
納レジスタ、前記ロー及びカラム置換回路及び前記置換
回路の動作を制御する制御信号を出力するテストコント
ローラと、 を有することを特徴とする請求項1記載の冗長回路内蔵
半導体記憶装置。2. The test circuit, comprising: a pattern generator for generating a test vector required to read data from the main body cell; and a trigger signal supplied from outside, the pattern generator, the row line, and the column line. A test for outputting a data readout circuit, the row and column line comparator, the row and column failure counter, the row and column failure count storage register, the row and column replacement circuit, and a control signal for controlling the operation of the replacement circuit. The semiconductor memory device with a built-in redundant circuit according to claim 1, further comprising: a controller.
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JP11176770A JP2001006388A (en) | 1999-06-23 | 1999-06-23 | Semiconductor memory with built-in redundant circuit |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1999
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