【発明の詳細な説明】
印刷配線基板上のチップのためのリード取付
本発明は、基板装置上のチップ、特に、改良されたリード取付領域を有する印
刷配線基板に関する。
電子装置の小型化の興味は、集積回路ダイを印刷配線基板上に直接実装するこ
とが望ましいことに導かれた。集積回路ダイコンタクトは、回路を形成するため
に印刷配線基板上の導電性トレースにワイヤボンディングされる。ダイ及びワイ
ヤボンドは、口語で「塊り頂部（glob top）」として言及されるカプセルに包む
ための材料によって覆われる。多くの印刷配線基板組立体は、「基板上のチップ」
装置として言及される。
実使用において、基板装置上のチップ基板は、印刷配線基板の周辺にある複数
の導電性リード取付指を具備しているリード取付領域を有する。リードフレーム
のリード線は、各リード取付指に取り付けられる。基板装置上のチップへのリー
ドフレームの取付は、代表的には半田付けによってなされる。基板上のチップへ
リードフレームを取り付ける処理により、基板装置上にリード付けされたチップ
となる。リード線は、それから従来の慣習に従って形成される。リード付けされ
た装置は、より大きな印刷配線基板に取り付けられて組立体を形成する。
リード取付指は、錫鉛めっきされることが望ましい。錫鉛めっきは、リードフ
レームとリード取付領域との間の高品質結合を提供すると共に、下に横たわる銅
を周囲から保護する。装置と基板上のチップの部品との間を相互接続するための
導電性トレースは、金めっきされることが望ましい。又、基板装置上のチップの
導電性トレースとダイとの間を相互接続するために金のワイヤボンディングがな
されることが望ましい。金のワイヤボンドは、トレースとワイヤボンドとの間の
最適な相互接続のために、柔らかく、かつ印刷配線基板の導電性トレース上の高
純度金めっきであることが要求される。リード取付指の錫鉛めっき及び印刷配線
基板の導電性トレース上のニッケル金めっきの存在により、２つのめっき材料間
の界面における合金接触がなされる。従来の印刷配線基板における外側導電層を
示す図２及び図３を参照すると、リード取付指（１６）は、印刷配線基板の外側
導電層に電気的に接続されていると共に導電性トレース（２）に接触している。
錫鉛めっきされたリード取付指（１６）に金がめっきされると、金は錫鉛と合金
になり半田結合部を脆化させる。それゆえ、ニッケル金領域をめっきする前にフ
ォトレジスト材料で印刷配線基板の錫鉛領域を選択的にマスクすることが従来の
慣習となっている。フォトレジスト材料は、理論的には２つの金属の混合を防止
する。
錫鉛めっき及びニッケル金めっきは、印刷配線基板の銅回路のための腐食保護
を提供する。ニッケル金領域をめっきする際の錫鉛領域の選択的なマスキングは
、２つの主要な心配事を提供する。合金接触部の領域において、金めっき槽の酸
がフォトレジスト（１８）の端部で露出している錫鉛めっきを低下させる。図１
を参照されたい。錫鉛めっきの低下は、錫鉛が金槽内において酸によってエッチ
ングされた保護されない銅の領域を形成する。保護されない銅の領域は、基板装
置上のチップのための潜在的な腐食点を提供するので、信頼性に影響する。
合金接触部におけるめっきの低下を解決する１つの解決策は、銅の領域を腐食
から保護するために合金接触部をマスクすることである。図４を参照すると、前
述の解決策は、印刷配線基板の周辺から遠く離れた光心像性の半田マスクの薄い
接触線を具備している。接触線は、合金接触部を覆うように適用される。半田マ
スクの接触線は、合金接触部を周囲から保護し、半田がニッケル金めっきに流れ
ないように機能する。基板装置上のチップは、その装置の頂部を覆う蓋を含んで
いる。蓋は、基板装置上のチップの周辺の内側にある基板装置上のチップにエポ
キシで取り付けられる。このため、接触線は蓋取付部の領域の内側及び同一中心
に位置する。蓋に生じる応力が基板に対する接触線の粘着力を超えることがある
ので、蓋取付部の領域が接触線と離れていることが重要である。蓋取付部が接触
線に重なると、接触線は基板から取り外されて不完全な部品となりうる。それゆ
え、接触線は最適であり、合金接触部を覆うのに必要な厚さのみが要求される。
合金接触部を周囲から保護するための半田マスクの接触線と関連した挑戦は、接
触線の適切な位置決めを含む。適切な位置決めがなされず、接触線が合金接触部
のリード取付指側に不適切に配置されると、他の銅が露出したままとなり、リー
ドの取付のために有益な半田の体積量が減少する。接触線が合金接触部のダイ側
に不適切に配置されると、銅が露出したままとなり、錫鉛又は半田が金めっきと
合金となると共に半田結合部を脆化させる。
合金接触部を形成する従来技術の他の問題は、金槽内の酸がフォトレジストの
端部において錫鉛をエッチングする際に、錫鉛によって金めっき槽が汚染される
ことである。金槽内の酸が完全に錫鉛をエッチングすると、錫鉛が銅トレースを
露出させた後にその酸は銅トレースをエッチングし始めると共に導電性領域を減
少させることが可能になる。
このため、合金接触の欠点を克服すると共にリード取付領域を有する基板装置
上のチップの信頼性及び製造性を改良することが必要である。
前述の問題は、本発明による基板装置上のチップによって解決される。本発明
において、印刷配線基板は複数のリード取付指を有する。すべてのリード取付指
は、ビアを介して印刷配線基板上の導電性トレースに電気的に接続されている。
本発明の実施形態を図面を参照して説明する。
図１は、合金接触及び従来技術のリード指に覆われたフォトレジストの断面図
であり、金めっき後の付随低下を示している。
図２及び図３は、リード取付指及び導電性トレース間の合金接触を有する基板
装置上の多層チップの頂側及び底側の銅導電層を示している。
図４は、接触線を示す図２及び図３の基板装置上のチップの頂側の半田マスク
層を示している。
図５は、本発明によるリード取付指の断面図であり、フォトレジストによるリ
ード取付指の完全適用範囲を示している。
図６及び図７は、本発明によるリード取付指を有する印刷配線基板上の多層チ
ップの頂側及び底側の銅導電層を示している。
図８は、図６及び図７の基板装置のチップの頂側の半田マスク層を示している
。
図９及び図１０は、それぞれ図６の９−９線及び１０−１０線に沿った断面図
であり、本発明による基板上のリード付けされたチップを示している。
図１１及び図１２は、本発明による基板装置上の基部グリッドアレイチップの
断面を示している。
基板装置上のチップは、ポリイミド電気絶縁材料の印刷配線基板（１）を具備
している。印刷配線基板は、米国特許出願第０８／６２１，３０４号及び第０８
／６２０，７６５号に開示された印刷配線基板と同様である。ポリイミドの各層
は、その上面に導電性領域、即ちトレース（２）を有している。好適な印刷配線
基板ポリイミド及びプリプレッグは、パークエレクトロケミカル コーポレーシ
ョンの子会社であるイングランドラミネート社によって製造されたＮ７０００−
１シリーズである。Ｎ７２０５−１ラミネート及びＮ７３０５−１プリプレッグ
が好適である。図６乃至図８を参照すると、基板（１）を貫通するビア（３）は
、印刷配線基板（１）の頂側（４）から中間層及び／又は印刷配線基板（１）の
底側（５）への導電性を提供する。動作において、ビア（３）は接地電位、直流
、無線周波数又はマイクロ波信号のいずれかを流して所望の目的を達成する。従
来から公知となっているビア（３）は、内側円筒面（７）を有する基板（１）の
環状リム（６）を具備している。内側円筒面（７）は、代表的には金属、好まし
くは銅である導電性材料層でめっきされる。電気的接続は、導電性トレース（２
）をめっきされた内側円筒面（７）に接触させることによって、例えば接地板（
８）を含む印刷配線基板（１）の１層以上で達成される。直流、無線周波数、及
びマイクロ波信号ビア（３）は、接地板には電気的に接続されない。接地板層（
８）は、すべての信号及び無線周波数ビア（３）を取囲む絶縁リングを有してい
る。ビア（３）を形成する従来の方法によって、ビア（３）は必然的に印刷配線
基板（１）におけるガス抜き領域又はめっきされた貫通孔を形成する。
リード取付指（１６）と導電性トレース（２）との間の合金接触部（１９）に
関連した前述の信頼性及び製造性の問題により、すべてのリード取付指（１６）
のために合金接触部をなくすことがここに示唆される。本発明による印刷配線基
板においては、合金接触部の削除は、すべてのリード取付指（１６）を適当な導
電性トレース（２）及び／又は接地板（８）へ相互接続するための第１及び第２
リード取付ビア（２１，２２）を使用することによって達成される。
図９及び図１０を参照すると、第１リード取付ビア（２１）は、印刷配線基板
（１）の中間層の１つにある相互接続トレース（２３）と電気的に連結している
。相互接続トレース（２３）は、第１リード取付ビア（２１）に接続すると共に
、第２リード取付ビア（２２）に電気的に接続するために所定距離延びている。
第２リード取付ビア（２２）は、相互接続トレース（２３）を頂側導電層に相互
接
続する。このため、相互接続トレース（２３）は、印刷配線基板の周辺から離れ
た錫鉛めっきされたリード取付指（１６）の端部と印刷配線基板の周辺近傍のキ
ッケル金めっきされた導電性トレース（２）の端部及び／又は接地板（８）との
間に物理的な間隔を形成する。物理的な間隔は、合金接触部及び接触線の必要性
を未然に回避すると共に、金めっき槽以前の錫鉛めっきされたリード取付指（１
６）の完全なマスキングを許容する。例えば、図５を参照されたい。更に、物理
的な間隔は、マスク整合の通常の製造公差が反対に影響せず、又は、リード取付
領域におけるフォトレジストマスクの故意機能を危険にさらさない領域を効果的
に提供する。
中間接地板層は、接地板を有する外側導電層と同等の電位を流す。本発明によ
る基板装置上のチップの回路基板において、印刷配線基板の中間層は接地板（８
）である。それゆえ、接地電位を流すすべてのリード取付指（１６）のみならず
、多層印刷配線基板における接地板（８）の相互接続は、高周波性能を低下させ
ることなくリード取付ビア（２１，２２）を介して適正に達成される
図７、図９及び図１０を参照すると、各リード取付指（１６）は、第１幅を有
すると共に第２導電性トレース（２０）に電気的に接続される。リード取付指（
１６）の第１幅は、従来技術によるリードフレームのリード線（２４）の幅と合
致するように適当な大きさで製造される。第２導電性トレース（２０）は、第２
幅を有すると共に第Ｉリード取付ビア（２１）に接続される。第２導電性トレー
ス（２０）の第２幅は、リードフレームを印刷配線基板（１）へ取り付ける工程
の際の利点を提供する。基板装置上のマイクロ波チップにおいては、接地板（８
）への多数の高品質接続を有することが電気的に望ましい。又、高品質電気接続
は、本来、半田工程の際に熱をも伝導する。第２導電性トレース（２０）の狭い
幅は、接地板（８）への熱の移動を制限する。このため、リード取付指（１６）
は、熱く、速くなると共に、温度極値に対しての基板装置上のチップの露出を最
小化する。又、第２導電性トレース（２０）の狭い幅は、毛細管現象で第１リー
ド取付ビア（２１）に流れた半田の体積を最小化する。第１リード取付ビア（２
１）は、半田をリード取付指（１６）の端部に集結させる。
図１１及び図１２を参照すると、本発明の変形例が示されている。この変形例
は、ボールグリッドアレイ（BGA）取付方法を構成している。リードフレームの
リード線をリード指に取り付けるよりはむしろ、導電性塊、即ち導電性ボール（
２５）を印刷配線基板の底面、即ち取付面に配置している。より大きな印刷配線
基板への基板上のチップの取付は、半田リフローによってなされうる。回路基板
上へのすべての接続は、ビア（２１）及び相互接続トレース（２３）を介して達
成される。
本発明の他の利点は、実施形態の詳細な説明、図面、及び添付の請求の範囲か
ら明白に理解されよう。 Lead attachment according to the invention for the Description of the Invention on the printed wiring board of chips, chip on board device, in particular, relates to printed wiring board having an improved lead attachment region. The interest in miniaturizing electronic devices has led to the desire to mount integrated circuit dies directly on printed wiring boards. Integrated circuit die contacts are wire bonded to conductive traces on a printed wiring board to form a circuit. The die and wire bond are covered by a material for encapsulation, which is colloquially referred to as "glob top". Many printed wiring board assemblies are referred to as "chip on board" devices. In practical use, a chip substrate on a substrate device has a lead mounting area having a plurality of conductive lead mounting fingers around a printed wiring board. A lead wire of the lead frame is attached to each lead attachment finger. The attachment of the lead frame to the chip on the substrate device is typically performed by soldering. The process of attaching the lead frame to the chip on the substrate results in a chip that is leaded on the substrate device. The leads are then formed according to conventional practices. The leaded device is attached to a larger printed circuit board to form an assembly. The lead mounting fingers are desirably tin-lead plated. Tin-lead plating provides a high quality bond between the lead frame and the lead mounting area, while protecting the underlying copper from the surroundings. The conductive traces for interconnecting between the device and the components of the chip on the substrate are preferably gold plated. It is also desirable that gold wire bonding be performed to interconnect between the conductive traces of the chip on the substrate device and the die. Gold wire bonds are required to be soft and of high purity gold plating on the conductive traces of the printed wiring board for optimal interconnection between the traces and the wire bonds. The presence of tin-lead plating on the lead mounting fingers and nickel-gold plating on the conductive traces of the printed wiring board makes alloy contact at the interface between the two plating materials. Referring to FIGS. 2 and 3, which show the outer conductive layer in a conventional printed wiring board, the lead mounting finger (16) is electrically connected to the outer conductive layer of the printed wiring board and the conductive trace (2). Is in contact with When gold is plated on the tin lead-plated lead mounting finger (16), the gold becomes an alloy with tin lead and embrittles the solder joint. Therefore, it is conventional practice to selectively mask the tin-lead regions of a printed wiring board with a photoresist material before plating the nickel-gold regions. The photoresist material theoretically prevents mixing of the two metals. Tin lead plating and nickel gold plating provide corrosion protection for copper circuits on printed wiring boards. The selective masking of the tin-lead area when plating the nickel-gold area offers two major concerns. In the area of the alloy contact, the acid in the gold plating bath reduces the tin-lead plating exposed at the end of the photoresist (18). See FIG. The reduction in tin-lead plating forms areas of unprotected copper where the tin-lead is acid etched in the gold bath. The unprotected copper area affects reliability because it provides a potential corrosion point for chips on the substrate device. One solution to the reduction in plating at the alloy contacts is to mask the alloy contacts to protect the copper area from corrosion. Referring to FIG. 4, the above solution comprises a thin contact line of an optically imageable solder mask remote from the periphery of the printed wiring board. The contact line is applied to cover the alloy contact. The contact lines of the solder mask protect the alloy contacts from the surroundings and serve to prevent solder from flowing into the nickel gold plating. The chip on the substrate device includes a lid that covers the top of the device. The lid is epoxy attached to the chip on the substrate device inside the periphery of the chip on the substrate device. For this reason, the contact line is located inside and at the same center in the area of the lid attaching portion. It is important that the area of the lid attachment is separated from the contact line, as stresses generated in the lid can exceed the adhesion of the contact line to the substrate. If the lid attachment overlaps the contact line, the contact line can be removed from the board and become an incomplete part. Therefore, the contact lines are optimal and only require the thickness necessary to cover the alloy contacts. Challenges associated with solder mask contact lines to protect the alloy contacts from the surroundings include proper positioning of the contact lines. If the wire is improperly positioned and the contact wire is improperly placed on the lead mounting finger side of the alloy contact, other copper will remain exposed, reducing the volume of solder available for lead mounting I do. If the contact wire is improperly placed on the die side of the alloy contact, the copper will remain exposed and the tin-lead or solder will alloy with the gold plating and embrittle the solder joint. Another problem with the prior art for forming alloy contacts is that tin acid contaminates the gold plating bath as the acid in the bath etches tin lead at the edges of the photoresist. When the acid in the metal bath completely etches the tin lead, after the tin lead exposes the copper trace, the acid can begin to etch the copper trace and reduce the conductive area. Therefore, there is a need to overcome the disadvantages of alloy contact and to improve the reliability and manufacturability of chips on substrate devices having lead attachment areas. The aforementioned problems are solved by a chip on a substrate device according to the invention. In the present invention, the printed wiring board has a plurality of lead mounting fingers. All lead mounting fingers are electrically connected via vias to conductive traces on the printed wiring board. An embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view of a photoresist covered with alloy contacts and a prior art lead finger, showing the accompanying degradation after gold plating. FIGS. 2 and 3 show the top and bottom copper conductive layers of a multilayer chip on a substrate device having alloy contacts between the lead mounting fingers and the conductive traces. FIG. 4 shows the solder mask layer on the top side of the chip on the substrate device of FIGS. 2 and 3 showing the contact lines. FIG. 5 is a cross-sectional view of a lead attachment finger according to the present invention, showing the complete coverage of the lead attachment finger by photoresist. 6 and 7 show the top and bottom copper conductive layers of a multilayer chip on a printed wiring board having lead mounting fingers according to the present invention. FIG. 8 shows a solder mask layer on the top side of the chip of the substrate device of FIGS. 6 and 7. FIGS. 9 and 10 are cross-sectional views taken along lines 9-9 and 10-10, respectively, of FIG. 6, showing a chip mounted on a substrate according to the present invention. 11 and 12 show cross sections of a base grid array chip on a substrate device according to the present invention. The chip on the substrate device has a printed wiring board (1) made of a polyimide electrically insulating material. The printed wiring board is similar to the printed wiring boards disclosed in U.S. patent applications Ser. Nos. 08 / 621,304 and 08 / 620,765. Each layer of polyimide has a conductive region or trace (2) on its upper surface. A preferred printed circuit board polyimide and prepreg is the N7000-1 series manufactured by England Laminate, a subsidiary of Park Electrochemical Corporation. N7205-1 laminates and N7305-1 prepregs are preferred. Referring to FIGS. 6 to 8, vias (3) penetrating through the substrate (1) are provided from the top side (4) of the printed wiring board (1) to the intermediate layer and / or the bottom side of the printed wiring board (1). Provide conductivity to 5). In operation, vias (3) carry either ground potential, direct current, radio frequency or microwave signals to achieve a desired purpose. Conventionally known vias (3) comprise an annular rim (6) of a substrate (1) having an inner cylindrical surface (7). The inner cylindrical surface (7) is plated with a layer of conductive material, typically a metal, preferably copper. Electrical connection is achieved on one or more layers of the printed wiring board (1) including, for example, a ground plane (8) by contacting the conductive traces (2) with the plated inner cylindrical surface (7). DC, radio frequency, and microwave signal vias (3) are not electrically connected to the ground plane. The ground plane layer (8) has an insulating ring surrounding all signal and radio frequency vias (3). By the conventional method of forming vias (3), vias (3) necessarily form outgassing areas or plated through holes in printed wiring board (1). Due to the aforementioned reliability and manufacturability issues associated with the alloy contact (19) between the lead mounting finger (16) and the conductive trace (2), the alloy contact for all lead mounting fingers (16) Eliminating parts is suggested here. In the printed wiring board according to the present invention, the elimination of the alloy contacts is the first and second for interconnecting all lead mounting fingers (16) to the appropriate conductive traces (2) and / or ground planes (8). This is achieved by using the second lead mounting vias (21, 22). Referring to FIGS. 9 and 10, the first lead mounting via (21) is in electrical communication with an interconnect trace (23) in one of the intermediate layers of the printed wiring board (1). The interconnect trace (23) extends a predetermined distance to connect to the first lead mounting via (21) and to electrically connect to the second lead mounting via (22). A second lead mounting via (22) interconnects the interconnect trace (23) to the top conductive layer. For this reason, the interconnect trace (23) is composed of the end of the tin lead-plated lead mounting finger (16) remote from the periphery of the printed wiring board and the Kickel gold plated conductive trace (near the periphery of the printed wiring board). Form a physical gap between the end of 2) and / or the ground plate (8). The physical spacing obviates the need for alloy contacts and contact lines, and allows complete masking of the tin-lead plated lead attachment fingers (16) before the gold plating bath. For example, see FIG. Further, the physical spacing effectively provides areas where the normal manufacturing tolerances of mask alignment do not adversely affect or endanger the deliberate function of the photoresist mask in the lead mounting area. The intermediate ground plane layer carries the same potential as the outer conductive layer having the ground plane. In the circuit board of the chip on the board device according to the present invention, the intermediate layer of the printed wiring board is a ground plate (8). Therefore, the interconnection of the ground plate (8) in the multilayer printed wiring board as well as all the lead mounting fingers (16) for flowing the ground potential allows the lead mounting vias (21, 22) to be inserted without deteriorating the high-frequency performance. 7, 9 and 10, each lead mounting finger (16) has a first width and is electrically connected to a second conductive trace (20). The first width of the lead mounting finger (16) is manufactured to a suitable size to match the width of the lead wire (24) of the prior art lead frame. The second conductive trace (20) has a second width and is connected to the I-lead mounting via (21). The second width of the second conductive trace (20) provides advantages during the process of attaching the lead frame to the printed wiring board (1). In a microwave chip on a substrate device, it is electrically desirable to have a number of high quality connections to the ground plane (8). High quality electrical connections also inherently conduct heat during the soldering process. The narrow width of the second conductive trace (20) limits the transfer of heat to the ground plane (8). Thus, the lead mounting fingers (16) are hot and fast, and minimize the exposure of the chip on the substrate device to temperature extremes. Also, the narrow width of the second conductive trace (20) minimizes the volume of solder flowing into the first lead mounting via (21) due to capillary action. The first lead mounting vias (21) concentrate solder at the ends of the lead mounting fingers (16). Referring to FIGS. 11 and 12, a modification of the present invention is shown. This modification constitutes a ball grid array (BGA) mounting method. Rather than attaching the lead wires of the lead frame to the lead fingers, a conductive mass, that is, a conductive ball (25) is arranged on the bottom surface, that is, the mounting surface of the printed wiring board. Attachment of the chip on the board to a larger printed wiring board can be done by solder reflow. All connections on the circuit board are achieved vias (21) and interconnect traces (23). Other advantages of the present invention will be apparent from the detailed description of embodiments, the drawings, and the appended claims.
【手続補正書】特許法第１８４条の８第１項
【提出日】平成１０年４月１７日（１９９８．４．１７）
【補正内容】
請求の範囲
１．中間層を有するリード付けされた多層の印刷配線基板であって、複数の第１
リード取付指、複数の相互接続トレース、及び複数の第２リード取付ビアを具
備し、
前記リード取付指の各々が第１リード取付ビアの各々の１つに電気的に接続
されると共に、前記第２リード取付ビアの各１つが前記印刷配線基板の前記中間
層における相互接続トレースに電気的に接続され、各前記相互接続トレースが
前記第２リード取付ビアの各１つに電気的に接続されていることを特徴とする
リード付けされた多層の印刷配線基板。
２．前記複数のリード取付指が、選定された単一の第１リード取付ビアに接続さ
れることを特徴とする請求の範囲第１項記載のリード付けされた多層の印刷配
線基板。
３．前記リード取付指の少なくとも１つが、第１幅を有すると共に選定された第
２導電性トレースを介して前記第１リード取付ビアに電気的に接続され、前記第
２導電性トレースは、前記第１幅よりも小さい第２幅を有することを特徴とす
る請求の範囲第１項記載のリード付けされた多層の印刷配線基板。
４．前記リード取付指の各々が、前記印刷配線基板の取付側に設けられると共に
、導電性塊を有することを特徴とする請求の範囲第１項記載のリード付けされ
た多層の印刷配線基板。
５．リード付けされた多層の印刷配線基板であって、
第１及び第２中間導電層と、複数のリード取付指とを具備し、前記印刷配線
基板が第１及び第２電気信号に電気的に接続され、該第１電気信号は前記第２
電気信号と異なる信号周波数帯を有し、前記複数のリード取付指の各１つは複
数の導電性トレースの各１つに電気的に接続され、各導電性トレースは、複数
の第１リード取付ビアの各１つ、複数の相互接続トレースの各１つ、及び複数
の第２リード取付ビアの各１つに電気的に接続され、前記第１電気信号は、前
記第１リード取付ビアの１つ、第１中間層における各相互接続トレース、及び
各第２リード取付ビアに流され、前記第２電気信号は、異なる第１リード取付
ビア、第２中間層における異なる各相互接続トレース、及び
前記複数の第２リード取付ビアのうちの異なる各１つに流されることを特徴と
するリード付けされた多層の印刷配線基板。
６．中間層及び印刷配線基板の周辺に設けられた複数のリード取付指を有するリ
ード付けされた多層の印刷配線基板において、前記複数のリード取付指の各１
つは、複数の第１リード取付ビアの各１つに接続され、前記第１リード取付ビ
アは、前記印刷配線基板の前記周辺から固定距離だけ離されていることを特徴
とするリード付けされた多層の印刷配線基板。
７．少なくとも２つの前記リード取付指は、前記第１リード取付ビアの１つに接
続されていることを特徴とする請求の範囲第６項記載のリード付けされた多層
の印刷配線基板。
８．各前記リード取付指は、第１幅を有すると共に第２導電性トレースを介して
前記第１リード取付ビアに電気的に接続され、前記第２導電性トレースは、前
記第１幅よりも小さい第２幅を有することを特徴とする請求の範囲第６項記載
のリード付けされた多層の印刷配線基板。
９．リード付けされた多層の印刷配線基板であって、
第１導電性材料を具備する導電性表面層、及び前記第１導電性材料とは異な
る第２導電性材料を具備する複数のリード取付指と、
複数の第１リード取付ビアと、
複数の相互接続トレースと、
複数の第２リード取付ビアと、
中間導電層とを具備し、
各前記リード取付指は前記複数の第１リード取付ビアの１つと電気的に接続
されると共に、各前記第１リード取付ビアは前記中間導電層における前記複数
の相互接続トレースの各１つに電気的に接続され、前記相互接続トレースは前
複数の第２リード取付ビアの各１つに電気的に接続されることを特徴とするリ
ード付けされた多層の印刷配線基板。
１０．前記第１及び第２導電性材料が金属であることを特徴とする請求の範囲第
９項記載のリード付けされた多層の印刷配線基板。
１１．前記第１導電性材料が、ニッケル金を伴った金属めっきされていること
を特徴とする請求の範囲第９項記載のリード付けされた多層の印刷配線基板。
１２．前記第２導電性材料が、錫鉛を伴った金属めっきされていることを特徴と
する請求の範囲第９項記載のリード付けされた多層の印刷配線基板。[Procedure of Amendment] Article 184-8, Paragraph 1 of the Patent Act
[Submission date] April 17, 1998 (April 17, 1998)
[Correction contents]
The scope of the claims
1. A leaded multilayer printed wiring board having an intermediate layer, the plurality of first printed wiring boards comprising:
Including a lead mounting finger, a plurality of interconnect traces, and a plurality of second lead mounting vias
Be prepared,
Each of the lead mounting fingers is electrically connected to each one of the first lead mounting vias
And each one of the second lead mounting vias is located in the middle of the printed wiring board.
Electrically connected to the interconnect traces in the layer, each said interconnect trace being
It is electrically connected to each one of the second lead mounting vias.
Leaded multilayer printed wiring board.
2. The plurality of lead mounting fingers are connected to a single selected first lead mounting via.
2. A multi-layer printed leaded arrangement according to claim 1, wherein
Wire board.
3. At least one of the lead mounting fingers has a first width and a selected second
Electrically connected to the first lead mounting via via two conductive traces;
The two conductive traces have a second width smaller than the first width.
A leaded multilayer printed wiring board according to claim 1.
4. Each of the lead mounting fingers is provided on the mounting side of the printed wiring board,
The lead-in according to claim 1, characterized in that it has a conductive mass.
Multilayer printed wiring board.
5. A multilayer printed wiring board with leads,
The printed wiring comprising a first and a second intermediate conductive layer and a plurality of lead mounting fingers.
A substrate is electrically connected to first and second electrical signals, wherein the first electrical signal is
It has a signal frequency band different from the electric signal, and each one of the plurality of lead mounting fingers is
A plurality of conductive traces, each conductive trace being electrically connected to a respective one of the number of conductive traces;
One of the first lead mounting vias, one of the plurality of interconnect traces, and the plurality of
Electrically connected to each one of the second lead mounting vias, wherein the first electrical signal is
One of the first lead mounting vias, each interconnect trace in the first intermediate layer, and
Flowing through each second lead mounting via, wherein the second electrical signal is applied to a different first lead mounting via
Vias, each different interconnect trace in the second intermediate layer, and
Flowing into different ones of the plurality of second lead mounting vias.
Leaded multilayer printed wiring board.
6. A lead having a plurality of lead mounting fingers provided around an intermediate layer and a printed wiring board.
In the multi-layer printed wiring board, each one of the plurality of lead mounting fingers is provided.
One is connected to each one of the plurality of first lead mounting vias, and is connected to the first lead mounting via.
A is separated by a fixed distance from the periphery of the printed wiring board
A multilayer printed wiring board with leads.
7. At least two of the lead mounting fingers are in contact with one of the first lead mounting vias.
7. The multi-layered lead according to claim 6, wherein the layers are connected.
Printed wiring board.
8. Each of the lead mounting fingers has a first width and is connected via a second conductive trace.
The second conductive trace is electrically connected to the first lead mounting via,
7. The method according to claim 6, wherein the second width is smaller than the first width.
Leaded multilayer printed wiring board.
9. A multilayer printed wiring board with leads,
A conductive surface layer comprising a first conductive material, and a different from the first conductive material.
A plurality of lead mounting fingers comprising a second conductive material,
A plurality of first lead mounting vias;
Multiple interconnect traces,
A plurality of second lead mounting vias;
And an intermediate conductive layer,
Each of the lead mounting fingers is electrically connected to one of the plurality of first lead mounting vias.
And each of the first lead mounting vias is provided in the intermediate conductive layer.
Electrically connected to each one of the interconnect traces, said interconnect traces being
A plurality of second lead mounting vias electrically connected to each one of the plurality of second lead mounting vias;
Multilayer printed wiring board
10. The first and second conductive materials are metals.
10. The leaded multilayer printed wiring board according to claim 9.
11. The first conductive material is metal-plated with nickel gold
The leaded multilayer printed wiring board according to claim 9, characterized in that:
12. The second conductive material is metal-plated with tin-lead.
10. The leaded multilayer printed wiring board according to claim 9, wherein:
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(72)発明者 シュワブ、ポール ジェイ
アメリカ合衆国 ニューハンプシャー州
ハドソン パートリッジサークル 12────────────────────────────────────────────────── ───
Continuation of front page
(72) Inventors Schwab, Paul Jay
United States New Hampshire
Hudson Partridge Circle 12