JP2000502850A - Surround sound processor with improved control voltage generator - Google Patents

Surround sound processor with improved control voltage generator

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Abstract

(57)【要約】 聴取領域を囲む多数の拡声器によって立体オーディオ信号を表現するためのサラウンドサウ冫ドプロセッサにおいて、１つの入カマトリックス段と、１つの検出器フィルタ及びマトリックス回路と、改良されたフィルタが組み込まれた１つの方向検出器回路と、２つの方向検出器回路出力から３つの方向信号を供給する１つの新規な検出器スプリッタ回路と、方向信号の変化率に選択的に応答し、直線性補正ネットワークを介して６個の電圧制御される増幅器に６個の制御電圧信号を供給するための改良された可変フィルタを備えた新規な３チャネルサーボ論理回路とを有し、バッファ増幅器を介してプロセッサの出力端予へ多数の拡声器供給信号を供給するために前記増幅器の出力が出力マトリックスにおいて組合わされる。検出器スプリッタ回路は、電圧制御される増幅器及び出力マトリックス回路の変更に対応して、前方向指向または逆方向指向作動モードのいずれかに構成可能である。更に、検出器スプリッタは、第３の方向信号を除去するために、出力マトリックス回路を対応して変えることによって切替え可能である。 (57) Abstract: In a surround sound processor for representing a stereophonic audio signal by a number of loudspeakers surrounding a listening area, one input matrix stage, one detector filter and matrix circuit are improved. Directional detector circuit with integrated filters, one novel detector splitter circuit that provides three directional signals from the outputs of the two directional detector circuits, and selectively responds to the rate of change of the directional signal. A new three-channel servo logic circuit with an improved variable filter for providing six control voltage signals to six voltage controlled amplifiers via a linearity correction network; and a buffer amplifier. The outputs of the amplifiers are combined in an output matrix to provide a number of loudspeaker supply signals to the output of the processor via the. The detector splitter circuit can be configured in either a forward-directed or reverse-directed operating mode in response to changes in the voltage controlled amplifier and output matrix circuit. In addition, the detector splitter can be switched by correspondingly changing the output matrix circuit to eliminate the third direction signal.

Description

【発明の詳細な説明】 改良された制御電圧発生器を備えたサラウンドサウンドプロセッサ 技術分野 本発明は、概して音響無指向性再生(periphonic reproduction of sound)のた めのプロセッサに関する。更に詳細には、本発明は、オーディオ信号の多重チャ ネル再配分用サラウンドサウンドプロセッサのサーボ論理制御電圧発生器の改良 に関する。 発明の背景 本発明はサラウンドサウンドプロセッサにおける改良に関する。サラウンドサ ウンドプロセッサは、演奏が知覚されている別個の多重トラック音源に直接的に 比較可能な高品質音場を提供する方法において、聴取者を囲むように配列された 非常に多数の拡声器をドライブするように１つの２チャネル立体音源信号を強化 するために作動する。従って、空間的な幻覚が創作可能であり、聴取者が充足感 、方向性品質、及び、聴覚次元またはオリジナルな音響環境の「高邁性」を経験 することを可能にする。前述のいわゆる音の無指向性的再生は、生の音響事象と 関連した残響または「アンビエンス(ambience)」をシミュレートするためにオー ディオ信号の時間的遅れをデジタル的に生成することに頼る従来の音場プロセッ サの動作と区別され得る。これら従来のシステムは、オリジナルな演奏空間(per formance space)からの情報に基づく音を方向的に位置決めせず、結果として得 られる残響特性は著しく人工的である。 この目的を達成するために、サラウンドサウンドプロセッサは、一般に、入力 マトリックス、制御電圧発生器、及び、可変マトリックス回路を有する。入力マ トリックスは、通常、入力信号の平衡およびレベル制御を提供し、入力信号の正 常および反転極性版（バージョン）、正加算信号、及び、差信号を生成し、場合 によっては、移相版（バージョン）を生成し、更に、或いは、改めて、処理上の 残りの必要条件の要求に応じて信号を多重周波数範囲内に濾過する。 制御電圧発生器は方向性検出器及びサーボ論理回路を含む。方向性検出器は、 立体音響段において異なる方向にコード化された音を表す信号の間の相関度を測 定し、優勢な音響の方向性位置に対応する電圧を生成する。サーボ論理回路は、 可変マトリックス回路における電圧制御される増幅器の利得を、音響方向、及び 、周囲の拡声器における音響再生を意図する方向に基づいて変化させるための制 御電圧を発生するためにこれらの信号を使用する。 可変マトリックス回路は、電圧制御される増幅器及び分離マトリックスを含む 。電圧制御される増幅器は、分離マトリックスへの適用を目的とし、可変利得を 用いて入力マトリックスオーディオ信号を増幅する。この場合、これらの増幅器 は、漏話を異なる拡声器供給信号内に選択的に抹殺するために用いられる。分離 マトリックスは、幾つかの異なる方法において、入力マトリックスの出力と電圧 制御される増幅器の出力とを組み合わせ、組合わされた結果は、それぞれ、当該 聴取者を囲む数個の異なる位置のうちの１つに配置されるべき拡声器に対する拡 声器供給信号となる。これらの信号の各々において、或る特定の信号成分は、検 出器、制御電圧発生器、電圧制御される増幅器（ＶＣＡ）、及び、分離マトリッ クスの動作によって動的に除去可能である。 サラウンドサウンドプロセッサにおいて、表現の巧妙さの多くは、方向検出器 、制御電圧発生器およびＶＣＡのサーボ論理回路の特性に起因する。これらの特 性は更に洗練されるので、聴取者にとって、明白な演奏は更に透明かつ気楽な音 響となる。 発明の要約 本発明は、その演奏が知覚される多重音源からの生の表現に匹敵する方法にお いて立体音源からの音響を再生するために改良されたサウンドプロセッサを提供 する。本発明は、詳細には、多重軸制御電圧信号を用いた、サーボ論理制御電圧 発生器の回路構成の改良に関する。 技術的発端において、当プロセッサは、改良されたフィルタ、２つの方向検出 器回路出力から３つの方向信号を供給する検出器スプリッタ回路、及び、方向信 号の変化率に選択的に応答する改良された可変フィルタを備え、そして、直線性 補正ネットワークを介して６個の電圧制御される増幅器に６つの制御電圧信号を 供給する１つの３チャネルサーボ論理回路が組み込まれた１つの方向検出器回路 を有し、当プロセッサの出力は、１つの出力マトリックスにおいて組合わされ、 バッファ増幅器を介して、当プロセッサの出力端子に多数の拡声器供給信号を供 給する。検出器スプリッタ回路は、純方向指向または逆方向指向作動モードのい ずれにも構成可能であり、電圧制御される増幅器及び出力マトリックス回路は作 動モードに対応して変更される。その上、検出器スプリッタは、出力マトリック ス回路を変更することにより、第３の方向信号を除去するように切り替え可能で ある。 好ましい実施例において、サラウンドサウンドプロセッサは、１つの立体音源 の左と右のオーディオ信号を受け取り、そして、その中に当該聴取者を囲み込む 別個音源の印象を生成するために１つの聴取領域を囲む複数の拡声器によって表 現するように左と右の信号を処理する機能を備える。本プロセッサは、左と右の オーディオ信号を受信するための１対の入力端子と、１対の入力端子から左と右 のオーディオ信号を受信し、そして、どちらの極性であっても左と右のオーディ オ信号を後続回路に供給するために、各チャネルに対する利得が等しい少なくと も１つずつの反転増幅器と非反転増幅器とを有する１つの入力マトリックス回路 と、入力マトリックス回路からの左と右のオーディオ信号を受信し、そして、左 と右に濾波された信号を供給するために適した伝達特性を用いて各々の信号を濾 波する１つの検出器フィルタと、左と右の信号の和と差を、それぞれ、追加順方 向及び逆方向濾波された信号として供給するために、左と右の濾波された信号を 受信して組み合わせる１つの検出器マトリックス回路と、左と右の濾波された信 号を受信し、そして、制限電圧を限度として、左の濾波された信号の振幅に対す る右の濾波された信号の振幅の比の対数に比例する左右方向信号を供給するよう に前記の信号を処理し、同様に、順方向及び逆方向の濾波された信号を受信し、 そして、同じ制限電圧を限度として、順方向の濾波された信号の振幅に対する逆 方向右の濾波された信号の振幅の比の対数に比例する順逆方向信号を供給するよ うに前記の信号を処理する１つの方向検出器回路と、一方において、左右及び順 逆方向信号を受信し、そして、１つ又は複数の追加方向信号を供給するために、 前記信号を処理し、他方において、全ての前記方向信号の和の定常性を維持する ために左右及び順逆方向信号を修正する１つの検出器スプリッタ回路と、修正さ れた左右及び順逆方向信号、及び、検出器スプリッタ回路からの１つ又は複数の 追加方向信号を受信し、可変ローパスフィルタを用いて前記信号の各々を濾波し 、各々の結果信号及び半波信号を反転し、平滑に変化する複数の同一極性制御電 圧信号を提供するために、各信号及びその反転信号を修正する１つのサーボ論理 回路と、複数の制御電圧信号と同数の電圧制御される複数の増幅器とを有し、制 御電圧信号のうちの異なる１つの信号は電圧制御される各々の増幅器の利得を制 御するように接続され、複数の電圧制御される増幅器の各々は、左または右信号 或いは入力マトリックス回路からの反転信号を異なる割合で受信し、そして、供 給された前記複数の制御電圧信号のうちの対応する１つに依存する可変利得を用 いて受信された信号を加算し、前記複数の拡声器と同数の複数のマトリックス回 路を含む１つの出力マトリックス回路を有し、各マトリックス回路は、１つ又は 複数の左と右の信号および入力マトリックス回路からの反転信号、及び、前記複 数の電圧制御される増幅器からの１つ又は複数の出力信号を受信し、そして、不 必要な方向成分が消去されるように拡声器供給信号を獲得するために適正な割合 において前記信号を組み合わせ、複数の拡声器と同数の複数の出力端子と、複数 の拡声器と同数の複数の出力バッファとを有し、各出力バッファは出力マトリッ クス回路からの複数の拡声器供給信号のうちの１つを受信し、そして、当該プロ セッサの１つの前記出力端子に接続された電力増幅器をドライブし、前記の聴取 領域を囲んで配置された前記複数の拡声器のうちの対応する１つをドライブする ために適切なレベルまで前記１つの信号を増幅する。 本発明によって達成される利点は、サラウンドプロセッサは、１つの立体音源 から、一層迅速であるが一層平滑であり、しかも、一層現実的な多重チャネル音 響の再配分を提供することである。 図面の簡単な説明 図１は、エネルギー球体の図的表現である。 図２は、本発明に関係する一般的なサラウンドサウンドプロセッサを示すブロ ック図である。 図３は、先行技術に基づき、本発明による使用に適したサラウンドサウンドプ ロセッサの入力段の詳細な結線図である。 図４は、本発明に基づいた検出器フィルタ及びマトリックスの詳細な結線図で ある。 図５は、本発明に基づき改良されたログレシオ検出器の詳細な結線図である。 図６は、本発明に基づいた検出器スプリッタ回路の詳細な結線図である。 図７は、図６の検出器スプリッタ回路の出力のグラフ的表現である。 図８は、本発明に基づいた３軸サーボ論理回路の詳細な結線図である。 図９は、本発明に基づき改良されたＶＣＡの詳細な結線図である。 図１０ａ及び１０ｂは、本発明に基づいた第１の出力マトリックス構成のブロ ック結線図である。 図１１ａ及び１１ｂは、本発明に基づいた第２の出力マトリックス構成のブロ ック結線図である。 発明の詳細な説明 本発明の新規かつ主要な特徴は、サラウンド音場（surround sound field）に おける異なる音方向にそれぞれ対応する６個の異なる制御電圧信号の生成を可能 にする検出スプリッタ回路を含むこと、及び、検出スプリッタ回路において２つ の異なる作動モード及び可変マトリックス回路のＶＣＡを提供することである。 これらの更に十分な理解を可能にするために、本発明の好ましい実施例につい て次に詳細に説明することとする。ただし、先ず、本発明の基調となる原理につ いて再検討することとする。 １対の立体音響信号の左右チャネル間における振幅および位相の関係に関する 、シャイベル球（ピータ・シャイベルによる）又はエネルギー球（この用語ばＭ ．Ａ．ゲルゾンによる）と呼ばれる従来の表現方法を図１に示す。前記の球は、 他の或る角度Θに対する信号間の位相角Φおよび位相角に関する左右チャネルの 相対振幅又は振幅比率を表す。これらの要素は球体の球面極座標に対応し、この 球面極座標において、極軸は水平平面内において左から右に通過し、一方におい て「経度」は左右信号間の比率を表し、他方において「緯度」は位相角を表す。 詳細には、任意の或る周波数の正弦波信号ｌとｒのそれぞれの振幅ＬとＲは次式 て表される： R/L = tan(Θ/2) （１） 信号ｒは、信号ｌよりも位相角Φだけ遅れる。従って、周波数頻度ｆの１対の 信号ｌとｒは、正弦波成分によって次のように表される： ι＝Ecos(Θ/2)cos(ωt) （２） γ=Esin(Θ/2)cos(ωt-φ) （３） ここに、 L=Ecos(Θ/2),R=Esin(Θ/2),andω=2πf 図１において、この信号は、平面ＬＰＲＱ内に所在し、軸ＯＲと角度Θを作る ベクトルＯＥによって表される。平面ＬＰＲＱは、球体の中心Ｏを通過する線Ｐ Ｑにおいて赤道平面ＦＵＢＤと交差し、水平平面ＬＦＲＢと角度Φを作る。 Φ及びΘの全ての可能な値の単位ベクトルの軌跡は、一方の極を左またはＬ点 、そして、もう一方を右またはＲ点とする座標（Θ,Φ）によって表される極座 標系を持つ球であることが分かる。この球体を表す従来の図においては、左を左 極とし、右を右極として、全ての同相または反相ベクトルはＬ及びＲ極を通る水 平平面内に所在する。これらの極を結ぶ線は左−右（又は、Ｌ−Ｒ）軸である。 従来、図１に示すように、この球体は、反相半球内における水平面の１点から 、中心の右に向かって見るので、球体の全て３つの主軸Ｌ−Ｒ、Ｂ−Ｆ、及び、 Ｄ−Ｕは、それぞれ、従来のＺ、Ｘ、及び、ｙデカルト座標軸と合致して見え、 従って、通常ｚ軸と呼ばれる極軸は、この図においては水平である。この球体の 赤道円ＦＵＢＤは、信号間の位相差Φが変化するにつれて左右信号の振幅が同じ であるような全ベクトルの軌跡であり、垂直平面内に所在し、観点はこの平面の 右に所在する。赤道平面は、前後（又は、Ｆ−Ｂ）軸と呼ばれる線において水平 平面ＬＦＲＢと交差する。 左右振幅が等しく、信号が同位相にある立体音響中心前方信号について考察す ることとする。シャイベル球体（Scheiber sphere）上におけるこの信号の位置 はＦであって、Ｌ極とＲ極との間の赤道中道上に所在し、同様に、当該球体上に おける「前方」又はＦ位置において通常観察方向から離れるように描写される水 平平面内に所在する。「後方」又はＢ位置は、この「正面」位置Ｆの直径的に正 反対側に所在するので、これら２点を結ぶ線に相当する前後（又は、Ｆ−Ｂ）軸 は、左右またはＬ−Ｒ軸に直角である。この後方位置は、ＬとＲ信号の振幅が等 しく極性が反対、すなわち、逆位相または１８０度の位相外れ状態にある１対の 信号を表す。 或る種の多重チャネル信号プロセッサにおいては、第３の直交軸が、球体の中 心の真下に相当する球体上の点、即ち「下方」点Ｄから、球体の真上の対応する 点、即ち「上方」点、Ｕまで伸延し、従って、上-下或いはＵ−Ｄ軸と呼ばれる 第３の直交軸を形成する。この「上方」点は、振幅が等しく、正方形的な位相関 係を有する１対の信号を表し、この場合、左信号の位相が右信号よりも９０度だ け先行する。同様に、「下方」点においては、左信号が右信号よりも９０度だけ 遅れる。 これらの方向に対応する信号成分を生成するためには、広帯域オールパス直角 位相差ネットワークを使用することが必要であり、高精度の部品を必要とするの で、高価になりがちである。従って、例えば、ＳＱ、ＱＳ、ＢＭＸ、及び、ＢＨ Ｊ（アンビソニックス）のような旧式の４チャンネル式符号化および復号化フォ ーマットの大多数は、この種の直角位相ネットワークを種々の方法で使用したが 、現在では、殆ど大部分のサラウンドサウンドプロセッサ（surround sound pro cessor）では、検出またはマトリックス化いずれの場合にも上-下軸(up-downaxi s)を使用しない。 最新のサラウンドサウンドプロセッサにおいて大幅に引き継がれているゲルゾ ン等のアンビソニックス理論の１つの原理は、水平平面内における聴取者の周囲 において符号化された音響方向の軌跡エネルギー球体における大円を形成する場 合には、一貫性を有する符号化が可能であると言うことである。アンビソニック ス又はＢＨＪマトリックスにおいて、人間の聴覚に関する最適演奏への近似を一 層改良するために、この平面は傾けられ、幾分歪められる。ただし、エネルギー 体の水平平面のみを使用することによっても、良好な結果を得ることが可能であ り、この場合には、直角位相ネットワークの必要性を除去することによって経済 的な結果が得られる。もとのシャイベルマトリックスは或る種のなべ状軌跡 を使用した。しかも、シャイベルは、４チャネル方式の文脈において、最初にエ ネルギー球体表現（ポアンカレを起源とする）を用いたので、シャイベル球体が 有名になった。 先行技術によるサラウンドサウンドプロセッサ及び本発明者により以前に特許 取得されているこれらにおいては、当該信号の前後及び左右軸成分に対応する制 御電圧信号を生成することが可能な検出器が用いられているが、本発明において は、図１に示すように、Ｌ−Ｒ軸の前方および後方水平平面上において左前−右 前（ＬＦ−ＲＦ）及び左後−右後（ＬＢ−ＲＢ）軸に対応する制御電圧信号を生 成する。実際、ＬＦ及びＲＦ点は当該球体の中心Ｏと同一直線上に所在しないの で、これらの点に直接基づいた検出信号の生成は可能でない。この種の信号を生 成することのできる１つの方法は、左と右の信号を適正な割合に混合することに よって、球体を「ブーストする」ことである (Ｍａｒｔｉｎ Ｗｉｌｌｃｏｃｋ ｓ、ＪＡＥＳ ｖｏｌ．３１ ｎｏ．１／２、１９８３年１月／２月「エネルギ ー球体の変換」参照)。これは、線Ｏ−ＬＦ及びＯ−ＲＦを、Ｌ−Ｒ軸に沿って 配置されるまで後方にスイングし、同様に、線Ｏ−Ｌ及びＯ−Ｒを更に後方に、 そして、線Ｏ−ＬＢ及びＯ−ＲＢを更に後方に移動する効果を持つ。反対方向に ブーストすれば、Ｏ−ＬＢ及びＯ−ＲＢ軸をＬ−Ｒ軸に向かって前方に移動させ ることができる。 これらの軸に等価な制御信号を得るために、本発明が使用する方法は、ブース トされたＬＦ−ＲＦ及びＬＢ−ＲＢ軸に概略対応する検出器出力を生成するため にＬ−Ｒ及びＦ−Ｂ軸のための検出器の後で加算手段を用いる。 本発明の他の態様は、サラウンドへのステレオ合成を達成するために様々なＶ ＣＡに供給される信号に関係する。２つの特別な作動モードが有用であることが 判明している。即ち、第１の前方エンファシスモード(emphasis mode)は、左前 と右前との間の主として正面位置に、後部に向かって配置されるサラウンドサウ ンド情報を伴った信号を供給する。第２の態様であるパノラマ式態様においては 、前面信号が、更に聴取者の周囲に、そして、更に後部方向に拡張される。これ を達成するためには、以下に図９−１１を参照して説明するように、左右信号の 異なる組み合わせがＶＣＡに供給される。 本発明に基づくサラウンドサウンドプロセッサの概略構成図である図２におい て、プロセッサ１は、それぞれ左（Ｌ）及び右（Ｒ）オーディオ入力信号を受信 するための入力端子２、４を備える。これらの信号は、一般に、例えば、レベル コントロール、及び、他のＦｏｓｇａｔｅ特許または特許出願に記載されている 可能性のあるパノラマコントロールのような自動平衡回路および他の信号調整回 路を含む入力段６によって処理される。簡単な入力段の詳細な結線図を図２に示 し、この図を参照しながら説明することとする。このステージからの出力信号は ＬＴ及びＲＴと表示され、そして、ライン５を介して検出器フィルタ８へ、また 、ライン３を介してＶＣＡ１８−２８及び出力マトリックス３０へ供給される。 明瞭を目的として図面を簡素化するために図示されていないが、これらの信号の 反転信号−ＬＴおよび−ＲＴはここで生成され、更に、ライン３を介してＶＣＡ １８−２８及び出力マトリックス３０に供給される。 検出器フィルタ８は、７はラベル表示された濾波された信号ＬＴＦ及びＲＴＦ をインバータ９、検出器マトリックス回路１０及び検出器回路１２に供給する。 信号ＲＴＦは、インバータ９によって反転され、更に、検出器マトリックス回路 １０に供給される。検出器マトリックス１０は、前（Ｌ＋Ｒ）及び後（Ｌ−Ｒ） 信号方向に対応する１１でラベル表示されたＦＴＦ及びＢＫＦ出力を生成する。 これらの信号は、同様に、２個の同じ回路で構成される検出器回路１２に供給さ れる。一方の回路は入力信号ＦＴＦ及びＢＫＦを受け入れ、そして、出力信号Ｆ ／Ｂを１３に生成し、もう一方の回路は入力信号ＬＴＦ及びＲＴＦを受け入れ、 そして、出力信号Ｌ／Ｒを１３に生成する。 Ｆ／Ｂ及びＬ／Ｒで表示された検出器出力信号１３は新規な検出器スプリッタ 回路１４に供給され、ここで、ＬＦ／ＲＦ、ＦＴ／ＢＫ、及び、ＬＢ／ＲＢとラ ベル表示された３つの信号１５が生成される。これらの信号は、結果的にサーボ 論理回路１６に供給され、６個のＶＣＡ１８から２８まで、及び、ＬＦ、ＲＦ、 ＦＴ、ＢＫ、ＬＢ、及び、ＲＢとラベル表示されたそれぞれのＶＣＡを制御する ためにＬＦＣ、ＦＣ、ＦＴＣ、ＢＫＣ、ＬＢＣ、及び、ＲＢＣとラベル表示され た６つの制御電圧信号１７を供給する。 これらのＶＣＡは、供給しようとする方向マトリックスに従い異なる割合にお いてＬＴ及びＲＴ信号３を受け取り、そして、それぞれ両極性の出力信号１９か ら２９までを出力マトリックス３０に供給し、このマトリックスは修正されない ＬＴ及びＲＴ信号３も同様に受信する。既に述べたように、図２には示されてい ないけれども、インバータには、それぞれ−ＬＴ及び−ＲＴを生成するために、 これらの信号ＬＴ及びＲＴも供給可能である。これらのインバータは、それらの 出力が同様にＶＣＡ１８から２８までの幾つかの入力に供給可能であるので、入 力段の一部であるとみなしても差し支えない。これらの詳細は、本発明を理解す るための必要に応じて、添付図３−１１に図示されるが、図面を簡素化しかつ明 瞭性を改良するために図２には図示されていない。 マトリックス３０からの出力は、増幅器３２から４０までによってバッファさ れ、それぞれ端子４２、４４、４６、４８、及び、５０において出力信号ＬＦＯ 、ＣＦＯ、ＲＦＯ、ＬＢＯ、及び、ＲＢＯを供給する。これらは、プロセッサ１ の５つの標準出力を形成するが、他の出力（図示されず）も同様に供給可能であ る。一般に、図に示す出力は、サブウーファ出力Ｌ−ＳＵＢ、Ｒ−ＳＵＢ、及び 、Ｍ−ＳＵＢ（図２には図示せず）並びに５つの出力を供給するために、電子式 クロスオーバ成分（electronic crossover component）に供給可能である。この 種の技術は当該技術分野において公知であり、ここでは更なる説明を必要としな い。 本発明の検出器及びマトリックス回路と共に使用するために適した一般的な入 力段６を示す図３において、この入力段は、それぞれ代替の入力信号Ｌ２及びＬ １を受信するために、図２の端子２に対応する代替入力ジャックＪ１０１及びＪ １０２を備えた左前置増幅器６０、それぞれ代替の入力信号Ｒ２及びＲ１を受信 するために、図２の端子４に対応する代替入力ジャックＪ１０３及びＪ１０４を 備えた類似の右前置増幅器６２、それぞれ左及び右の利得段６４と６６、それぞ れの左及び右のインバータ６８と７０、及び、１つの自動平衡回路７２を有する 。Ｆｏｓｇａｔｅの以前の特許及び特許出願に開示されているように、反位相ブ レンドを提供するためにプロセッサの特性を修正するための或る種の切替え回路 も装備される。 図３において、左入力信号Ｌ１は、左前置増幅器回路６０における抵抗器Ｒ１ ０４を通って入力ジャックＪ１０２から左利得段６４へ通過する。入力ジャック Ｊ１０１からの代替左入力信号Ｌ２は、演算増幅器ＯＡ１Ｏ１及び周囲部品、抵 抗器Ｒ１０１−Ｒ１０５及びコンデンサＣ１０１及びＣ１０２によって構成され る左入力段６０の一部を形成するシェルフフィルタ回路に入る。このフイルタは 、特定の伝達特性を備えるが本発明の対象には含まれないので、ここではこれ以 上検討しないおととする。フィルタ段の出力は、抵抗器Ｒ１０６を介して左利得 段６４の入力に供給される。 同じ入力段６２には、右チャネル入力信号Ｒ１及びＲ２が供給され、入力ジャ ックＪ１０４からの右信号Ｒ１は抵抗器Ｒ１１０を介して右利得段６６に供給さ れ、そして、入力ジャックＪ１０３からの代替右信号Ｒ２は演算増幅器ＯＡ１Ｑ ２、抵抗器Ｒ１０７−Ｒ１１１、及び、コンデンサＣ１０３及びＣ１０４で構成 されるフィルタ段に供給される。このフィルタの出力は抵抗器Ｒ１１２を介して 右利得段６６の入力に供給される。 代替作動モードは、左右チャネル入力信号が端子２及び４の両方の対に差作動 的に供給されることを可能にし、それによって、異なるフィルタ特性を達成する 。入力回路６は、分割-バンド(split-band)用として使用するためにオプション として、ハイパス及びローパスフィルタ成分（図示せず）を備えても差し支えな い。 左利得段６４は、接合電界効果トランジスタＱ１０１、抵抗器Ｒ１１４及びＲ １１５、及び、コンデンサＣ１０５と共に抵抗器Ｒ１１３によって形成される可 変減衰器、及び、抵抗器Ｒ１１７と共にフィードバック抵抗器Ｒ１１８によって 規定される交流制御利得を有する。Ｑ１０１に供給されるゲート電圧がゼロであ る場合には、ＦＥＴは低抵抗状態にあり、抵抗器Ｒ１１８からの約半分のフィー ドバック電流はＲ１１３及びＱ１０１を経てバイパスされ、その結果、利得段は 、入力信号Ｌ１または濾波された入力信号Ｌ２のどちらかに対して約１０の電圧 利得を有する。演算増幅器ＯＡ１０３は、抵抗器Ｒ１１９によって供給される直 流フィードバックを有し、その反転入力はコンデンサＣ１０７を介して交流結合 される。コンデンサＣ１０８は、オーディオレンジよりも遥かに高い周波数にお けるロール-オフを提供する。 抵抗器Ｒ１１５を介してＦＥＴＱ１０１のゲートに更に負の電圧が供給される につれて、その抵抗が増加し、従って、フィードバック電流から分岐した電流 が減少し、利得を約５の最小値まで低下させる。対策を講じなければ接合ＦＥＴ の二乗ゲート伝達特性に起因してこのタイプの減衰器に発生するはずの偶数奇数 歪みを最小限にするために、コンデンサＣ１０５及び抵抗器Ｒ１１４は、Ｑ１０ １のゲートに適切な大きさの負のフィードバックを供給する。 抵抗器Ｒ１２２−Ｒ１２７、コンデンサＣ１０６、Ｃ１９、及び、Ｃ１１０、 演算増幅器０Ａ１０４、及び、ＦＥＴ Ｑ１０２によって構成される同じ利得段 は、右チャネル入力信号Ｒ１またはＲ２に対して同じ機能を提供する。 ＣＭＯＳスイッチＳ１０１及びＳ１０２は、右利得段の出力からの抵抗器Ｒ１ ２０を左利得段の入力に接続し、左利得段の出力からの抵抗器Ｒ１２８を右利得 段の入力に接続する。これらの利得段は、スイッチＳ１０１及びＳ１０２がオン である場合に反転するので、信号の逆位相交差混合（antiphase cross-blending ）が発生するはずである。スイッチＳ１０１及びＳ１０２がオフである場合には 、抵抗器Ｒ１２１及びＲ１２９は、比較的小さい入力電圧がＣＭＯＳスイッチに 供給されることを保証する。このチップへの入力は、一般的に±７．５Ｖである 電源電圧を超過してはならない。スイッチは常時オフであり、それらの制御端子 は、抵抗器Ｒ１１６によって負に引かれ、電源電圧−７．５Ｖになる。前記スイ ッチは、ＢＬＥＮＤとラベル表示された端子７４に＋７．５Ｖを印加することに よってオンにされる。 増幅器ＯＡ１０３及びＯＡ１０４の出力は、それぞれ出力端子７６及び８０に 接続され、これらの端子に存在する信号は、それぞれＬＴ及びＲＴとラベル表示 される。これら信号の各々は、単位利得インバータ、即ち、抵抗器Ｒ１３０及び Ｒ１３１を備えた演算増幅器ＯＡ１０５を有する左インバータ６８、及び、演算 増幅器ＯＡ１０６、及び、抵抗器Ｒ１３２とＲ１３３を有する右インバータ７０ にパスされる。これらインバータの出力は、−ＬＴ及び−ＲＴとラベル表示され た端子７８及び８２にそれぞれ接続される。信号ＬＴ及びＲＴは、図２において 、番号３及び５によって同様に識別され、信号３は、図２において既に検討済み であるように、反転された信号−ＬＴ及び−ＲＴを含む。 これらのインバータの下の自動平衡回路７２は、図５を参照して次に説明する はずの検出器回路からその入力信号１３を受け取る。この自動平衡回路は、先行 技術に相当し、従って、本発明の一部であるとはみなされないが、本発明に基づ いたデコーダの一般的な入力段の構成要素として完全性を保つために、ここに記 載されていることに注意されたい。 Ｆ／Ｂ信号は、電圧コンパレータとして用いられている演算増幅器ＯＡ１０７ の反転入力への端子８４に供給される。この演算増幅器の非反転入力は、−１５ Ｖ電源及び接地される抵抗Ｒ１３５に対する抵抗器Ｒ１３４によって負電圧にバ イアスされている。これらの接合部における電圧は、開いた状態にあるか或いは −７．５Ｖに接続されている端子７４にＢＬＥＮＤ信号を供給した場合に約−３ ．９Ｖである。ＢＬＥＮＤ信号が＋７．５Ｖである場合には、抵抗器Ｒ１３６を 介して小電流がこの接合部に供給れ、電圧を約−２．９Ｖに変える。従って、Ｆ ／Ｂ信号が、演算増幅器ＯＡ１０７の非反転入力に供給されたバイアス電圧より も更に負になった場合には、その出力は＋１５Ｖ供給レールにスイング（swing ）し、そして、抵抗器Ｒ１３７及びＲ１３８によって構成される抵抗式分圧器に よってＣＭＯＳスイッチＳ１０３の制御ポートに供給される電圧は、この電圧の 半分又はちようど＋７．５Ｖ未満の値となり、このスイッチをオンする。上記と は別の時点において、コンパレータＯＡ１Ｏ７の出力が負であって、スイッチＳ １０３に印加された電圧が約−７．５Ｖである場合には、当該スイッチがオフさ れる。 信号Ｌ／Ｒは、左と右の信号振幅の間のログレシオ(log-ratio)を表す。この 信号は、端子８６を介して、非反転増幅器として接続され、フィードバック抵抗 器Ｒ１３９、及び、非反転入力から大地への抵抗器Ｒ１４０を備えた演算増幅器 ＯＡ１０８の非反転入力に供給される。ＣＭＯＳスイッチＳ１０３の入力におけ る電圧レベルがその±７．５Ｖ供給レール電圧を超過することを防止するための 分圧器を形成する抵抗器Ｒ１４１とＲ１４２の接合部に対するこの増幅器の電圧 利得は約１５０であって非常に高いので、この増幅器は、左と右の信号振幅間の 非常に小さい不均衡に反応する。 従って、通常、映画に対話が存在するか、或いは、音楽録音に際して独奏者が 演奏している場合に起きるように正面信号が優勢な状態においては、スイッチＳ １０３はオンにされ、そして、演算増幅器ＯＡ１０８の出力における不均衡信号 は、Ｓ１０３を介して、約１０秒の時定数を持つ積分器を形成する抵抗器Ｒ１４ ３及びコンデンサＣ１１１にパスされる。Ｃ１１１における電圧は、非反転ソー スホロワとして接続されている演算増幅器ＯＡ１０９によってバッファされる。 この電圧は、例えば、対話および独演が行われる場合等のように、左と右の信号 レベルの極く僅かな差に起因する長期に亙る平均的不均衡を表す。この電圧は、 抵抗器Ｒ１１３−Ｒ１１５及びコンデンサＣ１０５と共にＦＥＴＱ１０１によっ て形成された左のチャネル減衰器に直接供給され、従って、これらの状況が継続 している期間に亙って左のチャネル信号が優勢である場合には、左のチャネル利 得を適切に減少させる。こお電圧は、抵抗器Ｒ１４４及びＲ１４５を有する演算 増幅器ＯＡ１１０によって反転され、そして、関連抵抗器Ｒ１２２−Ｒ１２４及 びコンデンサＣ１０６と共にＦＥＴＱ１０２によって形成される右チャネル減衰 器に供給され、結果的に、この種の状況の継続期間に亙って右チャネル信号が優 勢である場合には、右チャネル利得は、左チャネル利得に影響することなしに、 適切な量だけ減少させられる。達成可能な平衡補正の程度は、どちらの方向にお いてでも約６ｄＢまでである。 このタイプの自動平衡回路は、例えばオーケストラによるコンサートの場合の ように独奏者が中心の僅かに右または左寄りに位置して慎重に録音される場合の ように、録音過程中においては十分な注意が払われないが、そのことが補正演奏 に悪影響を及ぼす可能性のある場合のように、録音または送信以前に立体音響信 号が通過する段数が極めて多い場合に起き易い不適正な平衡を補正するために有 用である。従って、通常、自動平衡回路をオフにするための措置（図３には図示 されず）が設けられている。ＢＬＥＮＤスイッチがオンである作動モードにおい ては、自動平衡回路が不均衡許容範囲が僅かに広い入力信号に応答可能であるこ とが好ましいことが判明しているので、この作動モードに関する自動平衡回路特 性が異なる。 以前のＦｏｓｇａｔｅ特許に開示済みの先行技術回路にも同様に基づいた検出 器フィルタ８、インバータ９、及び、検出器マトリックス１０の詳細結線図を示 す図４において、それぞれＬＴ及びＲＴとラベル表示された信号５を受信するた めに入力端子９０及び９２が装備されている。これらの信号５は、演算増幅器Ｏ Ａ３０１及び信号ＬＴのための関連部品、及び、演算増幅器ＯＡ３０２及び信号 ＲＴのための関連部品によって構成された第１段によって濾波される。このフィ ルタ段８の出力は、インバータ９へ、そして、検出器マトリックス１０へパスさ れる。右チャネルフィルタ出力は、図に示す一般的な値を持つ入力抵抗器Ｒ３０ ９及びフィードバック抵抗器Ｒ３１０を備えた演算増幅器ＯＡ３０３を有するイ ンバータ９によって反転される。演算増幅器ＯＡ３０１の出力は、直列配置され た抵抗器Ｒ３１１及びコンデンサＣ３０９を介して出力端子１０８に供給され、 濾波された電流信号ＬＴＦを供給する。演算増幅器ＯＡ３０２の出力は、抵抗器 Ｒ３１６及びコンデンサＣ３１７を介して出力端予１１０に供給され、濾波され た電流信号ＲＴＦを供給する。演算増幅器ＯＡ３０１及びＯＡ３０２の出力は、 抵抗器Ｒ３１４とＲ３１５、及び、コンデンサＣ３１１を介して組合わされ、出 力端子１００に濾波された電流信号ＦＴＦを供給し、そして、演算増幅器ＯＡ３ ０１とＯＡ３０３の出力は、抵抗器Ｒ３１２とＲ３１３及びコンデンサＣ３１０ を介して組合わされ、出力端子１０２に濾波された電流信号ＢＫＦを供給する。 この回路は、既に引用した初期のＦｏｓｔａｇｅ特許及び特許出願において開示 された検出器フィルタと実質的に類似する。 本発明に基づく検出器回路１２を図５に示す。この回路は、Ｆｏｓｇａｔｅの 初期の特許及び特許出願における検出器回路と全体的に類似するが、改良された 検出器フィルタを備えること、及び、ゼナーダイオードを用いて対称的な限定条 件を供給することが異なる。この回路は２つの同じ回路９８と１０６を有する。 回路９８において、端子１００及び１０２は、それぞれ、ＦＴＦ及びＢＫＦと ラベル表示された濾波された電流信号１１を図４の検出器フィルタの出力から受 け取る。これらの信号ＢＫＦ及びＦＴＦは、それぞれ、それらのフィードバック 構成要素として並列接続された整合済みのモノリシックダイオードＤ４０１、Ｄ ４０２、及び、Ｄ４０３、Ｄ４０４、及び、接地されたそれらの非反転入力を有 する演算増幅器ＯＡ４０１及びＯＡ４０２の反転仮想接地入力に供給される。こ れらのダイオードは、電流と電圧との間に厳密な指数関係を持つので、入力にお いて対数関数を実施する。これらの信号は、整合されたダイオードＤ４０５とＤ ４０６及び整合された抵抗器Ｒ４０１とＲ４０２を備えたインバータＯＡ４０３ 、 及び、整合されたダイオードＤ４０７とＤ４０８及び整合された抵抗器Ｒ４０３ とＲ４０４を備えたインバータＯＡ４０４を有する全波整流器に供給される。こ こまでは、本発明のログレシオ検出器は、先行技術のトポロギ-(topology)に従 う。 ＢＫＦ整流器のための改良されたフィルタ回路は、抵抗器Ｒ４０５とＲ４０９ 、及び、コンデンサＣ４０１、Ｃ４０３、及び、Ｃ４０５を有する。抵抗器Ｒ４ ０７は、ダイオードＤ４０５、Ｄ４０６に順方向バイアス電流を供給する。抵抗 器Ｒ４０８を備え、ダイオードＤ４０７及びＤ４０８用のバイアス電流を供給す る抵抗器Ｒ４０６、Ｒ４１０、コンデンサＣ４０２、Ｃ４０４、及び、Ｃ４０６ 正確に類似した回路がＦＴＦ整流器用に装備される。２つのフィルタ出力は、抵 抗器Ｒ４１１及びＲ４１２により、フィードバック抵抗器Ｒ４１４とコンデンサ Ｃ４０７を有し、そして、整流器によって生成される制御信号に対称的限定条件 を提供するために背中合わせに直列接続された２つのゼナーダイオードＤ４０９ とＤ４１０を使用する演算増幅器ＯＡ４０５の入力を反転する仮想接地(virtual -ground)として組合わされる。抵抗器Ｒ４１３及びトリポットＲ４１５は、端子 １０４におけるその出力がＦ／Ｂ検出器出力信号であるような演算増幅器ＯＡ４ ０５に対して調節可能なオフセット補償を供給する。この信号は、優勢な逆位相 または後方情報を持つ信号に関しては正に向かい、優勢な同位相または前方情報 内容を持つ信号に関しては負に向かう。 厳密に類似する回路１０６は、それぞれの端子１０８及び１１０に入力ＲＴＦ 及びＬＴＦが供給された場合、端子１１２において、左信号に関しては負に向か い、右信号に関しては正に向かう出力信号Ｌ／Ｒを供給する。次に、Ｆ／Ｂ及び Ｌ／Ｒ出力信号１３は検出器スプリッタに供給される。これらの信号は、図３の 自動平行回路にも接続される。この接続は図２には示されないが、ここにおいて 図示されている。 Ｆｏｓｇａｔｅの前の特許及び特許出願に開示済みの以前のログレシオ検出器 回路と比較して、図５に示すフィルタ回路の変更は簡単であるように見えるが、 この改変は、検出器性能、特に、音場における支配的な情報と更に正確な関係を 持つ信号を供給することにおいて性能を大幅に改良し、リップルを非常に低く、 入力信号における低レベル情報及び人工要素に対する感度を比較的小さくする。 図６において、それぞれ、Ｆ／Ｂ及びＬ／Ｒとラベル表示され、端予１０４及 び１１２に供給される入来する検出器信号(incoming detector signal)１３は、 出力信号ＦＴ／ＢＫ、ＬＦ／ＲＦ、及び、ＬＢ／ＲＢを供給するために、新規な 検出器スプリッタ回路１４において分割される。この回路は、本発明において実 施された改良の中心部を構成する。信号の方向が、後方Ｂから左後方ＬＢ、左Ｌ 、左前方ＬＦを経て前方Ｆへと変化し、次に、右前方ＲＦ、右Ｒ、及び、右後方 ＲＢを経て再び後方Ｂへと変化する状態の理解を容易にするために、図７に示す 論理電圧のグラフ表現も参照するものとする。 この回路の動作にとって絶対的に必要であると言うわけではないが、信号Ｆ／ Ｂ及びＬ／Ｒは、最初に、ＫＩＬＬ ＬＯＧＩＣが−７．５Ｖまで引き下げられ ない限りスイッチが通常オンされていることを保証するための引き上げ抵抗器Ｒ ５０１を備え、ＫＩＬＬ ＬＯＧＩＣとラベル表示された端子１１４に接続され た制御入力を有するＣＭＯＳスイッチＳ５０１及びＳ５０２を通過する。明らか に、これが実施されると、図６の残りの回路には一切の信号が到達せず、そして 、出力ＦＴ／ＢＫ、ＬＦ／ＲＦ、及び、ＬＢ／ＲＢは、全ての信号条件の下にお いてゼロ状態を維持する。 Ｓ５０５ＡからＳ５０ＳＦまでのラベル表示された極を備えた多極スイッチＳ ５０５は、当該回路を、２つの異なるモードのうちの１つにおいて作動可能にす る。この場合、第１のモードは、正面強勢(front emphasis)した立体録音の再生 に適し、第２のモードは、パノラマ効果(panoramic effect)を持つ再生に適す る。第１モードを選定する第１位置にあるスイッチを示す。このスイッチは、サ ラウンドサウンドプロセッサの全回路内にこの形で実際には存在しないが、この スイッチが表す切替え機能は、他の制御手段によって実行される。 図７の最上のラインにおいて実線として示されるＦ／Ｂ信号は、スイッチＳ５ ０１を介して、演算増幅器ＯＡ５０１の非反転入力に供給される。この場合、演 算増幅器は、一方において、その非反転入力信号がその反転入力よりも更に正で ある場合には、ダイオードＤ５０１が導通するまで、その出力は正に向かい、他 方において、その非反転入力がその反転入力に対して負である場合には、その出 力は負に向かい、ダイオードＤ５０１を導通停止するように正の半波整流器とし て接続構成されている。Ｆ／Ｂ信号は、入力抵抗器Ｒ５０２及びその利得を−１ に規定するフィードバック抵抗器Ｒ５０３を備えた演算増幅器ＯＡ５０５を有す るインバータにも供給される。このインバータの出力−Ｆ／Ｂは、図７の最上区 分に鎖線として示される。 図７の第１２のラインに示すＬ／Ｒ信号は、スイッチＳ５０２を介して、同様 に正の半波整流器として接続構成されたダイオードＤ５０２を備えた演算増幅器 ０Ａ５０２の非反転入力に供給される。Ｒ５０４は、ダイオードＤ５０１及びＤ ５０２の接合部に導通バイアスをかけるので、この接合部、点Ａに現れる電圧は 、２つの信号Ｆ／Ｂ及びＬ／Ｒのうちのよりのいちばん正である（又は、よりの いちばん負でない）電圧である。これは、図７の第３のライン上の実線で表した 曲線である。 演算増幅器ＯＡ５０３は、切替えられたＬ／Ｒ信号からもその入力を受け取り 、そして、ダイオードの極性が逆であり、それによって、負の半波整流器を供給 すると言うことを除けば、ＯＡ５０２及びＤ５０２と同様にダイオードＤ５０４ を備えて構成される。スイッチＳ５０５Ｂが第１位置にある場合には、演算増幅 器ＯＡ５０４は、インバータＯＡ５０５から−Ｆ／Ｂ信号を受け取る。演算増幅 器ＯＡ５０４及びダイオードＤ５０４は、負の半波整流器として作動する。抵抗 器Ｒ５０５は、ダイオードＤ５０３及びＤ５０４を正方向にバイアスするので、 それらの接合点Ｂにおける電圧は、信号Ｌ／Ｒ及び−Ｆ／Ｂのうちの１つよりも 更に負であるか、或いは、正である程度が小さい。点Ｂにおいて結果として得ら れる信号を、図７の第４のラインに実線による曲線として示す。 ダイオードＤ５０１とＤ５０２との接合部、点Ａにおける信号は、抵抗器Ｒ５ ０６を介して、ダイオードＤ５０５と共に負の半波整流器として接続構成された 演算増幅器０Ａ５０６の非反転入力に供給される。ＣＭＯＳスイッチＳ５０３は 、この点と接地との間に接続される。同様に、ダイオードＤ５０３とＤ５０４と の接合部、点Ｂは、抵抗器Ｒ５０７を介して、ダイオードＤ５０６と共に正の半 波整流器を形成する演算増幅器ＯＡ５０７の非反転入力に接続される。この点も 、スイッチＳ５０４を介して接地される。 Ｓ５０３及びＳ５０４の両スイッチは、抵抗器Ｒ５０８を介して−７．５Ｖに バイアスされ、ＣＯＲＮＥＲ ＬＯＧＩＣ ＫＩＬＬとラベル表示された端子１１ ６からの共通制御入力を備える。端子１１６の電圧が、正に切替えられている場 合は、両方のスイッチＳ５０３及びＳ５０４は、それぞれ演算増幅器ＯＡ５０６ 及びＯＡ５０７の入力を接地し、これらの演算増幅器を作動無能にする。 点Ｃにおける演算増幅器ＯＡ５０６の出力信号は、Ｆ／ＢとＬ／Ｒの両信号が 負である場合に、負に向かい、これらのうちの負の程度が小さい方に従う。これ は、ＬとＦとの間の部分を除いてゼロであり、ＬＦにおいてその最大負行程に到 達する第５ライン上のＣとラベル表示された実線によって、図７に表示される。 Ｌ／Ｒ及び−Ｆ／Ｂ両信号が正である場合には、点Ｄにおけ演算増幅器ＯＡ５ ０７の出力は正に向かい、これらの信号のうちの正の程度が小さい方に従う。こ れは、ＦとＲとの間を除いてゼロであり、ＲＦにおいてその最大正行程に到達す る図７の第６のラインの曲線Ｄによって表される。 点Ｃ及びＤは、スイッチＳ５０５Ｃ及びＳ５０５Ｄとラベル表示された２つの 極を備えた１個の多極双投スイッチＳ５０５によって表される２つの異なる方法 のうちの１つにより、図６の残りの回路に向かう。 スイッチＳ５０５が第１の位置にある場合、点Ｃは、スイッチ極Ｓ５０５Ｄを 介して、その利得を−１に規定するフィードバック抵抗器Ｒ５１０を備えた反転 増幅器ＯＡ５０８の入力抵抗器Ｒ５０９に接続される。従って、その出力の点Ｅ における信号はＣにおける反転信号であり、図７の第７のラインに実線曲線とし て示される。 Ｆ／Ｂ信号は、抵抗器Ｒ５１１を経て、演算増幅器ＯＡ５０９の仮想接地反転 入力における加算接合部に接続される。結果として、信号Ｄ、Ｅ、及び、Ｆ／Ｂ が加算されるように、点Ｄは、等価加算抵抗器（equal summing resistor）Ｒ５ １２を介して、また、点Ｅは、別の等価加算抵抗器Ｒ５１３を介して、演算増幅 器ＯＡ５０９の反転入力における加算接合部に接続される。演算増幅器ＯＡ５０ ９は等価フィードバック抵抗器Ｒ５１４を備え、その出力は、信号Ｄ、Ｅ、及び 、Ｆ／Ｂの和の反転信号であり、図７の底部において実線ＦＴ／ＢＫとして示さ れる信号ＦＴ／ＢＫを供給するために、端子１１８に接続される。この信号は、 Ｌ とＲとの間において、ＬからＬＦまでゼロに留まり、Ｆにおいて最大まで上昇し 、ＲＦにおいて降下してゼロに戻り、Ｒまでゼロに留まる。後方半分における信 号は−Ｆ／Ｂ信号に同じである。 信号Ｃ及びＤは、それぞれ加算抵抗器Ｒ５１５及びＲ５１６を介して演算増幅 器ＯＡ５１０の入力に加算され、この加算増幅器の利得は、フィードバック抵抗 器Ｒ５１７によって、２に規定される。従って、ＯＡ５１０の出力は、ＬとＦと の間の領域において正に振れ、ＦとＲとの間の領域において負に振れるが、Ｌと Ｂとの間またはＲとＢとの間においてはゼロに留どまる。点Ｆにおけるこの出力 信号は、図７の第８のラインに実線曲線として示される。 スイッチＳ５０５の第１の位置において、点Ｆにおける信号は、スイッチ極Ｓ ５０５Ｅを介して接続され、ＬＦ／ＲＦ出力端子１２０に現れる。 点Ｆにおける信号も、同様に、加算抵抗器Ｒ５１８を介して、演算増幅器ＯＡ ５１１の反転仮想接地入力における加算接合部に供給され、そして、Ｌ／Ｒ信号 は、半分の値の加算抵抗器Ｒ５１９を介して、この接合部に供給される。これら ２つの信号の和は、信号Ｌ／Ｒに対するその利得が単位値になるように規制する フィードバック抵抗器Ｒ５２０を有する演算増幅器ＯＡ５１１の出力Ｇにおいて 生成される。 点Ｆにおける信号からの作用により、点Ｇにおける信号は、図７の第９のライ ンに実線で示すパターンに従う。この信号は、後方点Ｂにおけるゼロから始まり 、Ｌ点において最も正の値まで上昇し、ＬＦにおいてゼロに戻り、ＬＦからＲＦ までゼロに留まり、その後で、Ｒにおいて負の最大値まで降下し、Ｂにおいて再 び上昇してゼロに戻る。スイッチ極Ｓ５０ＳＦを第１の位置に置くと、この出力 は、ＬＢ／ＲＢとラベル表示された端子１２２に現れる。 次に、第１のモードにおいて、制御信号ＦＴ／ＢＫ、ＬＦ／ＲＦ、及び、ＬＢ ／ＲＢの大きさの和は、概略一定値に維持され、更に、３つの信号のうちの２つ だけが、なべ状軌跡上の任意の点においてゼロでない値である。これは、同一時 点において、２つよりも多い制御電圧信号が部分的に供給されている場合、或い は、制御信号の和が、当該信号のうちの任意の１つの信号が到達するその最大値 を超過することが許容されている場合に通常発生するような好ましくない影響の 発生防止を保証するために重要である。 第２の作動モードにおいて、極Ｓ５０５ＡからＳ５０ＳＦまでを備えたスイッ チＳ５０５は、図示された位置に対する代替位置に設定されている。Ｆ／Ｂ信号 は、スイッチＳ５０５Ｂを介して演算増幅器ＯＡ５０４の入力に接続され、他方 、演算増幅器ＯＡ５０５の出力からの反転された信号−Ｆ／Ｂは、スイッチＳ５ ０５Ａを介して、演算増幅器ＯＡ５０１の入力ヘ行く。このように、これらの入 力における前方後方信号の極性は反転される。 この段階において、点Ａは、図７の第３のラインに鎖線で示されるように、− Ｆ／Ｂ及びＬ／Ｒの内最も正の値に従うので、この点は、ＬとＢとの間の領域に おいてのみ負である。同様に、この段階において、点Ｂは、Ｌ／Ｒ及びＦ／Ｂの 更に負の値であり、図７の第４のラインの鎖曲線に従い、ＲとＢとの間において のみ正である。 従って、点Ｃは、ＲとＢとの間において負となり、他の場所においてはゼロに 留どまり、他方、点Ｄは、ＢとＬとの間において正となり、他の場所においては ゼロに留どまる。これらの信号は、それぞれ、図７の第５および第６のライン上 の点線として示される。 図示されている位置の代替位置にスイッチＳ５０５Ｄを配置した場合、点Ｅに おける信号は、この段階において、点Ｄにおける信号の反転信号であり、図７の 第７のライン上の点線曲線に従う。点Ｃ及びＤにおける信号の反転加算信号であ る点Ｆにおける信号は、この段階において、図７の第８のライン上の点線曲線に 従い、ＢとＬとの間において正、前方横断においてゼロ、ＲとＢとの間において 負になる。点Ｆにおけるこの出力信号は、スイッチ極Ｓ５０５Ｆを介して、ＬＢ ／ＲＢ端子に供給される。 スイッチＳ５０５が第２の位置に設定されている場合には、点Ｃ及びＥにおけ る信号は、それぞれ抵抗器Ｒ５１２及びＲ５１３を介して、抵抗器Ｒ５１１を介 してＳ５０１からのＦ／Ｂ信号を供給される演算増幅器ＯＡ５０９の反転入力に おける仮想接地に加算され、そして、ＦＴ／ＢＫとラベル表示され、端子１１８ に現れる演算増幅器ＯＡ５０９の出力が、３つの信号Ｆ／Ｂ、Ｃ、及び、Ｅの和 の反転信号となるようにフィードバック抵抗器Ｒ５１４は単位利得を提供する。 これは、図７の最低のラインにおいて、鎖線曲線に従って示される。即ち、Ｂに おいてその最大負値に達し、ＬＢにおいてゼロまで上昇し、Ｆにおいて最大正の 値まで上昇し、その後Ｒにおいてゼロに降下し、ＲとＲＢとの間においてゼロに 留どまり、Ｂにおいてその負の最大値まで再び降下する。 再度説明すれば、３つの信号ＦＴ／ＢＫ、ＬＦ／ＲＦ、及び、ＬＢ／ＲＢの大 きさの和は、これらの信号のうちの任意の１つが到達した概略最大値に維持され 、そして、それらのなかの２つだけが、なべ状軌跡（pan locus）上の任意の点 においてゼロでない。ただし、スイッチＳ５０５を第１の位置に設定した場合、 ＬＦ／ＲＦ信号は、なべ状軌跡上の点ＬＦ及びＲＦにおいてピークに達し、また 、ＬＢ／ＲＢ信号は、Ｌ及びＲにおいてピークに達し、他方、スイッチＳ５０５ を第２の位置に設定した場合には、ＬＦ／ＲＦ信号は、なべ状軌跡上の点Ｌ及び Ｒにおいてピークに達し、また、ＬＢ／ＲＢ信号は、点ＬＢ及びＲＢにおいてピ ークに達する。 スイッチＳ５０５によって選定された第１または第２どちらの作動モードにお いても、ＣＯＲＮＥＲ ＬＯＧＩＣ ＫＩＬＬが実行されると、点Ｃ及びＤにおけ る信号はゼロになり、従って、点Ｅ及びＦにおける信号は、図６の中央部全体を 無能化する。この場合、演算増幅器ＯＡ５１１の出力ＧはＬ／Ｒ信号の反転信号 であり、他方、演算増幅器ＯＡ５１０の出力は同様にゼロに留どまり、ＦＴ／Ｂ Ｋ信号は−Ｆ／Ｂ信号に従う。点Ｇは、依然として、ＬＦ／ＲＦ端子１２０とＬ Ｂ／ＲＢ端子１２２との間で切り替えられ、これらの端子以外の端子は、ゼロ電 位に留まる点Ｆに切り替えられることに注意されたい。 図８に示す３チャネルサーボ論理システム１６において、それぞれＬＦ／ＲＦ 、ＦＴ／ＢＫ、及び、ＬＢ／ＲＢとラベル表示された３つの検出器スプリッタ出 力信号１５は、パルス幅変調回路によって実現された可変ローパスフィルタ構成 要素を介して、それぞれ濾波され、その後で、バッファされ、そして、ＲＦＣ、 ＬＦＣ、ＢＫＣ、ＦＴＣ、ＬＢＣ、及び、ＲＢＣとラベル表示された対を構成す る制御電圧信号１７に分割される。 端子１２０に供給されたＬＦ／ＲＦ信号は、ＣＭＯＳスイッチＳ８０１に並列 な抵抗器Ｒ８０１通ってパスされ、その後で、抵抗器Ｒ８０２及びＲ８０３を介 して、単位利得ソースホロワバッファとして接続された演算増幅器Ｕ８０１の非 反転入力へパスされる。抵抗器Ｒ８０２及びＲ８０３の接合部から、及び、演算 増幅器Ｕ８０１の非反転入力からそれぞれ接地接続されたコンデンサＣ８０１及 びＣ８０２は、Ｆｏｓｇａｔｅの以前の特許及び特許出願に示されているような 以前のサーボ論理回路に用いられている単極タイプのフィルタ以上に改良したこ とを表す２極平滑化フィルタ（two-pole smoothing filter）を形成する。 高周波において、以下に説明するようにして導出された可変デューティサイク ルのパルス幅変調された（ＰＷＭ）矩形波形によって操作された場合、ＣＭＯＳ スイッチＳ８０１の作用は、抵抗器Ｒ８０１とスイッチＳ８０１の並列組合わせ 体の実効抵抗を変化させ、これによって、幾分平滑化された検出器スプリッタ出 力信号ＬＦ／ＲＦを提供するために、抵抗器Ｒ８０２とコンデンサＣ８０１を備 えたこれらの抵抗器の時定数を変化させることである。 スイッチＳ８０１、抵抗器Ｒ８０１からＲ８０３まで、及び、コンデンサＣ８ ０１及びＣ８０２によって形成されたフィルタの出力は、演算増幅器Ｕ８０１に よってバッファされ、そして、入力抵抗器Ｒ８０４及び等価フィードバック抵抗 器Ｒ８０５を備えた演算増幅器Ｕ８０２によって形成される単位利得インバータ によって反転される。前記出力は、その出力が端子１２４においてＬＦＣとラベ ル表示された制御電圧信号であるような演算増幅器Ｕ８０３及びダイオードＤ８ ０１によって形成された負の半波整流器の入力にも同様にパスされる。信号ＬＦ ／ＲＦは、左方信号に対しては正であり、右方信号に対しては負であるので (図 ７参照)、信号ＲＦＣは、右前方または右信号に対してのみ負になる。 インバータＵ８０２の出力は、その出力が端子１２６に現れる制御電圧信号Ｌ ＦＣであるようなダイオードＤ８０２を備えた演算増幅器Ｕ８０４によって形成 された負の半波整流器の入力にパスされる。この出力は、左または左前方信号に 対してのみ負になる。 端子１１８に供給される信号ＦＴ／ＢＫは、端子１２８及び１３０にそれぞれ 出力制御電圧信号ＢＫＣ及びＦＴＣを供給するために、ＣＭＯＳスイッチＳ８０ ２、抵抗器Ｒ８１２からＲ８１６まで、コンデンサＣ８０３及びＣ８０４、ダイ オードＤ８０５及びＤ８０６、及び、演算増幅器Ｕ８０６からＵ８０９までによ って構成される同じ可変フィルタ、インバータ、及び、整流器回路により、厳密 に同じ方法において処理される。なべ状軌跡の後方半分における信号に対してＦ Ｔ／ＢＫは負であるので、信号ＢＫＣは後方信号に対しては負になり、インバー タＵ８０７から得られる信号ＦＴＣは、前方信号に対して負になる。 同様に、端子１２２に供給される信号ＬＢ／ＲＢは、それぞれの端子１３２及 び１３４に出力制御電圧信号ＲＢＣ及びＬＢＣを供給するために、ＣＭＯＳスイ ッチＳ８０３、抵抗器Ｒ８２３からＲ８２７まで、コンデンサＣ８０５及びＣ８ ０６、ダイオードＤ８０９及びＤ８１０、及び、演算増幅器Ｕ８１１からＵ８１ ４までによって構成される同じ可変フィルタ、インバータ、及び、整流器回路に より同じ方法において処理される。 これらの同じ３子の回路におけるスイッチＳ８０１からＳ８０３までは、シュ ミットトリガインバータＵ８１８の出力から得られた共通ＰＷＭ矩形波によって 操作される。この場合、信号は、以下に説明するように、図８の残りの回路によ って生成される。 信号ＬＦ／ＲＦは、抵抗器Ｒ８０７を介して演算増幅器Ｕ８０５の反転入力に 供給される。演算増幅器Ｕ８０２の出力における濾波および反転された出力信号 は、同様に、等価抵抗器Ｒ８０６を介して、入来するＬＦ／ＲＦ検出器スプリッ タ出力信号とバッファＵ８０１後における濾波された信号との間の差に入力電流 が比例するように、この点にも供給される。ダイオードＤ８０３とＤ８０４及び フィードバック抵抗器Ｒ８０８を備えた演算増幅器Ｕ８Ｏ３は、ＬＦ／ＲＦの差 の反転信号であり、負の場合にはいつでもＵ８０１における濾波された信号であ り、差信号が正であるときはいつでもゼロであるような出力電圧を供給する半波 加算整流器回路を形成する。 ＦＴ／ＢＫ信号および演算増幅器Ｕ８０２の出力におけるその反転かつ濾波さ れた信号からの抵抗器Ｒ８１０とＲ８０９、及び、半波整流器Ｕ８０５の出力か らの抵抗器Ｒ８１１は、演算増幅器Ｕ８１６の反転入力における共通仮想接地加 算接合部に接続される。これら３つの抵抗器からの合成電流は、この場合には、 実効抵抗が２０ｋΩであるような抵抗器Ｒ８１０を介して供給される、ＦＴ／Ｂ ＫとＵ８０１における濾波された信号との間の差信号の全波整流された値または 絶対値である。 同様の全波整流器回路は、図８の中間区分に示すように、ダイオードＤ８０７ とＤ８０８、及び、抵抗器Ｒ８１７からＲ８２２までを備えた演算増幅器Ｕ８１ ０によって形成され、抵抗器Ｒ８２１の値、即ち、１０ｋΩの実効抵抗によって 除算された端子１１８におけるＦＴ／ＢＫ入力と、演算増幅器Ｕ８０６の出力に おける濾波された信号との間の差信号の、絶対値に等しい電流を演算増幅器Ｕ８ １６の反転入力における共通加算接合部に供給する。 図８の下側中央区分に示すように、別の同じような全波整流器回路が、ダイオ ードＤ８１１とＤ８１２、及び、抵抗器Ｒ８２８からＲ８３３までを備えた演算 増幅器Ｕ１５によって形成される。これは、抵抗器Ｒ８３２の値、即ち、１０ｋ Ωの実効抵抗で除算された端子１２２に供給されるＬＢ／ＲＢ検出器スプリッタ 出力信号と、演算増幅器Ｕ８１１の出力における濾波された信号との間の差と等 しい電流を、演算増幅器Ｕ８１６の反転入力における共通加算接合部に供給する 。 このように、３つの入力信号ＬＦ／ＲＦ、ＬＢ／ＲＢ、及び、ＦＴ／ＢＫは、 それぞれ、図８の下側部分に示すように、演算増幅器Ｕ８１６の入力をドライブ する絶対値電流に貢献するが、ＬＦ／ＲＦ信号は、他の２つの信号の半分のレベ ルにおいて貢献するに過ぎない。これは、検出器スプリッタ回路における図６の スイッチＳ５０５の位置に関係なく適用される。これは、ＬＦ／ＲＦ制御電圧の 作用が、特に、映画のサウンドトラックにおける対話および多くの立体録音にお ける独奏者のように中心前方信号が存在する場合に、制御電圧の応答性に過度の 影響を及ぼすことを防止するためである。 演算増幅器Ｕ８１６の出力電圧は、フィードバック抵抗器Ｒ８３４を通って供 給されるので、ＦＴ／ＢＫ及びＬＢ／ＲＢに関する差信号に対しては１．５の利 得を持ち、ＬＦ／ＲＦに関する差異信号に対しては０．７５の利得を持つ。この 出力電圧は、関連抵抗器Ｒ８３５とＲ８３６及びコンデンサＣ８０７とＣ８０８ を備えた演算増幅器Ｕ８１７を含む２極ローパスフィルタを介して、そのワイパ が抵抗器Ｒ８３８を介して、シュミットトリガインバータＵ８１８の入力に接続 されている分圧器Ｒ８３７に供給される。バイアス電圧は、分圧器を＋１５Ｖに 戻すことによって供給される。 高周波発振器は、関連抵抗器Ｒ８３９からＲ８４１まで、コンデンサＣ８０９ 、及び、ダイオードＤ８１３を備えた２つのシュミットトリガインバータＵ８１ ９とＵ８２０によって形成される。これは、負の−７．５Ｖ電源電圧と、正の＋ ７．５Ｖ電源と負の−７．５Ｖ電源との間に接続された等価抵抗器Ｒ８４２とＲ ８４３の接合部との間に接続されたＣＭＯＳスイッチＳ８０４を操作する。直列 抵抗器Ｒ８４４を備えたコンデンサＣ８１０は、これらの抵抗器Ｒ８４３及びＲ ８４２と共に時定数を提供する。 スイッチＳ８０４が発振器回路によって決定された周波数において操作される 場合には、速い負に向かう前縁と遥かに遅い指数整形後縁(exponential shapedt railing edge)を持つ負に向かうパルス波形が、抵抗器Ｒ８４２とＲ８４３との 接合部に現れる。この波形は、コンデンサＣ８１１を介してシュミットトリガイ ンバータＵ８１８の入力に供給され、そして、分圧器Ｒ８３７のワイパにおける 電圧の直流成分により効果的にバイアスされる。この場合、演算増幅器Ｕ８１６ の出力に現れる組合わされた差信号の絶対値がゼロである場合には、パルス波形 によるインバータＵ８１８の切替えが殆ど行われず、従って、スイッチＳ８０１ からＳ８０３までを操作するようにワイパが設定されるものとする。 従って、この休止状態においては、サーボ論理フィルタの時定数は、図に示す 値の抵抗器及びコンデンサを用いて、約２２．７ｍｓの可能な限り長い値である ように、Ｒ８０１、Ｒ８０３、及び、Ｃ８０１によって確定される。 演算増幅器Ｕ８１６の出力が負に向かう状態においては、パルス波形がインバ ータＵ８１８を通過することが許容され、そして、そのデューティ比率は、負に 向かう絶対差信号の値と共に増大し、それぞれ並列抵抗器Ｒ８０１、Ｒ８１２、 及び、Ｒ８２３を備えたスイッチＳ８０１からＳ８０３までの結合体の実効抵抗 を１００ｋΩｘ（１−ｄ）で表される実効値まで降下させる。ここに、ｄは、シ ュミットトリガインバータＵ８１８の出力におけるＰＷＭ信号のデューティレシ オである。 これは、３個のフィルタ回路各々の時定数を短縮し、これらの時定数を、入力 信号ＬＦ／ＲＦ、ＬＢ／ＲＢ、及び、ＦＴ／ＢＫの値の変化に一層に迅速に応答 させる。最小実効時定数は約３．５ｍｓであるが、アッパフィルタにおけるＲ８ ０３及びＣ８０２、及び、他のフィルタにおいて対応する構成部品によって提供 される濾波過程の第２段は、Ｆｏｓｇａｔｅの以前の特許及び特許出願に記載さ れたのサーボ論理回路に用いられた以前の単極フィルタの場合よりも遥かに平滑 な出力を供給する。余分のフィルタ極によって改良された平滑化が提供されるこ とにより、最大および最小の両時定数は、以前に可能であったよりも一層短くな り、オーディオ入力信号における迅速な方向性変化に関して当該回路を著しく敏 感にする。 応答時間が短縮されると、各々のフィルタ回路における入力と出力との間の差 が短縮し、それによって、ＰＷＭ信号のデューティレシオ、ひいては、この回路 を記述するために使用されるサーボ論理項を減少させる傾向があるので、この回 路内には、事実上、負のフィードバックサーボループも存在することになる。 このように、サーボ論理回路は、その６個の出力端子に、方向検出器回路およ び検出器スプリッタ回路によって生成された出力電圧に、これらの電圧のうちの 任意の電圧が変化する速度を反映する方法において応答する１組の制御電圧信号 を供給する。 この回路の大多数は、Ｆｏｓｇａｔｅの以前の特許及び特許出願に記載された 回路に類似するが、本回路の新規な特徴は、３つの入力信号を供給し、そして、 ６つの出力制御電圧信号を生成するために拡張したこと、当該回路の動作の速度 および平滑性を大幅に改良する１つの２極可変フィルタ回路を提供すること、そ して、ＰＷＭデューティレシオを制御するためのＬＦ／ＲＦ、ＬＢ／ＲＢ、及び 、ＦＴ／ＢＫ信号の相対的貢献度が異なることである。 これら６個の制御電圧信号ＬＦＣ、ＲＦＣ、ＦＴＣ、ＢＫＣ、ＬＢＣ、及び、 ＲＢＣの各々は、図９に示すように電圧制御される増幅器の制御ポートに接続さ れる。一方において、これは、以前のＦｏｓｇａｔｅ特許出願に用いられた回路 と基本的に同じであるが、この回路の新規な特徴は、制御電圧発生器とＶＣＡ入 力との間に配置されている直線性補正ネットワークである。 図２のＬＦＶＣＡブロック１８を詳細な形において図９に示す。図２における 入力マトリックス６からのＬＴ及びＲＴ信号３は、それぞれ対応してラベル表示 された入力端子を介して、直接通路および側方通路に供給され、後者には利得 制御構成要素が組み込まれる。直接通路において、ＬＴ及びＲＴ信号は、抵抗器 Ｒ９０２及びＲ９０１を介して、２６．７ｋΩのフィードバック抵抗器を有する 演算増幅器Ｕ９０２の反転入力にそれぞれ供給される。Ｒ９０１及びＲ９０２の 値は、ＬＴとＲＴの同位相混合(in-phase blend)が行われ、ＬＴのレベルに対す るＲＴのレベルは約−９．６ｄＢであり、真の左前方信号に対する利得は、０． ９７７である。この目的のために、真の左前方信号は、ＬＴ＝０．９２３８８Ｖ ｃｏｓｗｔ及びＲＴ＝０．３８２６８Ｖｃｏｓｗｔ成分を含むように定義され、 対の実効ｒｍｓ振幅は１である。 側方通路は、図９の最上区分に所在する残りの回路の大部分を含む。抵抗器Ｒ ９０３及びＲ９０４は、信号ＬＴ及びＲＴを、抵抗器Ｒ９０６の低インピーダン ス接合部、及び、分圧器Ｒ９１５と接合ＦＥＴ Ｑ９０１との直列結合体にそれ ぞれ供給する。Ｑ９０１のゲートが接地電位に近い場合には、当該装置は、約２ ００Ω以下の実効直列抵抗を備え、約３００Ωの全実効抵抗に対して調節される 分圧器によって差調整が行われる。従って、全電流の約８３％がＦＥＴに流れ、 そして、僅か１７％が１．５ｋΩ抵抗器Ｒ９０６、ひいては、演算増幅器Ｕ９０ １の反転入力に流入する。これは、１１０ｋΩのフィードバック抵抗器Ｒ９０９ を有し、そして、抵抗器Ｒ９０３及びＲ９０４の値は、それぞれ、抵抗器Ｒ９０ ２及びＲ９０１の値の約４倍である。 Ｒ９１０の値は２４．９Ｋであり、そして、Ｒ９０９及びＲ９１０の値は、Ｑ ９０１がカットオフされた場合に、側方チェーン抵抗器Ｒ９１０を通る信号電流 が、演算増幅器Ｕ９０２の反転入力に流入する直接通路抵抗器Ｒ９０１及びＲ９ ０２内の信号電流をほぼ正確に相殺するように選定される。従って、ＶＣＡの利 得は、この条件下において最小である。ＶＣＡの出力、即ち信号−ＬＦは、演算 増幅器Ｕ９０２の出力において取り出され、そして、等価抵抗器Ｒ９１３及びＲ ９１４を有する演算増幅器Ｕ９０３によって形成されるインバータは、ＬＦ信号 出力を供給し、この１対の出力ＬＦおよび−ＬＦは、図２において番号１９によ って識別される。 分圧器Ｒ９０５、及び、抵抗器Ｒ９０７とＲ９０８は、ＶＣＡの利得変化につ れて演算増幅器Ｕ９０２及びＵ９０３の出力に発生する直流電圧を最小限にする ように、演算増幅器Ｕ９０１の非反転入力にオフセット補償電圧を供給する。 ＦＥＴＱ９０１がその最小抵抗を持つ場合には、側方チェーン電流は、その最 大値の約１７％まで比例的に減少し、全体の利得が、直接通路のみから算定した 値の８３％であることを可能にする。 ＦＥＴ Ｑ９０１の抵抗は、そのゲート電圧を調節することによって変えられ る。演算増幅器Ｕ９０４は、ゲート電流制限抵抗器Ｒ９１６を介して、このゲー ト電圧を供給する。 端子１２６における図８のサーボ論理回路からのＬＦＣ制御電圧信号１７は、 ゼナーダイオードＤ９０１、ダイオードＤ９０２、及び、抵抗器Ｒ９２２からＲ ９０４までによって構成される直線性補正ネットワークを介して、演算増幅器Ｕ ９０４の仮想接地反転入力に供給される。更に、バイアス電流は、２つの直列ダ イオードＤ９０３とＤ９０４を介して−１５Ｖ電源から導出され、コンデンサＣ ９０１によって結合解除された共通＋１３．５Ｖ電圧から抵抗器Ｒ９１９を介し て、この入力に供給される。このバイアス電流の効果は、Ｕ９０４の出力におけ る電圧を負にすることであり、精確な電圧値は、抵抗器Ｒ９１Ｓと直列配置され た分圧器Ｒ９１の設定によって決定され、ＬＦＣが接地電位である場合に、約３ Ｖである。直接信号の最大相殺が側方チェーン信号を介して達成される点に対し て、ＦＥＴＱ９０１のピンチオフ電圧以下に設定される。 端子１２６におけるＬＦＣ制御電圧信号が負になるにつれて、トランジスタＱ ９０１のゲートに供給される演算増幅器Ｕ９０４の出力電圧はピンチオフの電圧 以上に上昇し、トランジスタの実効抵抗を減少させ、それによって、側方チェー ンを介して減衰を増大し、そして、ＶＣＡの利得を増大する。或る特定の負電圧 値以上において、ゼナーダイオードＤ９０１は導通を開始し、抵抗器Ｒ９２２の 電圧を負に引き下げる。ＬＦＣにおける電圧が約−４．５Ｖに達すると、或る程 度の電流が抵抗器Ｒ９２３及びダイオードＤ９０２を通って流れ始める。これを 越えると、制御通路の利得が増大し、制御電圧信号が−６Ｖに近づくにつれて当 該制御電圧信号を平滑化し、ＦＥＴＱ９０１がその最小抵抗値に近づくにつれて ＶＣＡ特性を変えるようにある程度の補償を実施する。 抵抗器Ｒ９２１及びＲ９２０は、ＦＥＴの二乗法非直線性によって導入される 偶数奇数ひずみを補償するために、ＦＥＴ Ｑ９０１のドレーンにおける交流電 圧の一部をそのゲートに供給する。これらの値は、ＶＣＡの全ての利得設定にお いてＶＣＡのひずみを最小限にするように選定されている。 図１０及び１１におけるマトリックス化に関して、このＶＣＡの特質について 検討する場合には、２４．９ｋの実効入力抵抗に対するＶＣＡの利得係数はｋＬ Ｆであるとみなすものとし、この値は、次に検討を進めようとするＬＢＶＣＡ２ ６におけるＲ９２９について示す値である。左前方（ＬＦ）ＶＣＡの場合におけ る出力信号は、加算信号（０．８６７６ ＬＴ＋０．２８７５ ＲＴ）のｋLF倍に 相当する次に示す値である： LF=kLF(0.8676 LT+0.2875 RT) ここに、ＬＴ及びＲＴは、入力マトリックス回路６に従った左右チャネルにおけ る信号のそれぞれの振幅である。 厳密に類似する回路は、図９のＦＴＶＣＡブロック２２内に装備され、図２に も示されているが、この場合におけるＬＴ及びＲＴ信号入力からの抵抗器値は同 じでない。抵抗器Ｒ９２６及びＲ９２５は、それぞれ、ＶＣＡ１８における抵抗 器Ｒ９０１及びＲ９０２に対応するが、それらの値は４９．９ｋΩであって同じ である。同様に、抵抗器Ｒ９２７及びＲ９２８は、それぞれ、抵抗器Ｒ９０４及 びＲ９０４に対応するが、この場合にも同様に２００ｋΩの同じ値である。０． ７０７１１Ｖｃｏｓｗｔの同じＬＴ及びＲＴ値によって規定されるこれらの値は 、前方信号に最大利得を提供する。制御信号電圧ＦＴＣは、端子１３０を介して 、ＶＣＡ１８の回路に示す場合と同じ非線形補正ネットワークに供給され、ＦＴ Ｃ制御電圧信号が負になるにつれて、前方ＶＣＡの利得を増大するように作用す る。前方出力は、−ＦＴ及びＦＴとラベル表示された端子２３において供給され る。この場合における係数は、それぞれ正確に０．５であり、次式が得られる: FT=kFT(0.5 LT+0.5 RT) 別の類似回路は、図２のＬＢ ＶＣＡとして回路ブロック２６内に装備される 。この場合、ＲＴ入力は存在せず、ＬＴ入力は、抵抗器Ｒ９２９及びＲ９３０を 介して、それぞれ直接および側方チェーン通路に供給される。出力２７は、端子 ＬＢおよび−ＬＢに現れる。ＬＢＣ制御電圧信号は、端子１３４に供給される。 この出力を示す方程式は、次に示すように、一層簡単である： LB=kLB LT 図９に示す回路は、図２の左方および前方ＶＣＡを表すが、更に、殆ど同じ回 路（図示せず）において、ＲＦＣ、ＲＢＣ、及び、ＢＫＣ制御電圧用として装備 された同様のＶＣＡが存在する。図２に示すＲＦＣ制御電圧信号用ＲＦ ＶＣＡ ２０は、信号ＬＴ及びRＴが反対側の端子に供給される、即ち、一方、ＲＴは抵 抗器Ｒ９０２及びＲ９０３に供給され、他方、ＬＴは抵抗器Ｒ９０１及びＲ９０ ４に供給されるということを除けば、ＬＦ ＶＣＡ１８と厳密に同じである。同 様に、ＢＫ ＶＣＡ２４は、ＲＴ信号の代りに、−ＲＴ信号が抵抗器Ｒ９２６及 びＲ９２７に供給されることを除けば、ＦＴ ＶＣＡ２２と同じである。厳密に ＬＢ ＶＣＡ２６と同じであるＲＢ ＶＣＡ２８において、ＲＴ信号は、ＬＴ信号 の代りに、抵抗器Ｒ９２９及びＲ９３０に供給される。結果として、ＲＦ、ＢＫ 、及び、ＲＢ信号に関する方程式を次に示す： RF=kRF(0.2875 LT+0.8676 RT) BK=kBK(0.5 LT-0.5 RT) RB=kRBRT 第１の位置に設定された図６に示すスイッチＳ５０５の場合におけるＶＣＡの 構成を図９に示す。スイッチＳ５０５が代替位置に設定されている場合における ＶＣＡ（図示せず）の代替構成も有る。この代替構成においては、図９の最上Ｖ ＣＡはＬＢ ＶＣＡ２６となり、そして、信号ＬＴおよび−ＲＴを受け取り、Ｒ Ｂ ＶＣＡ２８は信号ＲＴおよび−ＬＴを受け取る。下側ＶＣＡ２６はＬＦ ＶＣ Ａ１８となる。図９に示す２つの下側ＶＣＡへ供給される信号は、この代替構成 において変化しない。実際には、図６のスイッチＳ５０５の動作と平行して示す ように、制御電圧入力及び信号入力と出力を切り替えることによって変化を達成 することができる。 この代替構成に関する１組の信号方程式を次に示す： LF=kLF LT FT=kFT(0.5 LT+0.5 RT) LB=kLB(0.8676 LT-0.2875 RT) RF=kRF RT BK=kBK(0.5 LT-0.5 RT) RB=kRB(-0.2875 LT+O.8676 RT) 図に示すようにスイッチＳ５０５を第１の位置に設定した場合における、図６ の検出器スプリッタ回路の第１モードにおける使用に適する第１のマトリックス 化ネットワークを図１０に示す。図１０ａは、出力バッファ３２及び３４を備え たＬＦ及びＲＦ出力専用の図２に示すＯＵＴＰＵＴ ＭＡＴＲＩＸブロック３０ の部分的な回路構成を示し、他方、図１０ｂは、ＣＦ、ＬＢ、及び、ＲＢ出力、 及び、出力バッファ３６、３８、及び、４０用の残りのマトリックス回路構成３ ０を示す。回路構成は一般的であるが、図６の検出器スプリッタ回路の第１モー ド、及び、図９に示すＶＣＡの第１構成にとって望ましい特定のマトリックス化 係数となるように抵抗器が選定される。 図１０ａにおいて、図２のマトリックスブロック３０の一部であるＬＦマトリ ックスは、抵抗器Ｒ１００１からＲ１０１０まで、及び、ＣＭＯＳスイッチＳ１ ００１を有する。これらの抵抗器は、演算増幅器Ｕ１００１と関連コンデンサＣ １００１及び抵抗器Ｒ１０１１とＲ１０１２を有するＬＦバッファ３２の入力に おける仮想接地加算接合部に接続される。 フィードバック抵抗器Ｒ１０１１は、−０．９１２の任意の入力に対して最大 利得を生じるように調節可能である。ただし、一般に、分圧器は、過負荷の可能 性を回避するために、最大入力に対して０．７０７または−３ｄＢの利得が得ら れるように設定し戻される。抵抗器Ｒ１０１２及びコンデンサＣ１００１は、演 算増幅器を交流結合し、そして、その出力オフセット電圧を最小限にするように その周りに負の１００％直流フィードバックを提供するために装備される。 加算抵抗器Ｒ１００１からＲ１００９までは、係数が１．０００となるような ２７．４ｋΩの値に関して特定のマトリックス化係数を提供するように選定され る。これらの係数値は、それぞれの抵抗器の右側に示す。回路の入力端子は、当 該端子が受信する図２の入力マトリックス６からのＬＴ、ＲＴ、−ＬＴ、又は、 −ＲＴ信号３、或いは、＋ＬＦ、＋ＲＢ等のラベル表示された６個のＶＣＡ回路 １８−２８からの正または負の極性信号１９−２９がラベル表示される。ＢＦと ラベル表示された信号は、初期のＦｏｓｇａｔｅ特許において検討されたこのタ イプのサラウンドプロセッサのオプションとしての特徴である３極ローパスフィ ルタ（図示せず）を通過する信号ＬＴとＲＴの加算から得られる。このフィルタ の目的は、処理過程の大部分が実質的に中周波数帯域において実施されるように 、サラウンドプロセッサに呈示された信号の低音成分を消去すことにある。 ここに示す特定の係数は、ＬＴに関して．６９９、−ＲＴに関して．２９４、 ＋ＬＦに関して．１１３、＋ＲＢに関して．２９４、ＢＦに関して１．０００、 −ＦＴに関して．３９３、−ＬＢに関して．６９９、−ＢＫに関して１．０００ 、図６に関して検討された端子１１６における信号ＣＯＲＮＥＲ ＬＯＧＩＣ Ｋ ＩＬＬによってスイッチＳ１００１が作動可能化される場合における＋ＬＢに関 して．３７４である。従って、上記の図９に関する第１組のＶＣＡ方程式を用い た、端子４２における出力ＬＦＯに関する信号方程式を次に示す： LFO=0.699 LT-0.294 RT +0.113kLF(0.8676 LT+0.2875 RT) +0.294kRB RT+BF -0.393kFT(0.5 LT+0.5 RT)-0.699kLBLT -kBK(0.5 LT-0.5 RT)＋0.374CLKkLBLT この方程式は複雑に見えるかもしれないが、対応する制御電圧信号を用いた場 合、ｋの値が０から１までの間で変化すること、一時に２つ以上はゼロでない値 であり得ないということ、そして、全てのｋ値の加算値は１を超過しないという ことを記憶しているならば、消去が達成された方法をこの方程式が説明している ことが分かる。従って、純粋なＬＢ信号に関しては、ｋLB＝１であり、他の全て のｋ値は０であるので、ＬＦＯ信号の０．６９９ＬＴ項が、−０．６９９ｋLBＬ Ｔ項によって消去される。−０．２９４ＲＴ項は、純粋なＲＢ信号に関して、０ ．２９４ｋRB ＲＴ項によって同様に消去される。ＣＯＲＮＥＲ ＬＯＧＩＣＫ ＩＬＬ（ＣＬＫ）がオンである場合には、この段階において、＋．３７４ｋLBＬ Ｔ項がスイッチＳ１００１を介して導入されるので、ＬＢ消去項は縮小される。 このように、ＬＦ出力におけるＬＴ項は完全に消去されるとは限らないが、０． ６９９から０．３２５へ減少するか、又は、約７ｄＢだけ低下する。 マトリックス３０のＲＦマトリックス部分は、ＬＦマトリックスと対称的に同 じである、即ち、左と右の信号が入れ換わる。ＢＫ項は極性が反対である。この 場合にも、抵抗器Ｒ１０１３からＲ１０２２までは、明瞭性を改良して理解を助 けるためにのみ反復して説明される端子１１６においてＣＯＲＮＥＲ ＬＯＧＩ Ｃ ＫＩＬＬ信号（ＣＬＫ）によりＳ１００２が操作される場合におけるＬＦマ トリックスの係数と同じである様々な係数を規定する。ＲＦバッファ３４はＬＦ バッファ３２と同じであり、抵抗器Ｒ１０２３とＲ１０２４及びコンデンサＣ１ ００２を備えた演算増幅器Ｕ１００２を有する。従って、端子４４におけるＲＦ Ｏ出力信号は次の方程式によって表される： RFO=0.699 RT−0.294 LT +0.113 kRF(0.8676 RT+0.2875 LT) +0.294 kLB LT+BF -0.393 kFT(0.5 LT+0.5 RT)-0.699 kRBRT +kBK(0.5 LT-0.5 RT)＋0.374 CLK kRBRT 図１０ｂにおいて、マトリックス３０のＣＦマトリックス部分は類似している が、一層簡単であり、各抵抗器の右側に示すように、それらに対応する係数を持 つ抵抗器Ｒ１０２５からＲ１０３１までを有する。演算増幅器Ｕ１００３、コン デンサＣ１００３、及び、抵抗器Ｒ１０３２とＲ１０３３を有するＣＦバッファ は、この場合にも、ＬＦ及びＲＦ用のバッファと同じである。この回路にはスイ ッチが含まれないので端子４６における信号ＣＦＯに関する対応する出力方程式 も同様に簡素化され る： CFO=0.591 LT+0.591 RT-0.591 kLBLT -0.591 kRBRT+0.183 kFT(0.5 LT+0.5 RT) -0.715kLF(0.8676 LT+0.2875 RT) -0.715kRF(F(0.8676 RT+0.2875 LT) マトリックス３０のＬＢマトリックス部分は、それらの右側に示す係数を規定 するＲ１０３４らＲ１０４２まで９涸の抵抗器を有し、組合わされた信号は、幾 つかの作動モードにおいて、遅延回路１３８を介して、端子１３６に供給された ＤＥＬＡＹ ＩＮ／ＯＵＴ信号によって制御されたスイッチＳ１００３及びＳ１ ００４により同様に、切り替え可能である。ＬＢバッファ３８は、抵抗器Ｒ１０ ４３からＲ１０４５まで、及び、コンデンサＣ１００４とＣ１００５を備えた演 算増幅器Ｕ１００４を有する。前記バッファは、１つの自己フィルタが、図に示 す追加フィードバック部品Ｃ１００４及びＲ１０４３によって作成されると言う こと以外は、既に記載したバッファと本質的に同じである。これは、高周波利得 を約５−６ｄＢだけ減少するために効果があり、これは、特に映画のサウンドト ラックにおいて、中心前方の対話からの歯擦音の「スプラツシュ(splash)」を減 少することに効果的である。端子４８に現れる出力信号ＬＢＯに関する方程式を 次に示す： LBO＝0.699 LT-0499 RT -0.200 kFT(0.5 LT+0.5 RT) -0.226 kBK(0.5 LT-0.5 RT)＋0.499 kRBRT +0.137 kLBLT -0.488 kLF(0.8676 LT+0.2875 RT) ＋0206 kRF(0.8676 RT+0.2875 LT)+0.274 BF マトリックス３０のＲＢマトリックス回路部分は、同様に、説明を明瞭にする ために再度反復すれば、端子１３６におけるＤＥＬＡＹ ＩＮ／ＯＵＴ信号によ って切り替え操作されるスイッチＳ１００５及びＳ１００６によって切り替えら れるか、又は、バイパスされる遅延機能１４０を備えた抵抗器Ｒ１０４６からＲ １０５４までによって構成される同じ１組の抵抗器を有する。同じ係数が用いら れるが、左と右のチャネルが交換され、極性が反対のＢＫ信号が用いられる。Ｒ Ｂバッファ４０はＬＢバッファ３８と同じであり、演算増幅器Ｕ１００５、抵抗 器Ｒ１０５５からＲ１０５７まで、及び、コンデンサＣ１００６からＣ１００７ までを有する。端子５０に現れるＲＢＯ信号の方程式を次に示す： RBO=0.699 RT-0.499 LT -0.200 kFT(0.5 LT+0.5 RT) +0.226 kBK(0.5LT-0.5 RT) +0.499 kLBLT+0.137 kRBRT -0.488 kRF(0.8676 RT+0.2875 LT) +0.206 kLF(0.8676 LT+0.2875 RT)+0.274 BF 図１１は、図６の検出器スプリッタ回路の第２作動モードにおける使用に適し た同様のマトリックス化ネットワーク及び以前に検討済みの図９における代替構 成を示す。図１０と１１との間の主要な相違は、マトリックス化抵抗器及び対応 するマトリックス化係数の値である。 図１１ａ及び１１ｂに関する検討を簡単にするために、これらの図における抵 抗器には、Ｒ１０ｘｘの代わりにＲ１１ｘｘを用いることを除いては、可能な限 りにおいて、図１０ａ及び１０ｂにおける対応する抵抗器の番号が付けられてい ることに注意されたい。全てのバッファ回路は、命名法上の相違は別として、図 １０ａ及び１０ｂに示す当該回路と同じである。 図１１ａにおいて、ＬＦマトリックスには１つの追加抵抗器Ｒ１１５８が表示 され、マトリックス３０のＲＦマトリックス部分には１つの対応する抵抗器Ｒ１ １５９が表示されている。これらは、それぞれ、ＬＦ及びＲＦマトリックスのＲ Ｔ及びＬＴ逆位相成分用の消去信号を供給する。逆位相混合のこの特徴について は初期のＦｏｓｇａｔｅ特許出願において開示済みである。マトリックス３０内 の数個の抵抗器の右側に示された係数を用いることとし、それぞれ端子４２及び ４４に現れる出力ＬＦＯ及びＲＦＯに関する方程式は、上記の図９に示す代替Ｖ ＣＡ構成に関する方程式の第２の組を用いて、次のように表される： LFO=0.699 LT-0.294 RT+0.113 kLFLT +0.591k RB(-0.2875 LT+0.8676 RT)+BF -0.393 kFT(0.5LT+0.5 RT) -0.825 kLB(0.8676L T-0.2875 RT) -k BK(0.5 LT-0.5 RT)+0.294 k RFRT +0.374 CLK kLB(0.8676 LT-0.2875 RT) RFO=0.699 RT-0.294 LT+0.113 kRFRT +0.591 kLB(0.8676 LT-0.2875 RT)+BF -0.393 kFT(0.5 LT+0.5RT) -0.825 kRB(0.8676 RT-0.2875 LT) +kBK(0.5 LT-0.5RT)+0.294 kLFLT +0.374 CLK kRB(0.8676 RT-0.2875 LT) 図１１ｂに戻り、既に１０ｘｘと番号付けされた部品は、対応的に１１ｘｘと 番号付けされ、そして、マトリックス部分３０における幾つかの抵抗器は存在し ないか、或いは、異なる値を持つことを除けば、これは、図１０ｂと同じである ことが分かるはずである。再び説明すれば、バッファ３６、３８、及び、４０は 、図１０ｂのこれらと同じである。詳細には、マトリックス３０は、それぞれＲ １０３８及び１０５０に対応する抵抗器Ｒ１１３８またはＲ１１５０は含まず、 また、抵抗器Ｒ１１２７、Ｒ１１２８、Ｒ１１３０、Ｒ１１３、Ｒ１１３９、Ｒ １１４１、Ｒ１１４２、Ｒ１１５ＬＲ１１５３、及び、Ｒ１１５４は、図１０ｂ に示すこれらの対応部品とは異なる値を持つ。それぞれ端子４６、４８、及び、 ５０に現れる信号ＣＦＯ，ＬＢＯ、及び、ＲＢＯに関する対応方程式は（再度、 図９のＶＣＡに関する方程式の第２の組を使用することとし）次のように表され る： CFO=0.591 LT+0.591 RT -0.36.5kLB、(0.8676 LT-0.2875 RT -(0.365 kRB(0.8676 RT-0.2875LT) +0.183 kFT(0.5 LT+0.5 RT) -0.591 kLF LT-0.591 kRFRT LBO=0.699 LT-0.499 RT -0.200 kFT(0.5 LT-0.5RT) -0.226 kBK(0.5 LT-0.5 RT) +0.825 kRB(0.8676 RT-0.2875 LT) +0.137 kLB(0.8676 LT-0.2875 RT) -0.699 kLFLT+0.511 kRFRT RBO=0.699 RT-0.499 LT -0.200 kFT(0.5 LT+0.5 RT) +0.226 kBK(0.5 LT-0.5 RT) +0.825 kLB(0.8676 LT-0.2875 RT) +0.137 kRB(0.8676 RT-0.2875 LT) -0.699 kRFRT+0.511 kLFLT これらの方程式の動作について更に説明するために、主要な音源方向の各々に 関する結果を表にすることとする。表において、最初から２つの欄はＬＴ及びＲ Ｔの値を示し、左側に記載された各入力方向に関する残りの欄は出力信号を表す 。 表１は、図６の動作の第１のモード、即ち、スイッチＳ５０５を図に示す第１ の位置に設定し、図９に示す第１の構成のＶＣＡ、及び、図１０ａ及び図１０ｂ に基づくマトリックス値を用いた場合における、各主要音源信号方向に関する拡 声器出力信号を表す。ＢＦ項は低い周波においてのみ効果的であり、そして、論 理的動作に依存しないので、この項は無視される。 表１ 図１０及び図６の値を用い、Ｓ５０５を第１の位置に設定し、ＢＦ項 を無視した場合における拡声器出力信号対音源方向 Src Ctrl Dir Sig LT RT LBO LF0 CFO RFO RBO LB kLB 1.000 0.000 08.36 0.000 0.000 0.000 0.000 LF kLF 0.924 0.383 0.0010 0.636 0.121 0.004 0.005 CF kFT 0.707 0.707 0.000 0.008 0.965 0.008 0.000 RF kRF 0.383 0.924 -0.005 -0.004 0.121 0.636 0.010 RB kRB 0.000 1.000 0.000 0.000 0.000 0.000 0.836 CB kBK 0.707 -0.707 0.687 -0.005 0.000 0.005 0.687 従って、マトリックスから推測される−３ｄＢレベルに関し、図６の第１モー ド（ＲＢとＲＦは、それぞれＬＢとＬＦに同じである）における、各方向におけ る全体レベルを次に示す： ＬＢ ＋１．４５ｄＢ ＬＦ −０．７６ｄＢ ＣＦ ＋２．７０ｄＢ ＣＢ ＋２．７６ｄＢ 図６の第２モードにおいて、図９に示す構成のＶＣＡ、及び、図１１のマトリ ックス値を用いた場合における同じような表を次のように算定できる： 表２ 図１１及び図６の値を用い、Ｓ５０５を第２の位置に設定し、ＢＦ項 を無視した場合における拡声器出力信号対音源方向 Src Ctrl Dir Sig LT RT LBO LFO CFO RFO RBO LB kLS 0.924 -0.383 0.962 0.006 0.000 0.000 0.000 LF kLF 1.000 0.000 0.000 0.812 0.000 0.000 0.005 CF kFT 0.707 0.707 0.000 0.008 0.965 0.008 0.000 RF kKF 0.000 1.000 0.012 0.000 0.000 0.812 0.010 RB kRS -0.383 0.924 0.023 0.000 0.000 0.000 0.962 CB kBK 0.707 -0.707 0.687 -0.005 0.000 0.005 0.687 従って、マトリックスから推測される−３ｄＢレベルに関し、図６の第２モー ドにおける、各方向における全体レベルを次に示す： ＬＢ ＋２．６８ｄＢ ＬＦ ＋１．２０ｄＢ ＣＦ＋２．７０ｄＢ ＣＢ ＋２．７６ｄＢ 上記の方程式は、ここで説明した両方の好ましい作動モードにおける信号間の 正確な関係を表すが、勿論、表現を拡大または縮小するため、付加的な中心後方 出力にシステムを適応させるため、左及び右の側方拡声器を装備するため、多重 帯域用の特別濾波モードを採用するため、或いは、例えば、ル一カスアーツＴＨ Ｘ及びドルビーサラウンドのような特定音響再生システムと関係付けるため、Ｆ ｏｓｇａｔｅの初期の特許及び特許出願に記載されているように、抵抗器値に多 くの変化および修正を与えることができる。 本発明の精神から逸脱することなしに、これら及び他の多くの修正が可能であ ることは、当該技術分野において経験を積んだ者にとっては明白になるはずであ る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates generally to a processor for acoustic periphonic reproduction of sound. More particularly, the present invention relates to an improved servo logic control voltage generator for a surround sound processor for multi-channel redistribution of audio signals. BACKGROUND OF THE INVENTION The present invention relates to improvements in surround sound processors. Surround sound processors drive a large number of loudspeakers arranged around a listener in a way that provides a high quality sound field that is directly comparable to a separate multitrack sound source whose performance is perceived And operates to enhance one two-channel stereo sound source signal. Thus, spatial hallucinations can be created, allowing listeners to experience a sense of fulfillment, directional quality, and the "excellence" of the auditory dimension or the original acoustic environment. The aforementioned omnidirectional reproduction of sound relies on traditional generation of digitally producing a time delay in the audio signal to simulate the reverberation or "ambience" associated with a live acoustic event. A distinction can be made from the operation of the sound field processor. These conventional systems do not directionally position the sound based on information from the original performance space, and the resulting reverberation characteristics are significantly artificial. To this end, surround sound processors generally include an input matrix, a control voltage generator, and a variable matrix circuit. The input matrix typically provides balance and level control of the input signal, generates normal and inverted polarity versions (versions) of the input signal, a positive sum signal, and a difference signal, and in some cases, a phase shifted version (version ) And then or again filter the signal into multiple frequency ranges as required by the remaining processing requirements. The control voltage generator includes a direction detector and servo logic. The directional detector measures the degree of correlation between signals representing sounds coded in different directions in the stereophonic sound stage and generates a voltage corresponding to the directional position of the dominant sound. Servo logic circuits generate these control voltages to vary the gain of the voltage controlled amplifiers in the variable matrix circuit based on the sound direction and the direction intended for sound reproduction in the surrounding loudspeakers. Use signals. The variable matrix circuit includes a voltage controlled amplifier and a separation matrix. Voltage controlled amplifiers amplify an input matrix audio signal with variable gain for application to a separation matrix. In this case, these amplifiers are used to selectively cancel crosstalk in different loudspeaker supply signals. The separation matrix combines the output of the input matrix and the output of the voltage-controlled amplifier in several different ways, and the combined result is each one of several different locations surrounding the listener. Loudspeaker supply signal for the loudspeaker to be placed at In each of these signals, certain signal components can be dynamically removed by operation of a detector, a control voltage generator, a voltage controlled amplifier (VCA), and a separation matrix. In surround sound processors, much of the sophistication of expression is due to the characteristics of the direction detector, control voltage generator and VCA servo logic. As these characteristics are further refined, the perceived performance becomes more transparent and comfortable sound for the listener. SUMMARY OF THE INVENTION The present invention provides an improved sound processor for reproducing sound from a stereo sound source in a manner whose performance is comparable to the raw representation from multiple sound sources that are perceived. More particularly, the present invention relates to an improvement in a circuit configuration of a servo logic control voltage generator using a multi-axis control voltage signal. At the technical start, the processor includes an improved filter, a detector splitter circuit that provides three directional signals from two directional detector circuit outputs, and an improved responsiveness to selectively respond to the rate of change of the directional signal. One direction detector circuit with a variable filter and incorporating one three-channel servo logic circuit that provides six control voltage signals to six voltage controlled amplifiers via a linearity correction network. The outputs of the processor are then combined in one output matrix to provide multiple loudspeaker supply signals to the output terminals of the processor via a buffer amplifier. The detector splitter circuit can be configured in either a purely directional or reverse directional operation mode, and the voltage controlled amplifier and output matrix circuits are changed corresponding to the operation mode. Moreover, the detector splitter can be switched to remove the third direction signal by changing the output matrix circuit. In a preferred embodiment, the surround sound processor receives the left and right audio signals of one stereo sound source and surrounds one listening area to create an impression of a separate sound source surrounding the listener therein. It has the ability to process left and right signals as represented by multiple loudspeakers. The processor receives a pair of input terminals for receiving left and right audio signals, a left and right audio signal from a pair of input terminals, and outputs the left and right audio signals in either polarity. An input matrix circuit having at least one inverting amplifier and a non-inverting amplifier having equal gains for each channel to supply the following audio signal to a subsequent circuit, and left and right audio signals from the input matrix circuit. And one detector filter that filters each signal with transfer characteristics suitable to provide left and right filtered signals, and sums and differences the left and right signals, One detector matrix circuit to receive and combine the left and right filtered signals to provide as additional forward and reverse filtered signals, respectively, and a left and right filtered signal Receiving said signal, and providing said signal to provide a left-right signal proportional to the logarithm of the ratio of the amplitude of the right filtered signal to the amplitude of the left filtered signal, up to a limit voltage. Processing, similarly receiving the forward and reverse filtered signals, and subjecting the forward right filtered signal amplitude to the forward right filtered signal amplitude, up to the same limiting voltage. One direction detector circuit for processing said signal to provide a forward and backward signal proportional to the logarithm of the ratio, while receiving left and right and forward and backward signals and one or more additional direction signals A detector splitter circuit that processes the signal while, on the other hand, corrects the left and right and forward and backward direction signals to maintain the stationarity of the sum of all of the directional signals; as well as Receiving the forward and backward signals, and one or more additional direction signals from the detector splitter circuit, filtering each of the signals using a variable low-pass filter, and inverting the respective result and half-wave signals; One servo logic circuit for modifying each signal and its inverted signal to provide a plurality of the same polarity control voltage signals that vary smoothly, and a plurality of voltage-controlled amplifiers equal in number to the plurality of control voltage signals. A different one of the control voltage signals is connected to control the gain of each voltage controlled amplifier, each of the plurality of voltage controlled amplifiers being a left or right signal or input matrix circuit. Receiving the inverted signal from the control signal at a different rate and summing the received signal with a variable gain that depends on a corresponding one of the supplied control voltage signals, An output matrix circuit including a plurality of loudspeakers and an equal number of matrix circuits, each matrix circuit including one or more left and right signals and inverted signals from an input matrix circuit; Receiving one or more output signals from the voltage controlled amplifiers and combining the signals in appropriate proportions to obtain a loudspeaker supply signal such that unwanted directional components are eliminated; A plurality of loudspeakers have a plurality of output terminals, and a plurality of loudspeakers have a plurality of output buffers, each output buffer receiving one of the plurality of loudspeaker supply signals from the output matrix circuit. Receiving and driving a power amplifier connected to said output terminal of one of said processors, said pair of said plurality of loudspeakers arranged surrounding said listening area. To an appropriate level to drive one of which amplifies the one signal. An advantage achieved by the present invention is that the surround processor provides faster, but smoother, and more realistic multi-channel sound reallocation from one stereo sound source. BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagrammatic representation of an energy sphere. FIG. 2 is a block diagram showing a general surround sound processor related to the present invention. FIG. 3 is a detailed schematic diagram of an input stage of a surround sound processor suitable for use with the present invention based on the prior art. FIG. 4 is a detailed connection diagram of a detector filter and a matrix according to the present invention. FIG. 5 is a detailed schematic diagram of an improved log ratio detector according to the present invention. FIG. 6 is a detailed connection diagram of the detector splitter circuit according to the present invention. FIG. 7 is a graphical representation of the output of the detector splitter circuit of FIG. FIG. 8 is a detailed connection diagram of a three-axis servo logic circuit according to the present invention. FIG. 9 is a detailed connection diagram of a VCA improved according to the present invention. FIGS. 10a and 10b are block diagrams of a first output matrix configuration according to the present invention. 11a and 11b are block diagrams of a second output matrix configuration according to the present invention. DETAILED DESCRIPTION OF THE INVENTION A novel and key feature of the present invention is that it includes a detection splitter circuit that enables the generation of six different control voltage signals, each corresponding to a different sound direction in a surround sound field. And providing a VCA with two different modes of operation and a variable matrix circuit in the detection splitter circuit. To enable a more complete understanding of these, a preferred embodiment of the present invention will now be described in detail. However, first, the principle underlying the present invention will be reexamined. A Schiebel sphere (by Peter Schebel) or an energy sphere (M. A. FIG. 1 shows a conventional expression method called "gelson". The sphere represents the phase angle Φ between the signals for some other angle Θ and the relative amplitude or ratio of the left and right channels with respect to the phase angle. These elements correspond to the spherical polar coordinates of the sphere, in which the polar axis passes from left to right in a horizontal plane, while "longitude" represents the ratio between left and right signals, and "latitude" on the other hand. Represents a phase angle. Specifically, the respective amplitudes L and R of the sinusoidal signals l and r at any given frequency are given by: R / L = tan (Θ / 2) (1) The signal r is the signal l Phase angle Φ. Thus, a pair of signals l and r with frequency frequency f is represented by a sinusoidal component as: ι = Ecos (Θ / 2) cos (ωt) (2) γ = Esin (Θ / 2) cos (ωt−φ) (3) where L = Ecos (Θ / 2), R = Esin (Θ / 2), andω = 2πf In FIG. 1, this signal is located in the plane LPRQ and the axis OR And an angle Θ. The plane LPRQ intersects the equatorial plane FUBD at a line PQ passing through the center O of the sphere, forming an angle Φ with the horizontal plane LFRB. The trajectory of the unit vector of all possible values of Φ and Θ has a polar coordinate system represented by coordinates (Θ, Φ) with one pole left or L point and the other right or R point. You can see that it is a sphere. In the conventional illustration of this sphere, all in-phase or anti-phase vectors are located in a horizontal plane passing through the L and R poles, with the left pole being the left pole and the right pole being the right pole. The line connecting these poles is the left-right (or LR) axis. Conventionally, as shown in FIG. 1, since this sphere is viewed from one point on the horizontal plane in the anti-phase hemisphere toward the right of the center, all three principal axes LR, BF, and D of the sphere -U looks consistent with the conventional Z, X, and y Cartesian coordinate axes, respectively, so the polar axis, commonly called the z-axis, is horizontal in this figure. The equatorial circle FUBD of this sphere is a locus of all vectors in which the amplitude of the left and right signals is the same as the phase difference Φ between the signals changes, and is located in a vertical plane. I do. The equatorial plane intersects the horizontal plane LFRB at a line called the anterior-posterior (or FB) axis. Let us consider a signal in front of the center of the stereophonic sound where the left and right amplitudes are equal and the signals are in phase. The position of this signal on the Scheiber sphere is F, located on the equatorial midway between the L and R poles, and is also normally observed at the "forward" or F position on the sphere. Located in a horizontal plane depicted away from the direction. Since the “rear” or B position is located on the diametrically opposite side of the “front” position F, the front-rear (or FB) axis corresponding to the line connecting these two points is left or right or LR Perpendicular to the axis. This rear position represents a pair of signals in which the amplitudes of the L and R signals are equal and opposite, ie, out of phase or 180 degrees out of phase. In some multi-channel signal processors, the third orthogonal axis is a point on the sphere corresponding to just below the center of the sphere, i.e., the "down" point D, and a corresponding point directly above the sphere, i. It extends to the "up" point, U, thus forming a third orthogonal axis called the up-down or UD axis. This "up" point represents a pair of signals of equal amplitude and having a square phase relationship, where the phase of the left signal precedes the phase of the right signal by 90 degrees. Similarly, at the "down" point, the left signal lags the right signal by 90 degrees. In order to generate signal components corresponding to these directions, it is necessary to use a broadband all-pass quadrature phase difference network, which requires high-precision components, which tends to be expensive. Thus, for example, the majority of older 4-channel encoding and decoding formats such as SQ, QS, BMX, and BHJ (Ambisonics) have used this type of quadrature network in various ways. However, at present, most surround sound processors do not use the up-down axes for either detection or matrixing. One principle of ambisonics theory, such as Gelson, which has been largely carried over in modern surround sound processors, is to form a great circle in the trajectory energy sphere in the encoded acoustic direction around the listener in a horizontal plane Means that consistent encoding is possible. In the Ambisonics or BHJ matrix, this plane is tilted and somewhat distorted to further improve the approximation to optimal performance with respect to human hearing. However, good results can also be obtained by using only the horizontal plane of the energetic body, in which case economic results are obtained by eliminating the need for quadrature networks. The original Schebel matrix used some kind of pan trajectory. Moreover, the Schebel sphere became famous because it first used the energy sphere representation (originating from Poincare) in the context of the four-channel scheme. Prior art surround sound processors and those previously patented by the present inventor use a detector capable of generating a control voltage signal corresponding to the front and rear and left and right axis components of the signal. However, in the present invention, as shown in FIG. 1, control corresponding to the left front-right front (LF-RF) and left rear-right rear (LB-RB) axes on the front and rear horizontal planes of the LR axis. Generate a voltage signal. In fact, since the LF and RF points are not located on the same straight line as the center O of the sphere, it is not possible to generate a detection signal directly based on these points. One way in which this type of signal can be generated is to "boost" the sphere by mixing the left and right signals in the proper proportions (Martin Willcocks, JAES vol. 31 no. 1/2, January / February 1983, "Conversion of Energy Sphere"). This swings the lines O-LF and O-RF backward until they are located along the LR axis, likewise moving the lines OL and OR further back, and the line O-RF. This has the effect of moving the LB and O-RB further backward. By boosting in the opposite direction, the O-LB and O-RB axes can be moved forward toward the LR axis. In order to obtain control signals equivalent to these axes, the method used by the present invention is to use LR and F- to generate detector outputs roughly corresponding to the boosted LF-RF and LB-RB axes. Addition means are used after the detector for the B axis. Other aspects of the invention relate to signals provided to various VCAs to achieve stereo synthesis into surround. Two special modes of operation have proven useful. That is, the first front emphasis mode supplies a signal with surround sound information arranged toward the rear, mainly at the front position between the front left and the front right. In the second aspect, the panoramic aspect, the front signal is further extended around the listener and further in the rear direction. To achieve this, different combinations of left and right signals are provided to the VCA, as described below with reference to FIGS. 9-11. In FIG. 2, which is a schematic configuration diagram of a surround sound processor according to the present invention, a processor 1 includes input terminals 2 and 4 for receiving left (L) and right (R) audio input signals, respectively. These signals are generally provided by an input stage 6 including, for example, a level control, and an auto-balancing circuit and other signal conditioning circuits such as panorama controls as may be described in other Fosgate patents or patent applications. It is processed. A detailed connection diagram of a simple input stage is shown in FIG. 2 and will be described with reference to this diagram. The output signals from this stage are labeled LT and RT and are provided to detector filter 8 via line 5 and to VCAs 18-28 and output matrix 30 via line 3. Although not shown for simplicity in the drawing for clarity, the inverted signals -LT and -RT of these signals are now generated and further applied to VCA 18-28 and output matrix 30 via line 3. Supplied. Detector filter 8 supplies filtered signals LTF and RTF labeled 7 to inverter 9, detector matrix circuit 10 and detector circuit 12. The signal RTF is inverted by the inverter 9 and further supplied to the detector matrix circuit 10. Detector matrix 10 generates FTF and BKF outputs labeled 11 corresponding to the front (L + R) and back (LR) signal directions. These signals are likewise supplied to a detector circuit 12 composed of two identical circuits. One circuit accepts the input signals FTF and BKF and produces an output signal F / B at 13, the other circuit accepts the input signals LTF and RTF and produces an output signal L / R at 13. . The detector output signal 13, labeled F / B and L / R, is fed to a novel detector splitter circuit 14, where 3 labeled LF / RF, FT / BK, and LB / RB. Two signals 15 are generated. These signals are consequently provided to the servo logic 16 to control the six VCAs 18 to 28 and the respective VCAs labeled LF, RF, FT, BK, LB, and RB. It provides six control voltage signals 17, labeled LFC, FC, FTC, BKC, LBC, and RBC. These VCAs receive the LT and RT signals 3 at different rates according to the directional matrix to be supplied, and supply the bipolar output signals 19 to 29 respectively to the output matrix 30, which matrix is unmodified LT and The RT signal 3 is similarly received. As already mentioned, although not shown in FIG. 2, these signals LT and RT can also be supplied to the inverter to generate -LT and -RT, respectively. These inverters can be considered to be part of the input stage because their outputs can also feed several inputs from VCA 18 to VCA. These details are shown in the accompanying FIGS. 3-11 as necessary for an understanding of the present invention, but are not shown in FIG. 2 to simplify the drawings and improve clarity. The output from matrix 30 is buffered by amplifiers 32 to 40 and provides output signals LFO, CFO, RFO, LBO, and RBO at terminals 42, 44, 46, 48, and 50, respectively. These form the five standard outputs of the processor 1, but other outputs (not shown) can be provided as well. In general, the output shown is an electronic crossover component to provide subwoofer outputs L-SUB, R-SUB, and M-SUB (not shown in FIG. 2) and five outputs. component). Such techniques are well known in the art and require no further explanation here. In FIG. 3, which shows a general input stage 6 suitable for use with the detector and matrix circuit of the present invention, this input stage is adapted to receive the alternative input signals L2 and L1, respectively, of FIG. Left preamplifier 60 with alternative input jacks J101 and J102 corresponding to terminal 2; alternate input jacks J103 and J104 corresponding to terminal 4 in FIG. 2 to receive alternative input signals R2 and R1, respectively. It has a similar right preamplifier 62 provided, left and right gain stages 64 and 66, respectively, left and right inverters 68 and 70, respectively, and one auto-balancing circuit 72. As disclosed in earlier Fosgate patents and patent applications, some switching circuitry is also provided to modify the characteristics of the processor to provide anti-phase blending. In FIG. 3, left input signal L1 passes from input jack J102 to left gain stage 64 through resistor R104 in left preamplifier circuit 60. The alternative left input signal L2 from input jack J101 enters a shelf filter circuit forming part of a left input stage 60 composed of operational amplifier OA1O1 and surrounding components, resistors R101-R105 and capacitors C101 and C102. This filter has a specific transfer characteristic, but is not included in the scope of the present invention, and will not be discussed further here. The output of the filter stage is provided to the input of left gain stage 64 via resistor R106. The same input stage 62 is provided with right channel input signals R1 and R2, the right signal R1 from input jack J104 is provided to right gain stage 66 via resistor R110, and an alternate right signal from input jack J103. The signal R2 is supplied to a filter stage including an operational amplifier OA1Q2, resistors R107-R111, and capacitors C103 and C104. The output of this filter is provided to the input of right gain stage 66 via resistor R112. The alternate mode of operation allows the left and right channel input signals to be differentially applied to both pairs of terminals 2 and 4, thereby achieving different filter characteristics. The input circuit 6 may optionally include high-pass and low-pass filter components (not shown) for use in split-band. The left gain stage 64 comprises a variable attenuator formed by a junction field effect transistor Q101, resistors R114 and R115, and a resistor R113 with a capacitor C105, and an alternating current defined by a feedback resistor R118 with a resistor R117. Has control gain. If the gate voltage provided to Q101 is zero, the FET is in a low resistance state and about half of the feedback current from resistor R118 is bypassed through R113 and Q101, so that the gain stage has an input It has a voltage gain of about 10 for either signal L1 or filtered input signal L2. Operational amplifier OA103 has dc feedback provided by resistor R119, and its inverting input is ac-coupled through capacitor C107. Capacitor C108 provides roll-off at frequencies much higher than the audio range. As more negative voltage is applied to the gate of FET Q101 via resistor R115, its resistance increases, thus reducing the current shunted from the feedback current, reducing the gain to a minimum of about 5. Capacitor C105 and resistor R114 are connected to the gate of Q101 to minimize even-odd distortion that would otherwise occur in this type of attenuator due to the square-gate transfer characteristics of the junction FET if no measures were taken. Provide an appropriately sized negative feedback. The same gain stage formed by resistors R122-R127, capacitors C106, C19, and C110, operational amplifier 0A104, and FET Q102 provides the same function for the right channel input signal R1 or R2. CMOS switches S101 and S102 connect resistor R1 20 from the output of the right gain stage to the input of the left gain stage and connect resistor R128 from the output of the left gain stage to the input of the right gain stage. Because these gain stages are inverted when switches S101 and S102 are on, antiphase cross-blending of the signal should occur. When switches S101 and S102 are off, resistors R121 and R129 ensure that a relatively small input voltage is provided to the CMOS switch. The input to this chip is typically ± 7. The power supply voltage which is 5V must not be exceeded. The switches are always off and their control terminals are pulled negative by the resistor R116, the supply voltage −7. It becomes 5V. The switch has + 7. + on terminal 74 labeled BLEND. It is turned on by applying 5V. The outputs of amplifiers OA103 and OA104 are connected to output terminals 76 and 80, respectively, and the signals present at these terminals are labeled LT and RT, respectively. Each of these signals is passed to a unity gain inverter, i.e., a left inverter 68 having an operational amplifier OA 105 with resistors R130 and R131, and an operational amplifier OA 106 and a right inverter 70 having resistors R132 and R133. You. The outputs of these inverters are connected to terminals 78 and 82 labeled -LT and -RT, respectively. The signals LT and RT are similarly identified in FIG. 2 by the numbers 3 and 5, with the signal 3 including the inverted signals -LT and -RT, as discussed previously in FIG. An auto-balancing circuit 72 below these inverters receives its input signal 13 from a detector circuit, which will now be described with reference to FIG. This self-balancing circuit corresponds to the prior art and is therefore not considered to be part of the present invention, but to maintain its integrity as a component of the general input stage of a decoder according to the present invention, Note that it is described here. The F / B signal is supplied to a terminal 84 to the inverting input of an operational amplifier OA107 used as a voltage comparator. The non-inverting input of this operational amplifier is biased to a negative voltage by a resistor R134 for a -15V power supply and a grounded resistor R135. The voltage at these junctions is either open or -7. When a BLEND signal is supplied to the terminal 74 connected to 5 V, the voltage is about -3. 9V. BLEND signal is +7. At 5V, a small current is supplied to this junction via resistor R136 to reduce the voltage to about -2. Change to 9V. Thus, if the F / B signal becomes more negative than the bias voltage applied to the non-inverting input of operational amplifier OA107, its output will swing to the + 15V supply rail and resistor R137 And the voltage supplied to the control port of the CMOS switch S103 by the resistive voltage divider constituted by R138 and half of this voltage or +7. The value becomes less than 5 V, and this switch is turned on. At a different time from the above, when the output of the comparator OA1O7 is negative and the voltage applied to the switch S103 is about -7. If it is 5 V, the switch is turned off. The signal L / R represents a log-ratio between the left and right signal amplitudes. This signal is connected via terminal 86 as a non-inverting amplifier and is provided to a non-inverting input of an operational amplifier OA 108 having a feedback resistor R139 and a non-inverting input to ground resistor R140. The voltage level at the input of the CMOS switch S103 is ± 7. Since the voltage gain of this amplifier to the junction of resistors R141 and R142 forming a voltage divider to prevent exceeding the 5V supply rail voltage is very high, about 150, the amplifier is left and right Reacts to a very small imbalance between the signal amplitudes. Thus, switch S103 is normally turned on when there is dialogue in the movie or when the front signal is predominant, as would occur if a solo player were playing the music recording, and the operational amplifier was turned on. The unbalanced signal at the output of OA 108 is passed via S103 to resistor R143 and capacitor C111, which form an integrator with a time constant of about 10 seconds. The voltage at C111 is buffered by operational amplifier OA109, which is connected as a non-inverting source follower. This voltage represents a long-term average imbalance due to very small differences between the left and right signal levels, such as when dialogue and solo performances take place. This voltage is fed directly to the left channel attenuator formed by FET Q101, along with resistors R113-R115 and capacitor C105, so that the left channel signal will dominate over the time these conditions continue. In some cases, the left channel gain is reduced appropriately. This voltage is inverted by an operational amplifier OA110 having resistors R144 and R145 and supplied to the right channel attenuator formed by FET Q102 with associated resistors R122-R124 and capacitor C106, and consequently this type. If the right channel signal is dominant for the duration of this situation, the right channel gain is reduced by an appropriate amount without affecting the left channel gain. The degree of balance correction that can be achieved is up to about 6 dB in either direction. This type of self-balancing circuit requires great care during the recording process, for example when the soloist is carefully recorded slightly to the right or left of the center, as in a concert with an orchestra. To compensate for improper equilibrium, which is likely to occur when the number of stages through which a stereophonic signal passes before recording or transmission is large, such as when not paid but that may adversely affect the correction performance Useful for Therefore, measures are usually provided for turning off the auto-balancing circuit (not shown in FIG. 3). In the operating mode in which the BLEND switch is on, it has been found that it is desirable for the auto-balancing circuit to be able to respond to an input signal with a slightly wider unbalance tolerance, so that the auto-balancing circuit characteristic for this mode of operation is better. different. In FIG. 4, which shows a detailed schematic diagram of a detector filter 8, an inverter 9, and a detector matrix 10 based on the prior art circuit disclosed in the earlier Fosgate patent as well, labeled LT and RT, respectively. Input terminals 90 and 92 are provided for receiving the signal 5. These signals 5 are filtered by a first stage constituted by an operational amplifier OA301 and associated components for the signal LT and an operational amplifier OA302 and associated components for the signal RT. The output of this filter stage 8 is passed to an inverter 9 and to a detector matrix 10. The right channel filter output is inverted by an inverter 9 having an operational amplifier OA303 with an input resistor R309 having the general values shown and a feedback resistor R310. The output of the operational amplifier OA301 is supplied to an output terminal 108 via a resistor R311 and a capacitor C309 arranged in series, and supplies a filtered current signal LTF. The output of operational amplifier OA 302 is provided to output terminal 110 via resistor R 316 and capacitor C 317 to provide a filtered current signal RTF. The outputs of operational amplifiers OA301 and OA302 are combined via resistors R314 and R315 and capacitor C311 to provide a filtered current signal FTF at output terminal 100, and the outputs of operational amplifiers OA301 and OA303 are , Resistors R312 and R313 and a capacitor C310 to provide a filtered current signal BKF at output terminal 102. This circuit is substantially similar to the detector filters disclosed in the earlier Staged patents and patent applications already cited. FIG. 5 shows a detector circuit 12 according to the invention. This circuit is generally similar to the detector circuit in Fosgate's earlier patents and patent applications, but with an improved detector filter and uses a zener diode to provide symmetrical constraints. That is different. This circuit has two identical circuits 98 and 106. In circuit 98, terminals 100 and 102 receive filtered current signal 11, labeled FTF and BKF, respectively, from the output of the detector filter of FIG. These signals BKF and FTF are respectively matched monolithic diodes D401, D402 and D403, D404 connected in parallel as their feedback components, and their operational amplifiers having their non-inverting inputs grounded. It is supplied to the inverted virtual ground inputs of OA401 and OA402. Since these diodes have a strict exponential relationship between current and voltage, they implement a logarithmic function at the input. These signals are output to an inverter OA403 with matched diodes D405 and D406 and matched resistors R401 and R402, and an inverter with matched diodes D407 and D408 and matched resistors R403 and R404. It is provided to a full-wave rectifier having an OA 404. So far, the log ratio detector of the present invention follows the prior art topology. An improved filter circuit for a BKF rectifier has resistors R405 and R409 and capacitors C401, C403, and C405. The resistor R407 supplies a forward bias current to the diodes D405 and D406. Resistors R406, R410 and capacitors C402, C404, and C406, which comprise a resistor R408 and provide bias current for diodes D407 and D408, are provided for the FTF rectifier. The two filter outputs have a feedback resistor R414 and a capacitor C407, via resistors R411 and R412, and are connected in series back-to-back to provide a symmetrical limit to the control signal generated by the rectifier. Combined as a virtual-ground inverting the input of operational amplifier OA405 using two zener diodes D409 and D410. Resistor R413 and tripod R415 provide adjustable offset compensation for operational amplifier OA405 such that its output at terminal 104 is the F / B detector output signal. This signal is positive for signals with predominant anti-phase or backward information and negative for signals with predominant in-phase or forward information content. A strictly similar circuit 106 provides an output signal L / R at terminal 112 that goes negative for the left signal and positive for the right signal when the inputs RTF and LTF are applied to the respective terminals 108 and 110. Supply. Next, the F / B and L / R output signals 13 are provided to a detector splitter. These signals are also connected to the automatic parallel circuit of FIG. This connection is not shown in FIG. 2, but is shown here. Although the modification of the filter circuit shown in FIG. 5 appears to be straightforward compared to the previous log ratio detector circuit disclosed in the Fosgate earlier patents and patent applications, this modification has a significant impact on detector performance, especially Significantly improved performance in providing signals with more precise relationships to the dominant information in the sound field, very low ripple and relatively low sensitivity to low level information and artifacts in the input signal. In FIG. 6, the incoming detector signals 13, labeled F / B and L / R, respectively, and supplied to terminals 104 and 112, are output signals FT / BK, LF / RF. , And LB / RB are provided in the new detector splitter circuit 14. This circuit forms the heart of the improvements implemented in the present invention. The direction of the signal changes from the rear B to the front F through the left rear LB, the left L, the left front LF, and then to the rear B through the right front RF, the right R, and the right rear RB. In order to make it easier to understand the state of the logic voltage, reference is also made to the graphical representation of the logic voltage shown in FIG. Although not absolutely necessary for the operation of this circuit, the signals F / B and L / R must first have a KILL LOGIC of -7. CMOS switches S501 and S502 with a pull-up resistor R501 and a control input connected to terminal 114 labeled KILL LOGIC to ensure that the switch is normally on unless pulled down to 5V. pass. Obviously, when this is done, no signal will reach the rest of the circuit of FIG. 6, and the outputs FT / BK, LF / RF and LB / RB will under all signal conditions Maintain zero state. The multipole switch S505 with the labeled poles S505A to S50SF enables the circuit to operate in one of two different modes. In this case, the first mode is suitable for reproducing a stereoscopic recording with front emphasis, and the second mode is suitable for reproducing with a panoramic effect. 3 shows a switch in a first position for selecting a first mode. This switch is not actually present in this way in all circuits of the surround sound processor, but the switching function represented by this switch is performed by other control means. The F / B signal shown as a solid line in the uppermost line of FIG. 7 is supplied to the non-inverting input of the operational amplifier OA501 via the switch S501. In this case, the operational amplifier will, on the one hand, if its non-inverting input signal is more positive than its inverting input, its output will go positive until diode D501 conducts, and on the other hand its non-inverting input. Is negative with respect to its inverting input, its output goes negative and is configured as a positive half-wave rectifier to turn off diode D501. The F / B signal is also provided to an inverter having an operational amplifier OA505 with an input resistor R502 and a feedback resistor R503 defining its gain at -1. The output -F / B of this inverter is shown as a chain line in the uppermost section of FIG. The L / R signal shown on the twelfth line in FIG. 7 is supplied via a switch S502 to the non-inverting input of an operational amplifier 0A502 with a diode D502 also connected as a positive half-wave rectifier. Since R504 biases the conduction of the junction of diodes D501 and D502, the voltage appearing at this junction, point A, is the most positive of the two signals F / B and L / R (or , The most non-negative) voltage. This is the curve represented by the solid line on the third line in FIG. Operational amplifier OA 503 also receives its input from the switched L / R signal and, except that the polarity of the diode is reversed, thereby providing a negative half-wave rectifier, with OA 502 and D 502. Similarly, it is provided with a diode D504. When the switch S505B is in the first position, the operational amplifier OA504 receives the -F / B signal from the inverter OA505. Operational amplifier OA 504 and diode D 504 operate as a negative half-wave rectifier. Resistor R505 positively biases diodes D503 and D504 so that the voltage at their junction B is more negative than one of signals L / R and -F / B, or Positive and somewhat small. The resulting signal at point B is shown as the solid curve in the fourth line of FIG. The signal at the junction of diodes D501 and D502, point A, is supplied via resistor R506 to the non-inverting input of operational amplifier 0A506, which is configured as a negative half-wave rectifier with diode D505. CMOS switch S503 is connected between this point and ground. Similarly, the junction of diodes D503 and D504, point B, is connected via resistor R507 to the non-inverting input of operational amplifier OA507, which forms a positive half-wave rectifier with diode D506. This point is also grounded via the switch S504. Both switches of S503 and S504 are connected through a resistor R508 to -7. It has a common control input from terminal 116, which is biased at 5V and labeled CORNER LOGIC KILL. When the voltage at terminal 116 is switched positive, both switches S503 and S504 ground the inputs of operational amplifiers OA506 and OA507, respectively, disabling these operational amplifiers. The output signal of operational amplifier OA 506 at point C goes negative when both the F / B and L / R signals are negative, and follows the less negative of them. This is zero except for the part between L and F and is indicated in FIG. 7 by the solid line labeled C on the fifth line reaching its maximum negative stroke at LF. If both the L / R and -F / B signals are positive, the output of the operational amplifier OA507 at point D is positive and follows the less positive of these signals. This is zero except between F and R, and is represented by curve D in the sixth line of FIG. 7 reaching its maximum positive path at RF. The points C and D are set in one of two different ways, represented by one multipole double throw switch S505 with two poles labeled switches S505C and S505D, in the rest of FIG. Head to the circuit. When switch S505 is in the first position, point C is connected via switch pole S505D to input resistor R509 of inverting amplifier OA508 with feedback resistor R510 defining its gain to be -1. Thus, the signal at point E 2 of the output is the inverted signal at C and is shown as the solid curve in the seventh line of FIG. The F / B signal is connected via resistor R511 to the summing junction at the virtual ground inverting input of operational amplifier OA509. As a result, point D is via an equivalent summing resistor R5 12 and point E is via another equivalent summing resistor so that signals D, E and F / B are added. It is connected to the summing junction at the inverting input of the operational amplifier OA509 via a circuit R513. The operational amplifier OA509 comprises an equivalent feedback resistor R514, the output of which is the inverted signal of the sum of the signals D, E and F / B, the signal FT / BK shown as a solid line FT / BK at the bottom of FIG. Connected to terminal 118 to supply BK. This signal stays at zero from L to LF between L and R, rises to a maximum at F, falls back to zero at RF, and stays at zero to R. The signal in the rear half is the same as the -F / B signal. Signals C and D are added to the input of operational amplifier OA 510 via summing resistors R515 and R516, respectively, the gain of which is defined at 2 by feedback resistor R517. Thus, the output of OA 510 swings positively in the region between L and F, and swings negatively in the region between F and R, but zero between L and B or between R and B. Stay on. This output signal at point F is shown as the solid curve on the eighth line of FIG. In the first position of switch S505, the signal at point F is connected via switch pole S505E and appears at LF / RF output terminal 120. The signal at point F is also provided to the summing junction at the inverting virtual ground input of operational amplifier OA 511 via summing resistor R518, and the L / R signal is reduced to half the value of summing resistor R519. Is supplied to this junction. The sum of these two signals is generated at the output G of an operational amplifier OA 511 having a feedback resistor R 520 that regulates its gain on the signal L / R to a unit value. Due to the action from the signal at point F, the signal at point G follows the pattern shown by the solid line on the ninth line in FIG. This signal starts at zero at the posterior point B, rises to the most positive value at point L, returns to zero at LF, stays at zero from LF to RF, then drops to the negative maximum at R, It rises again at B and returns to zero. With switch pole S50SF in the first position, this output appears at terminal 122 labeled LB / RB. Next, in the first mode, the sum of the magnitudes of the control signals FT / BK, LF / RF, and LB / RB is maintained at a substantially constant value, and only two of the three signals are used. , Is a non-zero value at any point on the pan trajectory. This is the case when more than two control voltage signals are partially supplied at the same time, or the sum of the control signals is the maximum value reached by any one of the signals. It is important to ensure that unwanted effects do not occur, as would normally occur if they were allowed to be exceeded. In the second mode of operation, the switch S505 with poles S505A to S50SF is set in an alternative position to the position shown. The F / B signal is connected to the input of operational amplifier OA504 via switch S505B, while the inverted signal -F / B from the output of operational amplifier OA505 is coupled to operational amplifier OA501 via switch S505A. Go to input. Thus, the polarity of the front and rear signals at these inputs is reversed. At this stage, point A follows the most positive value of -F / B and L / R, as shown by the dashed line in the third line of FIG. Is negative only in the region of. Similarly, at this stage, point B is a more negative value of L / R and F / B, and is only positive between R and B according to the chain curve of the fourth line in FIG. Thus, point C goes negative between R and B and stays zero elsewhere, while point D goes positive between B and L and stays zero elsewhere. Stay. These signals are shown as dotted lines on the fifth and sixth lines, respectively, of FIG. If switch S505D is placed in an alternative position to that shown, the signal at point E is an inverted signal of the signal at point D at this stage and follows the dotted curve on the seventh line in FIG. At this stage, the signal at point F, which is the inverted sum of the signals at points C and D, follows the dashed curve on the eighth line in FIG. Between B and B. This output signal at the point F is supplied to the LB / RB terminal via the switch pole S505F. When switch S505 is set to the second position, the signals at points C and E are supplied with the F / B signal from S501 via resistor R511 via resistors R512 and R513, respectively. The output of operational amplifier OA509, which is added to virtual ground at the inverting input of operational amplifier OA509 and is labeled FT / BK and appears at terminal 118, is the sum of the three signals F / B, C, and E. Feedback resistor R514 provides unity gain to be the inverted signal. This is shown according to the dashed curve at the lowest line in FIG. That is, it reaches its maximum negative value at B, rises to zero at LB, rises to a maximum positive value at F, then falls to zero at R, stays at zero between R and RB, and at B It falls again to its negative maximum. Again, the sum of the magnitudes of the three signals FT / BK, LF / RF and LB / RB is maintained at approximately the maximum reached by any one of these signals, and Are non-zero at any point on the pan locus. However, when the switch S505 is set to the first position, the LF / RF signal peaks at points LF and RF on the pan trajectory, and the LB / RB signal peaks at L and R, On the other hand, when the switch S505 is set to the second position, the LF / RF signal peaks at points L and R on the pan trajectory, and the LB / RB signal peaks at points LB and RB. Reach In either the first or second mode of operation, selected by switch S505, when the CORNER LOGIC KILL is executed, the signals at points C and D will be zero, and thus the signals at points E and F will be the signals of FIG. Disable the entire central part of the. In this case, the output G of the operational amplifier OA511 is an inverted signal of the L / R signal, while the output of the operational amplifier OA510 similarly remains at zero and the FT / BK signal follows the -F / B signal. Note that point G is still switched between LF / RF terminal 120 and LB / RB terminal 122, and the other terminals are switched to point F, which remains at zero potential. In the three-channel servo logic system 16 shown in FIG. 8, the three detector splitter output signals 15, labeled LF / RF, FT / BK, and LB / RB, respectively, are variable, implemented by a pulse width modulation circuit. Each is filtered through a low pass filter component, and then buffered and divided into control voltage signals 17 comprising pairs labeled RFC, LFC, BKC, FTC, LBC, and RBC. . The LF / RF signal supplied to terminal 120 is passed through a resistor R801 in parallel with CMOS switch S801, and then connected as a unity gain source follower buffer via resistors R802 and R803. Passed to the non-inverting input of U801. Capacitors C801 and C802, which are connected to ground from the junction of resistors R802 and R803 and from the non-inverting input of operational amplifier U801, respectively, provide earlier servo logic as shown in earlier Fosgate patents and patent applications. Form a two-pole smoothing filter that represents an improvement over the single-pole type filter used in the circuit. At high frequencies, when operated with a variable duty cycle pulse width modulated (PWM) rectangular waveform derived as described below, the action of CMOS switch S801 is a parallel combination of resistor R801 and switch S801. The effective constant of the body is varied, thereby varying the time constant of these resistors with resistor R802 and capacitor C801 to provide a somewhat smoothed detector splitter output signal LF / RF. That is. The output of the filter formed by switch S801, resistors R801 to R803, and capacitors C801 and C802 is buffered by operational amplifier U801 and comprises an operational amplifier with input resistor R804 and equivalent feedback resistor R805. Inverted by the unity gain inverter formed by U802. The output is similarly passed to the input of a negative half-wave rectifier formed by operational amplifier U803 and diode D801, whose output is the control voltage signal labeled LFC at terminal 124. Since the signal LF / RF is positive for the left signal and negative for the right signal (see FIG. 7), the signal RFC becomes negative only for the right front or right signal. . The output of inverter U802 is passed to the input of a negative half-wave rectifier formed by operational amplifier U804 with diode D802 whose output is the control voltage signal LFC appearing at terminal 126. This output is negative only for left or left front signals. The signal FT / BK supplied to the terminal 118 includes a CMOS switch S802, resistors R812 to R816, capacitors C803 and C804, and a diode D805 to supply output control voltage signals BKC and FTC to terminals 128 and 130, respectively. And D806 and the same variable filter, inverter, and rectifier circuit formed by operational amplifiers U806 to U809, in exactly the same manner. Since FT / BK is negative for the signal in the rear half of the pan trajectory, signal BKC is negative for the rear signal and signal FTC obtained from inverter U807 is negative for the front signal. Become. Similarly, the signal LB / RB provided to terminal 122 includes a CMOS switch S803, resistors R823 to R827, capacitors C805 and C8 to provide output control voltage signals RBC and LBC to respective terminals 132 and 134. 06, diodes D809 and D810, and the same variable filter, inverter, and rectifier circuits formed by operational amplifiers U811 through U814 in the same manner. Switches S801 to S803 in these same triplets are operated by a common PWM square wave obtained from the output of Schmitt trigger inverter U818. In this case, the signals are generated by the remaining circuits of FIG. 8, as described below. The signal LF / RF is supplied via a resistor R807 to the inverting input of an operational amplifier U805. The filtered and inverted output signal at the output of operational amplifier U 802 is also via an equivalent resistor R 806 between the incoming LF / RF detector splitter output signal and the filtered signal after buffer U 801. This point is also provided so that the input current is proportional to the difference. An operational amplifier U8O3 with diodes D803 and D804 and a feedback resistor R808 is the inverted signal of the LF / RF difference, the filtered signal at U801 whenever negative and the difference signal is positive. Form a half-wave summing rectifier circuit that provides an output voltage that is always zero. Resistors R810 and R809 from the FT / BK signal and its inverted and filtered signal at the output of operational amplifier U802, and resistor R811 from the output of half-wave rectifier U805, form a common virtual input at the inverting input of operational amplifier U816. Connected to ground summing junction. The combined current from these three resistors is then the difference between the FT / BK and the filtered signal at U801, supplied via resistor R810, whose effective resistance is 20 kΩ. It is the full-wave rectified or absolute value of the signal. A similar full-wave rectifier circuit is formed by an operational amplifier U810 with diodes D807 and D808 and resistors R817 to R822, as shown in the middle section of FIG. 8, and the value of resistor R821, ie, A current equal to the absolute value of the difference signal between the FT / BK input at terminal 118 divided by an effective resistance of 10 kΩ and the filtered signal at the output of operational amplifier U806 is applied to the common input at the inverting input of operational amplifier U816. Feed to summing junction. As shown in the lower middle section of FIG. 8, another similar full-wave rectifier circuit is formed by diodes D811 and D812 and an operational amplifier U15 with resistors R828 to R833. This is the difference between the value of resistor R832, the LB / RB detector splitter output signal provided at terminal 122 divided by an effective resistance of 10 kΩ, and the filtered signal at the output of operational amplifier U811. A current equal to the difference is provided to a common summing junction at the inverting input of operational amplifier U816. Thus, the three input signals LF / RF, LB / RB, and FT / BK each contribute to the absolute current driving the input of operational amplifier U816, as shown in the lower portion of FIG. However, the LF / RF signal only contributes at half the level of the other two signals. This applies regardless of the position of switch S505 in FIG. 6 in the detector splitter circuit. This has the consequence that the action of the LF / RF control voltage has an excessive effect on the responsiveness of the control voltage, especially in the presence of a front-center signal, such as the interaction in a movie soundtrack and the soloist in many stereophonic recordings. This is in order to prevent that. The output voltage of operational amplifier U816 is provided through feedback resistor R834, so that for the difference signal for FT / BK and LB / RB, 1. 5 with a gain of 0.5 for the difference signal for LF / RF. It has a gain of 75. This output voltage is passed through a two-pole low-pass filter including an operational amplifier U817 with associated resistors R835 and R836 and capacitors C807 and C808, whose wiper is connected through a resistor R838 to the input of a Schmitt trigger inverter U818. Is supplied to the voltage divider R837. Bias voltage is provided by returning the voltage divider to + 15V. The high frequency oscillator is formed by two Schmitt trigger inverters U819 and U820 with associated resistors R839 to R841, a capacitor C809 and a diode D813. This is negative -7. 6. 5V power supply voltage and positive +7. 5V power supply and negative -7. Operate the CMOS switch S804 connected between the equivalent resistor R842 and the junction of R843 connected to the 5V power supply. Capacitor C 810 with series resistor R844 provides a time constant with these resistors R843 and R842. If switch S804 is operated at a frequency determined by the oscillator circuit, a negative going pulse waveform with a fast negative leading edge and a much slower exponential shaped trailing edge will result in a resistor R842. At the junction between R843 and R843. This waveform is provided to the input of Schmitt trigger inverter U818 via capacitor C811 and is effectively biased by the DC component of the voltage at the wiper of voltage divider R837. In this case, if the absolute value of the combined difference signal appearing at the output of the operational amplifier U816 is zero, the switching of the inverter U818 by the pulse waveform is hardly performed, so that the switches S801 to S803 are operated. Assume that a wiper is set. Therefore, in this rest state, the time constant of the servo logic filter is about 22.times. Using resistors and capacitors having the values shown in the figure. It is determined by R801, R803 and C801 to be the longest possible value of 7ms. With the output of operational amplifier U816 going negative, the pulse waveform is allowed to pass through inverter U818, and its duty ratio increases with the value of the negative going absolute difference signal, each with a parallel resistor R801. , R812, and R823, the effective resistance of the combination of switches S801 to S803 is reduced to an effective value represented by 100 kΩx (1-d). Here, d is the duty ratio of the PWM signal at the output of the Schmitt trigger inverter U818. This shortens the time constants of each of the three filter circuits and makes these time constants more rapidly respond to changes in the values of the input signals LF / RF, LB / RB, and FT / BK. The minimum effective time constant is about 3. 5 ms, but the second stage of the filtering process provided by R803 and C802 in the upper filter, and the corresponding components in the other filters, is the servo logic described in earlier Fosgate patents and patent applications. It provides a much smoother output than the previous single pole filter used in the circuit. With the improved smoothing provided by the extra filter poles, both the maximum and minimum time constants are much shorter than previously possible, making the circuit less sensitive to rapid directional changes in the audio input signal. Make it extremely sensitive. As the response time is reduced, the difference between the input and output in each filter circuit is reduced, thereby reducing the duty ratio of the PWM signal, and thus the servo logic term used to describe this circuit. There is, in effect, a negative feedback servo loop in this circuit as it tends to do so. Thus, the servo logic circuit reflects at its six output terminals the output voltage generated by the direction detector circuit and the detector splitter circuit at the rate at which any of these voltages changes. Providing a set of control voltage signals responsive in the method. The majority of this circuit is similar to the circuit described in Fosgate's earlier patents and patent applications, but a novel feature of this circuit is that it provides three input signals and provides six output control voltage signals. Extending to generate, providing one two-pole variable filter circuit that significantly improves the speed and smoothness of operation of the circuit, and LF / RF, LB / to control the PWM duty ratio The difference is that the relative contributions of the RB and FT / BK signals are different. Each of these six control voltage signals LFC, RFC, FTC, BKC, LBC, and RBC is connected to the control port of a voltage controlled amplifier as shown in FIG. On the one hand, this is basically the same as the circuit used in the earlier Fosgate patent application, but a novel feature of this circuit is the linearity placed between the control voltage generator and the VCA input. It is a correction network. The LFVCA block 18 of FIG. 2 is shown in detail in FIG. The LT and RT signals 3 from the input matrix 6 in FIG. 2 are fed via correspondingly labeled input terminals to the direct path and the side paths, the latter incorporating gain control components. In the direct path, the LT and RT signals pass through resistors R902 and R901. Each is provided to an inverting input of an operational amplifier U902 having a 7 kΩ feedback resistor. The values of R901 and R902 are subjected to in-phase blending of LT and RT, and the level of RT with respect to the level of LT is about -9. 6 dB, and the gain for the true left front signal is 0. 977. For this purpose, the true left front signal is LT = 0. 92388V costw and RT = 0. It is defined to include a 38268 Vcoswt component, and the effective rms amplitude of the pair is one. The side passage includes most of the remaining circuitry located in the top section of FIG. Resistors R 903 and R 904 provide signals LT and RT to the low impedance junction of resistor R 906 and the series combination of voltage divider R 915 and junction FET Q 901, respectively. When the gate of Q901 is near ground, the device has an effective series resistance of less than about 200 ohms and the difference adjustment is made by a voltage divider that is adjusted for a total effective resistance of about 300 ohms. Thus, about 83% of the total current flows to the FET, and only 17% is 1. The 5 kΩ resistor R906 flows into the inverting input of the operational amplifier U901. It has a 110 kΩ feedback resistor R909, and the value of resistors R903 and R904 is about four times the value of resistors R902 and R901, respectively. The value of R910 is 24. 9K, and the values of R909 and R910 are such that if Q901 is cut off, the signal current through side chain resistor R910 will cause the direct path resistors R901 and R901 to flow into the inverting input of operational amplifier U902. It is chosen to almost exactly cancel the signal current in R902. Therefore, the gain of the VCA is minimal under these conditions. The output of the VCA, signal-LF, is taken at the output of operational amplifier U902, and the inverter formed by operational amplifier U903 with equivalent resistors R913 and R914 provides the LF signal output, The outputs LF and -LF are identified by the numeral 19 in FIG. Voltage divider R905 and resistors R907 and R908 apply an offset compensation voltage to the non-inverting input of operational amplifier U901 to minimize the DC voltage generated at the outputs of operational amplifiers U902 and U903 as the gain of the VCA changes. Supply. If FET Q901 has its minimum resistance, the side chain current will decrease proportionally to about 17% of its maximum, indicating that the overall gain is 83% of the value calculated from the direct path only. enable. The resistance of FET Q901 can be changed by adjusting its gate voltage. Operational amplifier U904 supplies this gate voltage via gate current limiting resistor R916. The LFC control voltage signal 17 from the servo logic circuit of FIG. 8 at terminal 126 is applied to the operational amplifier U via a linearity correction network composed of a zener diode D901, a diode D902, and resistors R922 through R904. 904 is provided to the virtual ground inverting input. In addition, the bias current is derived from the -15V power supply via two series diodes D903 and D904 and is decoupled by capacitor C 901. A 5V voltage is supplied to this input via resistor R919. The effect of this bias current is to make the voltage at the output of U904 negative, the exact voltage value being determined by the setting of the voltage divider R91 placed in series with the resistor R91S, where LFC is at ground potential. About 3V. The point at which the maximum cancellation of the direct signal is achieved via the side chain signal is set below the pinch-off voltage of FET Q901. As the LFC control voltage signal at terminal 126 becomes negative, the output voltage of operational amplifier U904, which is applied to the gate of transistor Q901, rises above the pinch-off voltage, reducing the effective resistance of the transistor, thereby reducing the lateral resistance. Increase the attenuation through the chain and increase the gain of the VCA. Above a certain negative voltage value, zener diode D901 starts conducting and pulls the voltage on resistor R922 negative. The voltage at the LFC is about -4. When 5V is reached, some current begins to flow through resistor R923 and diode D902. Beyond this, the gain of the control path increases, the control voltage signal is smoothed as the control voltage signal approaches -6V, and some compensation is made to change the VCA characteristics as FET Q901 approaches its minimum resistance. I do. Resistors R921 and R920 provide a portion of the alternating voltage at the drain of FET Q901 to its gate to compensate for even-odd distortion introduced by the squared nonlinearity of the FET. These values were chosen to minimize VCA distortion at all VCA gain settings. When considering the characteristics of this VCA with respect to the matrix formation in FIGS. The gain coefficient of the VCA for an effective input resistance of 9k is assumed to be kLF, which is the value shown for R929 in LBVCA 26, which will be discussed next. The output signal in the case of the front left (LF) VCA is the sum signal (0. 8676 LT + 0. 2875 RT) k LF The value corresponding to the double is: LF = k LF (0.8676 LT + 0.2875 RT) Here, LT and RT are the respective amplitudes of the signals in the left and right channels according to the input matrix circuit 6. A strictly similar circuit is implemented in the FTVCA block 22 of FIG. 9 and is also shown in FIG. 2, but in this case the resistor values from the LT and RT signal inputs are not the same. Resistors R926 and R925 correspond to resistors R901 and R902, respectively, in VCA 18, but have the same value of 49.9 kΩ. Similarly, resistors R927 and R928 correspond to resistors R904 and R904, respectively, but again have the same value of 200 kΩ. 0. These values, defined by the same LT and RT values of 70711 Vcoswt, provide the maximum gain for the forward signal. The control signal voltage FTC is supplied via terminal 130 to the same non-linear correction network as shown in the circuit of VCA 18 and acts to increase the gain of the forward VCA as the FTC control voltage signal becomes negative. The forward output is provided at terminals 23 labeled -FT and FT. The coefficients in this case are each exactly 0.5 and give: FT = k FT (0.5 LT + 0.5 RT) Another similar circuit is implemented in circuit block 26 as LB VCA of FIG. In this case, there is no RT input and the LT input is provided to the direct and side chain paths via resistors R929 and R930, respectively. Output 27 appears at terminals LB and -LB. The LBC control voltage signal is provided to terminal 134. The equation describing this output is simpler, as follows: LB = k LB LT The circuit shown in FIG. 9 represents the left and forward VCA of FIG. 2, but in addition, in almost the same circuit (not shown), a similar VCA equipped for RFC, RBC and BKC control voltages. Exists. The RF VCA 20 for the RFC control voltage signal shown in FIG. 2 is such that the signals LT and RT are supplied to opposite terminals, ie, while RT is supplied to resistors R902 and R903, while LT is supplied to a resistor R901. And exactly the same as LF VCA 18, except that it is provided to R904. Similarly, BK VCA 24 is similar to FT VCA 22 except that instead of the RT signal, the -RT signal is provided to resistors R926 and R927. In RB VCA 28, which is exactly the same as LB VCA 26, the RT signal is provided to resistors R929 and R930 instead of the LT signal. As a result, the equations for the RF, BK, and RB signals are as follows: RF = k RF (0.2875 LT + 0.8676 RT) BK = k BK (0.5 LT-0.5 RT) RB = k RB FIG. 9 shows the configuration of the VCA in the case of the switch S505 shown in FIG. 6 set at the RT first position. There is also an alternative configuration for VCA (not shown) when switch S505 is set to an alternative position. In this alternative configuration, the top VCA of FIG. 9 becomes LB VCA 26 and receives signals LT and -RT, and RB VCA 28 receives signals RT and -LT. The lower VCA 26 becomes the LF VC A18. The signals provided to the two lower VCAs shown in FIG. 9 do not change in this alternative configuration. In practice, the change can be achieved by switching between control voltage input and signal input and output, as shown in parallel with the operation of switch S505 in FIG. A set of signal equations for this alternative configuration is shown below: LF = k LF LT FT = k FT (0.5 LT + 0.5 RT) LB = k LB (0.8676 LT-0.2875 RT) RF = k RF RT BK = k BK (0.5 LT-0.5 RT) RB = k RB (-0.2875 LT + 0.88 RT) A first matrixing network suitable for use in the first mode of the detector splitter circuit of FIG. 6 when switch S505 is set to the first position as shown in the figure. As shown in FIG. FIG. 10a shows a partial circuit configuration of the OUTPUT MATRIX block 30 shown in FIG. 2 dedicated to LF and RF outputs with output buffers 32 and 34, while FIG. 10b shows the CF, LB and RB outputs, And the remaining matrix circuitry 30 for the output buffers 36, 38, and 40. Although the circuit configuration is conventional, the resistors are selected to provide a specific matrixing factor that is desirable for the first mode of the detector splitter circuit of FIG. 6 and the first configuration of the VCA shown in FIG. In FIG. 10a, the LF matrix, which is part of the matrix block 30 in FIG. 2, has resistors R1001 to R1010 and a CMOS switch S1001. These resistors are connected to the virtual ground summing junction at the input of the LF buffer 32 with the operational amplifier U1001 and associated capacitor C1001 and resistors R1011 and R1012. Feedback resistor R1011 is adjustable to produce maximum gain for any input of -0.912. However, in general, the voltage divider is set back to obtain a gain of 0.707 or -3 dB for maximum input to avoid the possibility of overload. Resistor R1012 and capacitor C1001 are equipped to AC couple the operational amplifier and provide negative 100% DC feedback around it to minimize its output offset voltage. Summing resistors R1001 through R1009 are selected to provide a specific matrixing factor for a value of 27.4 kΩ such that the factor is 1.000. These coefficient values are shown to the right of each resistor. The input terminals of the circuit may be LT, RT, -LT, or -RT signals 3 from the input matrix 6 of FIG. 2 received by the terminal, or six VCA circuits 18 labeled + LF, + RB, etc. The positive or negative polarity signal 19-29 from -28 is labeled. The signal labeled BF results from the addition of the signal LT and RT passing through a 3-pole low-pass filter (not shown), which is an optional feature of this type of surround processor discussed in earlier Fosgate patents. . The purpose of this filter is to eliminate the bass content of the signal presented to the surround processor so that most of the processing is performed substantially in the mid-frequency band. The particular coefficients shown here are relative to LT. 699, regarding -RT. 294, + LF. 113, + RB. 294, 1.000 for BF, -for FT. 393, -LB. 699, -1.00 for -BK, + LB when switch S1001 is enabled by signal CORNER LOGIC K ILL at terminal 116 discussed with respect to FIG. 374. Thus, using the first set of VCA equations for FIG. 9 above, the signal equation for the output LFO at terminal 42 is: LFO = 0.699 LT-0.294 RT + 0.113k LF (0.8676 LT + 0.2875 RT) + 0.294k RB RT + BF -0.393k FT (0.5 LT + 0.5 RT) -0.699k LB LT -k BK (0.5 LT-0.5 RT) + 0.374CLKk LB LT This equation may seem complicated, but with the corresponding control voltage signal, the value of k can vary from 0 to 1 and cannot be more than one non-zero value at a time. If we remember that, and that the sum of all k values does not exceed 1, we know that this equation describes how erasure was achieved. Thus, for a pure LB signal, k LB = 1 and all other k values are 0, the 0.699LT term of the LFO signal is -0.699k LB Eliminated by LT term. The -0.294 RT term is equivalent to 0. 294k RB It is similarly erased by the RT term. If the CORNER LOGIC ILL (CLK) is on, then at this stage, +. 374k LB Since the LT term is introduced via switch S1001, the LB erasure term is reduced. Thus, the LT term in the LF output is not always completely eliminated, From 699 to 0.325, or about 7 dB. The RF matrix portion of matrix 30 is symmetrically the same as the LF matrix, ie, the left and right signals are swapped. The BK term has the opposite polarity. Again, resistors R1013 through R1022 are used in the case where S1002 is manipulated by the CORNER LOGICKILL signal (CLK) at terminal 116, which is repeated only to improve clarity and aid understanding. Define various coefficients that are the same as the coefficients of the LF matrix. The RF buffer 34 is the same as the LF buffer 32 and has an operational amplifier U1002 with resistors R1023 and R1024 and a capacitor C1002. Thus, the RFO output signal at terminal 44 is represented by the following equation: RFO = 0.699 RT−0.294 LT + 0.113 k RF (0.8676 RT + 0.2875 LT) +0.294 k LB LT + BF -0.393 k FT (0.5 LT + 0.5 RT) -0.699 k RB RT + k BK (0.5 LT-0.5 RT) +0.374 CLK k RB RT In FIG. 10b, the CF matrix portion of matrix 30 is similar, but simpler, with resistors R1025 to R1031 having their corresponding coefficients, as shown to the right of each resistor. The CF buffer including the operational amplifier U1003, the capacitor C1003, and the resistors R1032 and R1033 is also the same as the LF and RF buffers in this case. Since this circuit does not include a switch, the corresponding output equation for signal CFO at terminal 46 is similarly simplified: CFO = 0.591 LT + 0.591 RT-0.591 k LB LT -0.591 k RB RT + 0.183 k FT (0.5 LT + 0.5 RT) -0.715k LF (0.8676 LT + 0.2875 RT) -0.715k RF (F (0.8676 RT + 0.2875 LT) The LB matrix portion of the matrix 30 has nine resistors from R1034 to R1042 that define the coefficients shown on their right, and the combined signal has several operating modes. , Can be similarly switched by switches S1003 and S1004 controlled by a DELAY IN / OUT signal supplied to a terminal 136 via a delay circuit 138. The LB buffer 38 includes resistors R1043 to R1045. And an operational amplifier U1004 with capacitors C1004 and C1005.The buffer is identical to the buffer already described except that one self-filter is created by the additional feedback components C1004 and R1043 shown in the figure. It is essentially the same, which reduces high-frequency gain by about It is effective to reduce by -6 dB, which is effective in reducing sibilance "splash" from front-center interaction, especially in movie soundtracks. The equation for the output signal LBO that appears is: LBO = 0.699 LT-0499 RT -0.200 k FT (0.5 LT + 0.5 RT) -0.226 k BK (0.5 LT-0.5 RT) +0.499 k RB RT +0.137 k LB LT -0.488 k LF (0.8676 LT + 0.2875 RT) +0206 k RF (0.8676 RT + 0.2875 LT) +0.274 The RB matrix circuit portion of the BF matrix 30 is likewise repeated again for clarity of explanation, with the switches S1005 and S1005 being switched by the DELAY IN / OUT signal at terminal 136 and It has the same set of resistors configured by resistors R1046 through R1054 with delay function 140 switched or bypassed by S1006. The same coefficients are used, but the left and right channels are swapped and BK signals of opposite polarity are used. The RB buffer 40 is the same as the LB buffer 38, and includes an operational amplifier U1005, resistors R1055 to R1057, and capacitors C1006 to C1007. The equation for the RBO signal appearing at terminal 50 is: RBO = 0.699 RT-0.499 LT -0.200 k FT (0.5 LT + 0.5 RT) +0.226 k BK (0.5LT-0.5 RT) +0.499 k LB LT + 0.137 k RB RT -0.488 k RF (0.8676 RT + 0.2875 LT) +0.206 k LF (0.8676 LT + 0.2875 RT) +0.274 BF FIG. 11 shows a similar matrixing network suitable for use in the second mode of operation of the detector splitter circuit of FIG. 6 and an alternative arrangement in FIG. 9 previously discussed. The main difference between FIGS. 10 and 11 is the value of the matrixing resistor and the corresponding matrixing factor. To simplify the discussion of FIGS. 11a and 11b, the resistors in these figures are replaced by the corresponding resistors in FIGS. 10a and 10b wherever possible, except that R11xx is used instead of R10xx. Note that they are numbered. All buffer circuits, apart from nomenclature differences, are the same as those shown in FIGS. 10a and 10b. In FIG. 11a, one additional resistor R1158 is shown in the LF matrix and one corresponding resistor R1 159 is shown in the RF matrix portion of the matrix 30. These provide cancellation signals for the RT and LT antiphase components of the LF and RF matrix, respectively. This feature of antiphase mixing has been disclosed in earlier Fosgate patent applications. Using the coefficients shown to the right of the several resistors in matrix 30, the equations for the output LFO and RFO appearing at terminals 42 and 44, respectively, are the first of the equations for the alternative VCA configuration shown in FIG. 9 above. Using the set of two, it is expressed as: LFO = 0.699 LT-0.294 RT + 0.113 k LF LT + 0.591k RB (-0.2875 LT + 0.8676 RT) + BF -0.393 k FT (0.5LT + 0.5 RT) -0.825 k LB (0.8676L T-0.2875 RT) -k BK (0.5 LT-0.5 RT) +0.294 k RF RT +0.374 CLK k LB (0.8676 LT-0.2875 RT) RFO = 0.699 RT-0.294 LT + 0.113 k RF RT +0.591 k LB (0.8676 LT-0.2875 RT) + BF -0.393 k FT (0.5 LT + 0.5RT) -0.825 k RB (0.8676 RT-0.2875 LT) + k BK (0.5 LT-0.5RT) +0.294 k LF LT +0.374 CLK k RB (0.8676 RT-0.2875 LT) Returning to FIG. 11b, parts already numbered 10xx are correspondingly numbered 11xx, and some resistors in matrix portion 30 are absent or different. Apart from having a value, it should be seen that this is the same as in FIG. 10b. Again, buffers 36, 38 and 40 are the same as those in FIG. 10b. Specifically, matrix 30 does not include resistors R1138 or R1150 corresponding to R1038 and R1050, respectively, and resistors R1127, R1128, R1130, R113, R1139, R1141, R1142, R115LR1153, and R1154 10b have different values than those corresponding parts shown in FIG. The corresponding equations for the signals CFO, LBO, and RBO appearing at terminals 46, 48, and 50 respectively (again, using the second set of equations for VCA in FIG. 9) are expressed as follows: : CFO = 0.591 LT + 0.591 RT -0.36.5k LB , (0.8676 LT-0.2875 RT-(0.365 k RB (0.8676 RT-0.2875LT) +0.183 k FT (0.5 LT + 0.5 RT) -0.591 k LF LT-0.591 k RF RT LBO = 0.699 LT-0.499 RT -0.200 k FT (0.5 LT-0.5RT) -0.226 k BK (0.5 LT-0.5 RT) +0.825 k RB (0.8676 RT-0.2875 LT) +0.137 k LB (0.8676 LT-0.2875 RT) -0.699 k LF LT + 0.511 k RF RT RBO = 0.699 RT-0.499 LT -0.200 k FT (0.5 LT + 0.5 RT) +0.226 k BK (0.5 LT-0.5 RT) +0.825 k LB (0.8676 LT-0.2875 RT) +0.137 k RB (0.8676 RT-0.2875 LT) -0.699 k RF RT + 0.511 k LF LT To further explain the operation of these equations, let us tabulate the results for each of the major sound source directions. In the table, the first two columns show the values of LT and RT, and the remaining columns for each input direction on the left represent output signals. Table 1 shows the first mode of operation of FIG. 6, ie, setting the switch S505 to the first position shown in the figure, and based on the VCA of the first configuration shown in FIG. 9 and FIGS. 10a and 10b. The loudspeaker output signal for each main sound source signal direction when a matrix value is used. Since the BF term is only effective at low frequencies and does not depend on logical operation, this term is ignored. Table 1 Using the values of FIGS. 10 and 6, S505 is set to the first position, and the loudspeaker output signal versus sound source direction when the BF term is ignored Src Ctrl Dir Sig LT RT LBO LF0 CFO RFO RBO LB k LB 1.000 0.000 08.36 0.000 0.000 0.000 0.000 LF k LF 0.924 0.383 0.0010 0.636 0.121 0.004 0.005 CF k FT 0.707 0.707 0.000 0.008 0.965 0.008 0.000 RF k RF 0.383 0.924 -0.005 -0.004 0.121 0.636 0.010 RB k RB 0.000 1.000 0.000 0.000 0.000 0.000 0.836 CB k BK 0.707 -0.707 0.687 -0.005 0.000 0.005 0.687 Thus, for the -3 dB level deduced from the matrix, the overall level in each direction in the first mode of FIG. 6 (RB and RF are the same for LB and LF, respectively) The following is shown: LB +1.45 dB LF -0.76 dB CF +2.70 dB CB +2.76 dB In the second mode of FIG. 6, the same is applied when the VCA having the configuration shown in FIG. 9 and the matrix values shown in FIG. 11 are used. Such a table can be calculated as follows: Table 2 Using the values of FIGS. 11 and 6, S505 is set to the second position and the loudspeaker output signal versus sound source direction when the BF term is ignored Src Ctrl Dir Sig LT RT LBO LFO CFO RFO RBO LB k LS 0.924 -0.383 0.962 0.006 0.000 0.000 0.000 LF k LF 1.000 0.000 0.000 0.812 0.000 0.000 0.005 CF k FT 0.707 0.707 0.000 0.008 0.965 0.008 0.000 RF k KF 0.000 1.000 0.012 0.000 0.000 0.812 0.010 RB k RS -0.383 0.924 0.023 0.000 0.000 0.000 0.962 CB k BK 0.707 -0.707 0.687 -0.005 0.000 0.005 0.687 Thus, for the -3 dB level estimated from the matrix, the overall level in each direction in the second mode of FIG. 6 is as follows: LB +2.68 dB LF +1.20 dB CF + 2.70 dB CB +2.76 dB The above equation represents the exact relationship between the signals in both the preferred modes of operation described herein, but of course adapts the system to additional center rear outputs to scale up or down the representation. To equip left and right lateral loudspeakers, to employ special filtering modes for multiple bands, or to associate with specific sound reproduction systems, such as Lucas Arts THX and Dolby Surround , As described in the earlier patents and patent applications of Fosgate. It is possible to give the minor modifications. It should be apparent to those skilled in the art that these and many other modifications are possible without departing from the spirit of the invention.

Claims (1)

【特許請求の範囲】 １．立体音響源の左および右のオーディオ信号を受信し、そして、その中に聴 取者を囲む別個の音源の印象を作るように聴取領域を囲む複数の拡声器において 表現するために前記の左および右の信号を処理するためのサラウンドサウンドプ ロセッサにおいて、 前記の左および右のオーディオ信号を受信するための１対の入力端子と、 前記１対の入力端子から前記の左および右のオーディオ信号を受信し、そして 、どちらの極性であっても前記の左および右のオーディオ信号を次に続く回路に 供給するために各チャネルに対して利得の等しい少なくとも１つの反転増幅器お よび非反転増幅器を有する１つの入力マトリックス回路と、 前記入力マトリックス回路から前記の左および右のオーディオ信号を受信し、 そして、左および右の濾波された信号を供給するために適正な伝達特性を用いて 前記信号の各々を濾波する検出器フィルタと、 前記信号の和及び差をそれぞれ追加前方および後方濾波された信号として供給 するために前記の左および右の濾波された信号を受信して組み合わせる検出器マ トリックス回路と、 左と右の濾波された信号を受信し、そして、制限電圧を限度として、前記左の 濾波された信号の振幅に対する前記右の濾波された信号の振幅の比の対数に比例 する左右方向信号を供給するように前記の信号を処理し、同様に、前方向及び逆 方向の濾波された信号を受信し、そして、同じ制限電圧を限度として、前記前方 向の濾波された信号に対する逆方向濾波された信号の振幅の比の対数に比例する 前後方向信号を供給するように前記の信号を処理する１つの方向検出器回路と、 一方において、左右及び前後方向信号を受信し、そして、１つ又は複数の追加 方向信号を供給するために、前記信号を処理し、他方において、全ての前記方向 信号の和の定常性を維持するために左右及び前後方向信号を修正する１つの検出 器スプリッタ回路と、 修正された左右及び前後方向信号、及び、検出器スプリッタ回路からの１つ又 は複数の追加方向信号を受信し、可変ローパスフィルタを用いて前記信号の各々 を濾波し、各々の結果信号及び半波信号を反転し、平滑に変化する複数の同一極 性制御電圧信号を提供するために、各信号及びその反転信号を修正する１つのサ ーボ論理回路と、 複数の制御電圧信号と同数の電圧制御される複数の増幅器とを有し、制御電圧 信号のうちの異なる１つの信号は電圧制御される各々の増幅器の利得を制御する ように接続され、複数の電圧制御される増幅器の各々は、左または右信号或いは 入力マトリックス回路からの反転信号を異なる割合で受信し、そして、供給され た前記複数の制御電圧信号のうちの対応する１つに依存する可変利得を用いて受 信された信号を加算し、 前記複数の拡声器と同数の複数のマトリックス回路を含む１つの出力マトリッ クス回路を有し、各マトリックス回路は、１つ又は複数の左と右の信号および入 力マトリックス回路からの反転信号、及び、前記複数の電圧制御される増幅器か らの１つ又は複数の出力信号を受信し、そして、不必要な方向成分が消去される ように拡声器供給信号を獲得するために適正な割合において前記信号を組み合わ せ、 複数の拡声器と同数の複数の出力端子を有し、 複数の拡声器と同数の複数の出力バッファとを有し、各出力バッファは出力マ トリックス回路からの複数の拡声器供給信号のうちの１つを受信し、そして、当 該プロセッサの１つの前記出力端子に接続された電力増幅器をドライブし、前記 の聴取領域を囲んで配置された前記複数の拡声器のうちの対応する１つをドライ ブするために適切なレベルまで前記１つの信号を増幅することを特徴とするサラ ウンド・サウンド・プロセッサ。 ２．前記検出器スプリッタ回路は前記の前後及び前記の左右方向信号から１つ の追加方向信号を供給し、前記複数の電圧制御される増幅器の個数は６であり、 前記複数の対応する制御電圧信号の個数も同様に６であることを特徴とする請求 項１に記載のプロセッサ。 ３．前記複数のマトリックス回路の個数は５であり、前記複数の対応する出力 バッファ及び出力端子の個数も同様に５であることを特徴とする請求項１に記載 のプロセッサ。 ４．更に、その構成を第１の前方向指向構成または第２の逆方向指向構成に変 えるための切替え手段を前記検出器スプリッタ回路内に有することを特徴とする 請求項１に記載のプロセッサ。 ５．更に、前記検出器スプリッタが１つの前記追加方向信号を供給する３軸構 成、又は、前記検出器スプリッタ回路が一切の追加方向信号を供給しないが、前 記の左右および前記の前後方向信号を反転し、これらを前記サーボ論理回路の異 なる入力に供給する２軸構成のどちらかにその構成を変えるための切替え手段を 前記検出器スプリッタ回路内に有することを特徴とする請求項１に記載のプロセ ッサ。 ６．更に、前記方向検出器回路の出力を前記検出器スプリッタ回路から切断す るための切替え手段を有することを特徴とする請求項１に記載のプロセッサ。 ７．前記第１の前方向指向構成における前記検出器スプリッタ回路が、 前記の左右および前後方向信号をそれぞれ受信するための第１および第２の入 力を有し、右情報が優勢である場合には前記左右入力信号が正になり、差情報が 優勢である場合には前記の前後方向信号が正になるように前記の左右方向信号は 前記の左右立体音響入力信号の左／右情報内容に応答し、前記の前後方向信号は 前記の左右入力信号の和／差情報内容に応答し、 前記の前後方向信号を受信し、大きさが同じであって反対極性の反転された前 後方向信号をその出力に供給する第１のインバータと、 前記の左右方向信号を受信するための第１の正の半波整流器と、 前記の前後方向信号を受信するための第２の正の半波整流器とを有し、前記の 第１および第２の正の半波整流器の出力は第１の共通点及びそこから負の電源電 圧に接続された第１のバイアス抵抗器に接続され、前記第１の共通点における電 圧は前記の左右および前後方向信号のいちばん正である電圧に等しく、 前記の左右方向信号を受信するための第１の負の半波整流器と、 前記第１のインバータから前記の反転された前後方向信号を受信するための第 ２の負の半波整流器とを有し、前記第１および第２の負の半波整流器の出力は第 ２の共通点およびそこから正の電源電圧に接続された第２のバイアス抵抗器に接 続され、前記第２の共通点における電圧が前記左右および反転された前後方向信 号のうちのいちばん負である電圧に等しく、 前記第１の共通点において電圧を受け取るために接続された第３の負の半波整 流器を有し、前記の左右および前後方向の両信号が負である場合に限りその出力 電圧は負になり、 前記第２の共通点において電圧を受け取るために接続された第３の負の半波整 流器を有し、前記の左右および前後方向の両信号が正である場合に限りその出力 電圧は正になり、 前記第３の負の半波整流器の出力電圧を反転するための第２インバータと、 前記の前後方向信号、前記第３の正半波整流器の出力、及び、前記第２のイン バータの出力を受信するためにそれぞれ接続された値の等しい第１、第２、及び 、第３の加算抵抗器を有し、更に、前記の第１、第２、及び、第３の加算抵抗器 に印加された電圧の反転された極性の和である電圧をその出力に供給するための 等価フィードバック抵抗器を有する第１の加算増幅器と、 前後情報に応答する第１の方向信号を供給するために前記第１の加算増幅器の 出力に接続された第１の出力端子と、 前記第３の正の半波整流器及び前記第３の負の半波整流器の出力にそれぞれ接 続された第４及び第５の等しい加算抵抗器を有し、前記第４および前記第５の加 算抵抗器に印加される電圧の反転された極性の和の２倍の電圧をその出力におい て供給するために前記第４または前記第５の加算抵抗器の２倍の値のフィードバ ック抵抗器を備える第２の加算増幅器と、 前方左右情報に応答する第２の方向信号を供給するために前記第２の加算増幅 器の出力に接続された第２出力端子と、 前記の左右方向信号に接続された第６の等しい加算抵抗器および前記第２の加 算増幅器の出力に接続された値の２倍の値の第７の加算抵抗器を備え、そして、 その出力において前記の左右方向信号の反転された極性の和に等しい電圧および 前記第２の加算増幅器の出力電圧の半分の電圧を供給するために前記第６の加算 抵抗器に等しいフィードバック抵抗器を備えた第３の加算増幅器と、 後方左右情報に応答する第３の方向信号を供給するために前記第３の加算増幅 器の出力に接続された第３の出力端子とを有し、 前記検出器スプリッタ回路は、前記の濾波された和信号がゼロである場合に負 の最大値になり、左右どちらかの入力信号がゼロである場合にゼロまで降下し、 そして、前記濾波された和信号が前記左または右の濾波された信号のうちの大き い方の大きさを超過するまでゼロに留どまり、前記の濾波された和信号の振幅が 最大であり、そして、前記の濾波された差信号がゼロである場合に最大正信号ま で上する、前記第１の修正された前後方向信号を前記第１の出力端子に供給する ように作動し、前記の濾波された和信号の大きさが前記の濾波された差信号より 小さい時にはいつでもゼロであり、前記の濾波された和信号の大きさが前記の濾 波された左信号と同じである場合に正の最大値まで上昇し、前記濾波されたの左 と右の信号の大きさが等しい場合にゼロまで降下し、そして、前記の濾波された 和信号の大きさが前記の濾波された右信号に同じである場合に負の最大値まで降 下する前記第２の前方左右方向信号を前記第２の出力端子に供給し、 前記の濾波された和信が大きさにおいて前記の左右両方の濾波された信号を超 過する場合に領域全体に亙ってゼロであり、前記の濾波された左信号が最大振幅 である場合に正の最大値に上昇し、前記の濾波された和信号がゼロになる場合に ゼロに、そして、前記の濾波された右信号が最大振幅である場合に負の最大値に 降下し、濾波されたの右信号と和信号の振幅が等しくなる場合に再びゼロに到達 する前記第３の後方左右方向信号を前記第３の出力端子に供給することを特徴と する請求項１に記載のプロセッサ。 ８．前記第２の逆方向指向構成された前記検出器スプリッタ回路において、 前記の左右および前後方向信号をそれぞれ受信するための第１および第２の入 力を有し、右情報が優勢である場合には前記左右入力信号が正になり、差情報が 優勢である場合には前記の前後方向信号が正になるように前記の左右方向信号は 前記の左右立体音響入力信号の左／右情報内容に応答し、前記の前後方向信号は 前記の左右入力信号の和／差情報内容に応答し、 前記の前後方向信号を受信し、大きさが同じであって反対極性の反転された前 後方向信号を供給する第１のインバータと、 前記第１のインバータからの前記の反転された左右方向信号を受信するための 第１の正の半波整流器と、 前記の前後方向信号を受信するための第２の半波整流器とを有し、前記の第１ および第２の正の半波整流器の出力は第１の共通点及び負の電源電圧に接続され た第１のバイアス抵抗器に接続され、前記第１の共通点における電圧は前記の左 右および反転された前後方向信号のいちばん正である電圧に等しく、 前記の左右方向信号を受信するための第１の負の半波整流器と、 前記の前後方向信号を受信するための第２の負の半波整流器とを有し、前記第 １および第２の負の半波整流器の出力は第２の共通点およびそこから正の電源電 圧に接続された第２のバイアス抵抗器に接続され、前記第２の共通点における電 圧が前記左右および前後方向信号のうちのいちばん負である電圧に等しく、 前記第１の共通点において電圧を受け取るために接続された第３の負の半波整 流器を有し、前記の左右および反転された前後方向の両信号が負である場合にだ けその出力電圧は負になり、 前記第２の共通点において電圧を受け取るために接続された第３の正の半波整 流器を有し、前記の左右および前後方向の両信号が正である場合に限りその出力 電圧は正になり、 前記第３の正の半波整流器の出力電圧を反転するための第２インバータと、 前記の前後方向信号、前記第３の負半波整流器の出力、及び、前記第２のイン バータの出力を受信するためにそれぞれ接続された値の等しい第１、第２、及び 、第３の加算抵抗器を有し、更に、前記の第１、第２、及び、第３の加算抵抗器 に印加された電圧の反転された極性の和である電圧をその出力に供給するための 等価フィードバック抵抗器を有する第１の加算増幅器と、 前後情報に応答する第１の方向信号を供給するために前記第１の加算増幅器の 出力に接続された第１の出力端子と、 前記第３の正の半波整流器及び前記第３の負の半波整流器の出力にそれぞれ接 続された第４及び第５の等しい加算抵抗器を備え、前記第４および前記第５の加 算抵抗器に印加される電圧の反転された極性の和の２倍の電圧をその出力におい て供給するために前記第４または前記第５の加算抵抗器の２倍の値のフィードバ ック抵抗器を備える第２の加算増幅器と、 前記の左右方向信号に接続された第６の等しい加算抵抗器と前記第２の加算増 幅器の出力に接続された２倍の値の第７の加算抵抗器を備え、更に、その出力に おいて前記の左右方向信号の反転された極性の和に等しい電圧および前記第２の 加算増幅器の出力電圧の半分の電圧を供給するために前記第６の加算抵抗器に等 しいフィードバック抵抗器を備えた第３の加算増幅器と、 前方左右情報に応答する第２の方向信号を供給する前記第３の加算増幅器の出 力に接続された第２の出力端子と、 後方左右情報に応答する第３の方向信号を供給するために前記第２の加算増幅 器の出力に接続された第３の出力端子とを有し、 前記検出器スプリッタ回路は、前記の濾波された和信号がゼロである場合に負 の最大値になり、前記濾波された左または右信号の大きいほうが前記濾波された 和信号だけ大きくなった場合にゼロまで降下し、前記濾波された左または右信号 が最大値になるなるまでゼロに留どまり、前記の濾波された和信号の振幅が最大 であり、そして、前記の濾波された差信号がゼロである場合に最大正信号まで上 昇する前記第１の修正された前後方向信号を前記第１の出力端子に供給するよう に作動し、 前記の濾波された差信号の大きさが前記の左右両方の濾波された信号を超過す るに領域全体に亙ってゼロであり、前記の濾波された左信号が最大振幅である場 合に正の最大値に上昇し、前記の濾波された差信号がゼロになる場合にゼロまで 降下し、前記の濾波された右信号が最大振幅である場合に負の最大値に降下し、 濾波された前記右信号と前記差信号の振幅が等しくなる場合に再びゼロに到達す る前記第２の前方左右方向信号を前記第２の出力端子に供給し、 前記の濾波された和信号の大きさが前記の濾波された差信号より大きい時には いつでもゼロであり、前記の濾波された差信号の大きさが前記の濾波された左信 号と同じである場合に正の最大値まで上昇し、前記濾波されたの左および右の信 号の大きさが等しい場合にゼロまで降下し、前記の濾波された差信号の大きさが 前記の濾波された右信号に同じである場合に負の最大値まで降下する前記第３の 後方左右方向信号を前記第３の出力端子に供給することを特徴とする請求項１に 記載のプロセッサ。 ９．前記検出器スプリッタ回路が、更に、前記第３の正の半波整流器と前記第 ３の負の半波整流器の両方の入力を接地し、それによって、前記第２の加算増幅 器の出力電圧を明確にゼロに等しくし、そして、前記第１の出力端子における電 圧を前記前後方向信号の反転電圧に等しくし、前記第３の出力端子における電圧 を前記左右方向信号の反転電圧に等しくするためのスイッチを有することを特徴 とする請求項７に記載のプロセッサ。 １０．前記検出器スプリッタ回路が、更に、前記の左右及び前後方向の両信号 からその入力を切断し、それによって、前記の第１、第２、および、第３の３個 全ての出力端子における出力電圧を明確にゼロに等しくするためのスイッチを有 することを特徴とする請求項７に記載のプロセッサ。 １１．前記検出器スプリッタ回路が、更に、前記第３の正の半波整流器及び前 記第３の負の半波整流器の両方の入力を接地し、それによって、前記第２の加算 増幅器の出力電圧を明確にゼロに等しくし、そして、前記第１の出力端子におけ る電圧を前記の前後方向信号の反転電圧に等しく、そして、前記第２の出力端子 における電圧を前記の左右方向信号の反転電圧に等しくするためのスイッチを有 することを特徴とする請求項８に記載のプロセッサ。 １２．前記検出器スプリッタ回路が、更に、前記の左右及び前後方向の両信号 からその入力を切断し、それによって、前記の第１、第２、および、第３の３個 全ての出力端子における出力電圧を明確にゼロに等しくするためのスイッチを有 することを特徴とする請求項８に記載のプロセッサ。 １３．更に、その構成部品間の接続を前記第２の逆方向指向構成に変えるため の多極スイッチを有することを特徴とする請求項８に記載のプロセッサ。 １４．前記サーボ論理回路が、 前記の前方左右方向信号と前記の修正された前後方向信号と前記の後方左右方 向信号とをそれぞれ受信するための第１、第２、及び、第３の入力端子と、 遮断周波数を変えるために前記各々の可変フィルタの制御ポートに共通して供 給される制御信号に依存する等しい可変時定数を用いて前記の第１、第２、及び 、第３の入力端子からの方向信号をそれぞれ濾波するための第１、第２、及び、 第３のローパス可変フィルタと、 第１、第２、及び、第３のローパスフィルタの出力に現れる電圧をそれぞれバ ッファするための第１、第２、及び、第３のバッファ増幅器と、 前記第１、第２、及び、第３のバッファ増幅器の出力における電圧をそれぞれ 反転するための第１、第２、及び、第３のインバータと、 第１及び第２の出力端子において第１および第２の制御電圧信号を供給するた めに前記の第１インバータ及び前記の第１バッファの出力をそれぞれ受信して整 流するための第１および第２の負の半波整流器と、 第３及び第４の出力端子において第３および第４の制御電圧信号を供給するた めに前記の第２インバータ及び前記の第２バッファの出力をそれぞれ受信して整 流するための第３および第４の負の半波整流器と、 第５及び第６の出力端子において第５および第６の制御電圧信号を供給するた めに前記の第３インバータ及び前記の第３バッファの出力をそれぞれ受信して整 流するための第５および第６の負の半波整流器と、 前記の第１、第２、及び、第３のローパスフィルタそれぞれの入力と出力との 間の差電圧の絶対値を生じるための第１、第２、及び、第３の絶対差分回路と、 前記第１、第２、及び、第３の絶対差分回路の出力を加算するための加算増幅 器と、 前記加算増幅器の出力を平滑化するためのローパスフィルタと、 高周波方形パルスを供給するためのパルス発振器と、 パルス幅変調に適するように整形されたパルス列を前記方形パルスから供給す るためのパルス整形器と、 方形パルスを生成し、前記ローパスフィルタの出力電圧に応答してパルス幅を 変調するためのパルス幅変調器とを有し、 前記サーボ論理回路は、前記の第１、第２、及び、第３の方向信号の変化率に 逆依存する可変時定数を用いて前記の第１、第２、及び、第３の方向信号を濾波 し、そして、そこから、負に向かって平滑に変化する６個の制御電圧信号を供給 するように作動することを特徴とする請求項１に記載のプロセッサ。 １５．前記サーボ論理回路において、前記の絶対的差算回路の出力を加算する ための前記加算増幅器が、それぞれ前記の修正された前後方向信号および前記の 後方左右方向信号から得られる前記第２及び第３の絶対差信号のレベルの半分の レベルにおいて前記の前方左右方向信号から得られる前記第１の絶対的差信号を 受信することを特徴とする請求項１４に記載のプロセッサ。 １６．前記サーボ論理回路において、前記第１、第２、及び、第３のローパス 可変フィルタは２極タイプであり、各ローパス可変フィルタは、 前記フィルタの入力に接続され、電圧制御されるスイッチと並列配置された第 １の抵抗器と、 前記第１の抵抗器と可変デューティレシオの高周波矩形波が制御信号として供 給される前記の電圧制御されるスイッチとの前記並列結合体に直列配置された第 ２の抵抗器と、 前記第２の抵抗器の出力から接地され、前記の第１と第２の抵抗器及び前記の 電圧制御されるスイッチと共に第１の可変時定数を形成し、前記スイッチに供給 される高周波矩形波制御信号のデューティレシオによって変化する第１のコンデ ンサと、 前記第１のコンデンサと前記第２の抵抗器との接合部から前記フィルタの出力 に接続された第３の抵抗器と、 前記フィルタの出力から接地され、前記第３の抵抗器と共に第２の固定時定数 を形成する第２のコンデンサとを有することを特徴とする請求項１４に記載のプ ロセッサ。 １７．前記方向検出器回路が第１および第２のログレシオ検出器を有し、各々 のログレシオ検出器が、 第１と第２の入力端子と、 出力信号電圧の瞬間振幅が瞬間入力信号電流の対数に比例して変化するように 前記の第１と第２の端子へそれぞれ供給される信号電流を受け取って増幅するた めの第１および第２の対称対数増幅器と、 前記第１および第２の対数増幅器の出力をそれぞれ反転するための第１および 第２のインバータと、 負に向かう全波整流された信号を前記第１の対数増幅器と前記第１のインバー タとの出力から生成するための第１の負の全波整流器と、 正に向かう全波整流された信号を前記第２の対数増幅器と前記第２のインバー タとの出力から生成するための第２の正の全波整流器と、 第１および第２の全波整流器からの出力信号をそれぞれ平滑化するための第１ および第２の２極フィルタ回路と、 前記第１および第２のフィルタ回路の互いに反対極性の出力を受け取り、そし て、１つの出力端子に接続されたその出力において１つの方向信号を生成するた めに前記出力を加算するための加算増幅器とを有し、 前記加算増幅器は、前記の左および右のオーディオ信号の方向性情報の内容が 変化するにつれて出力信号の相称的な限界を提供するためにフィードバック抵抗 器と並列配置されたバック・ツー・バック整合されたゼナーダイオードの直列接 続対を有し、 それらの出力において左右および前後方向信号をそれぞれ供給するために、前 記第１のログレシオ検出器が前記の左と右の濾波された信号の振幅を比較し、前 記第２のログレシオ検出器が前記の和と差の信号の振幅を比較することを特徴と する請求項１に記載のプロセッサ。 １８．前記複数の電圧制御される増幅器の各々が、 正常または反転された極性の前記入力マトリックス回路からの前記の左および 右信号の１つ又は両方を受信するための第１および第２の入力端子と、 直列接続された可変抵抗器および前記の第１と第２の入力端子に接続された１ つ又は複数の抵抗器と共に１つの接合電界効果トランジスタを有する電圧制御さ れる可変減衰器と、 前記可変減衰器からの信号を受信して増幅するための反転増幅器と、 前記可変減衰器が最小減衰状態にある場合に、前記の第１および第２の入力端 子からの信号を前記反転増幅器の出力が消去するように前記第１および第２の入 力端子からの信号と前記反転増幅器の出力とを適正な割合で加算するための加算 反転増幅器とを有し、この反転加算増幅器の出力は第１の出力端子に接続され、 前記第１の出力端子における信号を反転するための単位利得インバータを有し 、このインバータの出力は第２の出力端子に接続され、 前記出力電圧を前記接合電界効果トランジスタのゲートに供給することにより 、前記の電圧制御される減衰器の減衰を制御するために負バイアスすることによ っ て、その出力に正に向かう制御電圧を供給するための制御増幅器を有し、この制 御増幅器は、正のバイアス電流が供給される仮想接地反転入力と、その出力と前 記反転入力との間に接続されたフィードバック抵抗器と、非反転入力とを備え、 前記の接合電界効果トランジスタの二乗法非直線性に起因する歪みを補償する ための、前記の接合電界効果トランジスタのドレーンから接地に直列接続された ２個の抵抗器とを含む分圧器を有し、前記２つの抵抗器の間の接合部は前記制御 増幅器の前記の非反転入力に接続され、 前記複数の制御電圧信号の１つを受信するための制御端子と、 前記の制御端子に供給された制御電圧信号と共に非線形的に変化する前記制御 増幅器の反転入力へ入力電流を供給するための直線性補正回路とを有することを 特徴とする請求項１に記載のプロセッサ。 １９．前記電圧制御される増幅器において、前記の直線性補正回路が、 前記制御端子と前記制御増幅器の前記反転仮想接地入力との間の第１の抵抗器 と、 その陽極が前記制御端子に接続されたゼナーダイオードと、 前記ゼナーダイオードの陰極と接地との間に接続された第２抵抗器と、 前記のゼナーダイオードの陰極から接合ダイオードの陰極に接続された第３の 抵抗器とを有し、前記接合ダイオードの陽極は前記制御増幅器の前記仮想反転接 地入力に接続され、 前記制御端子に供給される負電圧が前記ゼナーダイオードの破壊電圧より小さ い場合には、前記反転入力から流れる電流は供給されている電圧に比例するが、 負電圧の方が大きい場合には、実質的にかなり大きい速度で電流が増大すること を特徴とする請求項１８に記載のプロセッサ。 ２０．前記検出器スプリッタ回路が、更に、前記の追加方向信号を供給する回 路を再構成するための１つ又は複数のスイッチを有し、そして、前記出力マトリ ックス回路が、 各々が共通入力点に接続された複数の抵抗器を有する複数のマトリクシング回 路を有し、前記の各抵抗器の他端子が前記複数の電圧制御される増幅器の出力の うちの異なる幾つか、または、前記入力マトリックス回路の出力のうちの異なる 幾つかに接続され、 前記複数のマトリックス化回路のうちの１つ又は複数個において、前記共通点 から前記検出器スプリッタ回路において前記スイッチと共に作動する１つ又は複 数のスイッチを介して前記複数の電圧された増幅器或いは前記入力マトリックス 回路の出力のうちの１つ又は異なる幾つかに接続された１つ又は複数の追加抵抗 器を有し、 結果的に前記検出器スプリッタ回路における１つ又は複数の前記スイッチによ って提供される代替構成に対応する前記出力マトリックスの代替構成が提供され ることを特徴とする請求項１に記載のプロセッサ。 ２１．更に、前記検出器スプリッタ回路が、前記の追加方向信号を供給する回 路を再構成するための１つ又は複数のスイッチを有し、前記の電圧制御される増 幅器によって受け取られる前記入力マトリックス回路の出力の割合が前記検出器 スプリッタ回路における１つ又は複数の前記スイッチと共に作動されるスイッチ によって変更され、 前記検出器スプリッタ回路における前記の１つ又は複数のスイッチによって提 供される代替構成に対応する前記出力マトリックスをドライブする前記の電圧制 御される増幅器の代替構成を提供することを特徴とする請求項１に記載のプロセ ッサ。[Claims]   1. Receive the left and right audio signals of the stereophonic source, and listen to In multiple loudspeakers surrounding the listening area to create the impression of a separate sound source surrounding the listener Surround sound processor for processing the left and right signals to represent In the Rossesas,   A pair of input terminals for receiving said left and right audio signals;   Receiving the left and right audio signals from the pair of input terminals; and Irrespective of the polarity, the left and right audio signals are sent to the following circuit. Supply at least one inverting amplifier with equal gain for each channel. One input matrix circuit having a non-inverting amplifier and   Receiving the left and right audio signals from the input matrix circuit; And using the appropriate transfer characteristics to provide the left and right filtered signals A detector filter for filtering each of the signals;   Provide the sum and difference of the signals as additional forward and backward filtered signals, respectively A detector that receives and combines the left and right filtered signals to Tricks circuit and   Receive the left and right filtered signals and, subject to a limited voltage, the left Proportional to the logarithm of the ratio of the amplitude of the right filtered signal to the amplitude of the filtered signal Processing said signal to provide a left-right signal, and similarly, forward and reverse. Receiving the filtered signal in the direction, and subject to the same limiting voltage as Is proportional to the logarithm of the ratio of the amplitude of the backward filtered signal to that of the backward filtered signal One direction detector circuit for processing said signal to provide a forward and backward direction signal;   On the one hand, it receives left and right and forward and backward signals, and one or more additional Process the signal to provide a direction signal, while, on the other hand, all the directions One detection that modifies the left-right and front-back signals to maintain the continuity of the signal sum Device splitter circuit,   The modified left and right and forward and backward signals, and one or more from the detector splitter circuit Receives a plurality of additional direction signals, and each of said signals using a variable low-pass filter. , And invert each result signal and half-wave signal to provide a plurality of identical poles that vary smoothly. A single circuit that modifies each signal and its inverse to provide a voltage control voltage signal. -Bo logic circuit,   A plurality of voltage-controlled amplifiers having the same number as a plurality of control voltage signals; A different one of the signals controls the gain of each voltage controlled amplifier. And a plurality of voltage controlled amplifiers, each connected to a left or right signal or Receive the inverted signal from the input matrix circuit at different rates, and Received using a variable gain dependent on a corresponding one of the plurality of control voltage signals. Add the signals received,   An output matrix including a plurality of matrix circuits as many as the plurality of loudspeakers; Each matrix circuit has one or more left and right signal and input signals. An inverted signal from a power matrix circuit and the plurality of voltage controlled amplifiers Receiving one or more of these output signals and eliminating unwanted directional components Combine the signals in the proper proportions to obtain the loudspeaker supply signal Let   It has a plurality of output terminals as many as a plurality of loudspeakers,   It has a plurality of loudspeakers and an equal number of output buffers, each output buffer having an output Receiving one of a plurality of loudspeaker supply signals from the trix circuit; and Driving a power amplifier connected to one of the output terminals of the processor; Corresponding one of the plurality of loudspeakers arranged around the listening area of the Amplifying said one signal to an appropriate level for amplification. Und sound processor.   2. The detector splitter circuit is one from the front and rear and the left and right signals. And the number of said plurality of voltage controlled amplifiers is six, The number of the plurality of corresponding control voltage signals is also six. Item 2. The processor according to item 1.   3. The number of the plurality of matrix circuits is five, and the plurality of corresponding outputs 2. The buffer according to claim 1, wherein the number of buffers and output terminals is also five. Processor.   4. Further, the configuration is changed to a first forward directional configuration or a second reverse directional configuration. Switching means in the detector splitter circuit. The processor according to claim 1.   5. Further, a three-axis configuration in which the detector splitter provides one additional direction signal. Or the detector splitter circuit does not provide any additional direction signals, but The left and right signals and the front and rear direction signals are inverted, and these signals are compared with each other by the servo logic circuit. Switching means for changing the configuration to one of the two-axis configurations supplying the input The processor according to claim 1, wherein the processor is provided in the detector splitter circuit. Ssa.   6. Further, the output of the direction detector circuit is disconnected from the detector splitter circuit. 2. The processor according to claim 1, further comprising a switching unit for performing the switching.   7. The detector splitter circuit in the first forward-directed configuration,   First and second inputs for receiving the left-right and front-rear signals, respectively. If the right information is dominant, the left and right input signals are positive and the difference information is When dominant, the left-right direction signal is set so that the front-rear direction signal is positive. In response to the left / right information content of the left and right stereophonic sound input signal, the forward / backward direction signal is Responding to the sum / difference information content of the left and right input signals,   Receiving the front-rear direction signal, the same magnitude and inverted polarity A first inverter providing a backward signal at its output;   A first positive half-wave rectifier for receiving said left-right signal;   A second positive half-wave rectifier for receiving said longitudinal signal; The outputs of the first and second positive half-wave rectifiers are at a first common point and a negative power supply therefrom. Connected to a first bias resistor connected to the The pressure is equal to the most positive voltage of said left and right and back and forth signals,   A first negative half-wave rectifier for receiving the left-right signal;   A second one for receiving the inverted front-rear direction signal from the first inverter; Two negative half-wave rectifiers, wherein the outputs of the first and second negative half-wave rectifiers are 2 common point and a second bias resistor connected therefrom to a positive power supply voltage. The voltage at the second common point is the left-right and inverted front-rear signal. Equal to the most negative voltage of the   A third negative half-wave connected to receive a voltage at the first common point; And the output only if both the left, right and front and rear signals are negative. The voltage becomes negative,   A third negative half-wave connected to receive a voltage at the second common point; And the output only if both the left, right and front and rear signals are positive. The voltage becomes positive,   A second inverter for inverting an output voltage of the third negative half-wave rectifier;   The longitudinal signal, the output of the third positive half-wave rectifier, and the second input; Equal, first, second, and equal values respectively connected to receive the output of the barter , A third summing resistor, and the first, second, and third summing resistors. To provide a voltage at its output that is the sum of the inverted polarity of the voltage applied to A first summing amplifier having an equivalent feedback resistor;   The first summing amplifier to provide a first direction signal responsive to the context information. A first output terminal connected to the output;   The output of the third positive half-wave rectifier and the output of the third negative half-wave rectifier are respectively connected. A fourth and a fifth equal summing resistor followed by the fourth and the fifth adder. A voltage twice the sum of the inverted polarity of the voltage applied to the arithmetic resistor at its output Feedback of twice the value of the fourth or fifth summing resistor to provide A second summing amplifier comprising a check resistor;   Said second summing amplifier to provide a second direction signal responsive to forward left and right information. A second output terminal connected to the output of the vessel;   A sixth equalizing summing resistor connected to the left-right signal and the second summing resistor; A seventh summing resistor of twice the value connected to the output of the operational amplifier, and At its output a voltage equal to the sum of the inverted polarities of said left-right signal and The sixth summation to supply half the output voltage of the second summing amplifier. A third summing amplifier with a feedback resistor equal to the resistor;   A third summing amplifier for providing a third direction signal responsive to rear left / right information; A third output terminal connected to the output of the vessel,   The detector splitter circuit is negative when the filtered sum signal is zero. , And falls to zero when either the left or right input signal is zero, And the filtered sum signal is the magnitude of the left or right filtered signal. And stays at zero until this magnitude is exceeded, and the amplitude of the filtered sum signal is Maximum, and the maximum positive signal if the filtered difference signal is zero. Supplying the first modified front-rear direction signal to the first output terminal And the magnitude of the filtered sum signal is greater than the magnitude of the filtered difference signal. It is always zero when small and the magnitude of the filtered sum signal is Rises to a positive maximum value if it is the same as the filtered left signal, and Drop to zero if the magnitudes of the right and right signals are equal, and the filtered If the magnitude of the sum signal is the same as the filtered right signal, it will fall to a negative maximum. Supplying the second front left / right direction signal to the second output terminal;   The filtered sum signal exceeds in magnitude both the left and right filtered signals. Is zero throughout the region, and the filtered left signal is at maximum amplitude. And rises to a positive maximum if the filtered sum signal goes to zero. To zero, and to a negative maximum if the filtered right signal is at maximum amplitude Drops and reaches zero again when the amplitude of the filtered right and sum signals are equal Supplying the third rear left / right direction signal to the third output terminal. The processor of claim 1, wherein   8. In the detector splitter circuit configured in the second backward direction,   First and second inputs for receiving the left-right and front-rear signals, respectively. If the right information is dominant, the left and right input signals are positive and the difference information is When dominant, the left-right direction signal is set so that the front-rear direction signal is positive. In response to the left / right information content of the left and right stereophonic sound input signal, the forward / backward direction signal is Responding to the sum / difference information content of the left and right input signals,   Receiving the front-rear direction signal, the same magnitude and inverted polarity A first inverter for providing a backward signal;   For receiving the inverted left-right signal from the first inverter. A first positive half-wave rectifier;   A second half-wave rectifier for receiving the longitudinal signal; And the output of the second positive half-wave rectifier is connected to a first common point and a negative supply voltage. Connected to the first bias resistor, and the voltage at the first common point is Equal to the most positive voltage of the right and inverted forward and backward signals,   A first negative half-wave rectifier for receiving the left-right signal;   A second negative half-wave rectifier for receiving the longitudinal signal. The outputs of the first and second negative half-wave rectifiers are at a second common point and therefrom a positive power supply. And a second bias resistor connected to the second common point. Pressure equal to the most negative voltage of said left and right and front and rear direction signals;   A third negative half-wave connected to receive a voltage at the first common point; And when both the left and right and inverted front and rear signals are negative. The output voltage of the injury becomes negative,   A third positive half-wave connected to receive a voltage at the second common point And the output only if both the left, right and front and rear signals are positive. The voltage becomes positive,   A second inverter for inverting an output voltage of the third positive half-wave rectifier;   The longitudinal signal, the output of the third negative half-wave rectifier, and the second input; Equal, first, second, and equal values respectively connected to receive the output of the barter , A third summing resistor, and the first, second, and third summing resistors. To provide a voltage at its output that is the sum of the inverted polarity of the voltage applied to A first summing amplifier having an equivalent feedback resistor;   The first summing amplifier to provide a first direction signal responsive to the context information. A first output terminal connected to the output;   The output of the third positive half-wave rectifier and the output of the third negative half-wave rectifier are respectively connected. A fourth and a fifth equal summing resistor followed by the fourth and fifth summing resistors. A voltage twice the sum of the inverted polarity of the voltage applied to the arithmetic resistor at its output Feedback of twice the value of the fourth or fifth summing resistor to provide A second summing amplifier comprising a check resistor;   A sixth equal summing resistor connected to the left-right signal and the second summing resistor; A double valued seventh summing resistor connected to the output of the breadth bin, and further comprising And a voltage equal to the sum of the inverted polarities of the left and right signals and the second Equal to the sixth summing resistor to supply half the output voltage of the summing amplifier. A third summing amplifier with a new feedback resistor;   The output of said third summing amplifier for providing a second direction signal responsive to forward left and right information. A second output terminal connected to the force;   Said second summing amplifier to provide a third direction signal responsive to rear left and right information. A third output terminal connected to the output of the vessel,   The detector splitter circuit is negative when the filtered sum signal is zero. , The larger of the filtered left or right signal being the filtered If the sum signal is increased, it drops to zero and the filtered left or right signal Remains at zero until the maximum value is reached, and the amplitude of the filtered sum signal is And up to the maximum positive signal if the filtered difference signal is zero. Supplying the rising first modified front-rear signal to the first output terminal; Operates on   The magnitude of the filtered difference signal exceeds the left and right filtered signals Where the filtered left signal is at zero amplitude throughout the region, Rises to a positive maximum value and goes to zero if the filtered difference signal goes to zero. Dropping to a negative maximum value when said filtered right signal is at maximum amplitude; Zero is reached again when the amplitudes of the filtered right signal and the difference signal are equal. Supplying the second front left / right direction signal to the second output terminal.   When the magnitude of the filtered sum signal is greater than the filtered difference signal Always zero and the magnitude of the filtered difference signal is equal to the filtered left signal Signal and rise to a positive maximum, and filter the left and right If the magnitudes of the signals are equal, they fall to zero, and the magnitude of the filtered difference signal is The third dropping to a negative maximum value if the same as the filtered right signal; 2. The method according to claim 1, wherein a rear left / right direction signal is supplied to the third output terminal. Processor as described.   9. The detector splitter circuit further includes the third positive half-wave rectifier and the third half-wave rectifier. 3, both inputs of the negative half-wave rectifier are grounded, whereby said second summing amplifier is The output voltage of the filter is clearly equal to zero, and the voltage at the first output terminal is Voltage equal to the inversion voltage of the forward / backward signal, and the voltage at the third output terminal A switch for equalizing the inverted voltage of the left-right signal. The processor according to claim 7, wherein   10. The detector splitter circuit further includes both the left-right and front-rear signals. Disconnects its input from the first, second and third three There is a switch to make the output voltage at all output terminals clearly equal to zero. The processor of claim 7, wherein the processor is configured to:   11. The detector splitter circuit further includes a third positive half-wave rectifier and a Both inputs of the third negative half-wave rectifier are grounded, whereby the second summing The output voltage of the amplifier is explicitly equal to zero, and at the first output terminal And the second output terminal is equal to the inverted voltage of the forward / backward signal. A switch for equalizing the voltage at The processor of claim 8, wherein   12. The detector splitter circuit further includes both the left-right and front-rear signals. Disconnects its input from the first, second and third three There is a switch to make the output voltage at all output terminals clearly equal to zero. The processor of claim 8, wherein   13. Further, in order to change the connection between the components to the second reverse directional configuration. 9. The processor of claim 8, comprising: a multi-pole switch. 14． Wherein the servo logic circuit is   The front left-right signal, the modified front-rear signal, and the rear left-right signal A first, a second, and a third input terminal for receiving the respective direction signals;   In order to change the cutoff frequency, a common port is provided to the control port of each of the variable filters. The first, second, and the above using equal variable time constants depending on the control signal supplied. , A second, and a second, respectively, for filtering the direction signal from the third input terminal. A third low-pass variable filter;   The voltages appearing at the outputs of the first, second, and third low-pass filters are respectively First, second, and third buffer amplifiers for buffering;   The voltages at the outputs of the first, second, and third buffer amplifiers are respectively First, second, and third inverters for inverting;   The first and second output terminals supply first and second control voltage signals. Receiving the outputs of the first inverter and the first buffer, First and second negative half-wave rectifiers for flowing;   Third and fourth control voltage signals are supplied at third and fourth output terminals. For receiving the outputs of the second inverter and the second buffer, A third and fourth negative half-wave rectifier for flowing;   Fifth and sixth control voltage signals are supplied at fifth and sixth output terminals. For receiving the outputs of the third inverter and the third buffer, respectively, Fifth and sixth negative half-wave rectifiers for flowing;   The input and output of each of the first, second, and third low-pass filters First, second, and third absolute difference circuits for generating an absolute value of a difference voltage between the first and second absolute difference circuits;   Addition amplification for adding the outputs of the first, second, and third absolute difference circuits Vessels,   A low-pass filter for smoothing the output of the summing amplifier,   A pulse oscillator for supplying a high-frequency square pulse;   A pulse train shaped to be suitable for pulse width modulation is supplied from the square pulse. And a pulse shaper for   Generate a square pulse and change the pulse width in response to the output voltage of the low-pass filter. A pulse width modulator for modulating,   The servo logic circuit controls the rate of change of the first, second, and third direction signals. Filtering said first, second and third direction signals using an inversely dependent variable time constant And from there, provides six control voltage signals that vary smoothly in the negative direction. The processor of claim 1 operative to operate.   15. In the servo logic circuit, the output of the absolute difference circuit is added. The summing amplifiers for each of the modified forward and backward signals and the A half of the level of the second and third absolute difference signals obtained from the rear left / right direction signal. The first absolute difference signal obtained from the front left / right direction signal at the level The processor of claim 14, receiving.   16. In the servo logic circuit, the first, second, and third low-pass The variable filter is a two-pole type, and each low-pass variable filter   A second connected to the input of the filter and arranged in parallel with a voltage controlled switch; 1 resistor,   The first resistor and the high-frequency square wave having a variable duty ratio are provided as control signals. And a voltage-controlled switch supplied in series with said parallel combination. Two resistors,   The output of the second resistor is grounded and the first and second resistors and the Forming a first variable time constant with a voltage controlled switch and supplying to the switch The first capacitor that changes according to the duty ratio of the high-frequency square wave control signal And   The output of the filter from the junction of the first capacitor and the second resistor A third resistor connected to   A second fixed time constant, grounded from the output of the filter, together with the third resistor 15. The capacitor according to claim 14, further comprising: Rosessa.   17． The direction detector circuit has first and second log ratio detectors, each Log ratio detector   First and second input terminals;   So that the instantaneous amplitude of the output signal voltage changes in proportion to the logarithm of the instantaneous input signal current Receiving and amplifying the signal currents supplied to the first and second terminals, respectively; First and second symmetric logarithmic amplifiers for   First and second inverting outputs of the first and second logarithmic amplifiers, respectively; A second inverter;   The negative-going full-wave rectified signal is supplied to the first logarithmic amplifier and the first inverter. A first negative full-wave rectifier for producing from the output of the   A positive going full wave rectified signal is passed through the second logarithmic amplifier and the second inverter. A second positive full-wave rectifier for producing from the output of the   A first for smoothing output signals from the first and second full-wave rectifiers, respectively; And a second two-pole filter circuit;   Receiving outputs of opposite polarities of the first and second filter circuits; To generate one direction signal at its output connected to one output terminal. A summing amplifier for summing the output for   The summing amplifier is configured such that the content of the directional information of the left and right audio signals is Feedback resistor to provide a symmetrical limit on the output signal as it changes Series connection of back-to-back matched zener diodes placed in parallel with the Have a connection,   To provide left and right and front and rear direction signals at their outputs, respectively. The first log ratio detector compares the amplitudes of the left and right filtered signals and determines The second log ratio detector compares the amplitudes of the sum and difference signals. The processor of claim 1, wherein:   18. Wherein each of the plurality of voltage controlled amplifiers comprises:   The left and right from the input matrix circuit of normal or inverted polarity. First and second input terminals for receiving one or both of the right signals;   A variable resistor connected in series and a first resistor connected to the first and second input terminals; Voltage controlled switch having one junction field effect transistor with one or more resistors Variable attenuator,   An inverting amplifier for receiving and amplifying a signal from the variable attenuator;   The first and second input terminals when the variable attenuator is in a minimum attenuation state; Signals from the first and second inputs so that the output of the inverting amplifier cancels the signal from the input terminal. Addition for adding the signal from the input terminal and the output of the inverting amplifier at an appropriate ratio An inverting amplifier, the output of which is connected to a first output terminal,   A unit gain inverter for inverting a signal at the first output terminal. , The output of this inverter is connected to a second output terminal,   By supplying the output voltage to the gate of the junction field effect transistor By negatively biasing to control the attenuation of said voltage controlled attenuator. Tsu And a control amplifier for supplying a positive going control voltage to its output. The operational amplifier has a virtual ground inverting input, which is supplied with a positive bias current, and its output and A feedback resistor connected between the inverting input and the non-inverting input;   Compensate for distortion due to the square-law nonlinearity of the junction field-effect transistor For connecting in series from the drain of the junction field effect transistor to ground A voltage divider including two resistors, wherein a junction between the two resistors is controlled by the control Connected to the non-inverting input of the amplifier,   A control terminal for receiving one of the plurality of control voltage signals;   The control, which varies non-linearly with a control voltage signal supplied to the control terminal; Having a linearity correction circuit for supplying an input current to the inverting input of the amplifier. The processor of claim 1, wherein:   19. In the voltage-controlled amplifier, the linearity correction circuit includes:   A first resistor between the control terminal and the inverted virtual ground input of the control amplifier When,   A Zener diode whose anode is connected to the control terminal,   A second resistor connected between the cathode of the Zener diode and ground;   A third connected from the cathode of the zener diode to the cathode of the junction diode; A resistor, and the anode of the junction diode is connected to the virtual inversion connection of the control amplifier. Connected to the ground input,   A negative voltage supplied to the control terminal is smaller than a breakdown voltage of the Zener diode. The current flowing from the inverting input is proportional to the supplied voltage, If the negative voltage is higher, the current will increase at a substantially higher rate. The processor of claim 18, wherein:   20. The detector splitter circuit further includes a circuit for supplying the additional direction signal. Having one or more switches for reconfiguring the path, and Circuit   A plurality of matrixing circuits each having a plurality of resistors connected to a common input point. And the other terminal of each of the resistors is connected to the output of the plurality of voltage controlled amplifiers. Some of them different, or different of the outputs of the input matrix circuit Connected to several,   In one or more of the plurality of matrixing circuits, the common point One or more of the detector splitter circuits operating with the switch in the detector splitter circuit. The plurality of voltage amplifiers or the input matrix via a number of switches One or more additional resistors connected to one or different some of the outputs of the circuit Have a vessel,   As a result, one or more of the switches in the detector splitter circuit An alternative configuration of the output matrix corresponding to the alternative configuration provided by The processor of claim 1, wherein   21. Further, the detector splitter circuit supplies the additional direction signal. Having one or more switches for reconfiguring the path, The percentage of the output of the input matrix circuit received by the breadth is determined by the detector Switch operated with one or more of said switches in a splitter circuit Changed by   Provided by the one or more switches in the detector splitter circuit. Said voltage control driving said output matrix corresponding to the alternative configuration provided 2. The process according to claim 1, wherein the process provides an alternative configuration of the controlled amplifier. Ssa.
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