JP2000357928A - Multiple output current mirror circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は多出力のカレントミ
ラー回路に関し、特にベース電流を補償することによ
り、入力電流に対して高精度の比で出力電流を得ること
が可能な多出力カレントミラー回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-output current mirror circuit, and more particularly to a multi-output current mirror circuit capable of obtaining an output current with a high precision ratio to an input current by compensating a base current. About.
【０００２】[0002]
【従来の技術】図５に示す従来の多出力カレントミラー
回路は、ベースとコレクタを接続した入力トランジスタ
ＱＣと、各ベースを入力トランジスタＱＣのベースに共
通接続した出力トランジスタＱ１〜Ｑｍ（ｍは２以上の
整数）とから構成される第１のカレントミラー回路１０
１と、ベースとコレクタを接続したトランジスタＱＤ
と、ベースをトランジスタＱＤのベースに共通接続した
トランジスタＱＢとから構成される第２のカレントミラ
ー回路１０２と、入力トランジスタＱＣのコレクタと入
力端子１０との間に接続した定電流回路１０３と、出力
トランジスタＱ１，Ｑ２〜Ｑｍの各コレクタに接続した
出力端子１１，１２〜１ｍからなる。2. Description of the Related Art A conventional multi-output current mirror circuit shown in FIG. 5 has an input transistor QC having a base and a collector connected, and output transistors Q1 to Qm (m is 2) in which each base is commonly connected to the base of the input transistor QC. First current mirror circuit 10 composed of
1 and a transistor QD connecting a base and a collector
A second current mirror circuit 102 including a transistor QB having a base commonly connected to the base of the transistor QD; a constant current circuit 103 connected between the collector of the input transistor QC and the input terminal 10; It comprises output terminals 11, 12 to 1m connected to respective collectors of the transistors Q1, Q2 to Qm.
【０００３】ここで、トランジスタＱＤのエミッタ面積
はトランジスタＱＢのｍ倍とする。また、定電流回路５
０３を流れる入力電流をＩａ、出力トランジスタＱ１〜
Ｑｍの各コレクタを流れる出力電流及び各ベース電流を
それぞれ、Ｉ１〜Ｉｍ及びＩｂ、トランジスタＱＢのベ
ース電流をＩｂ１（ Ｉｂ）とする。Here, the emitter area of the transistor QD is assumed to be m times the transistor QB. In addition, the constant current circuit 5
03 is input current Ia, and output transistors Q1-
The output current and each base current flowing through each collector of Qm are I1 to Im and Ib, respectively, and the base current of the transistor QB is Ib1 (Ib).
【０００４】次に、従来の多出力カレントミラー回路の
動作について説明する。Next, the operation of the conventional multi-output current mirror circuit will be described.
【０００５】入力トランジスタＱＣのエミッタに流れる
電流Ｉｅ（ＱＣ）は、 Ｉｅ（ＱＣ）＝Ｉａ−ｍ・Ｉｂ ・・・（１） となり、トランジスタＱＢのエミッタに流れる電流Ｉｅ
（ＱＢ）は、次式により求められる。The current Ie (QC) flowing to the emitter of the input transistor QC is expressed as Ie (QC) = Ia−m · Ib (1), and the current Ie flowing to the emitter of the transistor QB
(QB) is obtained by the following equation.
【０００６】 Ｉｅ（ＱＢ）＝Ｉａ−ｍ・Ｉｂ＋Ｉｂ１ ・・・（２） ここで、トランジスタＱＢとトランジスタＱＤのそれぞ
れのベース・エミッタ間電圧は互いに等しく、トランジ
スタＱＤのエミッタ面積は、トランジスタＱＢのエミッ
タ面積のｍ倍であるので、トランジスタＱＤのエミッタ
には、次の（３）式で示すエミッタ電流Ｉｅ（ＱＤ）が
流れる。Ie (QB) = Ia−m · Ib + Ib1 (2) Here, the base-emitter voltages of the transistor QB and the transistor QD are equal to each other, and the emitter area of the transistor QD is equal to the emitter of the transistor QB. Since the area is m times as large, the emitter current Ie (QD) expressed by the following equation (3) flows through the emitter of the transistor QD.
【０００７】 Ｉｅ（ＱＤ）＝ｍ・（Ｉａ−ｍ・Ｉｂ＋Ｉｂ１） ・・・（３） 従って、出力トランジスタＱ１〜Ｑｍのエミッタの共通
接点Ｐには、（４）式で示す電流Ｉｐが流れる。Ie (QD) = m · (Ia−m · Ib + Ib1) (3) Therefore, a current Ip expressed by equation (4) flows through the common contact P of the emitters of the output transistors Q1 to Qm.
【０００８】 Ｉｐ＝ｍ・（Ｉａ−ｍ・Ｉｂ＋Ｉｂ１）＋Ｉｂ１ ・・・（４） これより、出力トランジスタＱ１〜Ｑｍのエミッタ電流
Ｉｅ（Ｑ１）＝・・＝Ｉｅ（Ｑｍ）は、 Ｉｅ（Ｑ１）＝・・＝Ｉｅ（Ｑｍ）＝Ｉｐ／ｍ ・・・（５） となる。従って、出力トランジスタＱ１〜Ｑｍの各コレ
クタを流れる出力電流Ｉ１〜Ｉｍは、 Ｉ１＝Ｉ２＝・・・＝Ｉｍ＝Ｉｐ／ｍ−Ｉｂ ・・・（６） となる。（４）式及び（６）式より、 Ｉ１＝Ｉ２＝・・・＝Ｉｍ＝Ｉａ−ｍ・Ｉｂ＋Ｉｂ１＋Ｉｂ１／ｍ−Ｉｂ ・・・（７） を得る。ここで、Ｉｂ１＝Ｉｂとすると、 Ｉ１＝Ｉ２＝・・・＝Ｉｍ＝Ｉａ−（ｍ2−１）・Ｉｂ／ｍ ・・・（８） となる。これより、入力電流Ｉａと出力電流Ｉ１〜Ｉｍ
とは、（８）式の第２項、すなわち、（ｍ2−１）・Ｉ
ｂ／ｍの分だけ誤差が発生することがわかる。Ip = m · (Ia−m · Ib + Ib1) + Ib1 (4) From this, the emitter currents Ie (Q1) =. == Ie (Qm) of the output transistors Q1 to Qm are represented by Ie (Q1) === Ie (Qm) = Ip / m (5) Therefore, the output currents I1 to Im flowing through the collectors of the output transistors Q1 to Qm are as follows: I1 = I2 =... = Im = Ip / m-Ib (6) From the equations (4) and (6), I1 = I2 =... = Im = Ia−m · Ib + Ib1 + Ib1 / m−Ib (7) Here, if Ib1 = Ib, I1 = I2 =... = Im = Ia− (m 2 −1) · Ib / m (8) Thus, the input current Ia and the output currents I1 to Im
Is the second term of equation (8), that is, (m 2 -1) · I
It can be seen that an error is generated by b / m.
【０００９】[0009]
【発明が解決しようとする課題】上述した従来のウィル
ソンタイプの多出力カレントミラー回路において、入力
電流と出力電流のベース電流による誤差は、整数ｍが１
の場合は０となるが、出力数を表す整数ｍが大きくなる
と、整数ｍにほぼ比例して誤差が増大する。In the conventional Wilson-type multi-output current mirror circuit described above, the error caused by the base current between the input current and the output current is an integer m equal to one.
In this case, the value is 0, but as the integer m representing the number of outputs increases, the error increases almost in proportion to the integer m.
【００１０】このため、本発明の主な目的は、ベース電
流による誤差を補正して、正確に入力電流に比例した多
出力の出力電流を得ることができる多出力カレントミラ
ー回路を提供することにある。Therefore, a main object of the present invention is to provide a multi-output current mirror circuit capable of correcting an error due to a base current and obtaining a multi-output current accurately proportional to an input current. is there.
【００１１】[0011]
【課題を解決するための手段】このため、本発明による
多出力カレントミラー回路は、ベース及びエミッタをそ
れぞれ共通接続し、各トランジスタのコレクタから出力
電流を取り出す第１乃至第ｍ（ｍは２以上の整数）の出
力トランジスタと、ベース及びコレクタを前記第１乃至
第ｍの出力トランジスタの各ベースと入力電流を供給す
る定電流回路に接続する入力トランジスタとを含む第１
のカレントミラー回路と、コレクタを前記入力トランジ
スタのエミッタに接続する第１のトランジスタ（ＱＢ）
と、ベース及びコレクタを前記第１のトランジスタ（Ｑ
Ｂ）のベースと前記第１乃至第ｍの出力トランジスタの
各エミッタに接続する第２のトランジスタ（ＱＤ）とを
含む第２のカレントミラー回路と、入力端子を前記第１
のトランジスタ（ＱＢ）のベースに接続し、前記入力端
子から補正電流を引き込むベース電流補正回路と、を備
える。For this reason, in the multiple output current mirror circuit according to the present invention, the base and the emitter are commonly connected, and the first to m-th output currents are extracted from the collector of each transistor (where m is 2 or more). ), And an input transistor connecting a base and a collector to each base of the first to m-th output transistors and a constant current circuit supplying an input current.
Current mirror circuit, and a first transistor (QB) having a collector connected to the emitter of the input transistor
And a base and a collector connected to the first transistor (Q
B) a second current mirror circuit including a base and a second transistor (QD) connected to each emitter of the first to m-th output transistors, and an input terminal connected to the first transistor.
And a base current correction circuit connected to the base of the transistor (QB) for drawing a correction current from the input terminal.
【００１２】[0012]
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１を参照して説明する。Next, a first embodiment of the present invention will be described with reference to FIG.
【００１３】なお、図５と共通の構成要素には共通の参
照文字／数字を付してある。Note that components common to FIG. 5 are denoted by common reference characters / numbers.
【００１４】本実施の形態による多出力カレントミラー
回路は、図５の回路構成に加えて、トランジスタＱＢ及
びトランジスタＱＤのベースに入力端子１０４Ａを接続
し、この入力端子１０４Ａから補正電流Ｉｘを流し込む
ベース電流補正回路１０４を備えている。In the multi-output current mirror circuit according to the present embodiment, in addition to the circuit configuration of FIG. 5, an input terminal 104A is connected to the bases of transistors QB and QD, and a correction current Ix flows from the input terminal 104A. A current correction circuit 104 is provided.
【００１５】次に、本実施の形態による多出力カレント
ミラー回路の回路動作について説明する。Next, the circuit operation of the multi-output current mirror circuit according to the present embodiment will be described.
【００１６】入力トランジスタＱＣのエミッタに流れる
電流Ｉｅ（ＱＣ）、トランジスタＱＢのエミッタに流れ
る電流Ｉｅ（ＱＢ）及びトランジスタＱＤのエミッタに
流れる電流Ｉｅ（ＱＤ）は、それぞれ（１）式、（２）
式及び（３）式と同様である。The current Ie (QC) flowing to the emitter of the input transistor QC, the current Ie (QB) flowing to the emitter of the transistor QB, and the current Ie (QD) flowing to the emitter of the transistor QD are expressed by the following equations (1) and (2), respectively.
This is the same as the expression and the expression (3).
【００１７】また、出力トランジスタＱ１〜Ｑｍのエミ
ッタの共通接点Ｐには、（４）’式で示す電流Ｉｐ’が
流れる。A current Ip 'shown by the equation (4)' flows through the common contact P of the emitters of the output transistors Q1 to Qm.
【００１８】 Ｉｐ’＝ｍ・（Ｉａ−ｍ・Ｉｂ＋Ｉｂ１）＋Ｉｂ１＋Ｉｘ＝Ｉｐ＋Ｉｘ ・・・（４）’ これより、出力トランジスタＱ１〜Ｑｍのエミッタ電流
Ｉｅ（Ｑ１）’＝・・＝Ｉｅ（Ｑｍ）’は、 Ｉｅ（Ｑ１）’＝・・＝Ｉｅ（Ｑｍ）’＝Ｉｐ’／ｍ ・・・（５）’ となる。従って、出力トランジスタＱ１〜Ｑｍの各コレ
クタに流れる出力電流Ｉ１’〜Ｉｍ’は、 Ｉ１’＝Ｉ２’＝・・・＝Ｉｍ’＝Ｉｐ’／ｍ−Ｉｂ ・・・（６）’ となる。（４）’式及び（６）’式より、 Ｉ１’＝Ｉ２’＝・・＝Ｉｍ’＝Ｉａ−ｍ・Ｉｂ＋Ｉｂ１＋（Ｉｂ１＋Ｉｘ） ／ｍ−Ｉｂ ・・・（７）’ を得る。ここで、Ｉｂ１＝Ｉｂとすると、 Ｉ１’＝Ｉ２’＝・・・＝Ｉｍ’＝Ｉａ−（ｍ2−１−Ｉｘ／Ｉｂ）・Ｉｂ／ ｍ ・・・（８）’ となる。これより、ｍ2−１−Ｉｘ／Ｉｂ＝０すなわ
ち、 Ｉｘ＝（ｍ2−１）・Ｉｂ ・・・（９） であれば、（８）’式の第２項は０となり、入力電流Ｉ
ａと出力電流Ｉ１’〜Ｉｍ’のベース電流による誤差は
０となる。Ip ′ = m · (Ia−m · Ib + Ib1) + Ib1 + Ix = Ip + Ix (4) ′ From this, the emitter currents Ie (Q1) ′ of the output transistors Q1 to Qm == Ie (Qm) ′ Is as follows: Ie (Q1) ′ =... = Ie (Qm) ′ = Ip ′ / m (5) ′ Therefore, the output currents I1 ′ to Im ′ flowing through the collectors of the output transistors Q1 to Qm are as follows: I1 ′ = I2 ′ =... = Im ′ = Ip ′ / m−Ib (6) ′. From the expressions (4) ′ and (6) ′, I1 ′ = I2 ′ =... = Im ′ = Ia−m × Ib + Ib1 + (Ib1 + Ix) / m−Ib (7) ′. Here, when Ib1 = Ib, the I1 '= I2' = ··· = Im '= Ia- (m 2 -1-Ix / Ib) · Ib / m ··· (8)'. Accordingly, if m 2 −1−Ix / Ib = 0, that is, if Ix = (m 2 −1) · Ib (9), the second term of the expression (8) ′ becomes 0, and the input current I
The error caused by the base current between a and the output currents I1 'to Im' is zero.
【００１９】従って、ベース電流補正回路１０４によ
り、（９）式を満たすように補正電流Ｉｘを設定するこ
とにより、ｍが２以上の任意の整数であっても、ベース
電流による誤差を補正して、正確に入力電流に比例した
多出力の出力電流を得ることができる。Therefore, by setting the correction current Ix by the base current correction circuit 104 so as to satisfy the equation (9), even if m is an arbitrary integer of 2 or more, the error due to the base current can be corrected. It is possible to obtain multiple output currents that are accurately proportional to the input current.
【００２０】なお、補正電流Ｉｘを（９）式を満たすよ
うに設定するのが好適であるが、応用上（９）式で算出
される補正電流Ｉｘの±３０％以内であっても、差し支
えない用途が存在する。It is preferable to set the correction current Ix so as to satisfy Expression (9). However, even if the correction current Ix is within ± 30% of the correction current Ix calculated by Expression (9), it is acceptable. There are no uses.
【００２１】次に、本発明の第２の実施の形態について
図２を参照して説明する。Next, a second embodiment of the present invention will be described with reference to FIG.
【００２２】本実施の形態の多出力カレントミラー回路
は、ベース電流補正回路１０４として、ベースをトラン
ジスタＱＢ，ＱＤの各ベースに共通接続し、エミッタを
接地し、コレクタをバイアス端子１０４Ｂに接続するト
ランジスタＱＡを含んで構成される。ここで、トランジ
スタＱＡのエミッタ面積は、トランジスタＱＢのエミッ
タ面積のＮ倍とする。In the multi-output current mirror circuit of the present embodiment, as the base current correction circuit 104, a transistor having a base commonly connected to the bases of the transistors QB and QD, an emitter grounded, and a collector connected to the bias terminal 104B. It is configured to include QA. Here, the emitter area of the transistor QA is N times the emitter area of the transistor QB.
【００２３】次に、本実施の形態による多出力カレント
ミラー回路の回路動作について説明する。Next, the circuit operation of the multi-output current mirror circuit according to the present embodiment will be described.
【００２４】補正電流Ｉｘは、トランジスタＱＡのエミ
ッタ面積が、トランジスタＱＢのエミッタ面積のＮ倍で
あり、トランジスタＱＡとトランジスタＱＢの各エミッ
タ・ベース電圧は互いに等しいので、 Ｉｘ＝Ｎ・Ｉｂ１ ・・・（１０） となる。Ｉｂ１＝Ｉｂとし、（１０）式を（８）’式を
代入すると、 Ｉ１’＝Ｉ２’＝・・・＝Ｉｍ’＝Ｉａ−（ｍ2−１−Ｎ）・Ｉｂ／ｍ ・・・（１１） となり、 ｍ2−１−Ｎ＝０ ・・・（１２） すなわち、 Ｎ＝ｍ2−１ ・・・（１３ ） となるように整数Ｎを設定することにより、ｍが２以上の任意の整数であっ ても、ベース電流による誤差を補正して、正確に入力電
流に比例した多出力の出力電流を得ることができる。The correction current Ix is such that the emitter area of the transistor QA is N times the emitter area of the transistor QB, and the emitter-base voltages of the transistor QA and the transistor QB are equal to each other. (10) And Ib1 = Ib, 'Substituting equations, I1' (8) (10) = I2 '= ··· = Im' = Ia- (m 2 -1-N) · Ib / m ··· ( 11) and, m 2 -1-N = 0 ··· (12) i.e., by setting the integer N such that N = m 2 -1 ··· (13 ), m is 2 or more arbitrary Even if it is an integer, the error due to the base current can be corrected, and a multi-output current accurately proportional to the input current can be obtained.
【００２５】なお、整数Ｎを（１３）式を満たすように
設定するのが好適であるが、応用上（１３）式で算出さ
れる整数Ｎの±３０％以内であっても、差し支えない用
途が存在する。It is preferable that the integer N is set so as to satisfy the expression (13). However, for practical purposes, the integer N may be within ± 30% of the integer N calculated by the expression (13). Exists.
【００２６】次に、本発明の第３の実施の形態について
図３を参照して説明する。Next, a third embodiment of the present invention will be described with reference to FIG.
【００２７】本実施の形態の多出力カレントミラー回路
は、図２に示す回路構成に加えて、出力トランジスタＱ
１〜Ｑｍの各エミッタと共通接点Ｐ間とに抵抗Ｒ１〜Ｒ
ｍを挿入している。The multi-output current mirror circuit of this embodiment has an output transistor Q in addition to the circuit configuration shown in FIG.
1 to Qm between the emitters and the common contact P.
m is inserted.
【００２８】一般的に同一集積回路上に形成されたトラ
ンジスタ間のベース・エミッタ間電圧オフセットは、ト
ランジスタを隣接配置することにより小さくできるが、
通常数ｍＶのオフセットが発生する。Generally, the base-emitter voltage offset between transistors formed on the same integrated circuit can be reduced by arranging the transistors adjacent to each other.
Usually, an offset of several mV occurs.
【００２９】本実施の形態では、出力トランジスタＱ１
〜Ｑｍの各エミッタと共通接点Ｐ間とに同じ値の抵抗Ｒ
１〜Ｒｍを挿入することにより、出力トランジスタＱ１
〜Ｑｍのベース・エミッタ間電圧オフセットによる出力
電流Ｉ１”〜Ｉｍ”間ばらつきを軽減している。In this embodiment, the output transistor Q1
To the common contact P between the emitters R,.
1 to Rm, the output transistor Q1
The variation between the output currents I1 "to Im" due to the base-emitter voltage offset of .about.Qm is reduced.
【００３０】入力トランジスタＱＣのエミッタに接続し
ている抵抗ＲＣは、抵抗Ｒ１〜Ｒｍを挿入したことによ
り、トランジスタＱＢとトランジスタＱＤのコレクタ・
ベース間電圧に差が生じることによる入力電流Ｉａと出
力電流Ｉ１”〜Ｉｍ”間のオフセット電流を補正するた
めに挿入している。The resistor RC connected to the emitter of the input transistor QC is connected to the collectors of the transistor QB and the transistor QD by inserting the resistors R1 to Rm.
It is inserted to correct an offset current between the input current Ia and the output currents I1 "to Im" due to the difference in the base-to-base voltage.
【００３１】また、出力トランジスタＱ１〜Ｑｍ及び入
力トランジスタＱＣの各エミッタに抵抗Ｒ１〜Ｒｍ及び
抵抗ＲＣを接続することにより、出力トランジスタＱ１
〜Ｑｍの各出力インピーダンスを大きくし、各トランジ
スタのベース電圧の変動に対する出力電流変動の利得を
下げている。By connecting the resistors R1 to Rm and the resistor RC to the emitters of the output transistors Q1 to Qm and the input transistor QC, the output transistor Q1
To Qm are increased, and the gain of the output current variation with respect to the variation of the base voltage of each transistor is reduced.
【００３２】これにより、ｍ個の出力トランジスタＱ１
〜Ｑｍに発生するベース・エミッタ間電圧のオフセット
電圧が、出力電流Ｉ１”〜Ｉｍ”に与える影響を小さく
することができる。As a result, m output transistors Q1
To Qm, the influence of the offset voltage of the base-emitter voltage on the output currents I1 "to Im" can be reduced.
【００３３】次に、出力トランジスタＱ１〜Ｑｍのベー
ス・エミッタ間電圧が、出力電流Ｉ１”〜Ｉｍ”にどれ
だけ影響を及ぼすかについて定量的に説明する。なお、
説明を簡略化するため、出力トランジスタＱ１〜Ｑｍが
出力トランジスタＱ１と出力トランジスタＱ２の２個の
場合に限定して説明する。Next, how the base-emitter voltages of the output transistors Q1 to Qm affect the output currents I1 "to Im" will be quantitatively described. In addition,
For simplicity, the description will be limited to the case where the number of output transistors Q1 to Qm is two, that is, output transistor Q1 and output transistor Q2.
【００３４】最初に、抵抗Ｒ１，Ｒ２が挿入されていな
い場合の回路動作について説明する。First, the circuit operation when the resistors R1 and R2 are not inserted will be described.
【００３５】出力トランジスタＱ１と出力トランジスタ
Ｑ２のベース・エミッタ間電圧ＶＢＥ１，ＶＢＥ２は次
式のように表される。The base-emitter voltages VBE1 and VBE2 of the output transistor Q1 and the output transistor Q2 are represented by the following equations.
【００３６】 ＶＢＥ１＝（Ｋ・Ｔ／ｑ）・ｌｎ（Ｉ１／ＩＳ） ・・・（１４） ＶＢＥ２＝（Ｋ・Ｔ／ｑ）・ｌｎ（Ｉ２／ＩＳ） ・・・（１５） ここで、Ｋはボルツマン常数、Ｔは絶対温度、ｑは電子
の電荷絶対値、ＩＳは逆飽和電流である。VBE1 = (K · T / q) · ln (I1 / IS) (14) VBE2 = (K · T / q) · ln (I2 / IS) (15) K is the Boltzmann constant, T is the absolute temperature, q is the absolute value of the electron charge, and IS is the reverse saturation current.
【００３７】ＶＢＥ１−ＶＢＥ２＝２ｍＶのオフセット
電圧が、出力トランジスタＱ１と出力トランジスタＱ２
間にあるすると、次の（１６）式式が成立する。The offset voltage VBE1−VBE2 = 2 mV is applied between the output transistor Q1 and the output transistor Q2.
If it is in between, the following equation (16) is established.
【００３８】 （Ｋ・Ｔ／ｑ）・ｌｎ（Ｉ１／ＩＳ）−（Ｋ・Ｔ／ｑ）・ｌｎ（Ｉ２／ＩＳ） ＝０．００２ ・・・（１６） 上式より、 （Ｋ・Ｔ／ｑ）・ｌｎ（Ｉ１／Ｉ２）＝０．００２ ・・・（１７） を得る。(K · T / q) · ln (I1 / IS) − (K · T / q) · ln (I2 / IS) = 0.002 (16) From the above equation, (K · T /Q)·ln(I1/I2)=0.002 (17) is obtained.
【００３９】Ｔ＝３００°Ｋとすると、Ｋ・Ｔ／ｑ≒２
６ｍＶとなり、この値を（１７）式に代入すると、次の
（１８）式を得る。If T = 300 ° K, K · T / q ≒ 2
It becomes 6 mV. By substituting this value into the equation (17), the following equation (18) is obtained.
【００４０】 Ｉ１／Ｉ２＝１．０８ ・・・（１８） （１８）式より、出力電流Ｉ１と出力電流Ｉ２間に８％
の電流オフセットを生じてしまうことがわかる。I1 / I2 = 1.08 (18) From the equation (18), 8% is set between the output current I1 and the output current I2.
It can be seen that a current offset of
【００４１】次に抵抗Ｒ１，Ｒ２を出力トランジスタＱ
１，Ｑ２の各エミッタと共通接点Ｐ間との間に挿入した
場合について、図３を参照して説明する。Next, the resistors R1 and R2 are connected to the output transistor Q.
Referring to FIG. 3, description will be given of a case where the emitters are inserted between the emitters 1 and Q2 and between the common contacts P.
【００４２】図３において、トランジスタＱＢとトラン
ジスタＱＤのベース・エミッタ間電圧は互いに等しいた
め、トランジスタＱＢとトランジスタＱＤの単位面積当
たりのエミッタに流れる電流は等しくなり、トランジス
タＱＢのコレクタと、トランジスタＱＤのコレクタは同
一電位となっているため、ベース・コレクタ間電圧の差
による電流オフセットは発生しない。In FIG. 3, since the base-emitter voltages of transistor QB and transistor QD are equal to each other, the currents flowing through the emitters per unit area of transistor QB and transistor QD are equal, and the collector of transistor QB and the transistor QD have the same current. Since the collectors have the same potential, no current offset occurs due to the difference between the base and collector voltages.
【００４３】一例として図３において、ＲＣ＝Ｒ１＝Ｒ
２＝５００Ω、Ｉａ＝５００μＡとし、出力トランジス
タＱ１と出力トランジスタＱ２の間に２ｍＶのベース・
エミッタ間電圧オフセットがある場合、出力電流Ｉ１”
と出力電流Ｉ２”間の電流オフセットは約０．７％に大
幅に減少する。As an example, in FIG. 3, RC = R1 = R
2 = 500Ω, Ia = 500 μA, and a base of 2 mV between the output transistor Q1 and the output transistor Q2.
When there is an emitter-to-emitter voltage offset, the output current I1 ″
The current offset between the output current I2 "and the output current I2" is greatly reduced to about 0.7%.
【００４４】従って、出力トランジスタＱ１〜Ｑｍの各
エミッタと共通接点Ｐ間、及び入力トランジスタＱＣの
エミッタとトランジスタＱＢのコレクタ間とに同一抵抗
値の抵抗を挿入することにより、出力トランジスタのベ
ース・エミッタ間電圧オフセットによる入力電流に対す
る出力電流の誤差を軽減することができる。Therefore, by inserting a resistor having the same resistance between each emitter of the output transistors Q1 to Qm and the common contact P and between the emitter of the input transistor QC and the collector of the transistor QB, the base and emitter of the output transistor are inserted. The error of the output current with respect to the input current due to the voltage offset can be reduced.
【００４５】次に、本発明の第４の実施の形態について
図４を参照して説明する。Next, a fourth embodiment of the present invention will be described with reference to FIG.
【００４６】本実施の形態の多出力カレントミラー回路
は、図２に示す回路構成に加えて、トランジスタＱＢ，
ＱＤの各エミッタと接地間とに抵抗ＲＢ，ＲＤを挿入し
ている。The multi-output current mirror circuit of the present embodiment has a transistor QB,
Resistors RB and RD are inserted between each emitter of QD and ground.
【００４７】本実施の形態の多出力カレントミラー回路
は、トランジスタＱＢのエミッタ・ベース間電圧と、ト
ランジスタＱＤのエミッタ・ベース間電圧にオフセット
電圧が発生した場合、図３に示した第３の実施の形態と
同様に、入力電流に対する出力電流の誤差を軽減するこ
とができる。The multi-output current mirror circuit of the present embodiment uses the third embodiment shown in FIG. 3 when an offset voltage is generated between the emitter-base voltage of the transistor QB and the emitter-base voltage of the transistor QD. As in the embodiment, the error of the output current with respect to the input current can be reduced.
【００４８】なお、上記の説明において、トランジスタ
ＱＡ，ＱＤは、トランジスタＱＢのエミッタ面積のＮ倍
及びｍ倍のエミッタ面積を有するとして説明したが、単
にエミッタ面積をＮ倍及びｍ倍するのではなく、トラン
ジスタＱＡ，ＱＤの単位エミッタ形状をトランジスタＱ
Ｂのエミッタ形状と同一とし、このエミッタ形状をそれ
ぞれＮ個及びｍ個配列する方が、トランジスタＱＡとト
ランジスタＱＤ及びトランジスタＱＢとトランジスタＱ
Ｄの整合性が改善される。In the above description, the transistors QA and QD have been described as having an emitter area N times and m times the emitter area of the transistor QB. , The unit emitter shape of transistors QA and QD
B, the emitter shape is the same, and N and m emitter shapes are arranged, respectively.
The consistency of D is improved.
【００４９】また、使用トランジスタとしてＮＰＮトラ
ンジスタを用いて説明したが、ＰＮＰトランジスタを用
いても同様な回路構成が可能である。Although an NPN transistor has been described as a transistor to be used, a similar circuit configuration is possible even if a PNP transistor is used.
【００５０】この場合、ＰＮＰトランジスタで形成され
るトランジスタＱＡ，ＱＢ，ＱＤの各エミッタは電源に
接続される。In this case, the emitters of transistors QA, QB and QD formed of PNP transistors are connected to a power supply.
【００５１】さらに、図４において抵抗ＲＢと抵抗ＲＤ
を挿入したが、図２又は図３に示す実施の形態におい
て、この方法を適用した場合には、トランジスタＱＡと
接地間に抵抗ＲＡ（図示せず）を挿入して、トランジス
タ間のエミッタ・ベース間電圧オフセットによる入力電
流に対する出力電流の誤差を軽減する。Further, in FIG. 4, the resistors RB and RD
2 or 3, if this method is applied in the embodiment shown in FIG. 2 or 3, a resistor RA (not shown) is inserted between the transistor QA and the ground, so that the emitter-base The error of the output current with respect to the input current due to the voltage offset is reduced.
【００５２】[0052]
【発明の効果】以上説明したように、本発明による多出
力カレントミラー回路は、出力トランジスタの数に依存
しないようにベース電流による誤差を補正して、正確に
入力電流に比例した多出力の出力電流を得ることができ
る。As described above, the multi-output current mirror circuit according to the present invention corrects the error due to the base current so as not to depend on the number of output transistors, and outputs the multi-output current that is accurately proportional to the input current. An electric current can be obtained.
【００５３】また、出力トランジスタ間にベース・エミ
ッタ間電圧オフセットが発生しても、このベース・エミ
ッタ間電圧オフセットによる入力電流に対しての出力電
流の誤差を軽減することができる。Further, even if a base-emitter voltage offset occurs between the output transistors, an error in the output current with respect to the input current due to the base-emitter voltage offset can be reduced.
【００５４】さらに、複雑な計算及び作業を要せず、容
易に出力トランジスタの数に依存しないようにベース電
流による誤差を補正して、正確に入力電流に比例した多
出力の出力電流を得ることが可能である。Further, an error due to a base current is easily corrected without depending on the number of output transistors without complicated calculation and operation, and a multi-output current accurately proportional to an input current is obtained. Is possible.
【図１】本発明の多出力カレントミラー回路の第１の実
施の形態を示す回路図である。FIG. 1 is a circuit diagram showing a multi-output current mirror circuit according to a first embodiment of the present invention.
【図２】本発明の多出力カレントミラー回路の第２の実
施の形態を示す回路図である。FIG. 2 is a circuit diagram illustrating a multi-output current mirror circuit according to a second embodiment of the present invention.
【図３】本発明の多出力カレントミラー回路の第３の実
施の形態を示す回路図である。FIG. 3 is a circuit diagram illustrating a multi-output current mirror circuit according to a third embodiment of the present invention.
【図４】本発明の多出力カレントミラー回路の第４の実
施の形態を示す回路図である。FIG. 4 is a circuit diagram showing a multi-output current mirror circuit according to a fourth embodiment of the present invention.
【図５】従来の多出力カレントミラー回路の一例を示す
回路図である。FIG. 5 is a circuit diagram showing an example of a conventional multi-output current mirror circuit.
【符号の説明】 １０，１０４Ａ 入力端子 １１〜１ｍ 出力端子 １０１ 第１のカレントミラー回路 １０２ 第２のカレントミラー回路 １０３ 定電流回路 １０４ ベース電流補正回路 １０４Ｂ バイアス端子 Ｑ１〜Ｑｍ，ＱＡ〜ＱＤ トランジスタ Ｒ１〜Ｒｍ，ＲＢ，ＲＣ，ＲＤ 抵抗[Description of Signs] 10, 104A Input terminal 11 to 1m Output terminal 101 First current mirror circuit 102 Second current mirror circuit 103 Constant current circuit 104 Base current correction circuit 104B Bias terminals Q1 to Qm, QA to QD Transistor R1 ~ Rm, RB, RC, RD Resistance
Claims (8)
し、各トランジスタのコレクタから出力電流を取り出す
第１乃至第ｍ（ｍは２以上の整数）の出力トランジスタ
と、ベース及びコレクタを前記第１乃至第ｍの出力トラ
ンジスタの各ベースと入力電流を供給する定電流回路に
接続する入力トランジスタとを含む第１のカレントミラ
ー回路と、 コレクタを前記入力トランジスタのエミッタに接続する
第１のトランジスタ（ＱＢ）と、ベース及びコレクタを
前記第１のトランジスタ（ＱＢ）のベースと前記第１乃
至第ｍの出力トランジスタの各エミッタに接続する第２
のトランジスタ（ＱＤ）とを含む第２のカレントミラー
回路と、 入力端子を前記第１のトランジスタ（ＱＢ）のベースに
接続し、前記入力端子から補正電流を引き込むベース電
流補正回路と、を備える多出力カレントミラー回路。A first and an m-th (m is an integer of 2 or more) output transistors for connecting a base and an emitter in common and extracting an output current from a collector of each transistor; a first current mirror circuit including each base of each of the output transistors m and an input transistor connected to a constant current circuit supplying an input current; a first transistor (QB) connecting a collector to an emitter of the input transistor; , A base and a collector connected to the base of the first transistor (QB) and the emitters of the first to m-th output transistors.
A second current mirror circuit including a first transistor (QD) and a base current correction circuit that connects an input terminal to a base of the first transistor (QB) and draws a correction current from the input terminal. Output current mirror circuit.
ベース電流をＩｂとすると、前記補正電流Ｉｘを、次式
により算出される設定値の±３０％以内とする請求項１
記載の多出力カレントミラー回路。 Ｉｘ＝（ｍ2−１）・Ｉｂ2. The correction current Ix is within ± 30% of a set value calculated by the following equation, where Ib is a base current of the first to m-th output transistors.
A multi-output current mirror circuit as described. Ix = (m 2 −1) · Ib
ッタ面積は、前記第１のトランジスタ（ＱＢ）のエミッ
タ面積のｍ倍である請求項１記載の多出力カレントミラ
ー回路。3. The multiple output current mirror circuit according to claim 1, wherein an emitter area of said second transistor (QD) is m times an emitter area of said first transistor (QB).
入力端子に接続した第３のトランジスタ（ＱＡ）を含ん
で構成される請求項１記載の多出力カレントミラー回
路。4. The multiple output current mirror circuit according to claim 1, wherein said base current correction circuit includes a third transistor (QA) having a base connected to said input terminal.
ッタ面積を第１のトランジスタ（ＱＢ）のエミッタ面積
のＮ（Ｎは整数）倍とすると、整数Ｎを次式により算出
される設定値の±３０％以内とする請求項４記載の多出
力カレントミラー回路。 Ｎ＝ｍ2−１5. Assuming that the emitter area of the third transistor (QA) is N times (N is an integer) times the emitter area of the first transistor (QB), the integer N is a set value calculated by the following equation. 5. The multiple output current mirror circuit according to claim 4, wherein the current is within ± 30%. N = m 2 -1
第１のトランジスタ（ＱＢ）のコレクタ間、及び前記第
１乃至第ｍの出力トランジスタの各エミッタと前記第２
のトランジスタ（ＱＤ）のコレクタ間に、それぞれ同一
抵抗値を有する抵抗を挿入した請求項１記載の多出力カ
レントミラー回路。6. A transistor between the emitter of the input transistor and the collector of the first transistor (QB), and each emitter of the first to m-th output transistors and the second transistor.
2. The multiple output current mirror circuit according to claim 1, wherein resistors having the same resistance value are inserted between the collectors of the transistors (QD).
ッタと基準電圧間、及び前記第２のトランジスタ（Ｑ
Ｄ）のエミッタと前記基準電圧間に、それぞれ同一抵抗
値を有する抵抗を挿入した請求項１記載の多出力カレン
トミラー回路。7. A transistor between the emitter of the first transistor (QB) and a reference voltage and the second transistor (QB).
2. The multi-output current mirror circuit according to claim 1, wherein resistors having the same resistance value are inserted between the emitter of D) and the reference voltage.
ッタ形状は、前記第１のトランジスタ（ＱＢ）のエミッ
タ形状をＮ個配列して形成し、前記第２のトランジスタ
（ＱＤ）のエミッタ形状は、前記第１のトランジスタ
（ＱＢ）のエミッタ形状をｍ個配列して形成した請求項
４記載の多出力カレントミラー回路。8. The emitter shape of the third transistor (QA) is formed by arranging N emitter shapes of the first transistor (QB), and the emitter shape of the second transistor (QD) is 5. The multi-output current mirror circuit according to claim 4, wherein m emitter shapes of said first transistor (QB) are arranged.
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