JP2000357783A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置のキャ
パシタ構造及びその製造方法に関するものである。[0001] 1. Field of the Invention [0002] The present invention relates to a capacitor structure of a semiconductor device and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】ＤＲＡＭ等、キャパシタを有する半導体
装置は、微細化に伴うセル面積の減少に対して蓄積電荷
容量を確保するために様々な工夫がなされてきた。例え
ば、キャパシタ誘電膜にシリコン窒化膜を用いる場合に
は、ＨＳＧ技術によりポリシリコン電極表面に微小な半
球状の突起を形成して表面積を増大させる技術が用いら
れている。また一方で、キャパシタ誘電膜自身の誘電率
を高めるためにＢＳＴＯ膜等の高誘電体膜を利用する技
術も開発されている。高誘電体膜をキャパシタ誘電膜と
して利用する場合、その特性を最大限発揮させるにはキ
ャパシタ電極として例えばＲｕ（ルテニウム）、Ｐｔ
（プラチナ）などの金属膜又はＳｒＲｕＯ２（ＳＲＯ）
膜などの導電性金属酸化膜を用いることが有効であるこ
とが報告されている。2. Description of the Related Art In a semiconductor device having a capacitor, such as a DRAM, various devices have been devised in order to secure an accumulated charge capacity with respect to a decrease in cell area due to miniaturization. For example, when a silicon nitride film is used as a capacitor dielectric film, a technique is used in which minute hemispherical projections are formed on the surface of a polysilicon electrode by HSG technology to increase the surface area. On the other hand, a technique using a high dielectric film such as a BSTO film to increase the dielectric constant of the capacitor dielectric film itself has been developed. When a high dielectric film is used as a capacitor dielectric film, for example, Ru (ruthenium), Pt,
Metal film such as (Platinum) or SrRuO 2 (SRO)
It has been reported that it is effective to use a conductive metal oxide film such as a film.
【０００３】[0003]
【発明が解決しようとする課題】半導体装置の微細化が
進むと、ＢＳＴＯ膜等の高誘電体膜を凹凸のあるＲｕ等
の金属あるいはＳＲＯ等の導電性金属酸化膜上に形成す
る必要が生じてくる。しかし、従来はこれらの金属や導
電性金属酸化膜表面を所望の凹凸状に加工することは不
可能であった。本発明は、上記課題に鑑みてなされたも
のであり、キャパシタの蓄積電荷量を増大させ、半導体
装置の信頼性を向上させることを目的とする。As the miniaturization of semiconductor devices progresses, it becomes necessary to form a high dielectric film such as a BSTO film on an uneven metal such as Ru or a conductive metal oxide film such as SRO. Come. However, conventionally, it has not been possible to process the surface of these metal or conductive metal oxide films into desired irregularities. The present invention has been made in view of the above problems, and has as its object to increase the amount of charge stored in a capacitor and improve the reliability of a semiconductor device.
【０００４】[0004]
【課題を解決するための手段】本発明にかかる半導体装
置は、少なくとも一部が金属膜又は導電性金属酸化膜か
らなり、かつ、その膜厚が連続的に増減する第１のキャ
パシタ電極と、前記第１のキャパシタ電極上に形成され
た高誘電体膜又は強誘電体膜と、前記高誘電体膜上を挟
んで前記第１のキャパシタ電極と対向する位置に形成さ
れた第２のキャパシタ電極とを具備することを特徴とす
る。本発明にかかる半導体装置の製造方法は、少なくと
も表面の一部において膜厚が連続的に増減する金属膜又
は導電性金属酸化膜からなる第１のキャパシタ電極を前
記溝の表面に形成する工程と、前記金属膜又は導電性金
属酸化膜の上面に高誘電体膜又は強誘電体膜を形成する
工程と、前記高誘電体膜を挟んで前記金属膜又は導電性
金属酸化膜と対向する位置に第2のキャパシタ電極を形
成する工程とを具備することを特徴とする。上記構成を
採用することにより本発明は、キャパシタの蓄積電荷量
を増大させ、半導体装置の信頼性を向上させることを可
能とする。A semiconductor device according to the present invention comprises a first capacitor electrode at least partially formed of a metal film or a conductive metal oxide film, the thickness of which is continuously increased and decreased; A high dielectric film or a ferroelectric film formed on the first capacitor electrode; and a second capacitor electrode formed at a position facing the first capacitor electrode with the high dielectric film interposed therebetween. And characterized in that: The method of manufacturing a semiconductor device according to the present invention includes a step of forming a first capacitor electrode made of a metal film or a conductive metal oxide film whose thickness continuously increases and decreases at least on a part of the surface, on the surface of the groove. Forming a high dielectric film or a ferroelectric film on the upper surface of the metal film or the conductive metal oxide film, and at a position facing the metal film or the conductive metal oxide film with the high dielectric film interposed therebetween. Forming a second capacitor electrode. By adopting the above configuration, the present invention can increase the amount of charge stored in the capacitor and improve the reliability of the semiconductor device.
【０００５】[0005]
【発明の実施の形態】（第1の実施の形態）本発明の第
１の実施の形態を図面（図１〜図５）を参酌して説明す
る。図１に本発明の第１の実施の形態にかかる半導体装
置の断面図を示す。この図１では半導体装置におけるキ
ャパシタ部分のみを抜き出している。まず、半導体基板
３０上に層間絶縁膜１が形成されている。さらに、例え
ばシリコン酸化膜からなる層間絶縁膜１内に、例えばタ
ングステンシリサイド膜からなるコンタクトプラグ３が
形成されている。このコンタクトプラグ３はキャパシタ
ストレージ電極と図示せぬ素子領域とを接続するための
ものである。そして、層間絶縁膜１上にさらに層間絶縁
膜２が形成されている。この層間絶縁膜２には開口部８
が形成されている。この開口部８の表面にはキャパシタ
ストレージ電極となるＳＲＯ膜４が形成されている。こ
のＳＲＯ膜４のうち開口部８の側面に形成されている部
分の表面は凹凸形状となっている。この凹凸形状は、連
続的にＳＲＯ膜４の膜厚が増減するような形状となって
いる。そして、ＳＲＯ膜４上にはキャパシタ誘電体膜と
なる高誘電体膜、例えばＢＳＴＯ膜５が形成されてい
る。さらに、ＢＳＴＯ膜５を挟んでＳＲＯ膜４と対向す
る位置にキャパシタプレート電極となるＳＲＯ膜６が形
成されている。このように、ＳＲＯ膜４及びＢＳＴＯ膜
５並びにＳＲＯ膜４でキャパシタ７を形成している。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (First Embodiment) A first embodiment of the present invention will be described with reference to the drawings (FIGS. 1 to 5). FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention. In FIG. 1, only the capacitor portion of the semiconductor device is extracted. First, an interlayer insulating film 1 is formed on a semiconductor substrate 30. Further, a contact plug 3 made of, for example, a tungsten silicide film is formed in an interlayer insulating film 1 made of, for example, a silicon oxide film. The contact plug 3 is for connecting a capacitor storage electrode to an element region (not shown). Then, an interlayer insulating film 2 is further formed on the interlayer insulating film 1. An opening 8 is formed in the interlayer insulating film 2.
Are formed. The SRO film 4 serving as a capacitor storage electrode is formed on the surface of the opening 8. The surface of the portion of the SRO film 4 formed on the side surface of the opening 8 has an uneven shape. The concavo-convex shape is such that the thickness of the SRO film 4 continuously increases and decreases. Then, on the SRO film 4, a high dielectric film serving as a capacitor dielectric film, for example, a BSTO film 5 is formed. Further, an SRO film 6 serving as a capacitor plate electrode is formed at a position facing the SRO film 4 with the BSTO film 5 interposed therebetween. Thus, the capacitor 7 is formed by the SRO film 4, the BSTO film 5, and the SRO film 4.
【０００６】次に、第1の実施の形態にかかる半導体装
置の製造方法について図面（図１〜図５）を参酌して説
明する。この製造方法も半導体装置におけるキャパシタ
部分のみを抜き出している。図２にキャパシタストレー
ジ電極と素子領域とを接続するコンタクトプラグ３の形
成工程を示す。まず、半導体基板３０上に例えばシリコ
ン酸化膜からなる層間絶縁膜１を形成する。そして、通
常のリソグラフィー工程及びエッチング工程により層間
絶縁膜１にコンタクトホール９を形成する。このコンタ
クトホールに例えばタングステンシリサイド膜からなる
コンタクトプラグ３を形成する。このコンタクトプラグ
３は半導体基板３０における図示せぬ拡散層と電気的に
接続される。次に、図３に示したように、全面に例えば
シリコン酸化膜からなる層間絶縁膜２を形成した後、通
常のリソグラフィー工程とエッチング工程により開口部
８を形成する。この開口部８はコンタクトプラグ３の少
なくとも一部が露出するように形成される。次に、図４
に示したように、スパッタ法を用いてキャパシタストレ
ージ電極となるＳＲＯ膜４を形成する。このとき、所定
の条件に設定することにより、ＳＲＯ膜４のうち開口部
８の側面に形成された部分の表面に凹凸形状を形成する
ことが可能となる。その条件としては、例えばスパッタ
ターゲットを焼結体ＳＲＯを用いて、基板温度が５００
〜６００℃程度、成膜速度を１５〜２５ｎｍ／ｍｉｎ程
度とすることが考えられる。望ましくは、基板温度を５
５０℃程度、成膜速度を２０ｎｍ程度とすることが考え
られる。このような条件を用いることにより、凹凸形状
のサイズを例えば直径６０ｎｍ程度とすることができ
る。ここで、スパッタ時の基板温度や堆積速度、スパッ
タガス雰囲気、圧力などの条件を変えることにより凹凸
形状のサイズを調節することが可能である。そして、こ
のようにすることで、凹凸形状は連続的に膜厚が増減す
るようなものとなる。Next, a method of manufacturing the semiconductor device according to the first embodiment will be described with reference to the drawings (FIGS. 1 to 5). This manufacturing method also extracts only the capacitor portion of the semiconductor device. FIG. 2 shows a process of forming a contact plug 3 for connecting a capacitor storage electrode and an element region. First, an interlayer insulating film 1 made of, for example, a silicon oxide film is formed on a semiconductor substrate 30. Then, a contact hole 9 is formed in the interlayer insulating film 1 by a normal lithography process and an etching process. In this contact hole, a contact plug 3 made of, for example, a tungsten silicide film is formed. The contact plug 3 is electrically connected to a diffusion layer (not shown) in the semiconductor substrate 30. Next, as shown in FIG. 3, after an interlayer insulating film 2 made of, for example, a silicon oxide film is formed on the entire surface, an opening 8 is formed by a normal lithography process and an etching process. The opening 8 is formed so that at least a part of the contact plug 3 is exposed. Next, FIG.
As shown in (1), an SRO film 4 serving as a capacitor storage electrode is formed by using a sputtering method. At this time, by setting a predetermined condition, it is possible to form an uneven shape on the surface of the portion of the SRO film 4 formed on the side surface of the opening 8. As the conditions, for example, a sintered body SRO is used as a sputter target and the substrate temperature is set to 500.
It is conceivable to set the film formation speed to about 600 ° C. and about 15 to 25 nm / min. Preferably, the substrate temperature is 5
It is conceivable to set the film formation rate to about 50 ° C. and about 20 nm. By using such conditions, the size of the concavo-convex shape can be, for example, about 60 nm in diameter. Here, the size of the uneven shape can be adjusted by changing conditions such as the substrate temperature and the deposition rate during sputtering, the sputtering gas atmosphere, and the pressure. By doing so, the uneven shape becomes such that the film thickness continuously increases and decreases.
【０００７】次に、図５に示したように、平坦化技術、
例えばＣＭＰ法を用いて層間絶縁膜２上にあるＳＲＯ膜
４を除去する。これによりキャパシタストレージ電極が
完成する。最後に、ＣＶＤ法を用いて全面にキャパシタ
誘電体膜となる高誘電体膜、例えばＢＳＴＯ膜５を厚さ
２０ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全
面にキャパシタプレート電極となるＳＲＯ膜６を形成す
る。これにより図１に示した半導体装置が形成される。
ここで、キャパシタストレージ電極としてＳＲＯ膜４を
用いたが、金属膜や導電性金属酸化膜、又はそれらの合
金であれば構わない。同様にキャパシタプレート電極と
してＳＲＯ膜６を用いたが、これも金属膜や導電性金属
酸化膜、又はそれらの合金であれば構わない。これらの
金属膜又は導電性金属酸化膜としては、例えばＲｕ、Ｐ
ｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ、Ｓｒ、あるいはこれらの
酸化物、これらの合金、その合金の酸化物、Ｗ、Ｎｂ、
Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｕ、ＷＮ、ＮｂＮ、Ｔｉ
Ｎ、ＴａＮ、Ｐｄ、Ｆｅ、Ｍｎ、Ｃｒ、Ｃｏ、Ｎｉ等が
挙げられる。また、キャパシタ誘電体膜としては、高誘
電体膜や強誘電体膜が用いられる。例えば、（Ｂａ、Ｓ
ｒ）ＴｉＯ３、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＰｂＺｒ
Ｏ３、Ｂｉ４Ｔｉ３Ｏ１２、Ｔａ２Ｏ５が挙げられる。
さらにこれらの金属酸化膜と組み合せて、アルカリ土類
金属や希土類金属を誘電体膜用の物質として用いてもよ
い。[0007] Next, as shown in FIG.
For example, the SRO film 4 on the interlayer insulating film 2 is removed by using a CMP method. Thus, the capacitor storage electrode is completed. Finally, a high-dielectric film to be a capacitor dielectric film, for example, a BSTO film 5 is formed to a thickness of about 20 nm on the entire surface by CVD. Further, an SRO film 6 serving as a capacitor plate electrode is formed on the entire surface by using the CVD method. Thus, the semiconductor device shown in FIG. 1 is formed.
Here, the SRO film 4 is used as the capacitor storage electrode, but any metal film, conductive metal oxide film, or alloy thereof may be used. Similarly, the SRO film 6 was used as the capacitor plate electrode, but it may be a metal film, a conductive metal oxide film, or an alloy thereof. As these metal films or conductive metal oxide films, for example, Ru, P
t, Re, Os, Rh, Ir, Sr or their oxides, their alloys, their oxides, W, Nb,
Al, Ti, Ta, Mo, Cu, WN, NbN, Ti
N, TaN, Pd, Fe, Mn, Cr, Co, Ni, and the like. In addition, a high dielectric film or a ferroelectric film is used as the capacitor dielectric film. For example, (Ba, S
r) TiO 3, BaTiO 3, SrTiO 3, PbZr
O 3 , Bi 4 Ti 3 O 12 and Ta 2 O 5 are mentioned.
Further, in combination with these metal oxide films, an alkaline earth metal or a rare earth metal may be used as a substance for the dielectric film.
【０００８】なお、キャパシタストレージ電極となるＳ
ＲＯ膜４にコンタクトプラグ３を接続したが、必ずしも
このコンタクトプラグ３を形成する必要はない。以上の
ように、本発明の第1の実施の形態にかかる半導体装置
によると、キャパシタ誘電体膜として高誘電体膜又は強
誘電体膜を利用し、キャパシタ電極として金属膜又は導
電性金属酸化膜を利用しているにもかかわらず、その表
面に凹凸形状を形成することが可能となり、キャパシタ
の表面積を稼ぐことが可能となる。このように、キャパ
シタ容量を確保することができるため、微細化が進んで
もキャパシタの高さを高くする必要がないため、その後
の平坦化工程が容易かつ確実に行うことが可能となり、
信頼性の高い半導体装置を提供することが可能となる。
また、本実施の形態においては、キャパシタストレージ
電極のうちキャパシタ誘電体膜が形成されている側のみ
に凹凸形状が形成されている（連続的に膜厚が増減する
ように形成されている）ため、キャパシタ電極の寸法制
御が容易となる。これにより、キャパシタ容量のバラツ
キを小さくでき、半導体装置の歩留まり向上を可能とす
る。さらに、ＳＲＯ膜４のうち開口部８の底面に形成さ
れた部分は平坦であるため、コンタクトプラグ３との接
続を高い信頼性をもって行うことが可能となる。[0008] Note that S serving as a capacitor storage electrode
Although the contact plug 3 is connected to the RO film 4, it is not always necessary to form the contact plug 3. As described above, according to the semiconductor device according to the first embodiment of the present invention, a high dielectric film or a ferroelectric film is used as a capacitor dielectric film, and a metal film or a conductive metal oxide film is used as a capacitor electrode. Despite the use of, it is possible to form an uneven shape on the surface, and it is possible to increase the surface area of the capacitor. As described above, since the capacitance of the capacitor can be ensured, it is not necessary to increase the height of the capacitor even if the miniaturization proceeds, so that the subsequent flattening step can be performed easily and reliably.
A highly reliable semiconductor device can be provided.
Further, in the present embodiment, the concave and convex shape is formed only on the side of the capacitor storage electrode where the capacitor dielectric film is formed (the film is formed so that the film thickness continuously increases and decreases). In addition, the dimensional control of the capacitor electrode becomes easy. As a result, variation in the capacitance of the capacitor can be reduced, and the yield of the semiconductor device can be improved. Furthermore, since the portion of the SRO film 4 formed on the bottom surface of the opening 8 is flat, the connection with the contact plug 3 can be performed with high reliability.
【０００９】また、キャパシタストレージ電極となるＳ
ＲＯ膜４は凹凸形状を作る工程と併せて一度の工程で形
成することができるため、工程数を増やさずにキャパシ
タ面積を確保することが可能となる。 （第２の実施の形態）本発明の第２の実施の形態を図面
（図６〜図１１）を参酌して説明する。図６に本発明の
第２の実施の形態にかかる半導体装置の断面図を示す。
この図６では半導体装置におけるキャパシタ部分のみを
抜き出している。まず、半導体基板３０上に層間絶縁膜
１が形成されている。さらに、例えばシリコン酸化膜か
らなる層間絶縁膜１内に、例えばタングステン膜からな
るコンタクトプラグ３が形成されている。このコンタク
トプラグ３はキャパシタストレージ電極と図示せぬ素子
領域とを接続するためのものである。そして、層間絶縁
膜１上にさらに層間絶縁膜２が形成されている。この層
間絶縁膜２には開口部８が形成されている。この開口部
８の表面にはキャパシタストレージ電極となるＳＲＯ膜
４が形成されている。このＳＲＯ膜４の表面は凹凸形状
となっている。ＳＲＯ膜４のうちＢＳＴＯ膜５が形成さ
れている側のみに凹凸形状が形成されている。そして、
ＳＲＯ膜４上にはキャパシタ誘電体膜となる高誘電体
膜、例えばＢＳＴＯ膜５が形成されている。さらに、Ｂ
ＳＴＯ膜５を挟んでＳＲＯ膜４と対向する位置にキャパ
シタプレート電極となるＳＲＯ膜６が形成されている。
このように、ＳＲＯ膜４及びＢＳＴＯ膜５並びにＳＲＯ
膜４でキャパシタ７を形成している。In addition, S serving as a capacitor storage electrode
Since the RO film 4 can be formed in a single step together with the step of forming the uneven shape, it is possible to secure a capacitor area without increasing the number of steps. Second Embodiment A second embodiment of the present invention will be described with reference to the drawings (FIGS. 6 to 11). FIG. 6 is a sectional view of a semiconductor device according to the second embodiment of the present invention.
In FIG. 6, only the capacitor portion of the semiconductor device is extracted. First, an interlayer insulating film 1 is formed on a semiconductor substrate 30. Further, a contact plug 3 made of, for example, a tungsten film is formed in the interlayer insulating film 1 made of, for example, a silicon oxide film. The contact plug 3 is for connecting a capacitor storage electrode to an element region (not shown). Then, an interlayer insulating film 2 is further formed on the interlayer insulating film 1. An opening 8 is formed in the interlayer insulating film 2. The SRO film 4 serving as a capacitor storage electrode is formed on the surface of the opening 8. The surface of the SRO film 4 has an uneven shape. The uneven shape is formed only on the side of the SRO film 4 where the BSTO film 5 is formed. And
On the SRO film 4, a high dielectric film serving as a capacitor dielectric film, for example, a BSTO film 5 is formed. Further, B
An SRO film 6 serving as a capacitor plate electrode is formed at a position facing the SRO film 4 with the STO film 5 interposed therebetween.
Thus, the SRO film 4, the BSTO film 5, and the SRO film
The film 4 forms the capacitor 7.
【００１０】次に、第２の実施の形態にかかる半導体装
置の製造方法について図面（図６〜図１１）を参酌して
説明する。この製造方法も半導体装置におけるキャパシ
タ部分のみを抜き出している。図７にキャパシタストレ
ージ電極と素子領域とを接続するコンタクトプラグ３の
形成工程を示す。まず、半導体基板３０上に例えばシリ
コン酸化膜からなる層間絶縁膜１を形成する。そして、
通常のリソグラフィー工程及びエッチング工程により層
間絶縁膜１にコンタクトホール９を形成する。このコン
タクトホールに例えばタングステン膜からなるコンタク
トプラグ３を形成する。このコンタクトプラグ３は半導
体基板３０の図示せぬ拡散層に電気的に接続されてい
る。次に、図８に示したように、全面に例えばシリコン
酸化膜からなる層間絶縁膜２を形成した後、通常のリド
グラフィー工程とエッチング工程により開口部８を形成
する。この開口部８はコンタクトプラグ３が露出するよ
うに形成される。次に、図９に示したように、スパッタ
法を用いてキャパシタストレージ電極となるＳＲＯ膜４
を形成する。このとき、所定の条件に設定することによ
り、ＳＲＯ膜４を完全には結晶化させずに成膜し、アモ
ルファス膜とすることが可能となる。その条件として
は、例えばスパッタターゲットを焼結体ＳＲＯを用い
て、基板温度が３００〜４００℃程度とすることが考え
られる。望ましくは、基板温度を３５０℃程度とするこ
とが考えられる。ここで、ＳＲＯ膜４の成膜方法として
は、スパッタ法に限らずＣＶＤ法を用いても構わない。Next, a method of manufacturing a semiconductor device according to a second embodiment will be described with reference to the drawings (FIGS. 6 to 11). This manufacturing method also extracts only the capacitor portion of the semiconductor device. FIG. 7 shows a process of forming a contact plug 3 for connecting a capacitor storage electrode and an element region. First, an interlayer insulating film 1 made of, for example, a silicon oxide film is formed on a semiconductor substrate 30. And
A contact hole 9 is formed in the interlayer insulating film 1 by a usual lithography process and an etching process. A contact plug 3 made of, for example, a tungsten film is formed in this contact hole. The contact plug 3 is electrically connected to a diffusion layer (not shown) of the semiconductor substrate 30. Next, as shown in FIG. 8, after an interlayer insulating film 2 made of, for example, a silicon oxide film is formed on the entire surface, an opening 8 is formed by a normal lithography process and an etching process. The opening 8 is formed so that the contact plug 3 is exposed. Next, as shown in FIG. 9, the SRO film 4 serving as a capacitor storage electrode is formed by sputtering.
To form At this time, by setting to predetermined conditions, it is possible to form the SRO film 4 without completely crystallizing it, thereby forming an amorphous film. As the conditions, for example, it is conceivable that the substrate temperature is about 300 to 400 ° C. using a sintered body SRO as a sputter target. Desirably, the substrate temperature is set to about 350 ° C. Here, the method for forming the SRO film 4 is not limited to the sputtering method, and a CVD method may be used.
【００１１】次に、図１０に示したように所定の条件下
でアニールすることにより、ＳＲＯ膜４の表面に凹凸形
状を形成することが可能となる。その条件としては、温
度が６００℃以上、例えば６５０℃程度の酸素雰囲気中
でアニールを行うことが考えられる。このとき、ＦＴＰ
（Fast Thermal Process）等の昇温速度を１００℃／
分程度とするなど、昇温速度の大きい条件にすると、効
果的に凹凸形状を形成することが可能となる。そして、
酸素雰囲気中でアニールすることにより、比較的低温で
も凹凸形状を形成することが可能となる利点がある。こ
こで、アニールをアルゴン雰囲気中で行うことも考えれ
る。このようにアニールをアルゴン雰囲気中で行うと、
コンタクトプラグ３の表面が酸化されずに済む利点があ
る。なお、アニールの条件、例えば雰囲気、温度、昇温
速度を変えることにより凹凸形状のサイズを調節するこ
とが可能である。また、このような工程により、凹凸形
状は膜厚が連続的に増減するように形成することができ
る。次に、図１１に示したように、平坦化技術、例えば
ＣＭＰ法を用いて層間絶縁膜２上にあるＳＲＯ膜４を除
去する。これによりキャパシタストレージ電極が完成す
る。Next, as shown in FIG. 10, by annealing under a predetermined condition, it becomes possible to form an uneven shape on the surface of the SRO film 4. As the condition, annealing may be performed in an oxygen atmosphere at a temperature of 600 ° C. or more, for example, about 650 ° C. At this time, FTP
(Fast Thermal Process)
When the temperature is raised at a high rate, for example, on the order of minutes, an uneven shape can be formed effectively. And
Annealing in an oxygen atmosphere has the advantage that the irregularities can be formed even at a relatively low temperature. Here, it is conceivable to perform annealing in an argon atmosphere. When annealing is performed in an argon atmosphere as described above,
There is an advantage that the surface of the contact plug 3 is not oxidized. Note that the size of the uneven shape can be adjusted by changing the annealing conditions, for example, the atmosphere, the temperature, and the temperature rising rate. Further, by such a process, the uneven shape can be formed so that the film thickness continuously increases and decreases. Next, as shown in FIG. 11, the SRO film 4 on the interlayer insulating film 2 is removed using a flattening technique, for example, a CMP method. Thus, the capacitor storage electrode is completed.
【００１２】最後に、ＣＶＤ法を用いて全面にキャパシ
タ誘電体膜となる高誘電体膜、例えばＢＳＴＯ膜５を厚
さ２０ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて
全面にキャパシタプレート電極となるＳＲＯ膜６を形成
する。これにより図６に示した半導体装置が形成され
る。ここで、キャパシタストレージ電極としてＳＲＯ膜
４を用いたが、金属膜や導電性金属酸化膜、又はそれら
の合金であれば構わない。同様にキャパシタプレート電
極としてＳＲＯ膜６を用いたが、これも金属膜や導電性
金属酸化膜、又はそれらの合金であれば構わない。これ
らの金属膜又は導電性金属酸化膜としては、例えばＲ
ｕ、Ｐｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ、Ｓｒ、あるいはこ
れらの酸化物、これらの合金、その合金の酸化物、Ｗ、
Ｎｂ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｕ、ＷＮ、ＮｂＮ、
ＴｉＮ、ＴａＮ、Ｐｄ、Ｆｅ、Ｍｎ、Ｃｒ、Ｃｏ、Ｎｉ
等が挙げられる。また、キャパシタ誘電体膜としては、
高誘電体膜や強誘電体膜が用いられる。例えば、（Ｂ
ａ、Ｓｒ）ＴｉＯ３、ＢａＴｉＯ３、ＳｒＴｉＯ３、Ｐ
ｂＺｒＯ３、Ｂｉ４Ｔｉ３Ｏ１２、Ｔａ２Ｏ５が挙げら
れる。さらにこれらの金属酸化膜と組み合せて、アルカ
リ土類金属や希土類金属を誘電体膜用の物質として用い
てもよい。Finally, a high dielectric film, for example, a BSTO film 5 to be a capacitor dielectric film is formed on the entire surface to a thickness of about 20 nm by the CVD method. Further, an SRO film 6 serving as a capacitor plate electrode is formed on the entire surface by using the CVD method. Thus, the semiconductor device shown in FIG. 6 is formed. Here, the SRO film 4 is used as the capacitor storage electrode, but any metal film, conductive metal oxide film, or alloy thereof may be used. Similarly, the SRO film 6 was used as the capacitor plate electrode, but it may be a metal film, a conductive metal oxide film, or an alloy thereof. As these metal films or conductive metal oxide films, for example, R
u, Pt, Re, Os, Rh, Ir, Sr or their oxides, their alloys, their oxides, W,
Nb, Al, Ti, Ta, Mo, Cu, WN, NbN,
TiN, TaN, Pd, Fe, Mn, Cr, Co, Ni
And the like. Also, as the capacitor dielectric film,
A high dielectric film or a ferroelectric film is used. For example, (B
a, Sr) TiO 3 , BaTiO 3 , SrTiO 3 , P
bZrO 3 , Bi 4 Ti 3 O 12 and Ta 2 O 5 are mentioned. Further, in combination with these metal oxide films, an alkaline earth metal or a rare earth metal may be used as a substance for the dielectric film.
【００１３】なお、キャパシタストレージ電極となるＳ
ＲＯ膜４にコンタクトプラグ３を接続したが、必ずしも
このコンタクトプラグ３を形成する必要はない。以上の
ように、本発明の第２の実施の形態にかかる半導体装置
によると、キャパシタ誘電体膜として高誘電体膜又は強
誘電体膜を利用し、キャパシタ電極として金属膜又は導
電性金属酸化膜を利用しているにもかかわらず、その表
面に凹凸形状を形成することが可能となり、キャパシタ
の表面積を稼ぐことが可能となる。このように、キャパ
シタ容量を確保することができるため、微細化が進んで
もキャパシタの高さを高くする必要がないため、その後
の平坦化工程が容易かつ確実に行うことが可能となり、
信頼性の高い半導体装置を提供することが可能となる。
また、本実施の形態においては、キャパシタストレージ
電極のうちキャパシタ誘電体膜が形成されている側のみ
に凹凸形状が形成されている（連続的に膜厚が増減する
ように形成されている）ため、キャパシタ電極の寸法制
御が容易となる。これにより、キャパシタ容量のバラツ
キを小さくでき、半導体装置の歩留まり向上を可能とす
る。さらに、凹凸形状は開口部８内のＳＲＯ膜４の表面
全体に形成されるため、本発明の実施の形態１に比べて
キャパシタ面積をさらに増大させることが可能となる。Note that S serving as a capacitor storage electrode
Although the contact plug 3 is connected to the RO film 4, it is not always necessary to form the contact plug 3. As described above, according to the semiconductor device according to the second embodiment of the present invention, a high dielectric film or a ferroelectric film is used as a capacitor dielectric film, and a metal film or a conductive metal oxide film is used as a capacitor electrode. Despite the use of, it is possible to form an uneven shape on the surface, and it is possible to increase the surface area of the capacitor. As described above, since the capacitance of the capacitor can be ensured, it is not necessary to increase the height of the capacitor even if the miniaturization proceeds, so that the subsequent flattening step can be performed easily and reliably.
A highly reliable semiconductor device can be provided.
Further, in the present embodiment, the uneven shape is formed only on the side of the capacitor storage electrode where the capacitor dielectric film is formed (the film is formed so that the film thickness continuously increases and decreases). In addition, the dimensional control of the capacitor electrode becomes easy. As a result, variation in the capacitance of the capacitor can be reduced, and the yield of the semiconductor device can be improved. Further, since the uneven shape is formed on the entire surface of the SRO film 4 in the opening 8, the capacitor area can be further increased as compared with the first embodiment of the present invention.
【００１４】また、キャパシタストレージ電極となるＳ
ＲＯ膜４を形成する工程（図９参照）は本発明の実施の
形態１に比べて低温で行うため、コンタクトプラグ３の
表面が酸化するのを抑制することが可能となる。 （第２の実施の形態の変形例）本発明の第２の実施の形
態の変形例を図面（図１２）を参酌して説明する。上記
本発明の第２の実施の形態において、ＳＲＯ膜４を形成
し、さらにその表面に凹凸形状を形成する工程（図９〜
図１０参酌）を以下の工程に置き換えることも可能であ
る。すなわち、図１２に示したように、ＣＶＤ法を用い
てキャパシタストレージ電極となるＲｕ膜１０を形成す
る。このとき、所定の条件に設定することにより、Ｒｕ
膜１０の表面に凹凸形状を形成することが可能となる。
その条件としては、例えば成膜温度が２００℃〜３００
℃程度、Ｒｕ（Ｃ５Ｈ５）２原料ガス雰囲気中でＣＶＤ
法を行うことが考えられる。好ましくは成膜温度を２３
０℃程度とすることが考えられる。また、原料ガスとし
てＲｕ（ＥｔＣｐ）２を用い、Ａｒ／Ｏ２混合雰囲気中
で、成膜圧力を０．１Ｔｏｒｒ〜１．０Ｔｏｒｒ程度、
成膜温度を２２０℃〜３５０℃程度としてＣＶＤ法を用
いる。好ましくは成膜圧力を０．２Ｔｏｒｒ程度、成膜
温度を２５０℃程度とすることが考えられる。Further, S serving as a capacitor storage electrode
Since the step of forming RO film 4 (see FIG. 9) is performed at a lower temperature than in the first embodiment of the present invention, it is possible to suppress the surface of contact plug 3 from being oxidized. (Modification of Second Embodiment) A modification of the second embodiment of the present invention will be described with reference to the drawing (FIG. 12). In the second embodiment of the present invention, a step of forming the SRO film 4 and further forming an uneven shape on the surface thereof (FIGS. 9 to 9).
It is also possible to replace (see FIG. 10) with the following steps. That is, as shown in FIG. 12, the Ru film 10 serving as the capacitor storage electrode is formed by using the CVD method. At this time, by setting a predetermined condition, Ru
An uneven shape can be formed on the surface of the film 10.
As the conditions, for example, the film formation temperature is 200 ° C. to 300 ° C.
CVD in Ru (C 5 H 5 ) 2 source gas atmosphere
It is conceivable to do the law. Preferably, the film forming temperature is 23
It is considered that the temperature is set to about 0 ° C. Further, using Ru (EtCp) 2 as a source gas, a film forming pressure of about 0.1 Torr to 1.0 Torr in an Ar / O 2 mixed atmosphere,
The CVD method is used by setting the film forming temperature to about 220 ° C. to 350 ° C. Preferably, the film forming pressure is about 0.2 Torr and the film forming temperature is about 250 ° C.
【００１５】このようにして、本発明の第２の実施の形
態の変形例は、第２の実施の形態と同様の効果を得るこ
とが可能となる。さらに、第２の実施の形態に比べて工
程数を削減することが可能となる。 （第３の実施の形態）本発明の第３の実施の形態を図面
（図１３〜図１８）を参酌して説明する。図１３に本発
明の第３の実施の形態にかかる半導体装置の断面図を示
す。この図１３では半導体装置におけるキャパシタ部分
のみを抜き出している。まず、例えばシリコン酸化膜か
らなる層間絶縁膜１内に、例えばタングステン膜からな
るコンタクトプラグ３が形成されている。このコンタク
トプラグ３はキャパシタストレージ電極と素子領域とを
接続するためのものである。そして、層間絶縁膜１上に
さらに層間絶縁膜２が形成されている。この層間絶縁膜
２には開口部８が形成されている。この開口部８の表面
にはキャパシタストレージ電極となるＳＲＯ膜１１及び
ＳＲＯ膜１２が形成されている。このＳＲＯ膜１１及び
ＳＲＯ膜１２の表面は凹凸形状となっている。このＳＲ
Ｏ膜１１はスパッタ法により形成されたものであり、Ｓ
ＲＯ膜１２はＣＶＤ法により形成されたものである。そ
して、ＳＲＯ膜１２上にはキャパシタ誘電体膜となる高
誘電体膜、例えばＢＳＴＯ膜５が形成されている。さら
に、ＢＳＴＯ膜５を挟んでＳＲＯ膜４と対向する位置に
キャパシタプレート電極となるＳＲＯ膜６が形成されて
いる。このように、ＳＲＯ膜１１、ＳＲＯ膜１２及びＢ
ＳＴＯ膜５並びにＳＲＯ膜４でキャパシタ７を形成して
いる。As described above, the modification of the second embodiment of the present invention can obtain the same effect as that of the second embodiment. Further, the number of steps can be reduced as compared with the second embodiment. Third Embodiment A third embodiment of the present invention will be described with reference to the drawings (FIGS. 13 to 18). FIG. 13 is a sectional view of a semiconductor device according to the third embodiment of the present invention. In FIG. 13, only the capacitor portion of the semiconductor device is extracted. First, a contact plug 3 made of, for example, a tungsten film is formed in an interlayer insulating film 1 made of, for example, a silicon oxide film. This contact plug 3 is for connecting the capacitor storage electrode to the element region. Then, an interlayer insulating film 2 is further formed on the interlayer insulating film 1. An opening 8 is formed in the interlayer insulating film 2. On the surface of the opening 8, an SRO film 11 and an SRO film 12, which are to be capacitor storage electrodes, are formed. The surfaces of the SRO film 11 and SRO film 12 have an uneven shape. This SR
The O film 11 is formed by a sputtering method.
The RO film 12 is formed by a CVD method. On the SRO film 12, a high dielectric film serving as a capacitor dielectric film, for example, a BSTO film 5 is formed. Further, an SRO film 6 serving as a capacitor plate electrode is formed at a position facing the SRO film 4 with the BSTO film 5 interposed therebetween. Thus, the SRO film 11, SRO film 12, and B
The capacitor 7 is formed by the STO film 5 and the SRO film 4.
【００１６】次に、第３の実施の形態にかかる半導体装
置の製造方法について図面（図１３〜図１８）を参酌し
て説明する。この製造方法も半導体装置におけるキャパ
シタ部分のみを抜き出している。図１４にキャパシタス
トレージ電極と素子領域とを接続するコンタクトプラグ
３の形成工程を示す。まず、半導体基板３０上に例えば
シリコン酸化膜からなる層間絶縁膜１を形成する。そし
て、通常のリソグラフィー工程及びエッチング工程によ
り層間絶縁膜１にコンタクトホール９を形成する。この
コンタクトホールに例えばタングステン膜からなるコン
タクトプラグ３を形成する。次に、図１５に示したよう
に、全面に例えばシリコン酸化膜からなる層間絶縁膜２
を形成した後、通常のリドグラフィー工程とエッチング
工程により開口部８を形成する。この開口部８はコンタ
クトプラグ３が露出するように形成される。次に、図１
６に示したように、アルゴン雰囲気中でスパッタ法を用
いてキャパシタストレージ電極となるＳＲＯ膜１１を形
成する。このとき、所定の条件に設定することにより、
ＳＲＯ膜１１のうち開口部８の側面に形成された部分の
表面に凹凸形状を形成することが可能となる。その条件
としては、例えばスパッタターゲットを焼結体ＳＲＯを
用いて、基板温度が５００〜６００℃程度、成膜速度を
１５〜２５ｎｍ／ｍｉｎ程度とすることが考えられる。
望ましくは、基板温度を５５０℃程度、成膜速度を２０
ｎｍ程度とすることが考えられる。このような条件を用
いることにより、凹凸形状のサイズを例えば直径６０ｎ
ｍ程度とすることができる。ここで、スパッタ時の基板
温度や堆積速度、スパッタガス雰囲気、圧力などの条件
を変えることにより凹凸形状のサイズを調節することが
可能である。このようにして、ＳＲＯ膜１１の表面の凹
凸形状を連続的に膜厚が増減するように形成することが
できる。Next, a method of manufacturing a semiconductor device according to a third embodiment will be described with reference to the drawings (FIGS. 13 to 18). This manufacturing method also extracts only the capacitor portion of the semiconductor device. FIG. 14 shows a process of forming a contact plug 3 for connecting a capacitor storage electrode and an element region. First, an interlayer insulating film 1 made of, for example, a silicon oxide film is formed on a semiconductor substrate 30. Then, a contact hole 9 is formed in the interlayer insulating film 1 by a normal lithography process and an etching process. A contact plug 3 made of, for example, a tungsten film is formed in this contact hole. Next, as shown in FIG. 15, an interlayer insulating film 2 made of, for example, a silicon oxide film is formed on the entire surface.
Is formed, an opening 8 is formed by a usual lithography process and an etching process. The opening 8 is formed so that the contact plug 3 is exposed. Next, FIG.
As shown in FIG. 6, the SRO film 11 serving as a capacitor storage electrode is formed by sputtering in an argon atmosphere. At this time, by setting to predetermined conditions,
An uneven shape can be formed on the surface of the portion of the SRO film 11 formed on the side surface of the opening 8. As the conditions, for example, it is conceivable that the substrate temperature is about 500 to 600 ° C. and the film forming rate is about 15 to 25 nm / min using a sintered body SRO as a sputter target.
Preferably, the substrate temperature is about 550 ° C., and the film forming rate is 20
It can be considered to be about nm. By using such conditions, the size of the uneven shape can be reduced
m. Here, the size of the uneven shape can be adjusted by changing conditions such as the substrate temperature and the deposition rate during sputtering, the sputtering gas atmosphere, and the pressure. In this manner, the uneven shape on the surface of the SRO film 11 can be formed so that the film thickness continuously increases and decreases.
【００１７】次に、図１７に示したように、ＣＶＤ法を
用いて全面にＳＲＯ膜１２を形成する。このＳＲＯ膜１
２のうちＳＲＯ膜１１の凹凸形状の表面上に形成された
部分は、その凹凸形状に沿った形状となる。次に、図１
８に示したように、平坦化技術、例えばＣＭＰ法を用い
て層間絶縁膜２上にあるＳＲＯ膜１１及びＳＲＯ膜１２
を除去する。これによりキャパシタストレージ電極が完
成する。最後に、ＣＶＤ法を用いて全面にキャパシタ誘
電体膜となる高誘電体膜、例えばＢＳＴＯ膜５を厚さ２
０ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全面
にキャパシタプレート電極となるＳＲＯ膜６を形成す
る。これにより図１３に示した半導体装置が形成され
る。ここで、キャパシタストレージ電極としてＳＲＯ膜
１１及びＳＲＯ膜１２を用いたが、金属膜や導電性金属
酸化膜、又はそれらの合金であれば構わない。同様にキ
ャパシタプレート電極としてＳＲＯ膜６を用いたが、こ
れも金属膜や導電性金属酸化膜、又はそれらの合金であ
れば構わない。これらの金属膜又は導電性金属酸化膜と
しては、例えばＲｕ、Ｐｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ、
Ｓｒ、あるいはこれらの酸化物、これらの合金、その合
金の酸化物、Ｗ、Ｎｂ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｃ
ｕ、ＷＮ、ＮｂＮ、ＴｉＮ、ＴａＮ、Ｐｄ、Ｆｅ、Ｍ
ｎ、Ｃｒ、Ｃｏ、Ｎｉ等が挙げられる。Next, as shown in FIG. 17, an SRO film 12 is formed on the entire surface by using the CVD method. This SRO film 1
The portion of 2 formed on the uneven surface of the SRO film 11 has a shape along the uneven shape. Next, FIG.
As shown in FIG. 8, the SRO film 11 and the SRO film 12 on the interlayer insulating film 2 are formed by using a planarization technique, for example, a CMP method.
Is removed. Thus, the capacitor storage electrode is completed. Finally, a high dielectric film, for example, a BSTO film 5 having a thickness of 2
It is formed to about 0 nm. Further, an SRO film 6 serving as a capacitor plate electrode is formed on the entire surface by using the CVD method. Thus, the semiconductor device shown in FIG. 13 is formed. Here, the SRO film 11 and the SRO film 12 are used as the capacitor storage electrodes, but any metal film, conductive metal oxide film, or an alloy thereof may be used. Similarly, the SRO film 6 was used as the capacitor plate electrode, but it may be a metal film, a conductive metal oxide film, or an alloy thereof. Examples of these metal films or conductive metal oxide films include Ru, Pt, Re, Os, Rh, Ir,
Sr or their oxides, their alloys, their oxides, W, Nb, Al, Ti, Ta, Mo, C
u, WN, NbN, TiN, TaN, Pd, Fe, M
n, Cr, Co, Ni and the like.
【００１８】また、キャパシタ誘電体膜としては、高誘
電体膜や強誘電体膜が用いられる。例えば、（Ｂａ、Ｓ
ｒ）ＴｉＯ３、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＰｂＺｒ
Ｏ３、Ｂｉ４Ｔｉ３Ｏ１２、Ｔａ２Ｏ５が挙げられる。
さらにこれらの金属酸化膜と組み合せて、アルカリ土類
金属や希土類金属を誘電体膜用の物質として用いてもよ
い。なお、キャパシタストレージ電極となるＳＲＯ膜１
１にコンタクトプラグ３を接続したが、必ずしもこのコ
ンタクトプラグ３を形成する必要はない。以上のよう
に、本発明の第３の実施の形態にかかる半導体装置によ
ると、キャパシタ誘電体膜として高誘電体膜又は強誘電
体膜を利用し、キャパシタ電極として金属膜又は導電性
金属酸化膜を利用しているにもかかわらず、その表面に
凹凸形状を形成することが可能となり、キャパシタの表
面積を稼ぐことが可能となる。このように、キャパシタ
容量を確保することができるため、微細化が進んでもキ
ャパシタの高さを高くする必要がないため、その後の平
坦化工程が容易かつ確実に行うことが可能となり、信頼
性の高い半導体装置を提供することが可能となる。ま
た、本実施の形態においては、キャパシタストレージ電
極のうちキャパシタ誘電体膜が形成されている側のみに
凹凸形状が形成されている（連続的に膜厚が増減するよ
うに形成されている）ため、キャパシタ電極の寸法制御
が容易となる。これにより、キャパシタ容量のバラツキ
を小さくでき、半導体装置の歩留まり向上を可能とす
る。A high dielectric film or a ferroelectric film is used as the capacitor dielectric film. For example, (Ba, S
r) TiO 3, BaTiO 3, SrTiO 3, PbZr
O 3 , Bi 4 Ti 3 O 12 and Ta 2 O 5 are mentioned.
Further, in combination with these metal oxide films, an alkaline earth metal or a rare earth metal may be used as a substance for the dielectric film. The SRO film 1 serving as a capacitor storage electrode
1, the contact plug 3 is connected, but it is not always necessary to form the contact plug 3. As described above, according to the semiconductor device of the third embodiment of the present invention, a high dielectric film or a ferroelectric film is used as a capacitor dielectric film, and a metal film or a conductive metal oxide film is used as a capacitor electrode. Despite the use of, it is possible to form an uneven shape on the surface, and it is possible to increase the surface area of the capacitor. As described above, since the capacitance of the capacitor can be ensured, it is not necessary to increase the height of the capacitor even if the miniaturization progresses. A high semiconductor device can be provided. Further, in the present embodiment, the uneven shape is formed only on the side of the capacitor storage electrode where the capacitor dielectric film is formed (the film is formed so that the film thickness continuously increases and decreases). In addition, the dimensional control of the capacitor electrode becomes easy. As a result, variation in the capacitance of the capacitor can be reduced, and the yield of the semiconductor device can be improved.
【００１９】さらに、ＳＲＯ膜１１のうち開口部８の底
面に形成された部分は平坦であるため、コンタクトプラ
グ３との接続を高い信頼性をもって行うことが可能とな
る。また、ＳＲＯ膜１１を形成する工程（図１６参照）
はアルゴン雰囲気中のスパッタ法で行われるため、コン
タクトプラグ３の表面が酸化されるのを抑制することが
可能となる。さらにＳＲＯ膜１２をＣＶＤ法を用いて形
成する工程（図１７参照）においてはそのＳＲＯ膜１１
が酸化保護膜として機能するため、コンタクトプラグ３
の表面が酸化されるのを防止することが可能となる。こ
れにより、キャパシタストレージ電極とコンタクトプラ
グ３とを高い信頼性をもって接続することができる。さ
らに、スパッタ法により形成されたＳＲＯ膜１１の上面
にＳＲＯ膜１２をＣＶＤ法により形成するため、ＳＲＯ
膜１２の形成にあたっては、ＳＲＯ膜１２が容易に結晶
化する。そのため、このＣＶＤ工程を低温化することが
可能となり、半導体装置の信頼性と回路動作の高速化を
図ることが可能となる。 （第４の実施の形態）本発明の第４の実施の形態を図面
（図１９〜図２７）を参酌して説明する。この実施形態
は、本発明をＣＯＢ（Capacitor Over Bitline）型Ｄ
ＲＡＭに適用したものである。Furthermore, since the portion of the SRO film 11 formed on the bottom surface of the opening 8 is flat, the connection with the contact plug 3 can be performed with high reliability. Step of forming SRO film 11 (see FIG. 16)
Is performed by a sputtering method in an argon atmosphere, so that oxidation of the surface of the contact plug 3 can be suppressed. Further, in a step of forming the SRO film 12 by using the CVD method (see FIG. 17), the SRO film 11 is formed.
Functions as an oxidation protection film, the contact plug 3
Can be prevented from being oxidized. Thereby, the capacitor storage electrode and the contact plug 3 can be connected with high reliability. Further, the SRO film 12 is formed on the upper surface of the SRO film 11 formed by the sputtering method by the CVD method.
In forming the film 12, the SRO film 12 is easily crystallized. Therefore, the temperature of the CVD process can be reduced, and the reliability of the semiconductor device and the speed of the circuit operation can be increased. (Fourth Embodiment) A fourth embodiment of the present invention will be described with reference to the drawings (FIGS. 19 to 27). In this embodiment, a COB (Capacitor Over Bitline) type D
This is applied to a RAM.
【００２０】図１９に示したのは、本発明の第４の実施
の形態に係るＣＯＢ型ＤＲＡＭのメモリセル領域の上面
レイアウトである。ＤＲＡＭセルを構成するＭＯＳトラ
ンジスタＭＱのゲート電極は、一方向に連続的に配設さ
れてワード線２１となっている。このＭＯＳトランジス
タＭＱは、情報転送用のものである。また、ＤＲＡＭセ
ルを構成するキャパシタＭＣのキャパシタストレージ電
極２５が配列形成されている。このキャパシタストレー
ジ電極２５は、コンタクトプラグ３を介してＭＯＳトラ
ンジスタＭＱのソース／ドレイン領域の一方と電気的に
接続されている。ワード線２１と交差して配設されるビ
ット線２３は、ビット線コンタクト２２を介してＭＯＳ
トランジスタＭＱのソース／ドレイン領域の他方と電気
的に接続されている。図２０に示したものは、図１９の
ＣＯＢ型ＤＲＡＭのＡ−Ａ’位置の断面と、周辺回路領
域の一つのトランジスタ部の断面を併せて示したもので
ある。メモリセル領域において、情報転送用のＭＯＳト
ランジスタＭＱが形成されている。ＭＯＳトランジスタ
ＭＱのソース、ドレイン拡散層２６の一方と電気的に接
続されたコンタクトプラグ３が、例えばシリコン酸化膜
からなる層間絶縁膜１内に形成されている。このコンタ
クトプラグ３は、例えばタングステン膜とチタン窒化膜
の積層膜からなる。さらに、層間絶縁膜１の上面には、
コンタクトプラグ３と電気的に接続された金属膜、例え
ばＲｕ膜２４が形成されている。このＲｕ膜２４の表面
にはＳＲＯ膜４が形成されている。このＲｕ膜２４及び
ＳＲＯ膜４とでキャパシタストレージ電極２５を構成す
る。そして、キャパシタストレージ電極２５を覆うよう
にしてキャパシタ誘電体膜、例えばＢＳＴＯ膜５が形成
されている。さらに、ＢＳＴＯ膜５を覆うようにしてＳ
ＲＯ膜６が形成されている。このＳＲＯ膜６がキャパシ
タプレート電極となる。このようにして、情報蓄積用の
キャパシタ７はキャパシタストレージ電極２５とＢＳＴ
Ｏ膜５とＳＲＯ膜６とから構成される。FIG. 19 shows a top layout of a memory cell region of a COB DRAM according to a fourth embodiment of the present invention. The gate electrode of the MOS transistor MQ constituting the DRAM cell is continuously arranged in one direction to form a word line 21. This MOS transistor MQ is for information transfer. In addition, capacitor storage electrodes 25 of capacitors MC constituting the DRAM cell are arranged. The capacitor storage electrode 25 is electrically connected to one of the source / drain regions of the MOS transistor MQ via the contact plug 3. A bit line 23 arranged crossing the word line 21 is connected to a MOS via a bit line contact 22.
It is electrically connected to the other of the source / drain regions of the transistor MQ. FIG. 20 shows a cross section of the COB DRAM of FIG. 19 at the position AA ′ and a cross section of one transistor portion in the peripheral circuit region. In the memory cell region, a MOS transistor MQ for information transfer is formed. A contact plug 3 electrically connected to one of the source and drain diffusion layers 26 of the MOS transistor MQ is formed in the interlayer insulating film 1 made of, for example, a silicon oxide film. This contact plug 3 is made of, for example, a laminated film of a tungsten film and a titanium nitride film. Further, on the upper surface of the interlayer insulating film 1,
A metal film electrically connected to the contact plug 3, for example, a Ru film 24 is formed. The SRO film 4 is formed on the surface of the Ru film 24. The Ru film 24 and the SRO film 4 form a capacitor storage electrode 25. Then, a capacitor dielectric film, for example, a BSTO film 5 is formed so as to cover the capacitor storage electrode 25. Further, S is formed so as to cover the BSTO film 5.
An RO film 6 is formed. This SRO film 6 becomes a capacitor plate electrode. Thus, the information storage capacitor 7 is connected to the capacitor storage electrode 25 and the BST.
It is composed of an O film 5 and an SRO film 6.
【００２１】なお、ＭＯＳトランジスタＭＱのソース／
ドレイン領域２６のうち、コンタクトプラグ３と接続さ
れていない方は、ビット線コンタクト２２と電気的に接
続されている（図２１参照）。周辺回路領域では、ＭＯ
Ｓトランジスタ３１が形成されている。さらに、層間絶
縁膜１上にタングステンと窒化チタンの積層膜からなる
配線２７が形成されている。この配線２７は例えばＭＯ
Ｓトランジスタ３１のソース／ドレイン領域３２と電気
的に接続されている。配線２７の上面にはシリコン窒化
膜等の被覆絶縁膜２８が形成されている。そして、必要
に応じて上層配線及びコンタクトが形成されている。図
２１は、図１９のＣＯＢ型ＤＲＡＭのＢ−Ｂ’位置の断
面（メモリセル領域のみ）を示したものである。層間絶
縁膜１上にタングステンと窒化チタンの積層膜からなる
ビット線２３が形成されている。このビット線２３は、
ビット線コンタクト２２を介して情報転送用ＭＯＳトラ
ンジスタのソース／ドレイン拡散層２６のうちコンタク
トプラグ３が接続されていない方と電気的に接続されて
いる。このビット線２３の上面にはシリコン窒化膜等の
被覆絶縁膜２８が形成されている。なお、ビット線２３
とビット線コンタクト２２とは、同時に形成されるもの
であっても構わない。The source / source of the MOS transistor MQ
The part of the drain region 26 that is not connected to the contact plug 3 is electrically connected to the bit line contact 22 (see FIG. 21). In the peripheral circuit area, MO
An S transistor 31 is formed. Further, a wiring 27 made of a laminated film of tungsten and titanium nitride is formed on the interlayer insulating film 1. This wiring 27 is, for example, an MO
It is electrically connected to the source / drain region 32 of the S transistor 31. A coating insulating film 28 such as a silicon nitride film is formed on the upper surface of the wiring 27. Then, upper layer wirings and contacts are formed as necessary. FIG. 21 shows a cross section (only the memory cell region) at the position BB ′ of the COB type DRAM of FIG. A bit line 23 made of a laminated film of tungsten and titanium nitride is formed on interlayer insulating film 1. This bit line 23
The bit line contact 22 is electrically connected to the source / drain diffusion layer 26 of the information transfer MOS transistor to which the contact plug 3 is not connected. On the upper surface of the bit line 23, a covering insulating film 28 such as a silicon nitride film is formed. The bit line 23
And the bit line contact 22 may be formed simultaneously.
【００２２】次に、第４の実施の形態にかかるＣＯＢ型
ＤＲＡＭの製造方法について図面（図２０〜図２７）を
参酌して説明する。まず、図２２に示したように、半導
体基板３０に素子分離領域２９を形成する。この素子分
離領域２９は、本実施の形態ではＳＴＩ構造を利用して
いるが、ＬＯＣＯＳ構造を用いても構わない。そして、
半導体基板３０上にＭＯＳトランジスタＭＱ（メモリセ
ル領域）及びＭＯＳトランジスタ３１（周辺回路領域）
を形成する。そして、全面にシリコン酸化膜等の層間絶
縁膜１を形成する。次いで、メモリセル領域の層間絶縁
膜１内に、図示はないが、例えばタングステン膜／チタ
ン窒化膜の積層構造からなるビット線コンタクト及びビ
ット線を形成する。このとき、ビット線とビット線コン
タクトを別の工程で形成しても構わない。これと同時
に、周辺回路領域の層間絶縁膜１内に例えばタングステ
ン膜とチタン窒化膜の積層膜からなる配線２７を形成す
る。この配線２７は、ＭＯＳトランジスタ３１のソース
／ドレイン領域の一方と電気的に接続されるようにす
る。ここで、配線２７は基板コンタクトを兼ねている。
そして、この配線２７の上面にはシリコン窒化膜等の被
覆絶縁膜２８が形成される。Next, a method of manufacturing a COB DRAM according to a fourth embodiment will be described with reference to the drawings (FIGS. 20 to 27). First, as shown in FIG. 22, the element isolation region 29 is formed in the semiconductor substrate 30. In this embodiment, the element isolation region 29 uses the STI structure, but may use a LOCOS structure. And
MOS transistor MQ (memory cell area) and MOS transistor 31 (peripheral circuit area) on semiconductor substrate 30
To form Then, an interlayer insulating film 1 such as a silicon oxide film is formed on the entire surface. Next, in the interlayer insulating film 1 in the memory cell region, although not shown, for example, a bit line contact and a bit line having a stacked structure of a tungsten film / titanium nitride film are formed. At this time, the bit line and the bit line contact may be formed in different steps. At the same time, a wiring 27 made of a laminated film of, for example, a tungsten film and a titanium nitride film is formed in the interlayer insulating film 1 in the peripheral circuit region. The wiring 27 is electrically connected to one of the source / drain regions of the MOS transistor 31. Here, the wiring 27 also serves as a substrate contact.
Then, a covering insulating film 28 such as a silicon nitride film is formed on the upper surface of the wiring 27.
【００２３】次いで、例えばタングステン膜／チタン窒
化膜の積層構造から成るキャパシタへのコンタクトプラ
グ３を形成する。次に、図２３に示したように、ＣＶＤ
法を用いて金属膜、例えばＲｕ膜２４を厚く形成する。
さらに、重ねてＳＲＯ膜３３を形成する。次に、図２４
に示したように、通常のリソグラフィー工程及びエッチ
ング工程により、キャパシタを形成する部分以外のＲｕ
膜２４及びＳＲＯ膜３３を除去する。次に、図２５に示
したように、スパッタ法を用いてキャパシタストレージ
電極となるＳＲＯ膜４を全面に形成する。このとき、所
定の条件に設定することにより、ＳＲＯ膜４のうちＲｕ
膜２４の側面に形成された部分の表面に凹凸形状を形成
することが可能となる。その条件としては、例えばスパ
ッタターゲットを焼結体ＳＲＯを用いて、基板温度が５
００〜６００℃程度、成膜速度を１５〜２５ｎｍ／ｍｉ
ｎ程度とすることが考えられる。望ましくは、基板温度
を５５０℃程度、成膜速度を２０ｎｍ程度とすることが
考えられる。このような条件を用いることにより、凹凸
形状のサイズを例えば直径６０ｎｍ程度とすることがで
きる。ここで、スパッタ時の基板温度や堆積速度、スパ
ッタガス雰囲気、圧力などの条件を変えることにより凹
凸形状のサイズを調節することが可能である。このよう
にして、ＳＲＯ膜４の側面部分にその膜厚が連続的に増
減するように凹凸形状を形成することができる。Next, a contact plug 3 to a capacitor having a laminated structure of, for example, a tungsten film / titanium nitride film is formed. Next, as shown in FIG.
A metal film, for example, a Ru film 24 is formed thick by using the method.
Further, an SRO film 33 is formed in a stack. Next, FIG.
As shown in, Ru by a normal lithography process and an etching process other than the portion where the capacitor is formed
The film 24 and the SRO film 33 are removed. Next, as shown in FIG. 25, an SRO film 4 to be a capacitor storage electrode is formed on the entire surface by using a sputtering method. At this time, by setting a predetermined condition, Ru of the SRO film 4 is set.
An uneven shape can be formed on the surface of the portion formed on the side surface of the film 24. The conditions are, for example, that the sintered body SRO is used
About 00 to 600 ° C, film formation rate of 15 to 25 nm / mi
It can be considered to be about n. Desirably, the substrate temperature is set to about 550 ° C. and the film forming rate is set to about 20 nm. By using such conditions, the size of the concavo-convex shape can be, for example, about 60 nm in diameter. Here, the size of the uneven shape can be adjusted by changing conditions such as the substrate temperature and the deposition rate during sputtering, the sputtering gas atmosphere, and the pressure. In this way, an uneven shape can be formed on the side surface of the SRO film 4 so that the film thickness continuously increases and decreases.
【００２４】さらに、異方性エッチング法、例えばＲＩ
Ｅ法を用いてＳＲＯ膜４をＲｕ膜２４の表面部のみに残
す。これによりキャパシタストレージ電極が完成する。
次に、図２６に示したように、ＣＶＤ法を用いて全面に
キャパシタ誘電体膜となる高誘電体膜、例えばＢＳＴＯ
膜５を厚さ２０ｎｍ程度に形成する。さらに、ＣＶＤ法
を用いて全面にキャパシタプレート電極となるＳＲＯ膜
６を形成する。次に、図２７に示したように、周辺回路
部に形成されたＢＳＴＯ膜５及びＳＲＯ膜６を除去す
る。これにより、メモリセル部にキャパシタ７が完成さ
れる。この後、必要に応じて層間絶縁膜や上層配線、コ
ンタクトなどを形成することにより、図１９から図２１
に示したようなＣＯＢ型ＤＲＡＭが形成されることとな
る。ここで、キャパシタストレージ電極としてＳＲＯ膜
４及びＲｕ膜２４を用いたが、これらは金属膜や導電性
金属酸化膜であれば積層膜でも単層膜でも構わない。ま
た、それらは金属膜や導電性金属酸化膜、又はそれらの
合金であれば構わない。同様にキャパシタプレート電極
としてＳＲＯ膜６を用いたが、これも金属膜や導電性金
属酸化膜、又はそれらの合金であれば構わない。これら
の金属膜又は導電性金属酸化膜としては、例えばＲｕ、
Ｐｔ、Ｒｅ、Ｏｓ、Ｒｈ、Ｉｒ、Ｓｒ、あるいはこれら
の酸化物、これらの合金、その合金の酸化物、Ｗ、Ｎ
ｂ、Ａｌ、Ｔｉ、Ｔａ、Ｍｏ、Ｃｕ、ＷＮ、ＮｂＮ、Ｔ
ｉＮ、ＴａＮ、Ｐｄ、Ｆｅ、Ｍｎ、Ｃｒ、Ｃｏ、Ｎｉ等
が挙げられる。Further, an anisotropic etching method such as RI
The SRO film 4 is left only on the surface of the Ru film 24 using the E method. Thus, the capacitor storage electrode is completed.
Next, as shown in FIG. 26, a high-dielectric-constant film, for example, BSTO
The film 5 is formed to a thickness of about 20 nm. Further, an SRO film 6 serving as a capacitor plate electrode is formed on the entire surface by using the CVD method. Next, as shown in FIG. 27, the BSTO film 5 and the SRO film 6 formed in the peripheral circuit portion are removed. Thus, the capacitor 7 is completed in the memory cell section. Thereafter, if necessary, an interlayer insulating film, an upper layer wiring, a contact, and the like are formed, so that FIGS.
The COB type DRAM shown in FIG. Here, the SRO film 4 and the Ru film 24 are used as the capacitor storage electrodes, but these may be a laminated film or a single-layer film as long as they are a metal film or a conductive metal oxide film. Further, they may be a metal film, a conductive metal oxide film, or an alloy thereof. Similarly, the SRO film 6 was used as the capacitor plate electrode, but it may be a metal film, a conductive metal oxide film, or an alloy thereof. Examples of these metal films or conductive metal oxide films include Ru,
Pt, Re, Os, Rh, Ir, Sr or their oxides, their alloys, their oxides, W, N
b, Al, Ti, Ta, Mo, Cu, WN, NbN, T
iN, TaN, Pd, Fe, Mn, Cr, Co, Ni and the like.
【００２５】また、キャパシタ誘電体膜としては、高誘
電体膜や強誘電体膜が用いられる。例えば、（Ｂａ、Ｓ
ｒ）ＴｉＯ３、ＢａＴｉＯ３、ＳｒＴｉＯ３、ＰｂＺｒ
Ｏ３、Ｂｉ４Ｔｉ３Ｏ１２、Ｔａ２Ｏ５が挙げられる。
さらにこれらの金属酸化膜と組み合せて、アルカリ土類
金属や希土類金属を誘電体膜用の物質として用いてもよ
い。 （第４の実施の形態の変形例）本発明の第４の実施の形
態の変形例４つを図面（図２８〜３１）を参酌して説明
する。図２８に本発明の第４の実施の形態の変形例１に
かかる半導体装置の断面図を示す。この図２８ではキャ
パシタ部分のみを抜き出している。このキャパシタ構造
は一般的に「平面型」と言われるものである。まず、層
間絶縁膜１内にコンタクトプラグ３が形成されている。
キャパシタストレージ電極となるＳＲＯ膜４が層間絶縁
膜１上にコンタクトプラグ３と電気的に接続されて形成
されている。ＳＲＯ膜４上にはキャパシタ誘電体膜とな
るＢＳＴＯ膜５が形成されている。さらにＢＳＴＯ膜５
を覆うようにしてキャパシタプレート電極となるＳＲＯ
膜６が形成されている。このようにしてキャパシタ７が
形成されている。図２９に本発明の第４の実施の形態の
変形例２にかかる半導体装置の断面図を示す。この図２
９ではキャパシタ部分のみを抜き出している。このキャ
パシタ構造は一般的に「内堀型」と言われるものであ
る。As the capacitor dielectric film, a high dielectric film or a ferroelectric film is used. For example, (Ba, S
r) TiO 3, BaTiO 3, SrTiO 3, PbZr
O 3 , Bi 4 Ti 3 O 12 and Ta 2 O 5 are mentioned.
Further, in combination with these metal oxide films, an alkaline earth metal or a rare earth metal may be used as a substance for the dielectric film. (Modifications of Fourth Embodiment) Four modifications of the fourth embodiment of the present invention will be described with reference to the drawings (FIGS. 28 to 31). FIG. 28 is a sectional view of a semiconductor device according to a first modification of the fourth embodiment of the present invention. In FIG. 28, only the capacitor portion is extracted. This capacitor structure is generally called “planar type”. First, a contact plug 3 is formed in an interlayer insulating film 1.
An SRO film 4 serving as a capacitor storage electrode is formed on interlayer insulating film 1 so as to be electrically connected to contact plug 3. On the SRO film 4, a BSTO film 5 serving as a capacitor dielectric film is formed. Furthermore, BSTO film 5
SRO to cover capacitor
A film 6 is formed. Thus, the capacitor 7 is formed. FIG. 29 is a cross-sectional view of a semiconductor device according to Modification 2 of the fourth embodiment of the present invention. This figure 2
In FIG. 9, only the capacitor portion is extracted. This capacitor structure is generally called “inner moat type”.
【００２６】まず、層間絶縁膜１内にコンタクトプラグ
３が形成されている。層間絶縁膜１上には第２の層間絶
縁膜２が形成されている。層間絶縁膜２には開口部８が
形成されている。開口部８の表面にはＳＲＯ膜１１及び
ＳＲＯ膜１２の積層膜からなるキャパシタストレージ電
極が形成されている。ＳＲＯ膜２の表面及び層間絶縁膜
２の上面にはキャパシタ誘電体膜となるＢＳＴＯ膜５が
形成されている。ＢＳＴＯ膜５の表面にはキャパシタプ
レート電極となるＳＲＯ膜６が形成されている。このよ
うにしてキャパシタ７が形成されている。この「内堀
型」によると、メモリセル部と周辺回路部との段差が少
なくできる。そのため、キャパシタ形成後の多層配線工
程において有利であり、半導体装置の信頼性を保持する
ことが可能となる。図３０に本発明の第４の実施の形態
の変形例３にかかる半導体装置の断面図を示す。この図
３０ではキャパシタ部分のみを抜き出している。このキ
ャパシタ構造は一般的に「外堀型」と言われるものであ
る。まず、層間絶縁膜１内にコンタクトプラグ３が形成
されている。Ｒｕ膜２４が層間絶縁膜１及びコンタクト
プラグ３上に形成されている。Ｒｕ膜２４の表面にＳＲ
Ｏ膜４が形成されている。Ｒｕ膜２４及びＳＲＯ膜４が
キャパシタストレージ電極となる。ＳＲＯ膜４の表面に
はキャパシタ誘電体膜となるＢＳＴＯ膜５が形成されて
いる。ＢＳＴＯ膜５の表面にはキャパシタプレート電極
となるＳＲＯ膜６が形成されている。このようにしてキ
ャパシタ７が形成されている。この「外堀型」による
と、キャパシタ形成の際の成膜工程が容易となる利点が
ある。First, a contact plug 3 is formed in an interlayer insulating film 1. On the interlayer insulating film 1, a second interlayer insulating film 2 is formed. An opening 8 is formed in the interlayer insulating film 2. On the surface of the opening 8, a capacitor storage electrode made of a laminated film of the SRO film 11 and the SRO film 12 is formed. A BSTO film 5 serving as a capacitor dielectric film is formed on the surface of the SRO film 2 and the upper surface of the interlayer insulating film 2. On the surface of the BSTO film 5, an SRO film 6 serving as a capacitor plate electrode is formed. Thus, the capacitor 7 is formed. According to the “inner moat type”, a step between the memory cell portion and the peripheral circuit portion can be reduced. Therefore, it is advantageous in the multilayer wiring process after the formation of the capacitor, and the reliability of the semiconductor device can be maintained. FIG. 30 is a sectional view of a semiconductor device according to a third modification of the fourth embodiment of the present invention. In FIG. 30, only the capacitor portion is extracted. This capacitor structure is generally called “outer moat type”. First, a contact plug 3 is formed in an interlayer insulating film 1. A Ru film 24 is formed on the interlayer insulating film 1 and the contact plug 3. SR on the surface of the Ru film 24
An O film 4 is formed. The Ru film 24 and the SRO film 4 serve as capacitor storage electrodes. On the surface of the SRO film 4, a BSTO film 5 serving as a capacitor dielectric film is formed. On the surface of the BSTO film 5, an SRO film 6 serving as a capacitor plate electrode is formed. Thus, the capacitor 7 is formed. According to the “outer moat type”, there is an advantage that a film forming process at the time of forming a capacitor is facilitated.
【００２７】図３１に本発明の第４の実施の形態の変形
例３にかかる半導体装置の断面図を示す。この図３１で
はキャパシタ部分のみを抜き出している。このキャパシ
タ構造は一般的に「クラウン型」と言われるものであ
る。まず、層間絶縁膜１内にコンタクトプラグ３が形成
されている。Ｒｕ膜２４が層間絶縁膜１及びコンタクト
プラグ３上にクラウン型に形成されている。すなわち、
このＲｕ膜２４は、層間絶縁膜１及びコンタクトプラグ
３上に形成された底部３４と、この底部３４の両端上に
垂直方向に高く形成された垂直部３５とからなる。この
Ｒｕ膜２４の表面にキャパシタストレージ電極となるＳ
ＲＯ膜１１及びＳＲＯ膜１２の積層膜が形成されてい
る。ＳＲＯ膜１２の表面にはキャパシタ誘電体膜となる
ＢＳＴＯ膜５が形成されている。ＢＳＴＯ膜５の表面に
はキャパシタプレート電極となるＳＲＯ膜６が形成され
ている。このようにしてキャパシタ７が形成されてい
る。この「クラウン型」によると、キャパシタ面積をさ
らに確保することが可能となる。FIG. 31 is a sectional view of a semiconductor device according to a third modification of the fourth embodiment of the present invention. In FIG. 31, only the capacitor portion is extracted. This capacitor structure is generally called “crown type”. First, a contact plug 3 is formed in an interlayer insulating film 1. Ru film 24 is formed in a crown shape on interlayer insulating film 1 and contact plug 3. That is,
The Ru film 24 includes a bottom portion 34 formed on the interlayer insulating film 1 and the contact plug 3 and a vertical portion 35 formed vertically on both ends of the bottom portion 34. On the surface of the Ru film 24, S serving as a capacitor storage electrode is formed.
A laminated film of the RO film 11 and the SRO film 12 is formed. On the surface of the SRO film 12, a BSTO film 5 serving as a capacitor dielectric film is formed. On the surface of the BSTO film 5, an SRO film 6 serving as a capacitor plate electrode is formed. Thus, the capacitor 7 is formed. According to this "crown type", it is possible to further secure the capacitor area.
【００２８】[0028]
【発明の効果】本発明は、キャパシタ誘電体膜として高
誘電体膜又は強誘電体膜を利用し、キャパシタ電極とし
て金属膜又は導電性金属酸化膜を利用しながら、キャパ
シタの蓄積電荷量を増大させ、半導体装置の信頼性を向
上させることを可能とする。According to the present invention, a high dielectric film or a ferroelectric film is used as a capacitor dielectric film, and a metal film or a conductive metal oxide film is used as a capacitor electrode to increase the amount of stored charges in the capacitor. As a result, the reliability of the semiconductor device can be improved.
【図１】 本発明の第１の実施の形態にかかる半導体装
置の断面図。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【図２】 本発明の第１の実施の形態にかかる半導体装
置の製造工程断面図。FIG. 2 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention.
【図３】 本発明の第１の実施の形態にかかる半導体装
置の製造工程断面図。FIG. 3 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention.
【図４】 本発明の第１の実施の形態にかかる半導体装
置の製造工程断面図。FIG. 4 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the first embodiment of the present invention.
【図５】 本発明の第１の実施の形態にかかる半導体装
置の製造工程断面図。FIG. 5 is a sectional view showing the manufacturing process of the semiconductor device according to the first embodiment of the present invention.
【図６】 本発明の第２の実施の形態にかかる半導体装
置の断面図。FIG. 6 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図７】 本発明の第２の実施の形態にかかる半導体装
置の製造工程断面図。FIG. 7 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
【図８】 本発明の第２の実施の形態にかかる半導体装
置の製造工程断面図。FIG. 8 is a sectional view of a manufacturing process of a semiconductor device according to a second embodiment of the present invention.
【図９】 本発明の第２の実施の形態にかかる半導体装
置の製造工程断面図。FIG. 9 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the second embodiment of the present invention.
【図１０】 本発明の第２の実施の形態にかかる半導体
装置の製造工程断面図。FIG. 10 is a sectional view showing a manufacturing process of the semiconductor device according to the second embodiment of the present invention.
【図１１】 本発明の第２の実施の形態にかかる半導体
装置の製造工程断面図。FIG. 11 is a sectional view showing a manufacturing process of the semiconductor device according to the second embodiment of the present invention.
【図１２】 本発明の第２の実施の形態の変形例にかか
る半導体装置の製造工程断面図。FIG. 12 is a cross-sectional view illustrating a manufacturing process of a semiconductor device according to a modification of the second embodiment of the present invention.
【図１３】 本発明の第３の実施の形態にかかる半導体
装置の断面図。FIG. 13 is a sectional view of a semiconductor device according to a third embodiment of the invention.
【図１４】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。FIG. 14 is a sectional view showing a manufacturing process of the semiconductor device according to the third embodiment of the present invention.
【図１５】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。FIG. 15 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the third embodiment of the present invention.
【図１６】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。FIG. 16 is a sectional view showing a manufacturing process of the semiconductor device according to the third embodiment of the present invention.
【図１７】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。FIG. 17 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the third embodiment of the present invention.
【図１８】 本発明の第３の実施の形態にかかる半導体
装置の製造工程断面図。FIG. 18 is a sectional view showing the manufacturing process of the semiconductor device according to the third embodiment of the present invention;
【図１９】 本発明の第４の実施の形態にかかる半導体
装置の上面レイアウト図。FIG. 19 is a top layout view of a semiconductor device according to a fourth embodiment of the present invention.
【図２０】 本発明の第４の実施の形態にかかる半導体
装置の断面図。FIG. 20 is a sectional view of a semiconductor device according to a fourth embodiment;
【図２１】 本発明の第４の実施の形態にかかる半導体
装置の断面図。FIG. 21 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図２２】 本発明の第４の実施の形態にかかる半導体
装置の製造工程断面図。FIG. 22 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the fourth embodiment of the present invention.
【図２３】 本発明の第４の実施の形態にかかる半導体
装置の製造工程断面図。FIG. 23 is a sectional view showing the manufacturing process of the semiconductor device according to the fourth embodiment of the present invention;
【図２４】 本発明の第４の実施の形態にかかる半導体
装置の製造工程断面図。FIG. 24 is a cross-sectional view illustrating a manufacturing process of the semiconductor device according to the fourth embodiment of the present invention.
【図２５】 本発明の第４の実施の形態にかかる半導体
装置の製造工程断面図。FIG. 25 is a sectional view showing the manufacturing process of the semiconductor device according to the fourth embodiment of the present invention.
【図２６】 本発明の第４の実施の形態にかかる半導体
装置の製造工程断面図。FIG. 26 is a sectional view showing the manufacturing process of the semiconductor device according to the fourth embodiment of the present invention;
【図２７】 本発明の第４の実施の形態にかかる半導体
装置の製造工程断面図。FIG. 27 is a sectional view showing the manufacturing process of the semiconductor device according to the fourth embodiment of the present invention;
【図２８】 本発明の第４の実施の形態の変形例１にか
かる半導体装置の製造工程断面図。FIG. 28 is a sectional view showing the manufacturing process of the semiconductor device according to the first modification of the fourth embodiment of the present invention;
【図２９】本発明の第４の実施の形態の変形例２にかか
る半導体装置の製造工程断面図。FIG. 29 is a sectional view showing the manufacturing process of the semiconductor device according to Modification 2 of the fourth embodiment of the present invention;
【図３０】本発明の第４の実施の形態の変形例３にかか
る半導体装置の製造工程断面図。FIG. 30 is a sectional view showing the manufacturing process of the semiconductor device according to the third modification of the fourth embodiment of the present invention;
【図３１】本発明の第４の実施の形態の変形例４にかか
る半導体装置の製造工程断面図。FIG. 31 is a sectional view showing the manufacturing process of the semiconductor device according to Modification 4 of the fourth embodiment of the present invention;
１・…層間絶縁膜、２・…層間絶縁膜、３・…コンタクト
プラグ、４・…ＳＲＯ膜、５・…ＢＳＴＯ膜、６・…ＳＲ
Ｏ膜、７・…キャパシタ、８・…コンタクトホール、９・
…コンタクトホール、１０・…Ｒｕ膜、１１・…ＳＲＯ
膜、１２・…ＳＲＯ膜、ＭＱ・…ＭＯＳトランジスタ、２
１・…ワード線、２２・…ビット線コンタクト、２３・…
ビット線、２４・…Ｒｕ膜、２５・…キャパシタストレー
ジ電極、２６・…ソース／ドレイン拡散層、２７・…配
線、２８・…被覆絶縁膜、２９・…素子分離領域、３０・
…半導体基板、３１・…ＭＯＳトランジスタ、３２・…ソ
ース／ドレイン領域、３３・…ＳＲＯ膜、３４・…底部、
３５・…垂直部。1 ... interlayer insulating film, 2 ... interlayer insulating film, 3 ... contact plug, 4 ... SRO film, 5 ... BSTO film, 6 ... SR
O film, 7 capacitors, 8 contact holes, 9
... contact hole, 10 ... Ru film, 11 ... SRO
, SRO film, MQ ... MOS transistor, 2
1 ... word line, 22 ... bit line contact, 23 ...
Bit line, 24 Ru film, 25 Capacitor storage electrode, 26 Source / drain diffusion layer, 27 Wiring, 28 Coating insulating film, 29 Element isolation region, 30
... Semiconductor substrate, 31 MOS transistor, 32 source / drain region, 33 SRO film, 34 bottom
35 ... Vertical part.
Claims (16)
酸化膜からなり、かつ、その膜厚が連続的に増減する第
１のキャパシタ電極と、 前記第１のキャパシタ電極上に形成された高誘電体膜又
は強誘電体膜と、 前記高誘電体膜又は強誘電体膜を挟んで前記第１のキャ
パシタ電極と対向する位置に形成された第２のキャパシ
タ電極と、 を具備する半導体装置。A first capacitor electrode that is at least partially formed of a metal film or a conductive metal oxide film and has a thickness that continuously increases and decreases; and a high-capacity electrode formed on the first capacitor electrode. A semiconductor device comprising: a dielectric film or a ferroelectric film; and a second capacitor electrode formed at a position facing the first capacitor electrode with the high dielectric film or the ferroelectric film interposed therebetween.
垂直部を有するＵ字型形状をしており、前記側壁部の膜
厚が連続的に増減することを特徴とする請求項１記載の
半導体装置。2. The device according to claim 1, wherein the first capacitor electrode has a U-shape having a bottom portion and a vertical portion, and the film thickness of the side wall portion continuously increases and decreases. Semiconductor device.
ｕ膜又はＳＲＯ膜であることを特徴とする請求項１又は
２記載の半導体装置。3. The method according to claim 1, wherein the metal film or the conductive metal oxide film is R
3. The semiconductor device according to claim 1, wherein the semiconductor device is a u film or an SRO film.
ことを特徴とする請求項１乃至３記載の半導体装置。4. The semiconductor device according to claim 1, wherein said high dielectric film is made of a BSTO film.
ッタ法により形成された層とＣＶＤ法により形成された
層からなることを特徴とする請求項１乃至４記載の半導
体装置。5. The semiconductor device according to claim 1, wherein said metal film or conductive metal oxide film comprises a layer formed by a sputtering method and a layer formed by a CVD method.
部が形成された層間絶縁膜と、 前記開口部の底面と側面に沿って形成され、少なくとも
一部が金属膜又は導電性金属酸化膜からなり、かつ、そ
の膜厚が連続的に増減する第１のキャパシタ電極と、 前記第１のキャパシタ電極上に形成された高誘電体膜又
は強誘電体膜と、 前記高誘電体膜又は強誘電体膜を挟んで前記第１のキャ
パシタ電極と対向する位置に形成された第２のキャパシ
タ電極と、 を具備する半導体装置。6. A semiconductor substrate, an interlayer insulating film formed on the semiconductor substrate and having an opening having a bottom surface and side surfaces, and formed along the bottom surface and side surfaces of the opening, at least a part of which is formed. A first capacitor electrode made of a metal film or a conductive metal oxide film and having a film thickness continuously increasing and decreasing; and a high dielectric film or a ferroelectric film formed on the first capacitor electrode. A second capacitor electrode formed at a position facing the first capacitor electrode with the high dielectric film or the ferroelectric film interposed therebetween.
開口部の側面に沿って形成された部分の外面は平坦であ
ることを特徴とする請求項６記載の半導体装置。7. The semiconductor device according to claim 6, wherein an outer surface of a portion of said first capacitor electrode formed along a side surface of said opening is flat.
続的に増減する金属膜又は導電性金属酸化膜からなる第
１のキャパシタ電極を前記溝の表面に形成する工程と、 前記金属膜又は導電性金属酸化膜の上面に高誘電体膜又
は強誘電体膜を形成する工程と、 前記高誘電体膜又は強誘電体膜を挟んで前記金属膜又は
導電性金属酸化膜と対向する位置に第２のキャパシタ電
極を形成する工程と、 を具備する半導体装置の製造方法。8. A step of forming a first capacitor electrode made of a metal film or a conductive metal oxide film whose thickness is continuously increased or decreased on at least a part of the surface on the surface of the groove; Forming a high dielectric film or a ferroelectric film on the upper surface of the conductive metal oxide film; and forming a high dielectric film or a ferroelectric film at a position facing the metal film or the conductive metal oxide film with the high dielectric film or the ferroelectric film interposed therebetween. Forming a second capacitor electrode.
工程は、スパッタ法により、前記第１のキャパシタ電極
の表面の少なくとも一部の膜厚が連続的に増減するよう
に形成することを特徴とする請求項８記載の半導体装置
の製造方法。9. The step of forming the first capacitor electrode is performed by a sputtering method so that the film thickness of at least a part of the surface of the first capacitor electrode continuously increases and decreases. 9. The method for manufacturing a semiconductor device according to claim 8, wherein
工程は、温度が５００℃〜６００℃で、成膜速度が１５
ｎｍ／ｍｉｎ〜２５ｎｍ／ｍｉｎという条件のスパッタ
法により行われることを特徴とする請求項８記載の半導
体装置の製造方法10. The step of forming the first capacitor electrode is performed at a temperature of 500 ° C. to 600 ° C. and a deposition rate of 15 ° C.
9. The method for manufacturing a semiconductor device according to claim 8, wherein the sputtering is performed under a condition of nm / min to 25 nm / min.
工程は、前記金属膜又は導電性金属酸化膜を堆積した
後、アニールすることにより形成することを特徴とする
請求項８記載の半導体装置の製造方法。11. The semiconductor device according to claim 8, wherein the step of forming the first capacitor electrode is performed by annealing after depositing the metal film or the conductive metal oxide film. Production method.
行われることを特徴とする請求項１１記載の半導体装置
の製造方法。12. The method according to claim 11, wherein the annealing step is performed in an oxygen atmosphere.
積する工程は、温度が３００℃〜４００℃程度の条件で
スパッタ法により行われることを特徴とする請求項１１
記載の半導体装置の製造方法。13. The method according to claim 11, wherein the step of depositing the metal film or the conductive metal oxide film is performed by a sputtering method at a temperature of about 300 ° C. to 400 ° C.
The manufacturing method of the semiconductor device described in the above.
０℃程度の条件で行われることを特徴とする請求項１１
又は１２記載の半導体装置の製造方法。14. The annealing is performed at a temperature of 600 ° C. to 70 ° C.
12. The method according to claim 11, wherein the heat treatment is performed at about 0 ° C.
13. A method for manufacturing a semiconductor device according to item 12.
工程は、２００℃〜３００℃程度の条件でＣＶＤ法によ
り行われることを特徴とする請求項８記載の半導体装置
の製造方法。15. The method according to claim 8, wherein the step of forming the first capacitor electrode is performed by a CVD method at about 200 ° C. to 300 ° C.
工程は、ＣＶＤ法により前記金属膜又は導電性金属酸化
膜の上面に第２の金属膜又は導電性金属酸化膜を形成す
る工程を含むことを特徴とする請求項８乃至１５記載の
半導体装置の製造方法。16. The step of forming the first capacitor electrode includes the step of forming a second metal film or a conductive metal oxide film on the upper surface of the metal film or the conductive metal oxide film by a CVD method. 16. The method for manufacturing a semiconductor device according to claim 8, wherein:
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|---|---|---|---|
| JP2000083766A JP2000357783A (en) | 1999-04-13 | 2000-03-24 | Semiconductor device and manufacture thereof |
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|---|---|---|---|
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| Publication Number | Publication Date |
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| JP2000083766A Pending JP2000357783A (en) | 1999-04-13 | 2000-03-24 | Semiconductor device and manufacture thereof |
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| Country | Link |
|---|---|
| JP (1) | JP2000357783A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6773979B2 (en) | 2001-02-06 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device |
| US7355234B2 (en) | 2005-01-05 | 2008-04-08 | Elpida Memory, Inc. | Semiconductor device including a stacked capacitor |
| JP2010526443A (en) * | 2007-05-02 | 2010-07-29 | マイクロン テクノロジー， インク． | Structures and devices comprising a tantalum oxide layer in contact with niobium nitride and methods for their manufacture |
-
2000
- 2000-03-24 JP JP2000083766A patent/JP2000357783A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2010526443A (en) * | 2007-05-02 | 2010-07-29 | マイクロン テクノロジー， インク． | Structures and devices comprising a tantalum oxide layer in contact with niobium nitride and methods for their manufacture |
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