JP2000357243A - ボクセルメモリを制御する方法、およびメモリへのアクセスを制御するステートマシン - Google Patents

Abstract

(57)【要約】 【課題】 レンダリング操作が可能な限り素早く行わ
れ、確実にリアルタイムレンダリング速さが達成され
る、ボクセルメモリを制御する方法、およびメモリへの
アクセスを制御するステートマシンを提供する。 【解決手段】 ステートマシンは、レンダリングパイプ
ラインによって処理されるボリュームデータ集合を保存
するボクセルメモリを制御する。このステートマシン
は、メモリにおいて周期的にデータをメンテナンスする
ためのプレチャージステートと、複数のレンダリングパ
イプラインへメモリからデータを同期伝送するステート
と、メモリからホストコンピュータへデータを非同期伝
送する読み出しステートと、ホストコンピュータからメ
モリへデータを非同期伝送する書き出しステートとを含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、コンピュータグ
ラフィックスの分野に関し、より詳細にはステートマシ
ンで制御されるボクセルメモリに関する。

【０００２】

【従来の技術】ボリュームグラフィックスとは、三次元
または三以上の次元でサンプリングされるデータとして
表されるオブジェクトまたは事象の視覚化の処理を行う
コンピュータグラフィックスのサブフィールドである。
こうしたサンプルは、ボリュームエレメント、すなわち
「ボクセル」と呼ばれており、研究対象のオブジェクト
や事象の物理的特性を表現するデジタル情報を含んでい
る。たとえば、特定のオブジェクトまたはシステムのた
めのボクセル値は、内部全体のスペースおよびそのオブ
ジェクトまたはシステム周辺における別個の点におい
て、密度、材質、温度、速さ、またはその他の特徴を表
すことができる。

【０００３】ボリュームレンダリングとは、印刷、コン
ピュータの端末における表示、およびその他の形態の視
覚化を行うための、ボリュームデータの二次元画像投影
に関するボリュームグラフィックスの一部である。色や
透明度をボクセルデータ値に割り当てることで、オブジ
ェクトまたはシステムの外部および内部の異なる観察方
向からの表示を行うことができる。たとえば、靭帯、
腱、人のひざの骨を、外科手術に備えて検査しなければ
ならない外科医が、ひざのＸ線による断層スキャンを利
用することができ、血液、皮膚、筋肉に相当するボクセ
ルデータ値によってこれを完全に透明に表示することが
できる。

【０００４】こうしてできた画像によって、外科手術を
行う前には見ることのできない靭帯、腱、骨などの状態
が明らかになるため、手術計画が立てやすくなり、手術
が短時間になり、検査の回数が減り、また早く回復する
ことができる。別の例では、ジェットエンジンのタービ
ンブレードまたは溶接結合のＸ線による断層スキャンを
使用する機械工が、空気を表すボクセルデータ値を不透
明にする一方で、固体金属を表すボクセルデータ値で透
明に表示することが可能である。こうして、人間の目か
らは隠されていて見えないような金属内部の傷を表示す
ることができる。

【０００５】リアルタイムボリュームレンダリングと
は、通常は１秒当たり２４または３０フレーム、または
もっと高速の、高速連続した一連の画像としてのボリュ
ームデータの投影および表示である。これによって、対
象とするオブジェクト、事象、またはシステムの動く画
像を作成することが可能になる。さらに、人のオペレー
タによって投影のパラメータを相互対話的に制御したり
画像を操作したりすることができることにより、ユーザ
は直ちに視覚的なフィードバックを受けられる。何千万
個、何億個のボクセル値を画像に投影するには、かなり
のコンピュータ容量が必要であると考えられている。リ
アルタイムでこれを行うには、実質的にさらなる計算能
力が必要になる。

【０００６】ボリュームレンダリングにおけるさらなる
概略的な背景が、New Jerseｙ州のUpper Saddle River
のPrentice HＡＬＬ PTRにより１９９８年に出版され
た、Barthold Lichtenbelt、Randｙ Crane、Shaｚ Naqv
iによる「Introduction to Volume ＲＥＮＤＥＲing」
という書籍のなかで説明されている。ボリュームレンダ
リング構造におけるさらなる背景が、１９９５年８月２
８日および２９日、オランダのMaastrichtにおけるthe
10^th Eurographics Workshop on Graphics Hardwareで
の、H.Pfister、A. Kaufman、およびT.Wesselsによる発
表の「Towards a Scalable Architecture for Real-tim
e Volume ＲＥＮＤＥＲing」という文書に記載されてい
る。この文書は、「Cube−4」として現在では公知の構
造について述べたものである。

【０００７】Cube−４は、１９９６年１２月にStonｙ B
rookのニューヨーク州立大学におけるコンピュータサイ
エンス学部にHanspeter Pfister によって提出された
「Architechtures for Real-Time Volume ＲＥＮＤＥＲ
ing」という博士論文、および米国特許第５，５９４，
８４２号「リアルタイムボリューム視角化のための装置
と方法」にも記載されている。

【０００８】

【発明が解決しようとする課題】リアルタイムの連続画
像として、ボリュームデータ集合を保存するメモリとボ
リュームをレンダリングするプロセッサとの間における
フレキシブルで効率的なインタフェースを設計するに
は、二つの問題に取り組む必要がある。第１に、プロセ
ッサが許容する場合、半導体記憶装置に固有の物理的な
アクセス制限を考慮して、データセットにおけるボクセ
ルの配列を観察方向に関係なく最大限に平行化しなけれ
ばならないということである。最大限に平行化すること
でインタフェースの帯域幅が大きくなる。第２に、メモ
リからプロセッサへのデータ伝送は、メモリに固有の帯
域幅の最大平均をとって、パイプライン接続された（pi
pelined）プロセッサにおける同期要求による伝送遅延
を最小化しなければならないということである。遅延は
機能停止をもたらす。

【０００９】この発明は上述した点に鑑みてなされたも
ので、レンダリング操作が可能な限り素早く行われ、確
実にリアルタイムレンダリング速さが達成される、ボク
セルメモリを制御する方法、およびメモリへのアクセス
を制御するステートマシンを提供することを目的とす
る。

【００１０】

【課題を解決するための手段】この発明に係るボクセル
メモリを制御する方法は、レンダリング要求とその他の
要求とを含む受信した要求をデコードするステップと、
その他のコマンドの前にステートマシンによって処理さ
れる前記レンダリング要求を選択するステップと、前記
レンダリング要求に応じてメモリからボクセルを読み出
すステップと、レンダリングパイプラインへ前記ボクセ
ルを送るステップとを含み、前記ステートマシンにおい
て、前記レンダリングパイプラインによって処理される
ボリュームデータ集合を保存するボクセルメモリを制御
するものである。

【００１１】また、前記その他のコマンドは、それぞれ
メモリをリフレッシュし、読み出し、および書き込みを
行うリフレッシュ、読み出し、および書き込み要求を含
むものである。

【００１２】また、前記読み出すステップは、さらに、
バーストモードにおいてメモリの連続する位置を読み出
すステップを含むものである。

【００１３】また、メモリ操作のための要求を受信する
ステップと、前記要求を処理するステップと、次の要求
のためにアイドルステートで待機するステップと、前記
メモリを周期的にリフレッシュするステップとを含み、
ステートマシンにおいて、レンダリングパイプラインに
よって処理されるボリュームデータ集合を保存し複数の
メモリコントローラによって独立して操作されるボクセ
ルメモリを制御するものである。

【００１４】また、前記要求は、レンダリング要求であ
り、全てのメモリコントローラをアイドルにして待機さ
せるステップと、アイドルになっている全てのメモリコ
ントローラに応じて、複数のボクセルをメモリからレン
ダリングパイプラインに同期伝送するステップとをさら
に含むものである。

【００１５】また、パイプラインへボクセルを伝送させ
る要求は、前記メモリとホストとの間でボクセルを伝送
させる要求に対して優先権を有するものである。

【００１６】また、この発明に係るメモリへのアクセス
を制御するステートマシンは、メモリでデータを周期的
に維持するプレチャージステートと、前記メモリから複
数のレンダリングパイプラインへとデータを同期伝送さ
せるレンダリングステートと、前記メモリからホストコ
ンピュータへとデータを非同期伝送させる読み出しステ
ートと、前記ホストコンピュータから前記メモリへとデ
ータを非同期伝送させる書き込みステートとを含むもの
である。

【００１７】また、レンダリングステート、読み出しス
テート、書き込みステート、およびプレチャージステー
トに連結されるアイドルステートをさらに含み、前記レ
ンダリングステートへの状態遷移は、前記読み出しステ
ート、前記書き込みステート、および前記プレチャージ
ステートへの状態遷移に対して優先されるものである。

【００１８】また、前記プレチャージステートへの状態
遷移は、前記読み出しステートおよび前記書き込みステ
ートへの状態遷移に対して優先されるものである。

【００１９】さらに、バーストモードにおいて前記メモ
リおよび前記パイプラインの間でデータが伝送されるも
のである。

【００２０】

【発明の実施の形態】この発明において、ステートマシ
ンは、グラフィックスレンダリングシステムにおけるボ
クセルメモリへのアクセスを制御する。このアクセスに
は、パイプラインアクセスと、ホストアクセスと、メン
テナンスアクセスとを含む。この発明の一実施の形態に
よると、パイプラインによるアクセスはボクセルメモリ
のその他すべてのアクセスに対する優先権を有してい
る。こうした構成により、確実にレンダリング操作が可
能な限り素早く行われるため、確実にリアルタイムレン
ダリング速さが達成される。

【００２１】ボクセルメモリは、レンダリングパイプラ
インによって処理されるボリュームデータ集合を保存す
る。ステートマシンは、メモリにデータを周期的に保持
するためのリフレッシュステートと、メモリから複数の
レンダリングパイプラインへデータを同期伝送するレン
ダリングステートと、メモリからホストコンピュータへ
とデータの非同期伝送を行う読み出しステートと、ホス
トコンピュータからメモリへとデータの非同期伝送を行
う書き込みステートとを含む。

【００２２】ステートマシンは、メモリアクセス要求を
デコードし、この要求にはレンダリング要求と、読み出
し要求と、書き込み要求と、メンテナンス要求とが含ま
れる。レンダリング要求はメンテナンス要求に対して優
先権を有しており、メンテナンス要求は読み出し要求と
書き込み要求に対して優先権を有している。

【００２３】図１を参照すると、三次元ボリュームデー
タ集合１０の図が示されている。図１は、矩形の固体１
０の形態として構成されているボクセル位置配列１２が
記載されている。より詳細には、このボクセル位置は三
次元の固体を占めるものであり、特定の次元において均
一に配置される。各ボクセル位置に関連しているのは、
オブジェクトまたはシステムの内部全体のスペースおよ
びその付近における別個の点でのたとえば密度、材質、
温度、速さ、不透明度やその他の属性などの、オブジェ
クト、システムまたは事象の特性を表す一つまたはそれ
以上のデータ値である。

【００２４】本明細書で使われている基準の座標系の簡
単な説明、およびその座標系と平面との関係をまず説明
する。基準となる座標系は四つあり、この座標系ではデ
ータセットのボクセルを参照することができる。つま
り、オブジェクト座標（ｕ、ｖ、ｗ）、置換座標（ｘ、
ｙ、ｚ）、基準面座標（ｘ_b、ｙ_b、ｚ_b）、および画像
空間座標（ｘ_i、ｙ_i、ｚ_i）がある。オブジェクト座標
および画像空間座標は通常、右手系の座標系である。置
換座標系は右手系または左手系のどちらでもよく、選択
した観察方向によって変わる。

【００２５】ボリュームデータ集合は、９で示される軸
ｕ、ｖ、ｗでオブジェクト座標において定義されたボク
セルの配列である。原点はボリュームの一つの隅に位置
しており、通常はオブジェクトそのものの視点からの重
要な始点を表す隅である。原点のボクセルは、本明細書
でこのあと説明されるように、メモリに保存されるボリ
ュームデータ集合の基準アドレスに保存される。ボリュ
ームデータ集合のボクセルへのアクセスはどれも、ｕ、
ｖ、ｗで表現されており、ｕ、ｖ、ｗはこのアドレスか
らのオフセットを獲得するのに使われる。各軸に沿った
単位距離（unitdistance）は、その軸に沿って隣接する
ボクセルの間の間隔と等しい。図１では、ボリュームデ
ータ集合は立方体１０で表されている。

【００２６】図１は、ボリュームデータ集合１０の例を
示している。回転されており、オブジェクトの原点が上
部、右、後方隅に配置されている。つまり、このデータ
セットで表されるオブジェクトは後方からある角度で見
ているのである。１１で示されている置換座標系（ｘ、
ｙ、ｚ）では、原点は画像平面５に最近傍のボリューム
の頂点に再配置されており、この画像平面は二次元の視
点の表面である。ｚ軸はこの観察方向と最も平行に近い
ボリュームのエッジである。ｘ軸とｙ軸が選択されてお
り、ボリュームデータ集合１０のボクセルの横断（trav
ersal）は、必ず正の方向で生じる。図１では、置換座
標系の原点は、オブジェクトそのものの原点からのボリ
ュームの反対側の隅になっている。

【００２７】基準面座標系の座標（ｘ_b、ｙ_b、ｚ_b）
は、ボリュームデータ集合のｘｙ面が置換座標にある、
ｚ_b＝０の座標系である。基準面７は、基準面の原点か
らボリュームデータ集合のサイズおよび観察方向の両方
による最大点へ拡大する有限面である。

【００２８】１５で示されている画像空間座標系
（ｘ_i、ｙ_i、ｚ_i）は、ボリュームをレンダリングする
と生じる最終的な画像の座標系である。 ｚ_i＝０面５は
コンピュータ画面および印刷されるページまたは、ボリ
ュームが表示されるその他の媒体の面である。

【００２９】例によると、図２は、人間の頭をＸ線によ
り断面スキャンすることによるスライスの配列を含むボ
リュームデータ集合１０を示している。二次元画像平面
１６は、人間の頭をボリュームレンダリングさせた投影
を示す表面を示している。レイキャスティング（raｙca
sting）として公知の技術において、光線１８はボリュ
ームデータ集合１０を通って画像平面１６でピクセル位
置２２から投影されており、各光線は、ボリュームを通
過する際にボクセル位置においてデータから色および不
透明度を蓄積している。このように、色、透明度、およ
び輝度（intensitｙ）は、ピクセルのほかのパラメータ
と共に、光線に沿ったサンプルポイント２０におけるデ
ータの蓄積としてボリュームデータ集合から抽出され
る。この例では、骨状組織に関するボクセル値は不透明
な色として割り当てられており、頭部のその他の全ての
組織に関するボクセル値は透明な色として割り当てられ
ている。したがって、実際の頭蓋骨は頭部の皮膚および
その他の組織によって隠されていて見えないが、光線に
沿ったデータの蓄積および対応するピクセルへのこのデ
ータの属性は、観察者には三次元の頭蓋骨画像に見える
ような観察面１６における画像１９になる。

【００３０】レイキャスティングの方法をより完全に理
解するために、図３は、三次元ボリュームデータ集合１
０の二次元断面図を示している。一次元および二次元
は、ページ面に示されている次元に相当する。ボリュー
ムデータ集合１０の三次元は、印刷されたページと垂直
になっているため、データセットの断面図だけしか図で
は見ることができない。ボクセル位置は図の点１２によ
って示されている。各位置に関連するボクセルは、三次
元空間における矩形グリッドの固定点において三次元の
オブジェクト１４の特性を表すデータ値である。また、
図３には、オブジェクト１４の画像が適切な特性を持つ
ピクセル２２に関して投影される二次元画像平面１６の
一次元で見たものも示されている。この図では、画像平
面１６の二次元も印刷されたページと垂直になってい
る。

【００３１】レイキャスティングの技術において、光線
１８はボリュームデータ集合１０を通して画像平面１６
のピクセル２２から拡大される。各光線はその光線に沿
ってサンプルポイント２０において色、明度、透明度ま
たは不透明度を蓄積する。この光の蓄積により、相当す
るピクセル２２の明度および色が決定される。このよう
に、光線はボリュームをとおしてピクセルから外側に記
載されているが、蓄積されたデータは、パラメータの間
でピクセルの色、輝度および不透明度または透明度を与
えるために相当するピクセルに与えられる光線に再び伝
送されると考えることができる。図３は、ボリュームデ
ータ集合１０の三次元と画像平面１６の二次元が両方と
も印刷ページに垂直であるため互いに平行であるという
ことを示唆しているが、一般的に、そうではないと考え
られる。画像平面はボリュームデータ集合に関していか
なる向きもとることができるため、光線１８は全ての次
元においていかなる角度においてもボリュームデータ集
合１０を通過することができる。

【００３２】また、サンプルポイント２０は必ずしも、
ボクセル１２の座標系と正確に交差していないと考えら
れる。したがって、各サンプルポイントの値は近傍のボ
クセル値と一緒に取り扱う必要がある。つまり、各サン
プルポイント２０における光の輝度、色、透明度または
不透明度は、近傍のボクセル１２の値の数学的関数とし
て計算または補間する必要がある。サンプルポイントに
おける値に対するボクセルデータ値の再サンプリング
は、サンプリング理論として公知の数学分野の応用であ
る。各光線１８のサンプルポイント２０を、別の数学的
関数によって蓄積することで、その光線に対応するピク
セル２２の各明度および色が生じる。こうしてできたピ
クセル２２のセットは、画像平面１６におけるオブジェ
クト１４の視覚的な画像を形成する。

【００３３】図４は、各光線の処理を示す。光線１８
は、ボクセル位置１２の付近またはその位置を通過する
可能性を有し、ある角度における三次元のボリュームデ
ータ集合１０を通過し、各光線に沿ったサンプルポイン
ト２０においてデータを蓄積する。各サンプルポイント
における値は、補間ユニット１０３（図５参照）で示さ
れているように合成されて、その勾配が、２３において
示されているように勾配推測ユニット１１１（図５参
照）で計算される。サンプルポイント２０からのサンプ
ルポイントの値および各サンプルポイントからの勾配２
５は、色、明度または輝度、および透明度または不透明
度を各サンプルに割り当てるように処理される。図２７
で示されているように、これは、輝度および不透明度ま
たは透明度と共に赤、緑、および青の色相を計算する処
理によって行われる。最後に、全ての光線に沿った全て
のサンプルに割り当てられている色、明度レベル、およ
び透明度が、２９で示されているように、画像平面１６
上で表示するために、作られた画像３２を表現するピク
セルへとサンプル値を数学的に結合させる合成ユニット
１２４（図５）に適用される。

【００３４】サンプルポイント２０の色、明度または輝
度、および透明度の計算は二つの部分で行われる。一つ
の部分では、三線補間などの数学的な関数を利用して、
サンプルポイント２０を直接取り巻く立方体構造におけ
る８つのボクセル値の加重平均をとる。つぎにこうした
平均はいくつかの伝達関数により、サンプルポイントへ
の色および不透明度または透明度を割り当てるのに使用
される。別の部分では、各サンプルポイント２０におけ
るサンプル値の数学的な勾配が、近傍のサンプルポイン
トの間の差を取るという方法により推測される。こうし
た二つの計算は、順次に行っても互いに平行して行って
も数学的に等しい結果を生じると考えられる。つぎに勾
配を照明計算（lighting calculation）に使い、サンプ
ルポイントの明度を出す。照明計算はコンピュータグラ
フィックス技術の分野では公知であり、たとえば、１９
９０年にMassachusetts州でAddison-Wesleｙ of Readin
gにより出版された、J. Foleｙ、A. vanDam、S. Feine
r、J. Hughesによる書籍「Computer Graphics: Princip
les and Practice」第２版に記載されている。

【００３５】図５は、図４に示されている計算の実行に
適切なパイプライン化されたプロセッサの一実施の形態
のブロック図を示す。パイプライン化されたプロセッサ
は複数のパイプラインのステージを含んでおり、これら
ステージはそれぞれ一つのデータエレメントを保持して
いるため、複数のデータエレメントが一度に処理され
る。各データエレメントはその処理において進行度が異
なっており、全てのデータエレメントはロックステップ
においてパイプラインのステージからステージへと移動
する。パイプラインの最初のステージでは、一連のボク
セルデータ値はボクセルメモリ１００からサイクルごと
に１ボクセルの速さでパイプラインに流れており、ボク
セルメモリ１００はアドレス生成装置１０２に制御され
ている。ボクセルは、メモリから、以下で詳しく述べる
通信チャネルとメモリインタフェースを通って移動す
る。

【００３６】補間ユニット１０４は、ｘ、ｙ、ｚがそれ
ぞれ整数である、三次元空間における座標ｘ−、ｙ−、
ｚ−に配置されるボクセル値を受け取る。補間ユニット
１０４は、ボリュームを通して投影される光線にそった
位置に対応するボクセル間のサンプルポイントにおいて
データ値を合成する線を接続されたステージのセットで
ある。各サイクルにおいて、一つのボクセルが補間ユニ
ットに入り、一つの補間サンプル値が生じる。ボクセル
値がパイプラインに入ってから補間されたサンプル値が
生じるまでの待ち時間は、パイプラインステージの数お
よび各ステージにおける内部遅延による。

【００３７】パイプラインの補間ステージは、補間ステ
ージ１０４と三つのＦＩＦＯエレメント１０６、１０
８、１１０のセットを含む。ＦＩＦＯはステージにおい
てデータを遅延させるため、データは到着の送れるデー
タと結合することができる。本実施の形態ではこれらは
全て線形の補間であるが、立方体やラグランジアンなど
のその他の補間関数を使用することもできる。図示の実
施の形態では、各次元において別個のステージとして補
間が行われており、それぞれのＦＩＦＯエレメントは、
空間として隣接しているがパイプラインのエントリー時
に幅を広くとって分離されるボクセルの間を補間するた
めに、データを遅延するようにされている。一つのボク
セルの読み出しとその特定の次元における隣接するボク
セルの読み出しとの間の経過時間と全く同じになるよう
に、各ＦＩＦＯの遅延が選択されるため、この二つは補
間関数で結合することができる。ボクセルは、１サイク
ル当たり一つのボクセルの速さで補間ステージを通して
流れることができ、各ボクセルは、その次元に関連する
ＦＩＦＯを通して以前に遅延している最近傍のものと結
合していると考えられる。また、半導体の実施の形態で
は、こうしたＦＩＦＯおよびその他のＦＩＦＯは、ラン
ダムアクセスメモリとして実施することができると考え
られる。

【００３８】それぞれ各次元のための、三つの連続する
補間ステージは連結され、ボクセルは入力および出力の
両方において１サイクル当たり一つのボクセルの速さで
三つのステージを通過することができる。補間ステージ
のスループットは補間ユニット内のステージ数とは無関
係に、また補間ユニット内のデータの待ち時間やユニッ
ト内の再循環ＦＩＦＯの待ち時間とも無関係に、サイク
ルごとに一つのボクセルである。こうして、補間ユニッ
トはｘｙｚ空間における整数位置に配置されているボク
セル値を、１サイクル当たり一つのボクセルの速さで非
整数位置に配置されているサンプル値に変換する。特
に、補間ユニットはボクセル位置の値を光線に沿って配
置されるサンプル位置の値に変換する。

【００３９】補間ユニット１０４に続くのは、複数のパ
イプライン化されたステージを含み、ＦＩＦＯを遅延さ
せる、勾配推測ユニット１１２である。勾配ユニット１
１２の機能は、三次元のそれぞれにおけるサンプル値の
変化速さを導くことである。この勾配推測ユニットは、
補間ユニット１０４と同様に働いて、三つの次元のそれ
ぞれにおけるサンプル値の変化速さを計算する。尚、こ
の勾配は照射のための通常のベクトルを決めるのに使わ
れ、その規模は、勾配の規模が大きい場合には表面の存
在の測定として使用することができる。本実施の形態で
は、この計算は中央の差を取ることで求められるが、当
技術で公知のその他の関数を使うこともできる。

【００４０】勾配推測ユニットがパイプライン化されて
いるので、１サイクル当たり一つの補間されたサンプル
を受け取り、１サイクル当たり一つの勾配を出力する。
補間ユニットと同じく、各勾配は、それぞれ再循環ＦＩ
ＦＯ１１４、１１６，１１８を含む勾配推測ユニット１
１２における潜伏期間の長さと等しいサイクル数によっ
て、相当するサンプルから遅延される。ＦＩＦＯのそれ
ぞれに対する遅延は、一つの補間されたサンプルとその
次元における勾配を導くために必要な近傍の補間された
サンプルとの読み出しの間で必要な時間の長さにより求
められる。

【００４１】補間されたサンプルとそれに相当する勾配
は、一つの補間されたサンプルの速さとサイクルごとの
一つの勾配において、それぞれ分類ユニット１２０およ
び照射ユニット１２２に同時に適用される。分類ユニッ
ト１２０は、補間されたサンプル値をグラフィックシス
テムにおいて、赤、緑、青やαの値である色に変換する
役割があり、ＲＧＢα値としても公知である。赤、緑、
青の値は通常はゼロと１の間の分数であり、それぞれの
補間されたサンプル値に割り当てられる色部品（カラー
コンポーネント）の輝度を表す。α値も通常ゼロから１
の間の分数であり、それぞれ補間されたサンプル値に割
り当てられる不透明度を表す。

【００４２】勾配は、より現実的な画像にするため、強
調または影を追加することにより、新たに割り当てられ
たＲＧＢα値を調整するために照射ユニット１２２に適
用される。照射を行うための方法および関数は当技術で
は公知である。照射ユニットおよび分類ユニットは、１
サイクル当たり一つの補間されたサンプル値と一つの勾
配を受け入れ、１サイクル当たり一つの照射された色と
不透明度の値を出力する。

【００４３】本実施の形態では、分類ユニット１２０に
おいて先行している勾配推測ユニット１１２を補間ユニ
ット１０４が先行しているが、その他の実施の形態にお
いてはこうした三つのユニットは異なる順序で編成する
ことができる。特に、ボリュームレンダリングのいくつ
かの応用例では、分類ユニットは補間ユニットを先行す
ることが好ましい。この場合は、ボクセル位置における
データ値は同じ位置にあるＲＧＢα値に変換されている
ので、こうしたＲＧＢα値は、光線に沿ってサンプルポ
イントにあるＲＧＢα値を獲得するために補間される。

【００４４】合成ユニット１２４は、斜線に沿って全て
のサンプルポイントの照射された色および不透明度の値
を結合して、コンピュータ端末または二次元の画像表面
上で表示するために光線に対応する最終的なピクセル値
を形成する。ＲＧＢα値は１サイクル当たり一つのＲＧ
Ｂα値の速さで合成ユニット１２４に入り、同じ光線に
沿って前と同じサンプルポイントでＲＧＢα値で蓄積さ
れる。蓄積が完了すると、最終的な蓄積値はディスプレ
イにピクセルとして出力されるか画像データとして保管
される。合成ユニット１２４は１サイクル当たり一つの
ＲＧＢαサンプルを受け取り、光線の端部に達するまで
構成関数に応じて光線によってこれらの光線を蓄積す
る。この点においては光線毎に一つのピクセルが出力さ
れて最終的な画像を形成している。当技術で公知の多く
の異なった機能を、その用途に応じて合成ユニットで使
うことができる。

【００４５】照射ユニット１２２と合成ユニット１２４
との間では、様々な調整ユニット１２６を設けて照射さ
れたＲＧＢα値の調整を行えるようにすることで完全に
見ることのできる画像を修正することができる。こうし
た調整ユニットの一つは、データの制限されたサブセッ
トを見ることができるようにするためにサンプル値を取
り込むのに使われる。別の調整ユニットは、任意の角度
および厚さにおいてボリュームデータのスライスを示す
ための関数を提供する。三つ目の調整ユニットは三次元
のカーソルを提供しており、ユーザまたはオペレータが
データ内でｘｙｚ空間の位置を特定することができるよ
うになっている。

【００４６】上記の特定された機能はそれぞれ、１サイ
クル当たり入力として一つのＲＧＢα値を受け取り、１
サイクル当たり一つの調整されたＲＧＢα値を出力とし
て発信する複数のパイプライン化されたステージとして
実施される。その他の調整関数は、それ以外にも同様
に、本明細書中に記載されているパイプライン化された
アーキテクチャ内で実施することもできる。パイプライ
ン調整機能を追加すると、いずれにしても処理パイプラ
インのスループット（速さ）を減少させることはない
が、パイプラインを通過する際にデータの待ち時間に影
響をおよぼす。

【００４７】リアルタイムボリュームリアルタイムレン
ダリング速さ、たとえば２５６×２５６×２５６ボクセ
ルのボリュームデータ集合で１秒あたり３０フレームを
達成するには、ボクセルデータは１秒当たり２５６³×
３０フレームまたは１秒あたりおよそ５億個のボクセル
でパイプラインに入らなければならない。いずれの特定
のボクセルに関連する計算にも多くのステージが関わっ
ていて指定された待ち時間があるとはいえ、複数の異な
るボクセルに関連する計算は同時に進行することがで
き、こうした計算は、異なる進行度合いでありパイプラ
インの異なるステージを占めていると考えられている。
こうして、計算は複雑であるが高い処理速さを保持する
ことが可能となる。

【００４８】次に図６を参照すると、図５のパイプライ
ンプロセッサの一部の第二の実施の形態が示されてお
り、補間の順序および勾配規模の推測は図５に示されて
いるものとは異なっている。一般的に、サンプルの勾配
のｘ−およびｙ−のコンポーネント、Ｇ_xｘ’、ｙ’、
ｚ’およびＧ_yｘ’、ｙ’、ｚ’はそれぞれ「中央の差
（central difference）」、つまり対応する次元におけ
る二つの隣接するサンプルポイント間の差としてそれぞ
れ推測される。従って、ｘ−およびｙ−の勾配は、下の
式Ｉで示されるように表すことができる。式Ｉ： G_xｘ'N,ｙ',ｚ'＝S（ｘ'＋1）,ｙ'ｚ'-S（ｘ'-1）,ｙ',
ｚ',および G_yｘ',ｙ',ｚ'＝Sｘ',（ｙ'＋1）,ｚ'-Sｘ',（ｙ'-1）,
ｚ'

【００４９】勾配（本明細書では「ｚ勾配」ともいう）
Ｇ_zｘ’、ｙ’、ｚ’のｚコンポーネントの計算はそれ
ほど容易ではないが、これはｚ方向においてサンプルが
任意の観察方向によって互いにオフセットされているた
めである。しかし、勾配計算と補間計算の両方が（図示
の実施の形態にあるように）ボクセルデータの線形関数
である場合、Ｇ_zｘ’、ｙ’、ｚ’の計算を大幅に簡略
化することが可能である。両方の関数が線形である場
合、結果を変更させずに関数を実施する順序を逆にする
ことが可能である。ｚ勾配は、前述したＧ_xｘ’、
ｙ’、ｚ’およびＧ_yｘ’、ｙ’、ｚ’で述べているの
と同じように各ボクセル位置１２で計算され、つぎにＧ
_zｘ’、ｙ’、ｚ’が、ｚ方向におけるボクセルのｚ傾
斜を補間することでサンプルポイントｘ’、ｙ’、ｚ’
において求められる。

【００５０】図６の実施の形態は、ｚ勾配の計算を容易
にする図示した一実施の形態である。スライスバッファ
２４０のセットを、ボクセルメモリ１００から隣接する
ボクセルのスライスをバッファするのに使用すること
で、勾配および補間を計算するためにｚ方向において隣
接するボクセルの列を時系的に揃える。スライスバッフ
ァはメモリからパイプラインへの通信チャネルの一部で
ある。１９９８年１１月１２日Osborneらによって出願
された米国特許０９／１９０，７１２号「Super-Sampli
ng and Gradient Estimation in a Raｙ-Casting Volum
e ＲＥＮＤＥＲingSｙstem」に詳細に説明され、本明細
書にも参照として組み込まれている関数である、スライ
スバッファ２４０は、ｚ軸のスーパーサンプリングを使
うときに、処理ユニットの残りのタイミングからボクセ
ルメモリ１００のタイミングを分離させるのにも使われ
る。

【００５１】第１の勾配推測ユニット２４２は、スライ
スのバッファ２４０から各ボクセルについてｚ勾配を計
算する。第１の補間ユニット２４４は、ｚ方向における
ｚ勾配を補間するので、上記で述べたボクセル値と類似
した四つの中間値が生じる。こうした値は補間ユニット
２４６および２４８によってｙ方向およびｘ方向に補間
されて補間されたｚ勾配Ｇ_zｘ’、ｙ’、ｚ’を生じさ
せる。図５と同じく、遅延バッファ（図示せず）が、た
とえば上記でのべたような方法で隣接するｚ勾配を補間
するためにユニット２４４および２４６からの中間値を
一時的に保存するのに使用される。

【００５２】スライスバッファ２４０からのボクセルも
ステージ的な補間ユニット２５０、２５２、および２５
４へと送られて、サンプル値Ｓｘ’、ｙ’、ｚ’を計算
する。こうした値は図５の分類ユニット１２０で使用さ
れ、ｙおよびｘ勾配のＧ_yｘ’、ｙ’、ｚ’およびＧ
_xｘ’、ｙ’、ｚ’がそれぞれ計算される、さらなる勾
配推測ユニット２５６および２５８にも送られる。

【００５３】図６に示されるように、ｚ勾配Ｇ_zｘ’、
ｙ’、ｚ’およびサンプルＳｘ’、ｙ’、ｚ’の計算
は、図５の実施の形態の逐次的な順序とは対照的に、並
列的に進行する。この構造はｚ勾配の計算を大幅に簡略
化するという利点がある。別の利点として、このような
勾配の計算によってより正確な結果が得られ、特に空間
のサンプリングの回数が多くなることになる。より空間
的に密接なサンプルにおける中心の差の計算は、現実の
プロセッサに固有の数学的な非正確さの影響をより受け
やすい。しかし、このアプローチの利点は費用、つま
り、三つの補間ユニット２４４、２４６、２４８の費用
によって達成される。別の実施の形態では、さらなる補
間ユニットの前からあってサンプルのみから全ての勾配
を計算することが好ましい場合がある。反対に、ｘ勾配
およびｙ勾配の計算のいずれかまたは両方を、ｚ勾配に
示されているのと同様に行うことが好ましい場合もあ
る。このように、精度を上げることの利点は、さらなる
補間ユニットの費用が特に負担とならないようなシステ
ムにおいて得られることができる。

【００５４】図５および図６の上記で述べたプロセッサ
のパイプラインのいずれかを、並列に隣接するボクセル
を処理することでより高いスループット速さを達成する
ために複数のパラレルパイプラインとして反復する（re
plicated）ことができる。各パイプラインのサイクル時
間は、所望のフレーム速さによって乗算されパイプライ
ンの数によって割算される典型的なボリュームデータ集
合のボクセル数で求められる。好適な実施の形態におい
て、このサイクル時間はおよそ８ナノ秒であり、かつ四
つのパイプラインをパラレルに使用するために、1秒ご
とに５億個のボクセル値以上の処理速さをえることがで
きる。なお、この発明は現実的な数のパラレルパイプラ
インとともに使用することができる。

【００５５】ボリュームレンダリングシステム 図７は、図５または図６に関して記載されているパイプ
ラインなどのボリュームレンダリングパイプラインを使
用してリアルタイム対話的なボリュームレンダリングを
行う、ボリュームレンダリングシステム１５０の一実施
の形態を示す。図７の実施の形態では、レンダリングシ
ステム１５０は相互接続バス２０８によってボリューム
グラフィックスボード（ＶＧＢ）１４０に接続されるホ
ストコンピュータ１３０を含む。一実施の形態におい
て、周辺機器相互接続（ＰＣＩ）プロトコルによって作
動する相互接続バスが、ＶＧＢ１４０およびホストコン
ピュータ１３０の間の１３３ＭＨｚの通信経路を提供す
るために使用されている。当技術で使用可能な別の相互
接続も利用することができ、この発明はいずれの特定の
相互接続にも限定されるものではない。

【００５６】ホストコンピュータ１３０は、同等の、つ
まりＰＣＩ、バス相互接続を有するパーソナルコンピュ
ータまたはワークステーションにいずれの種類にするこ
ともできる。ホストメモリおよびボクセルメモリの間で
ボクセルを伝送するのに使われるため、このバスはホス
トデータ経路に呼び出すことができる。ホストコンピュ
ータの内部構造はかなり変化するため、ホスト１３０の
代表的なコンポーネントのサブセットのみが、説明のた
めに示されている。一般的に、各ホスト１３０はプロセ
ッサ１３２とメモリ１３４とを含む。図７では、メモリ
１３４は、キャッシュメモリ、ＤＲＡＭ、ハードドライ
ブ、および外部ｚｉｐまたはテープドライブなどのプロ
セッサ１３２に使用可能な内部および外部記憶装置のい
ずれの組み合わせも表すようになっている。

【００５７】図７では、二つのコンポーネントがメモリ
１３４に保存されるかたちで示されている。こうしたコ
ンポーネントはＶＧＢドライバ１３６とボリューム１３
８とを含む。ＶＧＢドライバ１３６は、ＶＧＢ１４０を
制御するのに使われる実行可能なプログラムコードであ
る。ボリューム１３８は、図１から図４を参照して説明
されているようなボクセルの配列として表されているデ
ータセットであり、これらの図はＶＧＢ１４０によって
ディスプレイ（図示せず）にレンダリングされる。配列
の各ボクセルはそのボクセル位置およびボクセル値によ
って説明されている。ボクセル位置はオブジェクト空間
におけるボクセルの座標を定義する三集合（ｘ、ｙ、
ｚ）である。ボクセルは、多くの異なるビット／ニブル
の順序付け形式によって８，１２または１６ビットの輝
度値を含むことがある。この発明は、いずれの特定のボ
クセル形式にも制限されない。

【００５８】なお、ホストメモリにおけるもの、および
ボクセルメモリにおいて存在するものを指定するフォー
マットは無関係である。ボクセルはホストメモリにおい
て連続して編成されており、（ｘ、ｙ、ｚ＝０、０、
０）の変換空間において、ボリュームの原点から開始す
る。サイズｘ、サイズｙ、サイズｚは、各方向における
ホストボリュームのボクセル数であり、そのため、「ボ
クセル座標」（ｘ、ｙ、ｚ）におけるボクセルはホスト
メモリのボクセル配列においてｐ＝［ｘ＋ｙ*ｓｉｚｅ
ｘ＋ｚ*ｓｉｚｅ*ｘｓｉｚｅｙ］を配置する。この場
合、ｐはボリュームの原点からのボクセル（ｘ、ｙ、
ｚ）のオフセットである。

【００５９】操作中において、ボリューム１３８の一部
はＰＣＩバスまたはホストデータ経路２０８においてレ
ンダリングのためＶＧＢ１４０に移動する。特に、ボク
セルデータはＰＣＩバス２０８からボクセルメモリ１０
０へとボリュームレンダリングモジュール（ＶＲＣ）２
０２によって伝送される。

【００６０】ＶＲＣ２０２は、リアルタイムの対話的な
ボリュームレンダリング操作に必要な全ての論理を含
む。一実施の形態では、ＶＲＣ２０２は、図５および図
６について説明されているようなＮ個の相互接続された
レンダリングパイプラインを含む。各処理サイクルで、
Ｎ個のボクセルがボクセルメモリ１００から抽出されて
ＶＲＣ２０２でパラレルに処理が行われる。Ｎ個のボク
セルをパラレルに処理することにより、リアルタイムの
対話的なレンダリングデータ速さが達成できる。ＶＲＣ
およびその操作の一実施の形態のより詳細な説明が本明
細書でこの後説明される。

【００６１】ボクセルメモリ１００に加えて、ビデオグ
ラフィックスボード（ＶＧＢ）１４０も、セクションメ
モリ２０４およびピクセルメモリ２００を含む。ピクセ
ルメモリ２００はリアルタイムレンダリングプロセスに
よって生じる画像ピクセルを保管し、セクションメモリ
２０４はＶＲＣ２０４によるボリュームデータ集合のレ
ンダリング中に生じる中間データを保管するのに使われ
る。メモリ２００、２０２および２０４は同期のダイナ
ミックランダムアクセスメモリ（ＳＤＲＡＭｓ）２０６
の配列を含む。示されているように、ＶＲＣ２０２はＶ
−Ｂｕｓ、Ｐ−Ｂｕｓ、およびＳ−Ｂｕｓなどのバスへ
のインタフェースとなって各メモリ２００、２０２およ
び２０４との通信を行う。ＶＲＣ２０２も工業規格のＰ
ＣＩバス２０８とのインタフェースがあり、これによっ
て様々な一般的なコンピュータシステムにボリュームグ
ラフィックスボードを使用することができる。

【００６２】図８に、ＶＲＣ２０２のブロック図を示
す。ＶＲＣ２０２は、４個のパラレルレンダリングパイ
プライン２１２を有するパイプライン処理エレメント２
１０を含む。各パイプラインは図５または図６で示され
ているように結合された処理ステージと、レンダリング
コントローラ２１４とを有することができる。処理エレ
メント２１０はボクセルメモリ１００からボクセルメモ
リインタフェース論理２１６を通じてボクセルデータを
獲得し、ピクセルメモリインタフェース論理２１８を通
じてピクセルメモリ２００へとピクセルデータを送る。
セクションメモリインタフェース２２０は、図７のレン
ダリングエンジン２１０とセクションメモリ２０４との
間で読み出しおよび書き込みデータを伝送するのに使用
される。ＰＣＩインタフェース２２２およびＰＣＩイン
タフェースコントローラ２２４は、ＶＲＣ２０２および
ＰＣＩバス２０８のインタフェースを提供している。コ
マンドシーケンサ２２６は、処理エレメント２１０とボ
クセルメモリインタフェース２１６の動作を同期させ
て、ＰＣＩバスから受け取ったコマンドで指定される動
作を実行する。ボクセルがボクセルメモリから目的のパ
イプラインへと移動するデータ経路は、メモリチャンネ
ルと言われる。

【００６３】四つのパイプライン２１２−０−２１２−
３はｘ方向にパラレルに動作する。つまり、四つのボク
セルＶ_(x0),y,z、Ｖ_(x1),y,z、Ｖ_(x2),y,z、Ｖ_(x3),y,z
は、四つのパイプライン２１２−０−２１２−３の任意
のステージにおいて同時に操作される。ボクセルがパイ
プライン２１２−０−２１２−３に、それぞれメモリチ
ャネルを介して、以下に述べるようなスキャンの順序で
４つのボクセルグループで送られる。任意のｘ係数のmo
dule４を有するデータ位置の計算の全ては、同じレンダ
リングパイプラインによって処理される。こうして、中
間値がｙおよびｚ方向の計算のためにパイプライン２１
２−０内の処理ステージ内で処理される程度に、こうし
た中間値は、値が適当な時間に生成および使用されるレ
ンダリングパイプライン内で保持されると考えられる。
ｘ方向の計算のための中間値は各パイプライン（例：２
１２−０）から隣接するパイプライン（例：２１２−
１）へと、適切な時間に受け渡される。図７のセクショ
ンメモリインタフェース２２０およびセクションメモリ
２０４は、ボリュームデータ集合１０のセクション処理
時に中間データ結果を一時的に保存したり、別のセクシ
ョンの処理時にパイプラインへとその保存された結果を
送ったりするのに使用される。セクション分けに関する
操作は、以下に詳細に説明する。

【００６４】ボリュームレンダリングデータの流れ ボリュームデータのレンダリングは次のステップを含
む。まず、ボリュームデータ集合はホストメモリ１３４
からボリュームグラフィックスボード１４０へと伝送さ
れて、ボクセルメモリ１００に保存される。一実施の形
態では、ボクセルはミニブロックとしてボクセルメモリ
に保存される。各処理サイクルでは、Ｎ個のボクセルが
ボクセルメモリ（Ｎ個とはＶＲＣのパラレルなパイプラ
インの数に相当する）から受け取られて、Ｎ個の専用の
パイプラインの相当する数に送られる。

【００６５】ボクセルはその時点でセクションを処理さ
れ、各セクションはその時点で、ビームによってスライ
ス内においてスライスを処理される。各パイプライン
は、ボクセル、ビーム、およびスライス粒子におけるボ
クセルをバッファして、ボクセルデータがパイプライン
において、パイプラインのさまざまな時間で受け取られ
る隣接するボクセルの補間または勾配推測の計算を直ち
に実行できることを保証する。

【００６６】ある一方向のみにおいて隣接するパイプラ
インの同様のステージへと、パイプラインの異なるステ
ージ間をデータは伝送する。パイプラインからの出力に
は、ピクセルメモリに保存され、かつ直接またはホスト
を通して関連するグラフィックスディスプレイカードへ
と伝送される二次元のディスプレイデータを含む。こう
したステップのそれぞれについては以下でより詳細に説
明する。

【００６７】ボリュームデータ集合のセクション分け 一実施の形態において、ボリュームデータ集合は時間に
おけるセクションをレンダリングされる。図９は、ｘ方
向においてレンダリングするためにボリュームデータ集
合１０が「セクション」３４０に分割される方法を示し
ている。各セクション３４０は、図示された実施の形態
においてｘ、ｙ、ｚ次元においてそれぞれペアの境界を
含む、境界によって定義されている。図示されたｘ次元
の場合は、セクション分け、つまり各セクション３４０
の上部、底部、前面および後面の境界のみがボリューム
データ集合１０自体の相当する境界と一致する。同様
に、最も左のセクション３４０−１の左の境界と最も右
のセクション３４０−８の右の境界とは、ボリュームデ
ータ集合１０のそれぞれの左および右の境界と一致す
る。残りのセクション境界はすべて、たがいに境界分離
セクション３４０である。

【００６８】図示の実施の形態では、データセット１０
は、たとえば、ｘ方向において２５６ボクセルの幅があ
る。こうした２５６ボクセルは８つのセクション３４０
に分割され、これらセクションはそれぞれ正確に３２個
のボクセルの幅である。各セクション３４０は別々にレ
ンダリングされて、処理エレメント２１０内で必要なバ
ッファメモリの量を減少させるが、これはバッファのサ
イズがスライスのボクセル数と比例するためである。

【００６９】図示の実施の形態では、ボリュームデータ
集合１０は、固定幅のセクションに分割されるので配列
ば、ｘ方向において任意の幅にすることができる。ｙ方
向におけるボリュームデータ集合１０のサイズは、図５
のバッファ１０６および１１４のようなＦＩＦＯまたは
遅延バッファのサイズによって制限され、ｚ方向におけ
るボリュームデータ集合１０のサイズは、以下に述べる
セクションメモリのサイズによって制限される。

【００７０】しかし、異なる観察方向のためにこの制限
は置換座標に適用され、この制限は異なるオブジェクト
の軸に適用されることに注意すべきである。したがっ
て、実際にはボリュームは立方体となる。

【００７１】ホストメモリからＶＧＢへのボリュームデ
ータ集合の伝送 図７を再び参照すると、一実施の形態において、ホスト
メモリ１３４とボクセルメモリ１００との間のボクセル
の伝送は、直接メモリアクセス（ＤＭＡ）プロトコルを
用いて実行される。たとえば、ボクセルはホストメモリ
１３４およびボクセルメモリ１００の間をホストデータ
経路またはＰＣＩバス２０８を介して、（ＤＭＡ伝送の
ための）バスマスターまたはバスターゲットとしてのＶ
ＲＣ２０２で伝送することができる。

【００７２】ボクセルがホストメモリ１３４からボクセ
ルメモリ１００へとＤＭＡ操作を通じて伝送される例は
主に四つある。まず、ホストメモリ１３４における全体
ボリュームオブジェクトをボクセルメモリ１００におい
て完全なボリュームとしてロードすることができる。第
二に、ホストメモリ１３４における全体ボリュームオブ
ジェクトは、あまりありえないようなことであるが、ボ
クセルメモリ１００のサブボリュームとして保存するこ
とができる。サブボリュームは、一つのレンダリングの
通過において通常処理することのできない全体ボリュー
ムの、いくつかのもっと小さい部分である。第三に、ホ
ストメモリ１３４のボリュームオブジェクトの一部また
はサブボリュームを、ボクセルメモリ１００で完全なオ
ブジェクトとして保存することができる。あるいは、ホ
ストメモリ１３４上のボリュームオブジェクトの一部ま
たサブボリュームをボクセルメモリのサブボリュームと
して保存する。

【００７３】ホストメモリ１３４からボクセルメモリ１
００へと完全なボリュームを伝送するには、一つの伝送
コマンドにおいて伝送するために指定されるボリューム
データ集合の開始位置およびサイズで、一つのＰＣＩバ
スマスター伝送を使って行う。ホストメモリのボリュー
ムデータ集合の一部またはサブボリュームをボクセルメ
モリに伝送するには、ＰＣＩバスマスター伝送のセット
を使うが、これはホストボリュームの隣接するボクセル
ビームがホストメモリにおいて隣接して保存することが
できないからである。

【００７４】ホスト１３０とＶＧＢ１４０との間のＤＭ
Ａ伝送を制御するために、多数のレジスタがホストおよ
びレンダリングコントローラ２１４に備えられている。
こうしたレジスタは、ホストメモリのボリュームの原点
アドレスを指定するＶｘ＿HOST＿MEM＿ADDRレジスタ
と、ホストメモリのボリュームのサイズを示すＶｘ＿HO
ST＿SIＺEレジスタと、サブボリュームの原点が位置す
る原点からのオフセットを示すＶｘ＿HOST＿OFFSETレジ
スタと、サブボリュームのサイズを伝送するよう記述す
るＶｘ＿SUBVOLUME＿SIＺEレジスタとを含む。Ｖｘ＿OB
JECT＿BASE、Ｖｘ＿OBJECT＿SIＺE、Ｖｘ＿OFFSETおよ
びＶｘ＿SUBVOLUME＿SIＺEのレジスタは、ホストメモリ
からのオブジェクトがボクセルメモリにロードされる位
置を示すための、基準アドレス、サイズ、基準アドレス
からのオフセット、およびサブボリュームサイズを提供
する。これらのレジスタは、ホストメモリからのオブジ
ェクトがボクセルメモリにおいてどこにロードされるの
かを示す。

【００７５】レンダリングされたボリュームデータ集合
のボクセルメモリからホストメモリへの転送は、上記で
説明したレジスタを使い、ターゲットであるホストメモ
リ１３４でＤＭＡ伝送を介して実行される。

【００７６】ボクセルメモリミニブロックのボクセルの
保存 一実施の形態において、ボクセルメモリ１００は、四つ
のパラレルで動作する同期ダイナミックランダムアクセ
スメモリモジュール（ＳＤＲＡＭｓ）のセットとして構
成されている。各モジュールは一つまたはそれ以上のメ
モリチップを含むことができる。なお、それよりも多い
または少ないモジュールを使用することができ、またモ
ジュールの数はパイプラインの数とは無関係である。こ
の実施の形態では、１６ビット幅のデータアクセス経路
を有する６４メガビットのＳＤＲＡＭを使用して、たと
えば１２５から１３３ＭＨｚの範囲のバーストモードア
クセスを提供することができる。こうして、四つのモジ
ュールは、たとえばボクセル毎に１６ビットで２５６×
２５６×２５６個のボクセルのボリュームデータ集合を
保存するのに十分な、２５６メガビットのボクセルメモ
リを提供する。一実施の形態において、ボクセルデータ
はボクセルメモリでミニブロックとして編成されてい
る。

【００７７】図１２は、ここでは変換オブジェクト空間
として表した、軸３０６の座標系に基づく三次元空間に
配置された８つの隣接するボクセル３０２の配列３００
を示す。なお、下で説明する例では、オブジェクト座標
（ｕ，ｖ，ｗ）と置換座標系（ｘ、ｙ、ｚ）との間の変
換は、つまり観察方向を考慮して、変換レジスタを用い
て実行される。アドレス変換の方法は、以下において図
１９から図２２を参照して本明細書中でさらに詳細に説
明を行う。

【００７８】８つのボクセル３００のデータ値は、ボク
セルメモリ１００の一つのメモリモジュールにおける８
エレメントの配列３０８に保存される。各ボクセルは、
ｘ、ｙ、ｚが全て整数である座標（ｘ、ｙ、ｚ）で示さ
れる三次元空間に位置を占める。ミニブロックのメモリ
配列内のボクセルデータ値のインデックスは、三つの
ｘ、ｙ、ｚ座標のそれぞれのより低い次数のビットから
決まる。図１２に示されているように、これらの三つ
の、より低い次数のビットは、ゼロから７までの範囲の
３ビット二進数３０４を形成するために連結され、つぎ
にそのボクセルに相当する配列レメントを特定するため
に利用される。つまり、座標（ｘ、ｙ、ｚ）におけるボ
クセルのデータ値のミニブロック内の配列インデックス
は、式ＩＩで求められる。 式ＩＩ （Ｘｍｏｄ２）＋２×（Ｙｍｏｄ２）＋４×（Ｚｍｏｄ
２）．

【００７９】各ボクセルまたはサンプルの位置と同様
に、座標（ｘ、ｙ、ｚ）で三次元空間で表すことができ
るため、ミニブロックの位置をミニブロックの座標（ｘ
_mb、ｙ _mb、ｚ_mb）で表すことができる。こうした座標で
は、ｘ_mbはミニブロック全体のユニットを数え、ｘ軸に
沿ってミニブロックの位置を表す。同様に、ｙ_mbおよび
ｚ_mbはミニブロック全体を数え、それぞれｙ軸とｚ軸に
沿ってミニブロックの位置を表す。このミニブロック座
標の表記法を使うと、座標（ｘ、ｙ、ｚ）でボクセルを
含むミニブロックの位置は式ＩＩＩにより求められる。 式ＩＩＩ Ｘ_mb＝［Ｘ／２］，Ｙ_mb＝［Ｙ／２］，Ｚ_mb＝［Ｚ／
２］．

【００８０】この発明の一実施の形態では、ミニブロッ
クはスキューされているため、ｘ、ｙ、ｚ次元のいずれ
においてもボリュームデータ集合の連続するミニブロッ
クは、ボクセルメモリの四つのＳＤＲＡＭモジュールの
別々のモジュールに保存される。図１３を参照すると、
ミニブロックのねじれの第１のレベルが示されている。
（ｘ、ｙ、ｚ）のボクセル座標を有するミニブロックの
ＤＲＡＭ数は式ＩＶで下のように示されている。 式ＩＶ ＤＲＡＭ数＝（Ｘ_mb＋Ｙ_mb＋Ｚ_mb）ｍｏｄ４,

【００８１】図１３では、ミニブロック３００の三次元
の配列の部分的な図が示されている。各ミニブロックは
小さな番号を付けた小さな立方体によって描かれてい
る。この数字はそのミニブロックの特定のＤＲＡＭモジ
ュールへの割り当てを表す。図示の実施の形態では、
０、１、２、３と番号が付けられた四つの別々のＤＲＡ
Ｍモジュールがある。軸と整列した四つのミニブロック
の各グループは四つの番号のそれぞれについて一つのミ
ニグロックを含むことが、図から理解されるであろう。

【００８２】これは、式ＩＶから確認することができ
る。すなわち、座標（ｘ_mb、ｙ_mb、ｚ _mb）のいずれかの
ミニブロックから始まり、ｘ軸の方向にミニブロックを
通って順序に並べられていると、式ＩＶのＤＲＡＭ数は
０、１、２、３の数を連続して循環する。同様に、ｙま
たはｚ軸と平行なミニブロックを通って順序に並べられ
ていることにより、また、式ＩＶはＤＲＡＭ数０、１、
２、３を連続して循環する。したがって、三つの軸のい
ずれかと平行な、３０９、３１１、３１３のいずれかの
方向においてミニブロックの三次元配列をトラバーサル
する際に、四つの隣接するミニブロックのグループは、
ＤＲＡＭモジュールの四つの独立したメモリからいつで
もパラレルに呼び出すことができる。メモリモジュール
内のメモリ位置へのミニブロックの割り当てについて
は、以下で説明する。

【００８３】より一般的には、システムがＭ個の独立し
たメモリモジュールを含む場合、座標（ｘ_mb、ｙ_mb、ｚ
_mb）のミニブロックは、以下に式Ｖで示すように、メモ
リモジュールに割り当てられる。 式Ｖ Ｍｏｄｕｌｅ数＝（ｘ_mb＋ｙ_mb＋ｚ_mb）ｍｏｄＭ．

【００８４】つまり、図示した実施の形態のメモリサブ
システムがＭ個の別個のモジュールを含んでいることに
よりパラレルにするために一つのモジュールにアクセス
するのに必要な同じ時間量でＭ個すべてに同時にアクセ
スすることができる場合、ミニブロックのメモリモジュ
ールへの割り当ては、ミニブロックの座標を合計し、Ｍ
で分割し、残りをとることで与えられる。

【００８５】これにより、いずれかの軸と整列するＭ個
のブロックのいずれかのグループを同時に呼び出すこと
が保証される。ボリュームデータ集合のいずれかの軸に
沿って同時にＭ個のミニブロックのグループを呼び出さ
なければならないのは、ボリュームデータ集合のトラバ
ースの順序が観察方向に依存しているからであるという
ことが理解されよう。

【００８６】図示の実施の形態において、ミニブロック
はボリュームデータ集合の軸と一線上に並んだ線形のグ
ループにおいてアクセスされるが、他の実施の形態は、
ボリュームデータ集合のトラバースの順序には関係な
く、矩形のグループ、立方体のグループ、またはその他
のサイズおよび形状のグループにおいて呼び出すことが
できるように異なる式でミニブロックをスキューでき
る。

【００８７】メモリのバンクへの編成 現代のＤＲＡＭモジュールでは、ＤＲＡＭの種類のクロ
ック速さで適当なサイズの「バースト」でＤＲＡＭモジ
ュールへとデータの呼び出しまたは書き込みを行うこと
ができる。同期のＤＲＡＭまたは「ＳＤＲＡＭ」モジュ
ールの通常のクロック速さは、それぞれ１サイクル当た
り７．５ナノ秒、７ナノ秒、および６ナノ秒に対応し
て、１３３ＭＨｚ、１４７ＭＨｚ、および１６６ＭＨｚ
を含んでいる。

【００８８】クロック速さを維持するのに必要な通常の
バーストサイズは、それぞれ１６ビットの、５つから８
つのメモリエレメントである。開発中のほかのタイプの
ＤＲＡＭは８００ＭＨｚまでのクロック速さを有してお
り、またそれぞれ１６ビットの、１６個のデータエレメ
ントの通常のバーストサイズを有する。こうした現在の
ＤＲＡＭモジュールでは、連続するバーストは、ＤＲＡ
Ｍモジュール内の独立したメモリバンクからのものであ
る限り、アイドルサイクルを中断させることなく適応さ
せることができる。つまり、連続してアドレス指定され
たデータエレメントのグループはＤＲＡＭモジュールの
異なるまたは対立（コンフリクト）しないメモリバンク
に保存されて、つぎに、ＤＲＡＭの最大定格速度でアイ
ドルサイクルを中断させることなく間断なく読み出しま
たは書き込みを行うことができる。

【００８９】次に図１４を参照すると、ＤＲＡＭのバン
クに対応するグループにおいてミニブロックがさらに編
成されている。これは、ボクセルスキューイングの第二
の層を構成している。４×４×４のミニブロックの各グ
ループは、大きな数字を付されている。各数字は、割り
当てられたＤＲＡＭモジュールの同じ数字で、バンクへ
のグループの各ミニブロックの割り当てを表している。
たとえば、図のミニブロック３１２のグループは数字０
が付されている。これは、グループ３１２内の各ミニブ
ロックが、各メモリモジュールのバンク０に記憶されて
いることを意味している。同様に、グループ３１４のミ
ニブロックは全てそれぞれのメモリモジュールのバンク
１に記憶されており、グループ３１６のミニブロックは
全てそれぞれのメモリモジュールのバンク２に記憶され
ている。

【００９０】図示の実施の形態において、各ＤＲＡＭモ
ジュールは、０、１、２、３を付された四つのバンクを
有している。座標（ｘ_mb、ｙ_mb、ｚ_mb）のミニブロック
は、下の式ＶＩによってバンクに割り当てられている。 式ＶＩ Ｂａｎｋ数＝（［Ｘ_mb／４］＋［Ｙ_mb／４］＋［Ｚ_mb／
４］）ｍｏｄ４. ＤＲＡＭモジュール毎のバンクの数が図示された実施の
形態のＤＲＡＭモジュールの数と同じであるという事実
は偶然である。その他の実施の形態はより多いまたは少
ないモジュールのモジュールを有することができ、それ
ぞれのモジュールはより多いまたは少ないバンクを有す
ることが可能である。

【００９１】パイプライン化された処理エレメントが、
任意の直交する方向にボリュームデータ集合をトラバー
サルする際に、いずれかの軸と平行なグループにおいて
一度に四つのミニブロックを呼び出すと、グループ０お
よびグループ１などの隣接するグループは必ず異なるバ
ンクにあることが図から理解されよう。これは、ＤＲＡ
Ｍモジュールの「バーストモード」のアクセスの利点を
利用して、ＤＲＡＭモジュールの一部においてアイドル
サイクルを中断させることなく、いずれかの軸にそって
トラバーサルするために、四つのミニブロックのグルー
プを間断なく呼び出すことができるということを意味し
ている。こうしてＤＲＡＭの帯域幅の効率が最大限にな
る。

【００９２】より一般的には、メモリバンクへのミニブ
ロックの割り当ては、メモリモジュールへのミニブロッ
クの割り当てと同じようにスキューすることができる。
つまり、ミニブロックはＭ個のメモリモジュールにわた
ってスキューすることができるため、ボリュームデータ
集合が横断をどの方向に向かってするかに関係なく、同
時アクセスが可能になる。同様に、各モジュール内のミ
ニブロックはＢ個のメモリバンクにわたってスキューす
ることができるため、バンク内の連続するミニブロック
へのアクセスはアイドルサイクルを中断させることによ
る遅れが生じない。こうして、モジュールとバンクにわ
たってミニブロックをスキューする２層を形成する。図
示の実施の形態では、ミニブロックのメモリバンクへの
割り当ては下の式ＶＩＩによって与えられる。 式ＶＩＩ Ｂａｎｋ数＝（［Ｘ_mb／Ｍ］＋［Ｙ_mb／Ｍ］＋［Ｚ_mb／
Ｍ］）ｍｏｄＢ．

【００９３】しかし、その他の実施の形態は、その他の
規則によって、たとえば異なる距離によって各次元にお
いてスキューするなどすることで、バンクにおいてミニ
ブロックをスキューすることができるため、三つの次元
における距離は互いに比較的最良のものである。

【００９４】レンダリング中のボリュームのトラバーサ
ル ボクセルは、ミニブロックとしてボクセルメモリに編成
されるが、これらはスライス／ビームの順で進行する。
図１５を参照すると、スライス／ビームの順序が意味す
ることの説明が与えられている。図９を参照して以前に
述べたように、ボリュームデータ集合１０は、以前に述
べたように、観察方向とほとんど平行な軸であるｚ軸に
おいて平行な「スライス」３３０として処理される。各
スライス３３０はｙ方向の「ビーム」３３２に分かれ、
各「ビーム」３３２はｘ方向のボクセル１２の列を構成
する。ビーム３３２内のボクセル１２は、以前に述べた
ように、四つのレンダリングパイプライン２１２によっ
てパラレルに処理されるボクセル１２のグループ３３４
に分かれる。

【００９５】図示の例では、グループ３３４はｘ次元に
おける線に沿って四つのボクセルで構成されている。グ
ループ３３４はビーム３３２内を左から右への順序で処
理される。ビーム３３２は、スライス３３０内を上から
下への順序で処理され、スライス３３０は前から後ろへ
の順序で処理される。処理のこの順序は、ｘ、ｙ、ｚ方
向におけるデータセット１０の三次元スキャンに対応し
ている。原点の位置およびｘ、ｙ、ｚ軸の方向は異なる
観察方向によって変わることがあるということが理解さ
れよう。

【００９６】図１５では、グループ３３４はｘ軸に平行
な線形の配列として図示されているが、その他の実施の
形態では、グループ３３４は別の軸と平行な線形の配列
にしたり、いずれかの二つの軸と同一線上にある矩形の
配列にしたり、または平行なパイプ配列にしたりしても
よい。こうしたほかの実施の形態におけるビーム３３２
およびスライス３３０は、それに相当する異なった厚さ
を有する。たとえば、各グループ３３４が２×２×２の
矩形のミニブロックである実施の形態では、ビーム３３
２はｙ次元およびｚ次元の両方において厚さは二つのボ
クセルであり、スライス３３０はｚ次元において厚さは
二つのボクセルである。本明細書に記載されているボリ
ュームデータ集合の処理方法は、ボクセルのこうしたグ
ルーピングにも適用される。

【００９７】ボクセルメモリのインタフェース スキューされたミニブロックフォーマットにおけるボク
セルメモリ１００へのボクセルの書き込みおよびパイプ
ラインによるスライス／ビームの順序のボクセルの処理
は、ボクセルメモリインタフェース２１６（図８）によ
って制御される。このメモリインタフェースは、メモリ
からパイプラインへのメモリチャネルの一部である。ボ
クセルメモリインタフェース２１６（ＶｘＩｆ）の一実
施の形態のブロック図が、図１６に示されている。図７
で示されているように、ボクセルメモリはＶＲＣ２０２
とボクセルメモリ１００とのレンダリングパイプライン
の間に配置される。

【００９８】ボクセルメモリインタフェース２１６は、
ボクセルメモリからのボクセルの読み出しとボクセルの
再編成を制御することにより、レンダリングのために正
確な順序でレンダリングパイプラインに対して表されて
いる。メモリチャネルを通してパイプラインへ送られる
データは二つの隣接するスライスからのボクセルデー
タ、これらのスライスに相当するＺの勾配、および制御
情報を含んでいる。ＶｘＩｆはＶＲＣ２０２のＰＣＩコ
ントローラへのインタフェースも含んでおり、このＶｘ
Ｉｆはホストからボクセルへのメモリトラフィックによ
って開始する読み出しおよび書き込みサイクルを実行す
る。

【００９９】ＶｘＩｆ２１６は、メモリインタフェース
４００と、トラバーサー４０２と、ウェイトジェネレー
タ４０４と、デスキューイングユニット（ＶｘＤｅｓｋ
ｅｗ）４０８と、スライスバッファ（ＶｘＳｌｉｃｅＢ
ｕｆｆｅｒ）４１０と、出力ユニット（ＶｘＳｂＯｕｔ
ｐｕｔ）４１２と、コントローラ（ＶｘＳｂＣｎｔｒ
ｌ）４０６とを含む。

【０１００】メモリインタフェース４００は、四つのメ
モリインタフェースを含んでおり、それぞれボクセルメ
モリの四つの各ＳＤＲＡＭモジュールのためのものであ
る。モジュール数およびパイプライン数が同じであると
いう事実は純粋に偶然なものである。ウェイトジェネレ
ータ４０４は、ボクセルの特定のスライスを通過すると
きに、ボクセルのグリッドから光線のオフセットを示す
重みを計算する。デスキューイングユニット４０８はボ
クセルメモリのＳＤＲＡＭのバンクから受け取るスキュ
ーされたボクセル順序を再構成するので、八つのボクセ
ルがミニブロックの順序になる。トラバーサー４０２
は、ボクセルメモリにアドレスを送る順序を制御する。
スライスバッファ４１０は、ボクセルメモリから抽出さ
れるデータを一時的に保存し、ミニブロックの順序から
適切なビーム／スライスの順序へとボクセルを再編成す
るのに使われる多数のバッファを含む。出力ユニット４
１２とコントローラ４０６とはボクセルデータをボクセ
ルメモリインタフェースからレンダリングパイプライン
２１２ａから２１２ｄへと送る。メモリチャネルの操作
部分を形成するメモリインタフェース４１１ａから４１
１ｄと、トラバーサー４０２と、デスキューイングユニ
ット４０８と、スライスバッファ４１０とは、以下によ
り詳細に記述する。

【０１０１】メモリコントローラ 次に図１７を簡単に参照すると、メモリコントローラ４
００の一実施の形態のブロック図が示されている。メモ
リコントローラ４００は、ＰＣＩデータバス２０８とＶ
ＲＣ２０２とのそれぞれを通してホストから受信された
アドレス、制御およびデータをボクセルメモリ１００に
伝送するホストデータ経路４０３を含む。こうして、こ
のデータ経路はホストメモリからボクセルメモリへとデ
ータを送るのに使用される。ＰＣＩインタフェースは、
pc＿ＶｘRequest信号４０３ａと、pc＿ＶｘMemReg信号
４０３ｃと、pc＿Ｖｘ＿ReadＷＲＩＴＥ信号４０３ｂと
を通してボクセルメモリへ読み出しまたは書き込みサイ
クルを要求する。pc＿ＶｘMemRegおよびpc＿Ｖｘ＿Requ
estが両方とも高い場合、ボクセルメモリへのアクセス
が行われる。ホスト経路４０３のラインｐｆは、各個別
メモリインタフェース４１１ａから４１１ｄに結合され
る。メモリコントローラはpc＿ＶｘAddressバス４０３
ｄおよびpc＿ＶｘBｙteEn４０３ｆにあるアドレスをデ
コードする。

【０１０２】アドレス、データおよび制御信号はＶＲＣ
２０２からＶｘResidue４２５に送られる。さらに、ス
トール（stＡＬＬ）信号Ｖｘ＿pcStＡＬＬは、レジスタ
４２５に保持されている。このレジスタは、ストール信
号がＶＲＣ２０２に送られる前に論理のさらなるステー
ジを提供するのに使用される。ＶｘResidue回路４２５
は、書き込みデータを一直線上にないアクセスのために
同一線上にそろええることが必要な論理を含む。ＰＣＩ
インタフェースからのアドレスおよびデータおよび制御
も、ＶｘSetupレジスタ４２７に送られる。

【０１０３】ＶｘSetupレジスタ４２７は、オブジェク
トをレンダリングするのに使用する多数の前方端部レジ
スタを含む。これらのレジスタには以下のものが含まれ
る。特に、その中でも、ＲＥＮＤＥＲ＿OBJECT＿SIＺ
E、ＲＥＮＤＥＲ＿OBJECT＿BASE、Ｖｘ＿OBJECT＿SIＺ
E、Ｖｘ＿OBJECT＿BASE、transform、leftｘ、leftｙ、
topｙ、bottomｙ、frontｚ、backｚ，leftSection、お
よびrightSectionである。一実施の形態では、レジスタ
は全て書き込み専用であり、各レジスタには、アクティ
ブで継続中の二つの記憶セットがある。こうしたレジス
タの内容の様々な利用について、以下にさらに詳細に説
明されている。

【０１０４】ＰＣＩアドレスはアドレスセレクタとして
働くＶｘAddrMuｘ４３２に送られる。このＶｘAddrMuｘ
４３２はＰＣＩアドレス（初期の書き込み動作中に使用
する）とトラバーサー４０２（図１７）によって生じる
アドレスとの選択を行う。トラバーサー４０２は、以下
により詳細に説明するように、原点アドレスで開始し任
意の平面に沿ってインクリメントする連続アドレスを提
供する。このように、トラバーサーは、８のバーストに
おいてボクセルメモリからボクセルを読み出すために使
用される自動アドレスジェネレータである。

【０１０５】選択したアドレスは、つぎにマルチデュプ
レクサ（ＶｘAddrMult ４３５）とアドレス変換器（Ｖ
ｘAddrTrans ４４２）に送られる。トラバーサーおよび
ＰＣＩインタフェースの両方から受け取ったアドレス
は、ｘ、ｙ、ｚ座標にある論理アドレスである。この座
標においてｘ、ｙ、ｚは、（ｘ、ｙ、ｚ）＝（０，０，
０）の原点を有するホストメモリに保存されるボリュー
ムの三次元座標のボクセルである。トラバーサーから受
け取ったアドレスはすでにミニブロックと関連してい
る。しかし、ＰＣＩインタフェースから受け取ったアド
レスはボクセルと関連している。

【０１０６】マルチデュプレクサ４３２から与えられた
ｘ、ｙ、ｚ座標からボクセルメモリの物理アドレスを計
算するには、座標がＰＣＩインタフェースによって与え
られている場合に、座標のそれぞれから最も重要度の低
いビットを除くことで座標をミニブロック座標ｘ_mb、ｙ
_mb、ｚ_mbに変換する。ミニブロック相対座標が（トラバ
ーサーまたはＰＣＩインタフェースのどちらからきてい
るのか）確かめられると、ＳＤＲＡＭアドレスがＶｘAd
drMult ４３５とＶｘAddrTrans ４４２から次のように
求められる。ＳＤＲＡＭ数は上記の式Ｖを使って決定さ
れる。ミニブロックに関連するＳＤＲＡＭのバンクアド
レスは、上記の式ＶＩＩを使って決定される。

【０１０７】バンク内の列アドレスは、次の式ＶＩＩＩ
ａからＶＩＩＩｃを用いて決定される。 式ＶＩＩＩａ 相対列アドレス＝（ｘmb＋ｙmb*Siｚeｘ＋ｚmb*Siｚeｘ
*Siｚeｙ）, ここで、Siｚeｘはｘ平面におけるミニブロックの数で
あり、Siｚeｙはｙ平面におけるミニブロックの数であ
る。一実施の形態において、ボリュームがSiｚeｘ＝Si
ｚeｙ＝Siｚeｚとして平行六面体になっている場合、各
次元におけるボリュームのサイズは、メモリインタフェ
ース４１１ａから４１１ｄのセットアップレジスタ４２
７におけるレジスタＶｘ＿OBJECT＿SIＺE（アドレスが
ＰＣＩインタフェースから来ている場合）またはレジス
タＲＥＮＤＥＲ＿OBJECT＿SIＺE（アドレスがトラバー
サーから来ている場合）に保存される。 式ＶＩＩＩｂ 絶対列アドレス＝相対列＋基準オフセット この場合、基準オフセットは、メモリインタフェース４
１１ａから４１１ｄのセットアップレジスタ４２７にお
けるレジスタＶｘ＿OBJECT＿BASE（アドレスがＰＣＩイ
ンタフェースから来ている場合）またはレジスタＲＥＮ
ＤＥＲ＿OBJECT＿BASE（アドレスがトラバーサーから来
ている場合）に保存される。 式ＶＩＩＩｃ SDRAMに対する列アドレス＝絶対列／５１２ この場合、５１２は特定のＳＤＲＡＭの列サイズに依存
する。これにより、（９つの）ビット位置のシフトによ
って割算の計算が容易に行われることができる。

【０１０８】行アドレスは次のように生成される。読み
出しには、アドレスがトラバーサーから与えられている
場合、８回の読み出しのバーストにおいてアクセスが必
ず行われるので、行アドレスの下位の３ビットはゼロで
ある。書き込みには、アドレスがＰＣＩインタフェース
からである場合、行アドレスの下位の順のビットは下の
式ＩＸにおいて次のように求められる。 式ＩＸ 行［２］＝ｚ［０］、行［１］＝ｙ［０］、行［０］＝
ｘ［０］ コラムアドレスの残りのビットは、下の式Ｘによって求
められる。 式Ｘ 行（７：３）＝列（８：４）

【０１０９】アドレスは、トラバーサーまたはＰＣＩイ
ンタフェースのいずれからにも関係なく、ボクセルコン
トローラステートマシン（ＶｘMiState）４５０へと送
られる。ボクセルコントローラステートマシン４５０
は、ＶｘAddrTrans ４４２から受け取ったアドレスに応
答して動作し、ＶｘMemCntrl ４３０から受け取った要
求を、ボクセルメモリの読み出し、書き込み、およびリ
フレッシュを実行するためにＳＤＲＡＭの制御信号４０
１を適切に確定する（assert）。書き込みデータはライ
ン４１０ｄのボクセルメモリに送られ、読み出しデータ
はライン４０１ｅのボクセルメモリから取得される。受
け取ったデータはＶｘBuildLatch４４４でコントローラ
に収集される。

【０１１０】メモリコントローラからの出力ポートは二
つある。第１の出力ポートはＰＣＩインタフェースへの
ものであり、データはライン４０３ｈから４０３ｊにお
いてＶＲＣ２０２のＰＣＩインタフェースへと送られ
る。第二の出力ポートはデスキューワ（deskewer）４０
８へのものである。データはビルドラッチ（build latc
h）からデスキューイングユニット４０８へと送られ
て、本明細書において後で述べるように、（スライスバ
ッファで保存した後）レンダリングパイプラインへとさ
らに送られる。

【０１１１】ボクセルメモリステートマシン 次に図１８を簡単に参照し、ボクセルステートマシン４
５０のステート図についてまず説明する。ステートマシ
ン４５０は、ボクセルメモリトラフィックの異なるソー
スから要求の受信および処理を行い、異なる独立したメ
モリインタフェースへと特定のコマンドを発する。この
要求には、レンダリングの要求、読み出しおよび書き込
みの要求、およびメンテナンスの要求が含まれる。レン
ダリングの要求は、メモリモジュールからレンダリング
パイプラインへとボクセルを同期伝送する。読み出しお
よび書き込みの要求は、ホストメモリとボクセルメモリ
との間のデータの非同期伝送を行う。メンテナンスの要
求は、メモリのリフレッシュおよびプレチャージ（prec
harge）を行う。

【０１１２】要求の処理の順序は、最高から最低へと次
の順序において、要求の優先度に基づいている。つま
り、起動のみにおけるパワーアップシーケンス、システ
ムの作動中、レンダリング要求、メンテナンス要求、お
よび読み出し／書き込み要求の順である。このように、
レンダリングは作動中において最も高い優先度のタスク
であり、メンテナンス要求、および読み出しまたは書き
込み要求よりも必ず優先される。

【０１１３】図１８に示すように、リセット後、ステー
トマシンはＰＲＥＣＨＡＲＧＥステート４７０に進み、
このステートでは、ＳＤＲＡＭの列および行のラインが
標準のＳＤＲＡＭプレチャージサイクルにおいて事前に
割り当てられている。こうしてステートマシンはＲＥＦ
ステート４７２に進み、このステートではリフレッシュ
サイクルが行われる。

【０１１４】次にステートマシンはＩＤＬＥステート４
７４に進み、このステートでは、タイムアウトによりＰ
ＲＥＣＨＡＲＧＥステート４７０にステートマシンが戻
るまで、またはステートマシンが要求を受けるまで、こ
のステートが続く。

【０１１５】要求が読み出しまたは書き込みの要求であ
る場合、ステートマシンはＭＲＳ＿B1 ４８８に進み、
ここではＢＵＲＳＴ＿ＭＯＤＥレジスタが１の値に書き
込まれ、要求がデコードされる。ＰＣＩ＿ＲＥＡＤステ
ート４９２は読み出しを行い、ＰＣＩ＿ＷＲＩＴＥステ
ート４９４は書き込みを行う。ステートマシンは、全て
のデータが戻るまでこの状態のままになっており、次に
ＳＹＮＣ＿ＲＦＳステート４９０に、その次にＰＲＥＣ
ＨＡＲＧＥステート４７０に進む。

【０１１６】レンダリングの要求が受け取られると、ス
テートマシンはＳＹＮＣ＿ＲＥＮＤＥＲステート４７６
に進む。ＳＹＮＣ＿ＲＥＮＤＥＲステートにおいて、ス
テートマシンは全てのメモリインタフェースがアイドル
になるまで待機し、次にＭＲＳ＿Ｂ８ステート４７８に
進み、このステートではＢＵＲＳＴ＿ＭＯＤＥレジスタ
が８の値で書き込まれる。次にステートマシンはＶｘ＿
ＲＥＡＤＹステート４８０に進む。

【０１１７】Ｖｘ＿ＲＥＡＤＹステート４８０では、回
路はレンダリングの準備ができており、ステートマシン
はＲＥＮＤＥＲステート４８２に進む。ＲＥＮＤＥＲス
テート４８２では、適切な信号がＳＤＲＡＭに送られ
て、８つのボクセルのバーストモード読み出しを行い、
ステートマシンはＶｘ＿ＲＥＡＤＹステート４８０に戻
る。ステートマシンは、バーストモード読み出しが完了
するまでＶｘ＿ＲＥＡＤＹステート４８０のままになっ
ており、さらに読み出しを行う場合には、ステートマシ
ンは、完全なレンダリング要求が完了するまでステート
４８２と４８０との間を循環する。

【０１１８】レンダリング要求が完了すると、ステート
マシンはＶｘ＿ＲＥＡＤＹステート４８０からＲＥＦ＿
ＡＬＬステート４８６へと進み、ここで全てのボクセル
メモリがリフレッシュされる。次に、ステートマシンは
ＩＤＬＥステート４７４に戻り、ここで次の要求の受信
またはプレチャージサイクルにむけて待機する。

【０１１９】こうして、ステートマシンは、ＰＣＩ読み
出しおよび書き込みとバーストモードのレンダリング操
作との両方を取り扱うメカニズムを提供しており、一方
でＳＤＲＡＭのリフレッシュおよびプレチャージの要求
をサポートする。

【０１２０】ＰＣＩ読み出しおよび書き込みの要求以上
の要求をレンダリングさせるための優先度を与えること
により、ステートマシンはリアルタイムレンダリング速
さが維持されることを保証することができる。

【０１２１】再び図１６を参照し、ボクセルメモリイン
タフェースの残りのコンポーネントのいくつかについて
次に説明する。

【０１２２】座標の変換 トラバーサー４０２は、観察方向に基づいた正確な順序
でミニブロックのレンダリング要求に関するアドレスを
ボクセルメモリインタフェース４００に送る責任を有し
ている。この発明の一実施の形態によると、トラバーサ
ーは変換レジスタ５２０（図２０参照）を使って、置換
座標系におけるボクセルのアドレスへとオブジェクト座
標系からのボクセルエレメントのアドレスを変換させ
る。置換座標系ではボリュームは観察方向によって再配
置されている。メモリインタフェースにおいてこの変換
を行うと、メモリの内容を実際に変えなくてもボリュー
ムの視点を容易に変更する方法が提供される。

【０１２３】図１９を次に参照すると、トラバーサー４
０２の一実施の形態のブロック図が示されており、カウ
ンタ５００とアドレス生成論理５０２とが含まれてい
る。カウンタ５００は部分的なミニブロックビームの最
も左のミニブロックのためにミニブロック座標を生成し
ている。カウンタは（ｕ，ｖ，ｗ）空間においてオブジ
ェクト座標を保持しているが、ｘ、ｙ、ｚの順でオブジ
ェクトを横断させる際にインクリメントまたはデクリメ
ントされる。これにより、これにより、オブジェクト
（ｕ，ｖ，ｗ）空間（ボリュームの原点はボリュームの
一つの隅に配置されており、通常はオブジェクト自体の
視点から点が開始される）から変換（ｘ、ｙ、ｚ）空間
（オブジェクトの原点が画像平面に最近傍のボリューム
の頂点になるよう再配置され、ｚ軸は観察方向とほとん
ど平行なボリュームのエッジになっている）へと一部変
換が行われる。

【０１２４】このトラバースの順序は、ｘ、つぎにｙ、
つぎにｚ、そしてセクションの順に続く。ｕ、ｖ、ｗの
座標は、選択された観察方向と、メモリコントローラの
変換レジスタ５２０で選択されるマッピングとに基づい
てｘ、ｙ、ｚカウンタへとロードされる。この変換レジ
スタは観察方向によってボリュームデータ集合のアドレ
スを変換するために使用される。このように、変換レジ
スタはオブジェクト座標から置換座標へとボリュームの
論理的な原点を変換するのに使用することができる。

【０１２５】図２０は、変換レジスタ５２０に保存され
る例としてのマッピングデータを示す。このマッピング
データは、図１で示すようなオブジェクト座標系と置換
座標系との間をマッピングするものであり、selectXフ
ィールド５２２と、selectYフィールド５２３と、selec
tZフィールド５２４とを含む。selectX、selectY、sele
ctZのフィールドを使うと、ｕ座標を、ｖおよびｘ座標
でできるのと同じく、ｘ，ｙ、ｚ平面にマッピングする
ことができる。さらに、変換マトリクス（matriｘ）
は、negXフィールド５２６と、negYフィールド５２７
と、negZフィールド５２８とを含む。フィールド５２６
から５２８は、それぞれのｘ、ｙ、およびｚ次元のカウ
ンタについて、インクリメントカウントを行うのに使わ
れる。実質的には、ボリュームのボクセルは変換レジス
タ５２０の内容に基づいた三つの次元のいずれかにおい
て回転またはフリップする（flip）ことができる。

【０１２６】図１９を再び参照すると、トラバーサー４
０２のカウンタ５００は、８つのカウンタ５００ａと、
ｘ次元のカウンタ５００ｂと、ｙ次元のカウンタ５００
ｃと、ｚ次元のカウンタ５００ｄと、セクションカウン
タ５００ｅとへのカウントを含む。

【０１２７】上記で述べたように、カウンタのそれぞれ
へのインクリメント値は、変換レジスタ５２０のnegX、
negY、negZのフィールドに基づいている。たとえば、ne
gXのフィールドを１に設定すると、インクリメント値は
ａ−１になり、１以外に設定するとａ＋１になる。

【０１２８】セットアップレジスタ４２７からのleft
Ｘ、leftＸ、rightＹbottomＹ、frontＺ、backＺおよび
leftSection、rightSectionの値により、ボクセルメモ
リのボリュームデータ集合のボクセル座標が定義され
る。こうした値は、ミニブロックアドレスとしてカウン
タのそれぞれについて初期値と最終値とを計算するのに
使用される。一実施の形態の各サイクルにおいて、部分
的なミニブロック「ビーム」ユニット（四つのミニブロ
ックを含む）がアドレスジェネレータ５０２に送られ
る。アドレスジェネレータ５０２は、部分的なミニブロ
ックビーム座標を、ビームのそれぞれのミニブロックに
対する四つの別々のミニブロックアドレスに変換する。
こうした四つのアドレスは、四つのＳＤＲＡＭのそれぞ
れにおいて四つの相当するミニブロックを指定する。こ
うした座標を使うことで、アドレスジェネレータはアド
レスを四つのメモリモジュールのそれぞれに送って、ミ
ニブロックを抽出する。

【０１２９】デスキューイングユニット 各ミニブロックは、トラバーサーによって生成されるア
ドレスを使ってメモリモジュールおよびバンクからの連
続するメモリアドレスのセットとして読み出される。書
き込み処理中におけるミニブロックのスキューのために
（式ＩＩからＶＩＩＩを参照して上記に記載）、ミニブ
ロック読み出しに与えられているボクセル値の順序は、
ボクセルが処理される順序と必ずしも一致しない。この
状況を考慮するため、デスキューイングユニットを使っ
たデスキューイングの方法をつぎに紹介する。

【０１３０】四つのＳＤＲＡＭの各読み出しサイクル
は、８つのバーストにおいて３２個のボクセルを提供し
ており、デスキューイングユニットは各バースト読み出
しサイクルにおいてデータのミニブロックを四つ受け取
る。

【０１３１】四つのミニブロックのそれぞれについて受
け取ったボクセルの順序は、図２１で示されるような回
路を用いてデスキューイングされる。デスキューイング
ユニット４０８はバッファ４４４のシーケンスを含むよ
うに示されており、Ｍ個のＳＤＲＡＭデバイスそれぞれ
のためのものである（本実施の形態では、四つのＳＤＲ
ＡＭデバイスが設けられている）。マルチデュプレクサ
４３８は、ボクセルの予想されている順序（図１２で示
されている１から８）を反映するよう、受け取ったボク
セルの順序を再編成するために設けられている。

【０１３２】ボクセルの選択は、ライン４４２を介して
ミニブロックデスキューイング論理４４０によって制御
される。ミニブロックはつぎにＶｘSliceBuffer ４１０
に送られる。

【０１３３】デスキューイング論理４４０は、ボクセル
メモリへボクセルを書き込み中に実行されたねじれの量
に応じて、さらに変換レジスタ５２０の内容に応じて、
ボクセルの予想される順序（図１２の１から８で示され
る）へと受け取ったボクセルの順序を再編成する。一般
的には、ボクセルの順序の再編成は６つの規則に従う。

【０１３４】変換レジスタがｘおよびｙを交換するため
に示す場合、ポジション１のボクセルはポジション２の
ボクセルと入れ替わり、ポジション５のボクセルはポジ
ション６のボクセルと入れ替わる。変換レジスタがｘお
よびｚを交換するために示す場合、ポジション１のボク
セルはポジション４のボクセルと交換され、ポジション
３のボクセルはポジション６のボクセルと交換される。
変換レジスタがｙおよびｚを交換するために示す場合、
ポジション２のボクセルはポジション３のボクセルと交
換され、ポジション４のボクセルはポジション５のボク
セルと交換される。

【０１３５】変換レジスタがｘを無効にする場合、連続
する偶数および奇数のポジションにあるボクセルが交換
される（つまり、ボクセル０は１と、ボクセル２は３
と、など）。変換レジスタがｙを無効にする場合、ボク
セル０および１はボクセル２および３と、またボクセル
４および５はボクセル６および７と交換される。変換レ
ジスタがｚを無効にする場合、０，１，２および３のポ
ジションにあるボクセルは、４，５，６および７のポジ
ションにあるボクセルと交換される。

【０１３６】どのモジュールを開始モジュールにするか
を決定するには、つぎの規則を使用する。ｘの記号がマ
イナスである場合、開始モジュールからデクリメント
し、そうでない時はインクリメントする。ｘの記号、ｙ
の記号、ｚの記号がそれぞれプラスである場合、開始モ
ジュールは０である。ｘの記号、ｙの記号、ｚの記号を
含むグループのうち二つがマイナスであり一つがプラス
である場合、開始モジュールは２である。ｘの記号、ｙ
の記号、ｚの記号を含むグループのうち二つがプラスで
あり一つがマイナスである場合、開始モジュールは３で
ある。ｘの記号、ｙの記号、ｚの記号が全てマイナスで
ある場合、開始モジュールは１である。

【０１３７】図２２を参照すると、テーブル５２５は、
変換レジスタ５２０の内容に基づいてボクセルの順序の
例を説明している。上記の規則を使用して、デスキュー
論理４４０は適切にボクセルの順序を再編成するため、
ボクセルは処理のための予想されたミニブロックの順序
で並べられる。

【０１３８】スライスバッファ 上記で述べたように、ボクセルのねじれを解除すると、
四つのミニブロックのミニビームがＶｘSliceBuffer４
１０に送られる。スライスバッファは保存を行うため、
ミニビームの向きで受け取られたボクセルは、処理パイ
プラインに送るためのスライスの向きに変換することが
できる。

【０１３９】図２３は、ミニビームの向きおよびスライ
スの向きにおけるボクセルの間の関係を示したものであ
る。デスキューイングユニット４１０から受け取ったミ
ニブロック３７０は、ボクセルａからｈを含む。一実施
の形態において、スライスバッファは偶数および奇数の
ペアに割り当てられ、各ペアは、ボリュームデータ集合
の連続する偶数および奇数のスライスにおいて保存され
るデータと関連する。後から生じたボクセルデータが有
効である各サイクルでは、１６のボクセルがスライスバ
ッファに書き込まれ、８つのボクセルは偶数のスライス
バッファＮ、すなわちミニブロック３７０、３７２、３
７４、および３７６のそれぞれのボクセルａおよびｂの
一つに対して任意の（ｙ、ｚ）に関連しており、８つの
ボクセルは次の奇数のスライスバッファＮ＋１、すなわ
ちミニブロック３７０から３７６のそれぞれのボクセル
ｃおよびｄに対して任意の（ｙ、ｚ＋１）に関連してい
る。

【０１４０】次のサイクル、１６個のさらなるボクセル
は、それぞれ、ブロック３７０から３７６のボクセルｃ
およびｆとブロック３７０から３７６のボクセルｇから
ｈを表しており、同じ二つのスライスバッファに書き込
まれる。こうした二つのバッファへの書き込みはスライ
スが完了するまで続けられ、デスキューイングユニット
４１０から受け取った次のミニビームが、上記で述べて
いるようにスライスバッファのペアＮ＋２およびＮ＋３
に書き込まれる。

【０１４１】図２４を次に参照すると、ＶｘSliceBuffe
r４１０およびＶｘSbOutput４１２論理の一実施の形態
を示すブロック図が示されている。ＶｘSliceBuffer４
１０は、ボクセルデータ（つまり、３２×２５６×１２
ビット）の一つのスライス価（slice worth）をそれぞ
れ保存する、６つのスライスバッファメモリを含む。一
実施の形態において、各スライスバッファは、任意の書
き込みサイクルにおいて８つの１２ビットボクセルを保
存することができる１Ｋ×９６メモリのデバイスから形
成されている。スライスバッファ５３０、５３４、５３
８は偶数のスライスバッファであり、スライスバッファ
５３２、５３６、および５４０は奇数のスライスバッフ
ァである。図２３の例を使用して、ミニブロックはボリ
ュームデータ集合のスライス０および１によるものであ
ると仮定し、ビーム３８０などのボクセルの第１のビー
ムが、ビーム３８２などのボクセルの第二のビームが奇
数のスライスバッファ５３２に書き込まれるのと同時に
偶数のスライスバッファ５３０に書き込まれる。

【０１４２】次の書き込みサイクルでは、ビーム３８４
は、ビーム３８６がスライスバッファ５３２に書き込ま
れる一方で、スライスバッファ５３０に書き込まれる。
スライス０およびスライス１の全体セクションがスライ
スバッファ５３０および５３２に保存されるまで、二つ
のスライスバッファへのミニブロックの書き込みが行わ
れる。スライス３およびスライス４のセクションデータ
はスライスバッファ５３４および５３６に保存され、ス
ライス５および６のセクションデータはスライスバッフ
ァ５３８および５４０に保存される。スライスバッファ
の偶数および奇数のペアの書き込みのこのシーケンス
は、ボリュームデータ集合の次のスライスのそれぞれに
ついて継続される。

【０１４３】十分なデータがスライスバッファに書き込
まれると、レンダリング処理を開始することができる。
レンダリング処理を行うには、ボクセルをスライスバッ
ファから関連するパイプラインに送る。ＶｘSbOutput４
１２は、関連するパイプラインへのデータの伝送を制御
する。ＶｘSbOutput４１２はセレクタ５５０を含む。こ
のセレクタは６つのスライスバッファ５３０から５４０
の出力に結合されて、レンダリングパイプラインへ送る
ためのデータを生成するのに使用する６つの値のうち４
つを選択する。

【０１４４】レンダリングパイプライン 図１０は、図５および図６で表されるものと同様の四つ
の処理パイプライン２１２を含む図８の処理エレメント
２１０を示す。パラレルのパイプライン２１２はボクセ
ルメモリ１００からボクセルを受信し、ピクセルメモリ
２００へ蓄積した光線を送る。見やすくするために、三
つのパイプライン２１２−０、２１２−１、２１２−３
のみが図１５に示されている。

【０１４５】図５および図６において以前に述べたよう
に、各パイプライン２１２は、補間ユニット１０４と、
勾配推測ユニット１１２と、分類ユニット１２０と、照
射ユニット１２２と、調整ユニット１２６と、合成ユニ
ット１２４とを、関連するＦＩＦＯバッファおよびシフ
トレジスタと共に含んでいる。各パイプラインはｘ方向
においてサンプル値の隣接するボクセルを処理する。つ
まり、各パイプラインは、そのｘ座標値module４が０か
ら３までの任意の値である全てのボクセル１２を処理す
る。このように、たとえばパイプライン２１２−０は、
０から２５５の全てのｙおよびｚについて（０，ｙ，
ｚ）、（４、ｙ，ｚ）、…、（２５２，ｙ，ｚ）のポジ
ションにあるボクセルを処理する。同様に、パイプライ
ン２１２−１は、全てのｙおよびｚについて（１，ｙ，
ｚ）、（５，ｙ，ｚ）、・・・、（２５３，ｙ，ｚ）の
ポジションにあるボクセルを処理する。

【０１４６】計算に必要な値を時系列で並べるために、
各パイプラインの各操作ユニットまたはステージは、関
連するＦＩＦＯバッファを介してｙおよびｚ次元でそれ
自体への中間値を受け渡す。たとえば、各補間ユニット
１０４は、ポジション（ｘ、ｙ、ｚ）および（ｘ、ｙ＋
１、ｚ）のボクセルを抽出して、ポジション（ｘ、ｙ、
ｚ）の補間サンプルのｙ要素を計算する。

【０１４７】（ｘ、ｙ、ｚ）のポジションにあるボクセ
ルはビームＦＩＦＯ１０８（図５）によって遅延され、
この計算のために（ｘ、ｙ＋１、ｚ）のポジションにあ
るボクセルと時系列で並ぶようにする。同様の遅延をｚ
方向に使用することでｚコンポーネントを計算すること
ができ、同様の遅延も勾配ユニット１１２および合成ユ
ニット１２４によって使用される。

【０１４８】ｘ方向の計算のために、中間値を受け渡す
必要もある。しかし、この場合では、中間値は単に遅延
しているだけではなく、近傍のパイプラインへ一つのパ
イプラインから伝送されている。各パイプライン（パイ
プライン２１２−１など）はその近傍のパイプライン
（パイプライン２１２−０および２１２−２など）へ
と、四つの処理ステージ（補間、勾配推測、分類、およ
び構成）のそれぞれにおいてシフトレジスタによって結
合される。シフトレジスタは、近傍のパイプラインへと
一つのパイプラインから処理された値を受け渡すのに使
われる。一実施の形態では、最終的なパイプライン、パ
イプライン２１２−３は、シフトレジスタ１１０、１１
８、および２５０からのデータをセクションメモリ２０
４に保存するために伝達する。このデータは、第１のパ
イプラインステージ２１２−０で使用するためにセクシ
ョンメモリ２０４からあとで抽出される。実質的には、
ボクセルおよびサンプル値はパイプラインとセクション
メモリの間で計算されるので、処理に必要な値はボクセ
ルおよびサンプルの処理中に適切な時間においてそれぞ
れのパイプラインで使用可能である。

【０１４９】ボクセルは、ミニブロックよりもスライス
／ビームの順序でパイプラインに送られるため、いずれ
かの個々のパイプラインによって保存されるデータの量
は減少する。さらに、１サイクル当たりで抽出されるデ
ータ量の減少によって、パイプラインの様々なステージ
の間で伝達しなければならないデータ量も減る。より少
ないデータが保存され、かつパイプライン間で伝達され
るため、複数のパイプラインが一つの集積回路デバイス
に作られることができる。このように、対話的なリアル
タイムレンダリングを行うために低コストの代替物が設
けられている。

【０１５０】したがって、ボリュームデータのメモリ構
造を紹介した。これは、バーストモードにおけるボクセ
ルの抽出を行えるようにするねじれたミニブロックフォ
ーマットにおいてメモリにボクセルを戦略的に（strate
gically）書き込むことによりメモリコンポーネントを
最適に使用するものである。バーストモードにおいてボ
クセルを抽出することで、メモリデバイスのフルパフォ
ーマンスを実現することができ、こうして対話的なリア
ルタイムレンダリングができるようになった。一実施の
形態において、ボリューム座標はオブジェクト座標とし
て保存され、置換座標へとメモリインタフェースによっ
て変換されて、レンダリングされたコンポーネントを観
察方向と同一線上にすることができる。変換レジスタを
使用して、所望の視点を有するボクセルのアドレスにボ
クセルエレメントのアドレスを変換することができる。
メモリインタフェースにおいてこの変換を実施すること
により、メモリ内容を実際に変更する必要なくボリュー
ムの視点を変更する容易な方法が提供される。

【０１５１】メモリは、操作のその他の種類よりもレン
ダリングの要求を優先させるステートマシンによって制
御されているため、リアルタイムレンダリングをより容
易に行うことができる。レンダリング要求の結果として
抽出されたボクセルをつぎに、レンダリングのためにパ
イプラインに送る前に、ボクセルメモリのインタフェー
ス論理によって第二のフォーマットに再編成する。この
第二のフォーマットを選択しているために、レンダリン
グパイプラインのそれぞれによって保存したりパイプラ
インの間で受け渡しをしたりしなければならないデータ
量を最小にすることができ、こうして一つの集積回路内
でリアルタイムの対話的なレンダリング機能を可能にす
ることができる。

【０１５２】この発明のいくつかの実施の形態とそれに
ついての修正例および変形例を述べてきたが、当業者に
おいては、上記の説明は単なる例示的なものであり制限
するものではなく、例によって表されているだけである
ということは明白であろう。多数の修正例およびその他
の実施の形態は、当業者の範囲内にあるものであり、添
付の請求の範囲およびそれに相当するものによって定義
される発明の範囲内に相当するものであると理解されよ
う。

【０１５３】

【発明の効果】以上のように、この発明によれば、レン
ダリング操作が可能な限り素早く行われ、確実にリアル
タイムレンダリング速さが達成される、ボクセルメモリ
を制御する方法、およびメモリへのアクセスを制御する
ステートマシンを提供することができる。

【図面の簡単な説明】

【図１】 ボリュームデータ集合および各座標系の図で
ある。

【図２】 レイキャスティングによって画像平面に投射
されたボリュームデータ集合の視点の図である。

【図３】 図２のボリュームデータ集合の断面図であ
る。

【図４】 レイキャスティングによって個々の光線の処
理を示す図である。

【図５】 この発明によるリアルタイムボリュームレン
ダリングのパイプライン処理エレメントの一実施の形態
のブロック図である。

【図６】 図５のパイプライン処理エレメントの一部の
第二の実施の形態のブロック図である。

【図７】 この発明によって作動するボリュームグラフ
ィックスボードに結合されるホストコンピュータを含む
ボリュームグラフィックスシステムの論理レイアウトの
ブロック図である。

【図８】 回路ボードが図５または図６の処理パイプラ
インを含む、図７の回路ボードにおけるボリュームレン
ダリング集積回路の一般的なレイアウトのブロック図で
ある。

【図９】 ボリュームデータ集合をセクションに分けて
編成していることを示す図である。

【図１０】 図５および図６のような、パラレル処理パ
イプラインを示す図８のボリュームレンダリング集積回
路のブロック図である。

【図１１】 図８の集積回路へのメモリインタフェース
からのボクセルの伝送を示すタイミング図である。

【図１２】 ＳＤＲＡＭへのミニブロックを含むボクセ
ルのマッピングの図である。

【図１３】 メモリのミニブロックの図である。

【図１４】 ＤＲＡＭのバンクおよび列内におけるミニ
ブロックの図である。

【図１５】 図９に示されているようなセクション分け
されたデータのレンダリングの一つの方法を示す図であ
る。

【図１６】 図８の集積回路に設けられているボクセル
メモリインタフェースの一実施の形態のブロック図であ
る。

【図１７】 図１６のボクセルメモリインタフェースに
設けられているメモリコントローラの一実施の形態のブ
ロック図である。

【図１８】 図１７のメモリコントローラのステートマ
シンのステートの様々な相互関係を表すステート図であ
る。

【図１９】 図１７のメモリコントローラへアドレスを
送るために使われるトラバーサーの一実施の形態のブロ
ック図である。

【図２０】 図１９のトラバーサーにおいて生成および
アドレス指定するために使われる変換レジスタの例示的
なマッピングを示す図である。

【図２１】 図１６のメモリインタフェースに設けられ
ているデスキュー論理のブロック図である。

【図２２】 図２１のデスキュー論理を利用してねじれ
ている例示的なねじれボクセル順序を示す説明図であ
る。

【図２３】 ボリュームデータ集合の処理中にミニビー
ムとして保存されるボクセルとスライスとして探索され
るボクセルとの間の関係を示す説明図である。

【図２４】 図１６のメモリインタフェースで使用され
るスライスバッファと出力論理の一実施の形態のブロッ
ク図である。

【符号の説明】

１００ ボクセルメモリ（ＶＸメモリ）、１０２ アド
レスジェネレータ、１０３ ボクセルスライスＦＩＦ
Ｏ、１０４ 補間、１０８ ボクセルビームＦＩＦＯ、
１１０ ボクセルシフトＦＩＦＯ、１１２ 勾配推測、
１１４ サンプルスライスＦＩＦＯ、１１６ サンプル
ビームＦＩＦＯ、１１８ サンプルシフトＦＩＦＯ、１
２０ 分類、１２２ 照明、１２４ 合成、１２５ 光
線シフトレジスタ、１２６ 調整ユニット、１２７ 光
線ビームＦＩＦＯ、１２９ 光線スライスＦＩＦＯ、１
３２ プロセッサ、１３４ メモリ、１３６ ＶＧ
Ｂドライバ、１３８ 三次元ボリューム、１４０ ボリ
ュームグラフィックスボード、２００ ピクセルメモリ
（ＰＸメモリ）、２０２ ＶＲＣ、２０４ セクション
メモリ（ＳＸメモリ）、２０６ ＳＤＲＡＭ、２０８
ＰＣＩ−ＲＩＪＳ、２１０ レンダリングパイプライ
ン、２１４ レンダリングコントローラ、２１６ＶｘＭ
ＥＭインタフェース ＶｘＩｆ、２１８ Ｐｘメモリイ
ンタフェース ｐｘＩｆ、２２０ Ｓｘメモリインタフ
ェース ｓｘＩｆ、２２２ ＰＣＩインタフェース、２
２４ ＰＣＩインタフェースコントローラ、２２６ コ
マンドシーケンサ、２４０ スライスバッファ、２４２
勾配推測（Ｚコンポーネント）、２５０ Ｚにおける
補間、２４４ Ｚにおける補間、２５２ Ｙにおける補
間、２４６ Ｙにおける補間、２５４ Ｘにおける補
間、２４８ Ｘにおける補間、２５６ 勾配推測（Ｙコ
ンポーネント）、２５８ 勾配推測（Ｘコンポーネン
ト）、４０１ ボクセルメモリ、４０２ トラバーサ
ー、４１１ａ メモリ０、４１１ｂ メモリ１、４１１
ｃ メモリ２、４１１ｄ メモリ３、４２５ Ｖｘ余
剰、４２７ Ｖｘセットアップ、４３０ Ｖｘメモリコ
ントローラ、４３２ ＶｘアドレスＭｕｘ、４３５ Ｖ
ｘアドレスマルチプレクサ、４４０ Ｖｘデータコント
ローラ、４４２ Ｖｘアドレストラバーサー、４４４
Ｖｘビルドラッチ、４５０ ＶｘＭｉステート、４７０
プレチャージ、４７２ ＲＥＦ、４７４アイドル、５
０２ アドレスジェネレータ、５３０ スライスバッフ
ァ、５３２スライスバッファ、５３４ スライスバッフ
ァ、５３６ スライスバッファ、５３８ スライスバッ
ファ、５４０ スライスバッファ、５５０ セレクタ、
５５１ サブトラクタ、５５２ サブトラクタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｔ 1/60 ４５０ Ｇ０６Ｔ 1/60 ４５０Ｆ (71)出願人 597067574 201 ＢＲＯＡＤＷＡＹ， ＣＡＭＢＲＩ ＤＧＥ， ＭＡＳＳＡＣＨＵＳＥＴＴＳ 02139， Ｕ．Ｓ．Ａ. (72)発明者 ケニス・ダブリュ・コーラル アメリカ合衆国、マサチューセッツ州、ラ ンカスター、ルネンバーグ・ロード 2193 (72)発明者 ジェームズ・エム・ニッテル アメリカ合衆国、マサチューセッツ州、グ ラトン、ヒル・ロード 241 (72)発明者 ジェイ・シー・ウィルキンソン アメリカ合衆国、マサチューセッツ州、ニ ュートン、クラフツ・ストリート 126

Claims (10)

【特許請求の範囲】
1. 【請求項１】 レンダリング要求とその他の要求とを含
   む受信した要求をデコードするステップと、 その他のコマンドの前にステートマシンによって処理さ
   れる前記レンダリング要求を選択するステップと、 前記レンダリング要求に応じてメモリからボクセルを読
   み出すステップと、 レンダリングパイプラインへ前記ボクセルを送るステッ
   プとを含み、前記ステートマシンにおいて、前記レンダ
   リングパイプラインによって処理されるボリュームデー
   タ集合を保存するボクセルメモリを制御する方法。
2. 【請求項２】 前記その他のコマンドは、それぞれメモ
   リをリフレッシュし、読み出し、および書き込みを行う
   リフレッシュ、読み出し、および書き込み要求を含む、
   請求項１に記載の方法。
3. 【請求項３】 前記読み出すステップは、さらに、バー
   ストモードにおいてメモリの連続する位置を読み出すス
   テップを含む、請求項１に記載の方法。
4. 【請求項４】 メモリ操作のための要求を受信するステ
   ップと、 前記要求を処理するステップと、 次の要求のためにアイドルステートで待機するステップ
   と、 前記メモリを周期的にリフレッシュするステップとを含
   み、ステートマシンにおいて、レンダリングパイプライ
   ンによって処理されるボリュームデータ集合を保存し複
   数のメモリコントローラによって独立して操作されるボ
   クセルメモリを制御する方法。
5. 【請求項５】 前記要求は、レンダリング要求であり、 全てのメモリコントローラをアイドルにして待機させる
   ステップと、 アイドルになっている全てのメモリコントローラに応じ
   て、複数のボクセルをメモリからレンダリングパイプラ
   インに同期伝送するステップとをさらに含む、請求項４
   に記載の方法。
6. 【請求項６】 パイプラインへボクセルを伝送させる要
   求は、前記メモリとホストとの間でボクセルを伝送させ
   る要求に対して優先権を有する、請求項４に記載の方
   法。
7. 【請求項７】 メモリでデータを周期的に維持するプレ
   チャージステートと、 前記メモリから複数のレンダリングパイプラインへとデ
   ータを同期伝送させるレンダリングステートと、 前記メモリからホストコンピュータへとデータを非同期
   伝送させる読み出しステートと、 前記ホストコンピュータから前記メモリへとデータを非
   同期伝送させる書き込みステートとを含む、前記メモリ
   へのアクセスを制御するステートマシン。
8. 【請求項８】 レンダリングステート、読み出しステー
   ト、書き込みステート、およびプレチャージステートに
   連結されるアイドルステートをさらに含み、 前記レンダリングステートへの状態遷移は、前記読み出
   しステート、前記書き込みステート、および前記プレチ
   ャージステートへの状態遷移に対して優先される、請求
   項７に記載のステートマシン。
9. 【請求項９】 前記プレチャージステートへの状態遷移
   は、前記読み出しステートおよび前記書き込みステート
   への状態遷移に対して優先される、請求項８に記載のス
   テートマシン。
10. 【請求項１０】 バーストモードにおいて前記メモリお
    よび前記パイプラインの間でデータが伝送される、請求
    項７に記載のステートマシン。