JP2000353763A - Semiconductor package and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は配線基板（インタポ
ーザ）を使用しないウェハレベルＣＳＰ（Chip Size/Sc
ale Package）等の半導体パッケージ及びその製造方法
に関し、特に、容易に製造することができる半導体パッ
ケージ及びその製造方法に関する。The present invention relates to a wafer level CSP (Chip Size / Sc) without using a wiring board (interposer).
In particular, the present invention relates to a semiconductor package that can be easily manufactured and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】近時、半導体装置の小型化が促進されて
おり、これに伴ってそのパッケージの小型化が注目され
ている。例えば、日経マイクロデバイス１９９８年８月
号及び１９９年２月号等に種々の半導体パッケージが提
案されている。その中でも、特にＳｕｐｅｒ ＣＳＰと
よばれる半導体パッケージによるウェハレベルＣＳＰ
は、パッケージの小型化及びコストの低減に高い効果を
示す。このＳｕｐｅｒ ＣＳＰは、ウェハごと樹脂封止
されたパッケージである。図３は従来のＳｕｐｅｒＣＳ
Ｐの構成を示す断面図である。なお、図３はプリント基
板へ搭載される状態を示しており、以下の説明では図３
とは上下関係が逆になっている。2. Description of the Related Art In recent years, miniaturization of semiconductor devices has been promoted, and accordingly, miniaturization of packages has attracted attention. For example, various semiconductor packages have been proposed in Nikkei Microdevices, August 1998 and February 199, and the like. Among them, especially wafer level CSP by semiconductor package called Super CSP
Is highly effective in reducing the size and cost of the package. The Super CSP is a package in which the wafer is sealed with a resin. Fig. 3 shows the conventional SuperCS
It is sectional drawing which shows the structure of P. FIG. 3 shows a state of being mounted on a printed circuit board. In the following description, FIG.
The upper and lower relationship is reversed.
【０００３】従来のＳｕｐｅｒ ＣＳＰにおいては、ウ
ェハ１１上に複数個のＡｌパッド１２が形成されてい
る。また、ウェハ１１の全面にＡｌパッド１２を覆うＳ
ｉＮ層１３及びポリイミド層１４が形成されている。Ｓ
ｉＮ層１３及びポリイミド層１４には、その表面からＡ
ｌパッド１２まで達するビアホールが穿設されている。
そして、ビアホール内に導体層１５が埋め込まれてい
る。更に、ポリイミド層１４上には、導体層１５に接続
された再配線層１６が形成されている。再配線層１６
は、例えばＣｕからなる。そして、ポリイミド層１４の
全面に再配線層１６を覆う封止樹脂層１７が設けられて
いる。封止樹脂層１７の内部には、その表面から再配線
層１６まで達するメタルポストとしてＣｕポスト１８が
形成されている。Ｃｕポスト１８上には、バリアメタル
層１９が形成されており、バリアメタル層１９上に半田
等のソルダボール２０が形成されている。In a conventional Super CSP, a plurality of Al pads 12 are formed on a wafer 11. Further, S covering the entire surface of the wafer 11 with the Al pad 12 is formed.
An iN layer 13 and a polyimide layer 14 are formed. S
The iN layer 13 and the polyimide layer 14 have A
A via hole reaching up to the 1 pad 12 is formed.
The conductor layer 15 is buried in the via hole. Further, on the polyimide layer 14, a rewiring layer 16 connected to the conductor layer 15 is formed. Rewiring layer 16
Is made of Cu, for example. Further, a sealing resin layer 17 covering the rewiring layer 16 is provided on the entire surface of the polyimide layer 14. Inside the sealing resin layer 17, a Cu post 18 is formed as a metal post extending from the surface to the redistribution layer 16. A barrier metal layer 19 is formed on the Cu post 18, and solder balls 20 such as solder are formed on the barrier metal layer 19.
【０００４】次に、上述のような従来のＳｕｐｅｒ Ｃ
ＳＰの製造方法について説明する。図４（ａ）乃至
（ｅ）は従来のＳｕｐｅｒ ＣＳＰの製造方法を工程順
に示す断面図である。なお、図４（ａ）乃至（ｅ）にお
いては、再配線層及びポリイミド層等は省略している。[0004] Next, the conventional Super C as described above.
A method for manufacturing the SP will be described. 4A to 4E are cross-sectional views illustrating a method for manufacturing a conventional Super CSP in the order of steps. 4A to 4E, the rewiring layer, the polyimide layer, and the like are omitted.
【０００５】先ず、図４（ａ）に示すように、表面が平
坦なウェハ２１を準備する。そして、図４（ｂ）に示す
ように、ウェハ２１上に複数個のＣｕポスト２２をメッ
キにより形成する。次いで、図４（ｃ）に示すように、
全てのＣｕポスト２２を覆うように樹脂封止を行い、封
止樹脂層２３を形成する。その後、図４（ｄ）に示すよ
うに、封止樹脂層２３の表面を研磨することにより、各
Ｃｕポスト２２を露出させる。そして、図４（ｅ）に示
すように、Ｃｕポスト２２上に半田等のソルダボール２
４を搭載する。First, as shown in FIG. 4A, a wafer 21 having a flat surface is prepared. Then, as shown in FIG. 4B, a plurality of Cu posts 22 are formed on the wafer 21 by plating. Next, as shown in FIG.
Resin sealing is performed so as to cover all the Cu posts 22, and a sealing resin layer 23 is formed. Thereafter, as shown in FIG. 4D, the surface of the sealing resin layer 23 is polished to expose each Cu post 22. Then, as shown in FIG. 4E, a solder ball 2 such as solder is
4 is mounted.
【０００６】このようにして、前述のようなＳｕｐｅｒ
ＣＳＰが形成される。このＳｕｐｅｒ ＣＳＰは、そ
の後、所定の大きさにダイシングされる。[0006] Thus, the Super as described above.
A CSP is formed. This Super CSP is then diced to a predetermined size.
【０００７】一般に、半導体パッケージとプリント基板
等との熱膨張率は相違しているので、熱膨張率の相違に
基づく応力が半導体パッケージの端子に集中する。しか
し、前述のようなＳｕｐｅｒ ＣＳＰにおいては、柱状
のＣｕポスト２２を高く形成することにより、その応力
が分散しやすくなる。In general, the thermal expansion coefficient of a semiconductor package is different from that of a printed circuit board or the like, so that stress based on the difference in the thermal expansion coefficient is concentrated on the terminals of the semiconductor package. However, in the above-described Super CSP, the stress is easily dispersed by forming the columnar Cu post 22 high.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、熱膨張
率の相違に基づく応力を分散させるためには、Ｃｕポス
ト等のメタルポストに再配線層から１００μｍ程度の高
さが必要となるが、この高さのメタルポストをメッキに
より形成すると、極めて長い時間が必要となるという問
題点がある。このため、製造コストが高くなる。また、
メタルポストの高さの制御が困難であるという問題点も
ある。However, in order to disperse the stress based on the difference in the coefficient of thermal expansion, a metal post such as a Cu post needs to have a height of about 100 μm from the rewiring layer. When the metal post is formed by plating, there is a problem that an extremely long time is required. For this reason, the manufacturing cost increases. Also,
There is also a problem that it is difficult to control the height of the metal post.
【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、プリント基板等に実装され使用される際に
発生する応力を分散することができると共に、短時間で
製造することができる半導体パッケージ及びその製造方
法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and is capable of dispersing a stress generated when mounted on a printed circuit board or the like and used, and which can be manufactured in a short time. An object of the present invention is to provide a package and a manufacturing method thereof.
【００１０】[0010]
【課題を解決するための手段】本発明に係る半導体パッ
ケージは、電極が設けられたウェハを封止する樹脂層
と、この樹脂層を貫通し前記電極に一方の端部が接続さ
れたポストと、このポストの他方の端部に接続されたバ
ンプと、を有する半導体パッケージにおいて、前記ポス
トは、前記電極に接続された第１の導電層と、この第１
の導電層上に形成された樹脂層と、この樹脂層上に形成
された第２の導電層と、前記樹脂層の側面に形成され前
記第１及び第２の導電層を相互に接続する第３の導電層
と、を有することを特徴とする。A semiconductor package according to the present invention comprises a resin layer for sealing a wafer provided with electrodes, and a post penetrating the resin layer and having one end connected to the electrode. And a bump connected to the other end of the post, wherein the post comprises: a first conductive layer connected to the electrode; and a first conductive layer connected to the electrode.
A second conductive layer formed on the resin layer, a second conductive layer formed on the side of the resin layer, and connecting the first and second conductive layers to each other. 3 conductive layers.
【００１１】本発明においては、ポストに第１及び第２
の導電層に挟まれた樹脂層が設けられているので、この
ポストに応力が発生した場合、主に樹脂層によってその
応力が分散される。このため、ポストに厚いメッキ層は
必要ではなくなるので、製造工程が短縮される。また、
ポストの高さは樹脂層の高さによって制御することが可
能であるので、容易である。In the present invention, the first and second posts are provided on the post.
When a stress is generated in this post, the stress is mainly dispersed by the resin layer. This eliminates the need for a thick plating layer on the post, thereby shortening the manufacturing process. Also,
The height of the post is easy because it can be controlled by the height of the resin layer.
【００１２】本発明に係る他の半導体パッケージの製造
方法は、電極が設けられたウェハ上に前記電極に接続さ
れた第１の導電層を形成する工程と、一方の面に第２の
導電層が貼り付けられた半硬化状態の樹脂フィルムを前
記ウェハの前記第１の導電層が形成された側の面上に貼
り付ける工程と、前記樹脂フィルムを硬化させる工程
と、前記第２の導電層をエッチングすることにより前記
第１の導電層の面積よりも小さい面積の前記第２の導電
層を前記第１の導電層上に残存させる工程と、残存した
前記第２の導電層をマスクとして前記樹脂層をエッチン
グする工程と、前記樹脂層の側面に前記第１及び第２の
導電層を相互に接続する第３の導電層を形成する工程
と、前記第３の導電層上にバンプを形成する工程と、を
有することを特徴とする。Another method of manufacturing a semiconductor package according to the present invention includes a step of forming a first conductive layer connected to an electrode on a wafer provided with the electrode, and a step of forming a second conductive layer on one surface. Affixing a semi-cured resin film on which the first conductive layer is formed on the wafer, a step of curing the resin film, and a step of curing the second conductive layer. Leaving a second conductive layer having an area smaller than the area of the first conductive layer on the first conductive layer by etching the first conductive layer, and using the remaining second conductive layer as a mask to etch the second conductive layer. Etching a resin layer, forming a third conductive layer interconnecting the first and second conductive layers on a side surface of the resin layer, and forming a bump on the third conductive layer And a step of performing .
【００１３】なお、前記樹脂層をエッチングする工程
は、レーザを使用して前記樹脂層をエッチングする工程
であってもよい。レーザを使用してエッチングした場
合、残存する樹脂層の側面がその表面に対して傾斜した
ものとなり、その後に第３の導電層を形成することが容
易になる。The step of etching the resin layer may be a step of etching the resin layer using a laser. When etching is performed using a laser, the side surface of the remaining resin layer is inclined with respect to the surface, and it is easy to subsequently form the third conductive layer.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施例に係る半導
体パッケージの製造方法について、添付の図面を参照し
て具体的に説明する。図１（ａ）及び（ｂ）並びに図２
（ａ）乃至（ｃ）は本発明の実施例に係る半導体パッケ
ージの製造方法を工程順に示す断面図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a method for manufacturing a semiconductor package according to an embodiment of the present invention will be specifically described with reference to the accompanying drawings. 1 (a) and (b) and FIG.
3A to 3C are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention in the order of steps.
【００１５】本実施例においては、先ず、図１（ａ）に
示すように、Ｓｉウェハ１上に再配線層２を形成する。
再配線層２は、例えばＣｕ層から形成されている。更
に、再配線層２に接続されたＣｕメッキ層３をポストの
一部として形成する。In this embodiment, first, a redistribution layer 2 is formed on a Si wafer 1 as shown in FIG.
The rewiring layer 2 is formed from, for example, a Cu layer. Further, the Cu plating layer 3 connected to the rewiring layer 2 is formed as a part of the post.
【００１６】また、Ｂ−ステージ（半硬化状態）のポリ
イミドからなる樹脂フィルム４をＳｉウェハ１とは別個
に準備し、樹脂フィルム４上にＣｕ箔５を貼り付ける。
例えば、樹脂フィルム４の厚さが１０μｍ程度の場合、
Ｃｕ箔５の厚さは７０μｍ程度である。また、樹脂フィ
ルム４の厚さが３０乃至５０μｍ程度の場合、Ｃｕ箔５
の厚さは３０乃至５０μｍ程度である。但し、樹脂フィ
ルム４及びＣｕ箔５の厚さは、これらに限定されるもの
ではない。Further, a resin film 4 made of polyimide in a B-stage (semi-cured state) is prepared separately from the Si wafer 1, and a Cu foil 5 is adhered on the resin film 4.
For example, when the thickness of the resin film 4 is about 10 μm,
The thickness of the Cu foil 5 is about 70 μm. When the thickness of the resin film 4 is about 30 to 50 μm, the Cu foil 5
Has a thickness of about 30 to 50 μm. However, the thicknesses of the resin film 4 and the Cu foil 5 are not limited to these.
【００１７】次に、図１（ｂ）に示すように、樹脂フィ
ルム４を再配線層２上に熱圧着する。即ち、樹脂フィル
ム４を加熱することにより、樹脂フィルム４を硬化（キ
ュア）させ、Ｃｕメッキ層３とＣｕ箔５とが樹脂フィル
ム４により接着される。本実施例では、樹脂フィルム４
から樹脂層が構成される。Next, as shown in FIG. 1B, the resin film 4 is thermocompression-bonded on the redistribution layer 2. That is, by heating the resin film 4, the resin film 4 is cured (cured), and the Cu plating layer 3 and the Cu foil 5 are bonded by the resin film 4. In this embodiment, the resin film 4
Constitutes a resin layer.
【００１８】次いで、図２（ａ）に示すように、Ｃｕメ
ッキ層３上に残存するように、Ｃｕ箔５をエッチングす
る。このとき、残存するＣｕ箔５の面積がＣｕメッキ層
３の面積よりも小さくなるようにする。Next, as shown in FIG. 2A, the Cu foil 5 is etched so as to remain on the Cu plating layer 3. At this time, the area of the remaining Cu foil 5 is made smaller than the area of the Cu plating layer 3.
【００１９】続いて、図２（ｂ）に示すように、例えば
レーザを使用しＣｕ箔５をマスクとして樹脂フィルム４
をエッチングすることにより、Ｃｕ箔５側からＣｕメッ
キ層３側にかけて面積が広くなるテーパ形状（台形状）
に樹脂フィルム４を残存させる。即ち、残存する樹脂フ
ィルム４の側面が平面視で確認できるような形状とす
る。このとき、Ｃｕメッキ層３の一部が露出するように
する。レーザとしては、例えばエキシマレーザ及びＣＯ
2レーザ等が使用可能である。また、このエッチング
は、レーザによるものに限定されるものではなく、例え
ばＣＦ4プラズマを使用した異方性プラズマエッチング
としてもよい。レーザは上述のようなテーパ形状を形成
するためには好適である。Subsequently, as shown in FIG. 2B, the resin film 4 is formed by using, for example, a laser and using the Cu foil 5 as a mask.
(Trapezoidal shape) whose area increases from the Cu foil 5 side to the Cu plating layer 3 side by etching
The resin film 4 is left. That is, the shape is such that the side surface of the remaining resin film 4 can be confirmed in plan view. At this time, a part of the Cu plating layer 3 is exposed. As the laser, for example, an excimer laser and CO
Two lasers or the like can be used. Further, this etching is not limited to laser etching, but may be anisotropic plasma etching using CF 4 plasma, for example. Lasers are suitable for forming the tapered shape as described above.
【００２０】次に、全面に金属層６を形成することによ
り、Ｃｕ箔５とＣｕメッキ層３との間の導通を確保す
る。このとき、樹脂フィルム４がテーパ形状となってい
るので、金属層６の形成は容易である。金属層６は、例
えばＣｕ層とＣｒ層との積層体である。金属層６の形成
方法としては、スパッタ法、蒸着法、無電解メッキ法、
塗布法、及び化学気相成長（ＣＶＤ）法等が挙げられ
る。また、これらを併用してもよい。Next, by forming a metal layer 6 on the entire surface, conduction between the Cu foil 5 and the Cu plating layer 3 is ensured. At this time, since the resin film 4 has a tapered shape, the formation of the metal layer 6 is easy. The metal layer 6 is, for example, a laminate of a Cu layer and a Cr layer. Examples of the method for forming the metal layer 6 include a sputtering method, an evaporation method, an electroless plating method,
A coating method, a chemical vapor deposition (CVD) method, and the like can be given. These may be used in combination.
【００２１】次いで、図２（ｃ）に示すように、Ｃｕ箔
５の表面上、樹脂フィルム４の側面上及びＣｕメッキ層
３の表面上に残存するように金属層６をエッチングす
る。このようにして、ポスト７をＳｉウェハ１上に形成
する。Next, as shown in FIG. 2C, the metal layer 6 is etched so as to remain on the surface of the Cu foil 5, on the side surfaces of the resin film 4, and on the surface of the Cu plating layer 3. Thus, the post 7 is formed on the Si wafer 1.
【００２２】その後、図示しないが以下の工程を行う。
全面に表面保護用の樹脂層をポスト７の表面が露出する
ようにして形成する。この工程は、金属層６を覆う樹脂
層を形成し金属層６が露出するまで表面研磨する工程と
してもよい。次いで、ポスト７の表面上に、例えば半田
ボールを形成する。この形成方法としては、メッキ法、
印刷法、メタルジェット法、及びフラックス上にボール
を載置する方法等が挙げられる。Thereafter, although not shown, the following steps are performed.
A resin layer for surface protection is formed on the entire surface so that the surface of the post 7 is exposed. This step may be a step of forming a resin layer covering the metal layer 6 and polishing the surface until the metal layer 6 is exposed. Next, for example, a solder ball is formed on the surface of the post 7. This forming method includes a plating method,
Examples include a printing method, a metal jet method, and a method of placing a ball on a flux.
【００２３】このようにして製造された半導体パッケー
ジのポスト７は、図２（ｃ）に示すような形状を有して
いる。即ち、Ｃｕメッキ層３とＣｕ箔５との間の導通が
確保される共に、Ｃｕメッキ層３とＣｕ箔５との間に樹
脂フィルム４が挟まれている。従って、プリント基板に
実装され応力が発生した場合には、樹脂フィルム４によ
り、その応力が分散される。The post 7 of the semiconductor package manufactured as described above has a shape as shown in FIG. That is, conduction between the Cu plating layer 3 and the Cu foil 5 is ensured, and the resin film 4 is sandwiched between the Cu plating layer 3 and the Cu foil 5. Therefore, when a stress is generated by being mounted on the printed circuit board, the stress is dispersed by the resin film 4.
【００２４】このように、本実施例によれば、ポストと
して１００μｍもの厚いメッキ層がなくても導通の確保
及び応力の分散が可能であるので、短時間で製造するこ
とができ、製造コストを低減することが可能である。ま
た、ポスト７の高さは、樹脂フィルム４の厚さにより制
御することが可能であるので、容易である。As described above, according to this embodiment, conduction can be ensured and stress can be dispersed without a plating layer as thick as 100 μm as a post. It is possible to reduce. In addition, the height of the post 7 can be controlled by the thickness of the resin film 4, so that the height is easy.
【００２５】なお、ポスト内部に設けられる樹脂フィル
ムは、ポリイミドフィルムに限定されるものではなく、
応力を分散することが可能なものであれば使用可能であ
る。The resin film provided inside the post is not limited to a polyimide film.
Any material that can disperse stress can be used.
【００２６】[0026]
【発明の効果】以上詳述したように、本発明によれば、
第１及び第２の導電層に挟まれた樹脂層をポストに設け
ているので、ポストに発生した応力を主に樹脂層によっ
て分散することができる。このため、従来ポストに必要
とされていた厚いメッキ層を不要とし、製造工程を短縮
することができる。また、ポストの高さは樹脂層の高さ
によって制御することができるので、その制御は容易で
ある。As described in detail above, according to the present invention,
Since the post has the resin layer sandwiched between the first and second conductive layers, the stress generated in the post can be mainly dispersed by the resin layer. For this reason, a thick plating layer conventionally required for the post is not required, and the manufacturing process can be shortened. Further, since the height of the post can be controlled by the height of the resin layer, the control is easy.
【００２７】更に、レーザを使用して樹脂層をエッチン
グすることにより、エッチングの結果残存する樹脂層の
側面をその表面に対して傾斜したものとすることがで
き、その後に第３の導電層を形成することを容易なもの
とすることができる。Further, by etching the resin layer using a laser, the side surface of the resin layer remaining as a result of the etching can be inclined with respect to the surface, and then the third conductive layer is formed. It can be easily formed.
【図１】（ａ）及び（ｂ）は本発明の実施例に係る半導
体パッケージの製造方法を工程順に示す断面図である。FIGS. 1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention in the order of steps.
【図２】同じく、（ａ）乃至（ｃ）は本発明の実施例に
係る半導体パッケージの製造方法を示す図であって、図
１に示す工程の次工程を工程順に示す断面図である。2 (a) to 2 (c) are views showing a method for manufacturing a semiconductor package according to an embodiment of the present invention, and are cross-sectional views showing steps subsequent to the steps shown in FIG. 1 in the order of steps.
【図３】従来のＳｕｐｅｒ ＣＳＰの構成を示す断面図
である。FIG. 3 is a cross-sectional view illustrating a configuration of a conventional Super CSP.
【図４】（ａ）乃至（ｅ）は従来のＳｕｐｅｒ ＣＳＰ
の製造方法を工程順に示す断面図である。FIGS. 4A to 4E show a conventional Super CSP.
3A to 3C are cross-sectional views illustrating a method of manufacturing the semiconductor device in the order of steps.
１；Ｓｉウェハ ２；再配線層 ３；Ｃｕメッキ層 ４；樹脂フィルム ５；Ｃｕ箔 ６；金属層 ７；ポスト DESCRIPTION OF SYMBOLS 1; Si wafer 2; Rewiring layer 3; Cu plating layer 4; Resin film 5; Cu foil 6; Metal layer 7;
─────────────────────────────────────────────────────
────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１１年８月３１日（１９９９．８．３
１）[Submission date] August 31, 1999 (1999.8.3)
1)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００２[Correction target item name] 0002
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００２】[0002]
【従来の技術】近時、半導体装置の小型化が促進されて
おり、これに伴ってそのパッケージの小型化が注目され
ている。例えば、日経マイクロデバイス１９９８年８月
号及び１９９９年２月号等に種々の半導体パッケージが
提案されている。その中でも、特にＣＳＰとよばれる半
導体パッケージによるウェハレベルＣＳＰは、パッケー
ジの小型化及びコストの低減に高い効果を示す。このＣ
ＳＰは、ウェハごと樹脂封止されたパッケージである。
図３は従来のＣＳＰの構成を示す断面図である。なお、
図３はプリント基板へ搭載される状態を示しており、以
下の説明では図３とは上下関係が逆になっている。2. Description of the Related Art In recent years, miniaturization of semiconductor devices has been promoted, and accordingly, miniaturization of packages has attracted attention. For example, Nikkei various semiconductor packages microdevice August 1998 and 199 1997 February, etc. have been proposed. Among them, a wafer level CSP by the semiconductor package called especially the C SP is highly effective in reducing the size and cost of the package. C of this
SP is a package in which the whole wafer is sealed with resin.
Figure 3 is a sectional view showing a configuration of a conventional C SP. In addition,
FIG. 3 shows a state of being mounted on a printed circuit board. In the following description, the vertical relationship is reversed from that of FIG.
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００３[Correction target item name] 0003
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００３】従来のＣＳＰにおいては、ウェハ１１上に
複数個のＡｌパッド１２が形成されている。また、ウェ
ハ１１の全面にＡｌパッド１２を覆うＳｉＮ層１３及び
ポリイミド層１４が形成されている。ＳｉＮ層１３及び
ポリイミド層１４には、その表面からＡｌパッド１２ま
で達するビアホールが穿設されている。そして、ビアホ
ール内に導体層１５が埋め込まれている。更に、ポリイ
ミド層１４上には、導体層１５に接続された再配線層１
６が形成されている。再配線層１６は、例えばＣｕから
なる。そして、ポリイミド層１４の全面に再配線層１６
を覆う封止樹脂層１７が設けられている。封止樹脂層１
７の内部には、その表面から再配線層１６まで達するメ
タルポストとしてＣｕポスト１８が形成されている。Ｃ
ｕポスト１８上には、バリアメタル層１９が形成されて
おり、バリアメタル層１９上に半田等のソルダボール２
０が形成されている。In a conventional C SP is a plurality of Al pads 12 are formed on the wafer 11. Further, an SiN layer 13 and a polyimide layer 14 that cover the Al pad 12 are formed on the entire surface of the wafer 11. In the SiN layer 13 and the polyimide layer 14, a via hole extending from the surface to the Al pad 12 is formed. The conductor layer 15 is buried in the via hole. Further, on the polyimide layer 14, the rewiring layer 1 connected to the conductor layer 15 is formed.
6 are formed. The redistribution layer 16 is made of, for example, Cu. Then, the rewiring layer 16 is formed on the entire surface of the polyimide layer 14.
Is provided. Sealing resin layer 1
A Cu post 18 is formed inside 7 as a metal post extending from the surface to the redistribution layer 16. C
A barrier metal layer 19 is formed on the u-post 18, and solder balls 2 such as solder are formed on the barrier metal layer 19.
0 is formed.
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００４[Correction target item name] 0004
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００４】次に、上述のような従来のＣＳＰの製造方
法について説明する。図４（ａ）乃至（ｅ）は従来のＣ
ＳＰの製造方法を工程順に示す断面図である。なお、図
４（ａ）乃至（ｅ）においては、再配線層及びポリイミ
ド層等は省略している。[0004] Next, a method for manufacturing the conventional C SP as described above. 4 (a) to 4 (e) show the conventional C
It is sectional drawing which shows the manufacturing method of SP in order of a process. 4A to 4E, the rewiring layer, the polyimide layer, and the like are omitted.
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００６[Correction target item name] 0006
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００６】このようにして、前述のようなＣＳＰが形
成される。このＣＳＰは、その後、所定の大きさにダイ
シングされる。[0006] In this way, C SP as described above is formed. C SP This is then diced into a predetermined size.
【手続補正５】[Procedure amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００７[Correction target item name] 0007
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【０００７】一般に、半導体パッケージとプリント基板
等との熱膨張率は相違しているので、熱膨張率の相違に
基づく応力が半導体パッケージの端子に集中する。しか
し、前述のようなＣＳＰにおいては、柱状のＣｕポスト
２２を高く形成することにより、その応力が分散しやす
くなる。In general, the thermal expansion coefficient of a semiconductor package is different from that of a printed circuit board or the like, so that stress based on the difference in the thermal expansion coefficient is concentrated on the terminals of the semiconductor package. However, in the C SP as described above, by increasing formation of columnar Cu posts 22, the stress is easily dispersed.
【手続補正６】[Procedure amendment 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】図面の簡単な説明[Correction target item name] Brief description of drawings
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【図面の簡単な説明】[Brief description of the drawings]
【図１】（ａ）及び（ｂ）は本発明の実施例に係る半導
体パッケージの製造方法を工程順に示す断面図である。FIGS. 1A and 1B are cross-sectional views illustrating a method of manufacturing a semiconductor package according to an embodiment of the present invention in the order of steps.
【図２】同じく、（ａ）乃至（ｃ）は本発明の実施例に
係る半導体パッケージの製造方法を示す図であって、図
１に示す工程の次工程を工程順に示す断面図である。2 (a) to 2 (c) are views showing a method for manufacturing a semiconductor package according to an embodiment of the present invention, and are cross-sectional views showing steps subsequent to the steps shown in FIG. 1 in the order of steps.
【図３】従来のＣＳＰの構成を示す断面図である。3 is a sectional view showing a configuration of a conventional C SP.
【図４】（ａ）乃至（ｅ）は従来のＣＳＰの製造方法を
工程順に示す断面図である。4 (a) to (e) are sectional views showing a manufacturing method of a conventional C SP in order of steps.
【符号の説明】 １；Ｓｉウェハ ２；再配線層 ３；Ｃｕメッキ層 ４；樹脂フィルム ５；Ｃｕ箔 ６；金属層 ７；ポスト ─────────────────────────────────────────────────────
[Description of Signs] 1; Si wafer 2; rewiring layer 3; Cu plating layer 4; resin film 5; Cu foil 6; metal layer 7; ─────────────────────────────────────
【手続補正書】[Procedure amendment]
【提出日】平成１２年４月１０日（２０００．４．１
０）[Submission date] April 10, 2000 (2004.1.
0)
【手続補正１】[Procedure amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】特許請求の範囲[Correction target item name] Claims
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【特許請求の範囲】[Claims]
【手続補正２】[Procedure amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１０[Correction target item name] 0010
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１０】[0010]
【課題を解決するための手段】本発明に係る半導体パッ
ケージは、電極が設けられたウェハを封止する樹脂層
と、この樹脂層を貫通し前記電極に一方の端部が接続さ
れたポストと、このポストの他方の端部に接続されたバ
ンプと、を有する半導体パッケージにおいて、前記ポス
トは、前記電極に接続された第１の導電層と、この第１
の導電層上に形成された樹脂層と、この樹脂層上に貼り
付けられた箔を有する第２の導電層と、前記樹脂層の側
面に形成され前記第１及び第２の導電層を相互に接続す
る第３の導電層と、を有することを特徴とする。A semiconductor package according to the present invention comprises a resin layer for sealing a wafer provided with electrodes, and a post penetrating the resin layer and having one end connected to the electrode. And a bump connected to the other end of the post, wherein the post comprises: a first conductive layer connected to the electrode; and a first conductive layer connected to the electrode.
A resin layer formed on the conductive layer of, bonded to the resin layer
A second conductive layer having a foil attached thereto; and a third conductive layer formed on a side surface of the resin layer and interconnecting the first and second conductive layers.
【手続補正３】[Procedure amendment 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１１[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１１】本発明においては、ポストに第１及び第２
の導電層に挟まれた樹脂層が設けられているので、この
ポストに応力が発生した場合、主に樹脂層によってその
応力が分散される。このため、ポストに厚いメッキ層は
必要ではなくなるので、製造工程が短縮される。また、
ポストの高さは樹脂層及び第２の導電層に設けられる箔
の高さによって制御することが可能であるので、容易で
ある。In the present invention, the first and second posts are provided on the post.
When a stress is generated in this post, the stress is mainly dispersed by the resin layer. This eliminates the need for a thick plating layer on the post, thereby shortening the manufacturing process. Also,
The height of the post is easy because it can be controlled by the height of the foil provided on the resin layer and the second conductive layer .
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１２[Correction target item name] 0012
【補正方法】変更[Correction method] Change
【補正内容】[Correction contents]
【００１２】本発明に係る半導体パッケージの製造方法
は、電極が設けられたウェハ上に前記電極に接続された
第１の導電層を形成する工程と、一方の面に第２の導電
層が貼り付けられた半硬化状態の樹脂フィルムを前記ウ
ェハの前記第１の導電層が形成された側の面上に貼り付
ける工程と、前記樹脂フィルムを硬化させる工程と、前
記第２の導電層をエッチングすることにより前記第１の
導電層の面積よりも小さい面積の前記第２の導電層を前
記第１の導電層上に残存させる工程と、残存した前記第
２の導電層をマスクとして前記樹脂層をエッチングする
工程と、前記樹脂層の側面に前記第１及び第２の導電層
を相互に接続する第３の導電層を形成する工程と、前記
第３の導電層上にバンプを形成する工程と、を有するこ
とを特徴とする。The preparation method of engaging Ru semiconductors packages to the present invention comprises the steps of forming a first conductive layer having electrodes connected to the electrode on the wafer provided, a second conductive layer on one side Affixing a semi-cured resin film on which the first conductive layer is formed on the wafer, a step of curing the resin film, and a step of curing the second conductive layer. Leaving a second conductive layer having an area smaller than the area of the first conductive layer on the first conductive layer by etching the first conductive layer, and using the remaining second conductive layer as a mask to etch the second conductive layer. Etching a resin layer, forming a third conductive layer interconnecting the first and second conductive layers on a side surface of the resin layer, and forming a bump on the third conductive layer And a step of performing
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大湊 忠則 東京都江東区木場１丁目５番１号 株式会 社フジクラ内 (72)発明者 海津 雅洋 東京都江東区木場１丁目５番１号 株式会 社フジクラ内 (72)発明者 黒坂 昭人 東京都江東区木場１丁目５番１号 株式会 社フジクラ内 Ｆターム(参考） 5F061 AA01 BA07 CA05 CB13 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Tadanori Ominato 1-5-1 Kiba, Koto-ku, Tokyo Inside Fujikura Corporation (72) Inventor Masahiro Kaizu 1-1-5-1 Kiba, Koto-ku, Tokyo Stock Company Inside Fujikura Corporation (72) Inventor Akito Kurosaka 1-5-1, Kiba, Koto-ku, Tokyo F-term in Fujikura Corporation 5F061 AA01 BA07 CA05 CB13
Claims (3)
層と、この樹脂層を貫通し前記電極に一方の端部が接続
されたポストと、このポストの他方の端部に接続された
バンプと、を有する半導体パッケージにおいて、前記ポ
ストは、前記電極に接続された第１の導電層と、この第
１の導電層上に形成された樹脂層と、この樹脂層上に形
成された第２の導電層と、前記樹脂層の側面に形成され
前記第１及び第２の導電層を相互に接続する第３の導電
層と、を有することを特徴とする半導体パッケージ。1. A resin layer for sealing a wafer provided with electrodes, a post penetrating through the resin layer and having one end connected to the electrode, and a post connected to the other end of the post. In the semiconductor package having a bump, the post includes a first conductive layer connected to the electrode, a resin layer formed on the first conductive layer, and a first conductive layer formed on the resin layer. 2. A semiconductor package, comprising: a second conductive layer; and a third conductive layer formed on a side surface of the resin layer and interconnecting the first and second conductive layers.
接続された第１の導電層を形成する工程と、一方の面に
第２の導電層が貼り付けられた半硬化状態の樹脂フィル
ムを前記ウェハの前記第１の導電層が形成された側の面
上に貼り付ける工程と、前記樹脂フィルムを硬化させる
工程と、前記第２の導電層をエッチングすることにより
前記第１の導電層の面積よりも小さい面積の前記第２の
導電層を前記第１の導電層上に残存させる工程と、残存
した前記第２の導電層をマスクとして前記樹脂層をエッ
チングする工程と、前記樹脂層の側面に前記第１及び第
２の導電層を相互に接続する第３の導電層を形成する工
程と、前記第３の導電層上にバンプを形成する工程と、
を有することを特徴とする半導体パッケージの製造方
法。2. A step of forming a first conductive layer connected to the electrode on a wafer provided with the electrode, and a semi-cured resin film having a second conductive layer attached to one surface. Affixing on the surface of the wafer on which the first conductive layer is formed, curing the resin film, and etching the second conductive layer to form the first conductive layer. Leaving the second conductive layer having an area smaller than the area of the second conductive layer on the first conductive layer; etching the resin layer using the remaining second conductive layer as a mask; Forming a third conductive layer interconnecting the first and second conductive layers on a side surface of the third conductive layer, and forming a bump on the third conductive layer;
A method for manufacturing a semiconductor package, comprising:
ーザを使用して前記樹脂層をエッチングする工程である
ことを特徴とする請求項２に記載の半導体パッケージの
製造方法。3. The method according to claim 2, wherein the step of etching the resin layer is a step of etching the resin layer using a laser.
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|---|---|---|---|
| JP16571999A JP3148202B2 (en) | 1999-06-11 | 1999-06-11 | Semiconductor package and manufacturing method thereof |
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| JP16571999A JP3148202B2 (en) | 1999-06-11 | 1999-06-11 | Semiconductor package and manufacturing method thereof |
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| JP3148202B2 JP3148202B2 (en) | 2001-03-19 |
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ID=15817778
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16571999A Expired - Fee Related JP3148202B2 (en) | 1999-06-11 | 1999-06-11 | Semiconductor package and manufacturing method thereof |
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| Country | Link |
|---|---|
| JP (1) | JP3148202B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084498B2 (en) | 2001-10-17 | 2006-08-01 | Renesas Technology Corp. | Semiconductor device having projected electrodes and structure for mounting the same |
| JP2009049224A (en) * | 2007-08-21 | 2009-03-05 | Seiko Epson Corp | Semiconductor device, electronic module, and electronic equipment |
| US8846520B2 (en) | 2011-09-28 | 2014-09-30 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device and method for manufacturing semiconductor device |
-
1999
- 1999-06-11 JP JP16571999A patent/JP3148202B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7084498B2 (en) | 2001-10-17 | 2006-08-01 | Renesas Technology Corp. | Semiconductor device having projected electrodes and structure for mounting the same |
| JP2009049224A (en) * | 2007-08-21 | 2009-03-05 | Seiko Epson Corp | Semiconductor device, electronic module, and electronic equipment |
| US8846520B2 (en) | 2011-09-28 | 2014-09-30 | Sumitomo Electric Device Innovations, Inc. | Semiconductor device and method for manufacturing semiconductor device |
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| Publication number | Publication date |
|---|---|
| JP3148202B2 (en) | 2001-03-19 |
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