JP2000349044A - Contact hole - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に形成
される微細なコンタクトホールに関し、特に、コンタク
トホールと半導体基板の接触面積を増やすことによって
安定したコンタクト抵抗を有したコンタクトホールに関
する。The present invention relates to a fine contact hole formed in a semiconductor device, and more particularly to a contact hole having a stable contact resistance by increasing a contact area between the contact hole and a semiconductor substrate.
【０００２】[0002]
【従来の技術】近時、半導体装置の高集積化に伴い、半
導体装置に形成されるコンタクトホールはアスペクト比
が増大し、微細化されている。このような微細化された
コンタクトホールについて、特開平８−１７６８２３号
公報に開示されている高融点薄膜金属の成膜方法では、
プラズマ処理をすることにより、Ｔｉ／ＴｉＮの２層構
造から形成されるバリアメタルを形成する（従来例
１）。2. Description of the Related Art In recent years, as semiconductor devices have become more highly integrated, the aspect ratio of contact holes formed in the semiconductor devices has been increased and the contact holes have been miniaturized. With respect to such a miniaturized contact hole, in the method of forming a high melting point thin film metal disclosed in Japanese Patent Application Laid-Open No. 8-176823,
By performing a plasma treatment, a barrier metal formed from a two-layer structure of Ti / TiN is formed (conventional example 1).
【０００３】図４は、従来例１に記載の基板上のコンタ
クトホールを示す断面図である。シリコン基板１０１上
に積層された酸化シリコンからなる層間絶縁膜１０２
に、直径０．２μｍ、アスペクト比５のコンタクトホー
ル１０３が開口されているウェハに、有磁場マイクロ波
プラズマ（ＥＣＲプラズマ）化学的気相成長法（ＣＶ
Ｄ）装置を使用し所定の条件で自然酸化膜を除去する。
その後、同装置で、Ｔｉ膜１０５を成膜する。なお、シ
リコン基板１０１上では即座にＴｉとＳｉの反応が起こ
るため、ＴｉＳｉ2膜１０６が形成される。そのＴｉ膜
１０５又はＴｉＳｉ2膜１０６の上に、Ｔｉ膜１０７を
成膜し、更に、ＴｉＮ膜１０８を成膜する。このように
Ｔｉ／ＴｉＮの２層構造であるバリヤメタルが成膜され
ることにより、シリコン基板１と上層配線層の界面にお
いて、低抵抗のオーミックコンタクトを確保することが
でき、低リーク電流を達成することができる。FIG. 4 is a cross-sectional view showing a contact hole on a substrate described in Conventional Example 1. Interlayer insulating film 102 made of silicon oxide laminated on silicon substrate 101
A wafer having a contact hole 103 having a diameter of 0.2 μm and an aspect ratio of 5 is formed on a wafer with magnetic field microwave plasma (ECR plasma) chemical vapor deposition (CV).
D) The natural oxide film is removed under predetermined conditions using an apparatus.
After that, a Ti film 105 is formed by the same apparatus. Since a reaction between Ti and Si occurs immediately on the silicon substrate 101, a TiSi 2 film 106 is formed. On the Ti film 105 or the TiSi 2 film 106, a Ti film 107 is formed, and then a TiN film 108 is formed. By forming the barrier metal having a two-layer structure of Ti / TiN in this manner, a low-resistance ohmic contact can be secured at the interface between the silicon substrate 1 and the upper wiring layer, and a low leakage current is achieved. be able to.
【０００４】また、特開平９−２３２６６７号公報に
は、電極コンタクトの側壁に高抵抗領域が形成された化
合物半導体装置（従来例２）が開示されている。Japanese Patent Application Laid-Open No. 9-232667 discloses a compound semiconductor device in which a high resistance region is formed on a side wall of an electrode contact (prior art 2).
【０００５】図５は従来例２に記載の化合物半導体装置
の製造方法の１工程を示す断面図である。半絶縁性のＧ
ａＡｓ単結晶である基板２０１上に、複数の半導体層が
形成された積層半導体構造部２０７がエピタキシャル成
長されている。この積層半導体構造部２０７は、基板２
０１に直接的又はバッファ層を介して順次エピタキシャ
ル成長された第１導電型による第１のクラッド層２０２
と、その上層の活性層２０３と、更にその上層の第２導
電型による第２のクラッド層２０４と、更にこれらの上
層に、中央に図５において紙面と直交する方向に延びる
ストライプ状の電流通路である欠如部２０５ｓが形成さ
れた第１導電型の電流狭窄層２０５と、更にこれらの上
層に欠如部２０５ｓを通じて第２のクラッド層２０４に
連接するこれと同導電型（第２導電型）のキャップ層２
０６とから構成される。その積層半導体構造部２０７の
上であって、電流狭窄層２０５の欠如部２０５ｓと所要
の距離を隔てた位置にエッチング窓２０８ａを設けたＳ
ｉＯ2からなる絶縁層２０８を形成し、そのエッチング
窓２０８ａの位置に電極導出を要する半導体領域から前
記表面側に直径がＷｇ、厚さがｄ1の高抵抗領域２１２
と直径がＷｒの電極コンタクト用凹部２１３とを有する
電極導出部を設ける。電極導出部の高抵抗領域２１２
は、積層半導体構造部２０７の表面側から電極導出半導
体領域である第１のクラッド層２０２に達し、このクラ
ッド層２０２の全厚さを横切ることのない深さに形成さ
れ、その高抵抗領域２１２の面積内において、第１のク
ラッド層２０２に達し高抵抗領域２１２の深さより大な
る深さを有し、底部に第１のクラッド層２０２を露出さ
せた電極コンタクト用凹部２１３が選択的に形成され、
この電極コンタクト用凹部２１３を通じて第２のクラッ
ド層に対してコンタクトされる電極２１４を積層半導体
構造部２０７の表面側から導出する。FIG. 5 is a cross-sectional view showing one step of a method for manufacturing a compound semiconductor device described in Conventional Example 2. Semi-insulating G
A laminated semiconductor structure 207 having a plurality of semiconductor layers formed thereon is epitaxially grown on a substrate 201 made of aAs single crystal. The laminated semiconductor structure 207 is formed on the substrate 2
01 or a first cladding layer 202 of a first conductivity type, which is epitaxially grown directly or sequentially via a buffer layer.
And an upper active layer 203, a further upper second cladding layer 204 of the second conductivity type, and a stripe-shaped current path extending in the center in the center in a direction perpendicular to the plane of FIG. A current constriction layer 205 of the first conductivity type in which the notch portion 205s is formed, and the same conductivity type (second conductivity type) as the first current constriction layer 205 connected to the second cladding layer 204 through the notch portion 205s. Cap layer 2
06. An etching window 208a is provided on the laminated semiconductor structure 207 at a position separated by a required distance from the lacking portion 205s of the current constriction layer 205.
An insulating layer 208 made of iO 2 is formed, and a high-resistance region 212 having a diameter of Wg and a thickness of d 1 extends from the semiconductor region which needs to be led out of the electrode at the position of the etching window 208a.
And an electrode lead-out portion having an electrode contact recess 213 having a diameter of Wr. High resistance region 212 of electrode lead-out part
Reaches the first cladding layer 202, which is an electrode-leading semiconductor region, from the surface side of the laminated semiconductor structure 207, is formed at a depth that does not cross the entire thickness of the cladding layer 202, and has a high-resistance region 212. The electrode contact recess 213 which reaches the first cladding layer 202 and has a depth greater than the depth of the high-resistance region 212 and exposes the first cladding layer 202 is selectively formed in the bottom area. And
An electrode 214 that is in contact with the second cladding layer through the electrode contact recess 213 is led out from the surface side of the stacked semiconductor structure 207.
【０００６】このように、表面に位置しない電極導出半
導体領域に対するコンタクト電極を表面側にできるよう
にしたプレーナ構成とすることで、モノリシックの半導
体集積回路化、更に、各電極に対する外部配線、回路等
への接続の簡略化を図ることができる。As described above, by adopting a planar configuration in which a contact electrode for an electrode lead-out semiconductor region not located on the surface can be formed on the surface side, a monolithic semiconductor integrated circuit is formed, and further, external wiring, circuits, etc. for each electrode are formed. Can be simplified.
【０００７】従来、上述のようなコンタクトホール又は
ビアホール等の形状は次に示すような特徴を有する。図
６は、従来のコンタクトホールを示す斜視図である。図
６に示すように、層間絶縁膜２３が形成された半導体基
板２２上において、コンタクトホール２１の一端は層間
絶縁膜表面２３ａに開口され、他端は層間絶縁膜２３を
貫通して半導体基板表面２２ａを貫いている。このコン
タクトホール２１の半導体基板２２内ににオーバーエッ
チングされる部分において、電極の導出がされる半導体
基板２２領域内にコンタクトホール２１がオーバーエッ
チングされる深さｄ2は、半導体基板２２内におけるコ
ンタクトホール底面の半径ｒ2未満でオーバエッチング
されることにより形成されている。Conventionally, the shape of the above-described contact hole or via hole has the following characteristics. FIG. 6 is a perspective view showing a conventional contact hole. As shown in FIG. 6, on the semiconductor substrate 22 on which the interlayer insulating film 23 is formed, one end of the contact hole 21 is opened in the interlayer insulating film surface 23a, and the other end penetrates the interlayer insulating film 23 and 22a. In the portion of the contact hole 21 that is over-etched into the semiconductor substrate 22, the depth d 2 at which the contact hole 21 is over-etched in the region of the semiconductor substrate 22 from which the electrodes are led out is determined by the contact d The hole is formed by over-etching with a radius of less than r 2 at the bottom of the hole.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、半導体
装置の高集積化及び微細化に伴うコンタクトホールの微
細化に伴って、コンタクトホール径の微細化も進み、必
然的にコンタクトホールの底面積も一方的に微細化され
る。図７はコンタクトホールの基板とコンタクトホール
との接触面積に対するコンタクト抵抗の依存性の例を示
すグラフ図である。図７に示すように、コンタクト抵抗
は、基板とコンタクトの接触面積が減少していくと、指
数関数的に上昇していく。この図７に示したような傾向
によって、特に、半径が０．４μｍ程度以下であるよう
な微細なコンタクトホールにおいては、コンタクトホー
ルと基板との接触面積を充分大きくとることができず、
安定したコンタクト抵抗を得ることができない。However, with the miniaturization of the contact hole accompanying the high integration and miniaturization of the semiconductor device, the diameter of the contact hole is also miniaturized, and the bottom area of the contact hole is inevitably reduced. Is finely divided. FIG. 7 is a graph showing an example of the dependence of the contact resistance on the contact area between the contact hole and the substrate. As shown in FIG. 7, the contact resistance increases exponentially as the contact area between the substrate and the contact decreases. Due to the tendency shown in FIG. 7, especially in a fine contact hole having a radius of about 0.4 μm or less, the contact area between the contact hole and the substrate cannot be made sufficiently large.
A stable contact resistance cannot be obtained.
【０００９】本発明はかかる問題に鑑みてなされたもの
であって、半導体基板と金属薄膜とを接触させるため
に、基板内にオーバーエッチングされる底面積と側面積
との関係を規定することで、安定したコンタクト抵抗を
得ることができるコンタクトホールを提供することを目
的とする。SUMMARY OF THE INVENTION The present invention has been made in view of such a problem, and specifies the relationship between a bottom area and a side area which are over-etched in a substrate in order to bring a semiconductor substrate into contact with a metal thin film. It is another object of the present invention to provide a contact hole capable of obtaining a stable contact resistance.
【００１０】[0010]
【課題を解決するための手段】本発明に係る第１のコン
タクトホールは、半導体基板上の絶縁膜に形成されるコ
ンタクトホールにおいて、前記絶縁膜を貫通して前記半
導体基板内にオーバーエッチングされる部分の側面積が
その底面積よりも大きいことを特徴とする。A first contact hole according to the present invention is formed in a contact hole formed in an insulating film on a semiconductor substrate, and is penetrated through the insulating film to be over-etched in the semiconductor substrate. The side area of the portion is larger than its bottom area.
【００１１】また、前記半導体基板内にオーバーエッチ
ングされる部分の底面が円形でその半径をｒとしたと
き、前記半導体基板内にオーバーエッチングされる部分
の深さｄはｒ／２以上であることが望ましい。The depth d of the portion to be over-etched in the semiconductor substrate is at least r / 2, where r is the radius of the bottom surface of the portion to be over-etched in the semiconductor substrate. Is desirable.
【００１２】本発明に係る第２のコンタクトホールは、
半導体基板上の絶縁膜に形成されるコンタクトホールに
おいて、前記絶縁膜を貫通て前記半導体基板内にオーバ
ーエッチングされる部分の表面積は、前記半導体基板内
にオーバーエッチングされる部分を半導体基板表面が切
断する切断面の断面積の２倍以上であることを特徴とす
る。[0012] The second contact hole according to the present invention comprises:
In a contact hole formed in an insulating film on a semiconductor substrate, a surface area of a portion that is overetched into the semiconductor substrate through the insulating film is formed by cutting a surface of the semiconductor substrate at a portion that is overetched in the semiconductor substrate. It is characterized in that it is at least twice the cross-sectional area of the cut surface to be cut.
【００１３】また、前記半導体基板の表面に、拡散層が
形成されており、この拡散層内にオーバーエッチングさ
れていてもよい。Further, a diffusion layer may be formed on the surface of the semiconductor substrate, and the diffusion layer may be over-etched.
【００１４】更に、前記半導体基板の表面に、フィール
ド絶縁膜が形成されており、このフィールド絶縁膜上の
前記絶縁膜と前記フィールド絶縁膜とを貫通して前記半
導体基板内にオーバーエッチングされていてもよい。Further, a field insulating film is formed on the surface of the semiconductor substrate, and the field insulating film is over-etched in the semiconductor substrate through the insulating film and the field insulating film on the field insulating film. Is also good.
【００１５】本発明においては、半導体基板に深くオー
バーエッチングすることで、コンタクトホールによって
半導体基板のオーバーエッチングされる部分の側面積を
増やすことができる。これにより、コンタクトホールの
底面積が小さくてもコンタクトホールと半導体基板との
接触面積を大きくすることによって安定したコンタクト
抵抗を得ることができる。In the present invention, the side area of the portion of the semiconductor substrate to be over-etched by the contact hole can be increased by deeply over-etching the semiconductor substrate. Thus, even if the bottom area of the contact hole is small, a stable contact resistance can be obtained by increasing the contact area between the contact hole and the semiconductor substrate.
【００１６】本発明に係る第３のコンタクトホールは、
半導体基板の上方に導電層が形成され、この導電層上の
絶縁膜に形成されるコンタクトホールにおいて、前記絶
縁膜を貫通して前記導電層内にオーバーエッチングされ
る部分の側面積がその底面積よりも大きいことを特徴と
する。The third contact hole according to the present invention is:
A conductive layer is formed above a semiconductor substrate, and in a contact hole formed in an insulating film on the conductive layer, a side area of a portion to be over-etched in the conductive layer through the insulating film has a bottom area. It is characterized by being larger than.
【００１７】本発明に係る第４のコンタクトホールは、
半導体基板の上方に導電層が形成され、この導電層上の
絶縁膜に形成されるコンタクトホールにおいて、前記絶
縁膜を貫通して前記導電層内にオーバーエッチングされ
る部分の表面積は、前記導電層内にオーバーエッチング
される部分を導電層表面が切断する切断面の断面積の２
倍以上であることを特徴とする。A fourth contact hole according to the present invention comprises:
A conductive layer is formed above a semiconductor substrate, and in a contact hole formed in an insulating film on the conductive layer, a surface area of a portion which is penetrated through the insulating film and is overetched in the conductive layer has a surface area of the conductive layer. 2 of the cross-sectional area of the cut surface where the conductive layer surface cuts the portion to be over-etched
It is characterized by being twice or more.
【００１８】本発明においては、導電層内に深くオーバ
ーエッチングすることで、コンタクトホールによって導
電層のオーバーエッチングされる部分の側面積を増やす
ことができる。これにより、コンタクトホールの底面積
が小さくてもコンタクトホールと導電層との接触面積を
大きくすることによって安定したコンタクト抵抗を得る
ことができる。In the present invention, the side area of the portion of the conductive layer to be over-etched by the contact hole can be increased by deeply over-etching the conductive layer. Thus, even if the bottom area of the contact hole is small, a stable contact resistance can be obtained by increasing the contact area between the contact hole and the conductive layer.
【００１９】[0019]
【発明の実施の形態】以下、本発明の実施例に係るコン
タクトホールについて、添付の図面を参照して具体的に
に説明する。図１は本発明の第１の実施例に係るコンタ
クトホールを示す斜視図である。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A contact hole according to an embodiment of the present invention will be specifically described below with reference to the accompanying drawings. FIG. 1 is a perspective view showing a contact hole according to the first embodiment of the present invention.
【００２０】図１に示すように、層間絶縁膜３が形成さ
れた半導体基板２上において、コンタクトホール１の一
端は層間絶縁膜表面３ａに開口され、他端は層間絶縁膜
３を貫通して半導体基板表面２ａを貫いている。このコ
ンタクトホール１が半導体基板表面２ａを貫いて、半導
体基板２内にオーバーエッチングされる部分と半導体基
板２との接触部分において、側面積Ｓ1と底面積Ｓ2は下
記数式１を満たしている。As shown in FIG. 1, on semiconductor substrate 2 on which interlayer insulating film 3 is formed, one end of contact hole 1 is opened in interlayer insulating film surface 3a, and the other end penetrates through interlayer insulating film 3. It penetrates the semiconductor substrate surface 2a. Through the contact holes 1 semiconductor substrate surface 2a, the part and the contact portion between the semiconductor substrate 2 which is over-etched in the semiconductor substrate 2, the side area S 1 and the bottom area S 2 satisfies the following formula 1 .
【００２１】[0021]
【数１】２πｒｄ（Ｓ1）≧πｒ2（Ｓ2）## EQU1 ## 2πrd (S 1 ) ≧ πr 2 (S 2 )
【００２２】但し、ｄは半導体基板２内へのオーバーエ
ッチング深さ、ｒは半導体基板２内におけるコンタクト
ホール１の底面の半径である。Here, d is the depth of over-etching into the semiconductor substrate 2 and r is the radius of the bottom surface of the contact hole 1 in the semiconductor substrate 2.
【００２３】即ち、コンタクトホール１を半導体基板２
内にオーバーエッチングする際、図１におけるｄとｒと
の関係が下記数式２を満たす。That is, the contact hole 1 is formed in the semiconductor substrate 2
When over-etching is performed, the relationship between d and r in FIG.
【００２４】[0024]
【数２】ｄ≧ｒ／２## EQU2 ## d ≧ r / 2
【００２５】このように、コンタクトホール１と半導体
基板２との接触部分において、半導体基板２内のオーバ
ーエッチングされた部分の側面積Ｓ1が半導体基板２内
におけるコンタクトホール１の底面積Ｓ2より大きくな
るように構成されたコンタクトホールは、半導体基板２
へのオーバーエッチング量を調整して形成される。この
関係は例えば、コンタクトホール径が、０．２μｍであ
れば、オーバーエッチング深さｄを５０ｎｍ以上に設定
し、コンタクトホール径が、０．１μｍであれば、オー
バーエッチング深さｄを２５ｎｍ以上に設定すればよ
い。これにより、コンタクトホールの底面積が小さくて
も側面積を広くとれるため、コンタクトホールと基板と
の接触面積を増やすことができ、安定したコンタクト抵
抗を得ることができる。As described above, in the contact portion between the contact hole 1 and the semiconductor substrate 2, the side area S 1 of the over-etched portion in the semiconductor substrate 2 is larger than the bottom area S 2 of the contact hole 1 in the semiconductor substrate 2. The contact hole configured to be large
It is formed by adjusting the amount of over-etching to the substrate. For example, if the contact hole diameter is 0.2 μm, the overetching depth d is set to 50 nm or more, and if the contact hole diameter is 0.1 μm, the overetching depth d is 25 nm or more. Just set it. Thus, the side area can be increased even if the bottom area of the contact hole is small, so that the contact area between the contact hole and the substrate can be increased, and a stable contact resistance can be obtained.
【００２６】次に、本実施例に係るコンタクトホールの
製造方法について説明する。図２（ａ）乃至（ｃ）はコ
ンタクトホールの製造方法をその工程順に示す断面図で
ある。図２（ａ）のように、半導体基板２表面上に層間
絶縁膜３を形成する。この層間絶縁膜３は、熱酸化膜で
もよいし、ＣＶＤ法で形成した酸化膜、Ｂ添加ＰＳＧ膜
又はその他の絶縁膜でもよい。Next, a method of manufacturing a contact hole according to this embodiment will be described. 2A to 2C are cross-sectional views showing a method for manufacturing a contact hole in the order of steps. As shown in FIG. 2A, an interlayer insulating film 3 is formed on the surface of the semiconductor substrate 2. This interlayer insulating film 3 may be a thermal oxide film, an oxide film formed by a CVD method, a B-added PSG film, or another insulating film.
【００２７】次に、図２（ｂ）に示すように層間絶縁膜
３を貫通して半導体基板２に達するコンタクトホール１
を形成する。コンタクトホール１の形成方法として、例
えば、フォトリソグラフィによる選択的エッチングによ
って半導体基板２上にエッチング窓を穿設し、選択的に
エッチングする方法がある。この際、半導体基板２内に
オーバエッチングされた部分の内、コンタクトホールの
底面積よりも、側面積の方が大きくなるよう、深くオー
バーエッチングをかける。すなわち、上記に示したよう
に、ｄ≧ｒ／２となるように深くオーバーエッチングす
る。このように、底面積が小さい微細なコンタクトホー
ルにおいても、深いオーバーエッチングをすることによ
り側面積が広くとれるため、基板とコンタクトホールと
の接触面積を増やすことができる。Next, as shown in FIG. 2B, a contact hole 1 penetrating through the interlayer insulating film 3 and reaching the semiconductor substrate 2 is formed.
To form As a method of forming the contact hole 1, for example, there is a method of forming an etching window on the semiconductor substrate 2 by selective etching by photolithography and selectively etching. At this time, the over-etching is deeply performed so that the side area of the over-etched portion in the semiconductor substrate 2 is larger than the bottom area of the contact hole. That is, as shown above, deep over-etching is performed so that d ≧ r / 2. As described above, even in a fine contact hole having a small bottom area, the side area can be widened by performing deep over-etching, so that the contact area between the substrate and the contact hole can be increased.
【００２８】さらに、図２（ｃ）に示すように、既知の
方法によってバリヤメタル４、埋め込みプラグ５、配線
６等を形成することにより配線と基板が接続される。Further, as shown in FIG. 2C, the wiring and the substrate are connected by forming the barrier metal 4, the buried plug 5, the wiring 6, and the like by a known method.
【００２９】なお、本実施例は半導体基板表面上にコン
タクトホールを開口する例を示したが、基板表面上の状
態は、拡散層又はフィールド絶縁膜のいずれでもよい。
基板表面に拡散層が形成されている場合は、コンタクト
ホールはその拡散層内にオーバエッチングされる。基板
表面にフィールド絶縁膜が形成されている場合は、コン
タクトホールはこのフィールド絶縁膜上の層間絶縁膜と
フィールド絶縁膜の双方を貫通して半導体基板内にオー
バーエッチングされる。Although this embodiment has shown an example in which a contact hole is formed on the surface of a semiconductor substrate, the state on the substrate surface may be either a diffusion layer or a field insulating film.
If a diffusion layer is formed on the substrate surface, the contact hole is over-etched in the diffusion layer. When a field insulating film is formed on the surface of the substrate, the contact hole penetrates both the interlayer insulating film and the field insulating film on the field insulating film and is over-etched in the semiconductor substrate.
【００３０】コンタクトホールのコンタクト抵抗は、図
７に示したとおり基板とコンタクトホールとの接触面積
に対する依存性が大きいため、基板とコンタクトの接触
面積が減少していくと、指数関数的に上昇していく。Since the contact resistance of the contact hole greatly depends on the contact area between the substrate and the contact hole as shown in FIG. 7, the contact resistance increases exponentially as the contact area between the substrate and the contact decreases. To go.
【００３１】しかし、本実施例の形状を有するコンタク
トホールを形成することにより、基板とコンタクトホー
ルとの接触面積の内、底面積が減少しても側面積を増大
させることができるので、コンタクトホール径の微細化
が進んでも、基板とコンタクトホールとの接触面積を減
少させなくて済む。したがって、微細なコンタクトホー
ルにおいても、安定したコンタクト抵抗を得ることがで
きる。However, by forming the contact hole having the shape of the present embodiment, the side area can be increased even if the bottom area is reduced, out of the contact area between the substrate and the contact hole. Even if the diameter becomes finer, the contact area between the substrate and the contact hole does not need to be reduced. Therefore, a stable contact resistance can be obtained even in a fine contact hole.
【００３２】次に、本発明の第２の実施例について説明
する。図３は、本実施例で形成されるコンタクトホール
を示す斜視図である。Next, a second embodiment of the present invention will be described. FIG. 3 is a perspective view showing a contact hole formed in the present embodiment.
【００３３】図３に示すように、コンタクトホール１１
の一端は層間絶縁膜表面１３ａに開口され、他端は層間
絶縁膜１３を貫通して半導体基板表面１２ａを貫いてい
る。このコンタクトホール１１が半導体基板１２内にオ
ーバエッチングされる部分において、コンタクトホール
１１と半導体基板１２との接触面であるオーバーエッチ
ングされる部分の表面積Ｓ3が、オーバエッチングされ
る部分を半導体基板表面１２ａが切断する切断面の断面
積Ｓ4の２倍以上となるように半導体基板１２内に深く
オーバーエッチングをかける。このとき、コンタクトホ
ール１１の半導体基板１２内の形状は、図１に示すよう
な円筒形状でなくてもよい。As shown in FIG. 3, the contact holes 11
Has one end opened to the interlayer insulating film surface 13a, and the other end penetrates the interlayer insulating film 13 and penetrates the semiconductor substrate surface 12a. In the portion where the contact hole 11 is over-etched in the semiconductor substrate 12, the surface area S 3 of the over-etched portion, which is the contact surface between the contact hole 11 and the semiconductor substrate 12, is reduced by the over-etched portion. 12a exerts a deep over-etching the semiconductor substrate 12 so as to be more than twice the cross-sectional area S 4 of the cutting surface for cutting. At this time, the shape of the contact hole 11 in the semiconductor substrate 12 may not be a cylindrical shape as shown in FIG.
【００３４】本実施例の場合も、コンタクトホールと基
板の接触面の接触面積を大きくとることができ、安定し
たコンタクト抵抗を得ることができる。Also in the case of this embodiment, the contact area between the contact hole and the contact surface of the substrate can be increased, and a stable contact resistance can be obtained.
【００３５】上述の第１及び第２の実施例のコンタクト
ホールは半導体基板に接続されるものであるが、コンタ
クトホールが半導体基板の上方の導電層と更にその上の
層とを接続するものでもよい。即ち、半導体基板上の層
間絶縁膜を介して導電層が形成されており、この導電層
上に更に絶縁膜が形成されていて、この導電層上の絶縁
膜にコンタクトホールを形成する場合にも、この導電層
上の絶縁膜を貫通して、前記導電層内にオーバーエッチ
ングするようにコンタクトホールを形成する。この場合
も第１及び第２の実施例と同様にコンタクトホールの導
電層内にオーバーエッチングされる部分の側面積は底面
積よりも大きくする。又は、コンタクトホールが導電層
内にオーバエッチングされる部分において、コンタクト
ホールと導電層との接触面であるオーバーエッチングさ
れる部分の表面積が、オーバーエッチングされる部分を
導電層の表面が切断する切断面の断面積の２倍以上とな
るように深くエッチングをする。Although the contact holes of the first and second embodiments are connected to the semiconductor substrate, the contact holes may connect the conductive layer above the semiconductor substrate to a layer further above the semiconductor substrate. Good. That is, even when a conductive layer is formed via an interlayer insulating film on a semiconductor substrate, an insulating film is further formed on the conductive layer, and a contact hole is formed in the insulating film on the conductive layer. Then, a contact hole is formed so as to penetrate the insulating film on the conductive layer and to overetch in the conductive layer. Also in this case, as in the first and second embodiments, the side area of the portion of the contact hole to be over-etched in the conductive layer is larger than the bottom area. Alternatively, in the portion where the contact hole is over-etched in the conductive layer, the surface area of the over-etched portion, which is the contact surface between the contact hole and the conductive layer, is cut so that the surface of the conductive layer cuts the over-etched portion. Etch deeply so as to be at least twice as large as the cross-sectional area of the surface.
【００３６】これにより、コンタクトホールと導電層と
の接触面積を確保し、基板上だけではなく基板上方の導
電層部分においても安定した抵抗を有するコンタクトホ
ールを形成することができる。As a result, a contact area between the contact hole and the conductive layer can be ensured, and a contact hole having stable resistance can be formed not only on the substrate but also on the conductive layer above the substrate.
【００３７】[0037]
【発明の効果】以上詳述したように本発明によれば、コ
ンタクトホールが半導体基板又は導電層内にオーバーエ
ッチングされる部分の内、その側面積が底面積よりも大
きくなるように深くオーバーエッチングをするか、又
は、基板又は導電層内にオーバーエッチングされる部分
の表面積はオーバエッチングされる部分を基板又は導電
層の表面が切断する切断面の断面積の２倍以上とするの
で、例えばコンタクトホール径が０．４μｍ程度以下で
あるような、微細なホール径においても、コンタクトホ
ールと基板又は導電層との接触面を充分に確保すること
ができ、安定したコンタクト抵抗を得ることができる。As described above in detail, according to the present invention, the contact hole is deeply over-etched so that the side area thereof is larger than the bottom area in the portion which is over-etched in the semiconductor substrate or the conductive layer. Or the surface area of the portion to be over-etched in the substrate or the conductive layer is made to be twice or more the cross-sectional area of the cut surface where the surface of the substrate or the conductive layer cuts the over-etched portion. Even with a fine hole diameter such as a hole diameter of about 0.4 μm or less, a sufficient contact surface between the contact hole and the substrate or the conductive layer can be obtained, and a stable contact resistance can be obtained.
【図１】本発明の第１の実施例に係るコンタクトホール
を示す斜視図である。FIG. 1 is a perspective view showing a contact hole according to a first embodiment of the present invention.
【図２】（ａ）乃至（ｃ）は本発明の第１の実施例に係
るコンタクトホールの製造方法を工程順に示す断面図で
ある。FIGS. 2A to 2C are cross-sectional views illustrating a method of manufacturing a contact hole according to a first embodiment of the present invention in the order of steps.
【図３】本発明の第２の実施例に係るコンタクトホール
を示す斜視図である。FIG. 3 is a perspective view showing a contact hole according to a second embodiment of the present invention.
【図４】特開平８−１７６８２３号公報に記載のコンタ
クトホールにＴｉＮを成膜した状態を示す断面図であ
る。FIG. 4 is a cross-sectional view showing a state in which TiN is formed in a contact hole described in JP-A-8-176823.
【図５】特開平９−２３２６６７号公報に記載の化合物
半導体装置製造する製造方法の１工程を示す断面図であ
る。FIG. 5 is a cross-sectional view showing one step of a manufacturing method of a compound semiconductor device described in Japanese Patent Application Laid-Open No. 9-232667.
【図６】従来のコンタクトホールを示す斜視図である。FIG. 6 is a perspective view showing a conventional contact hole.
【図７】基板とコンタクトホールとの接触面積に対する
コンタクト抵抗の依存性の例を示すグラフ図である。FIG. 7 is a graph showing an example of dependency of contact resistance on a contact area between a substrate and a contact hole.
１，１１，２１，１０３；コンタクトホール ２，１２，２２；半導体基板 ２ａ，１２ａ，２２ａ；半導体基板表面 ３，１３，２３，１０２；層間絶縁膜 ３ａ，１３ａ，２３ａ；層間絶縁膜表面 ４；バリヤメタル ５；埋め込みプラグ ６；配線 １０１；シリコン基板 １０５，１０７；Ｔｉ膜 １０６；ＴｉＳｉ2膜 １０８；ＴｉＮ膜 ２０７；積層半導体構造部 ２０８ａ；エッチング窓 ２０８；絶縁層 ２１２；高抵抗領域 ２１３；電極コンタクト用凹部 ２１４；電極 ｄ，ｄ２；深さ ｒ，ｒ２；半径 Ｓ1；側面積 Ｓ2；底面積 Ｓ3；表面積 Ｓ4；断面積 Ｗｇ，Ｗｒ；直径 ｄ1；厚さ1, 11, 21, 103; contact holes 2, 12, 22; semiconductor substrates 2a, 12a, 22a; semiconductor substrate surfaces 3, 13, 23, 102; interlayer insulating films 3a, 13a, 23a; interlayer insulating film surfaces 4, Barrier metal 5; embedded plug 6; wiring 101; silicon substrate 105, 107; Ti film 106; TiSi 2 film 108; TiN film 207; laminated semiconductor structure portion 208a; etching window 208; insulating layer 212; high resistance region 213; use recess 214; electrode d, d2; depth r, r2; radius S 1; lateral area S 2; bottom surface area S 3; surface area S 4; sectional area Wg, Wr; diameter d 1; thickness
Claims (7)
タクトホールにおいて、前記絶縁膜を貫通して前記半導
体基板内にオーバーエッチングされる部分の側面積がそ
の底面積よりも大きいことを特徴とするコンタクトホー
ル。1. A contact hole formed in an insulating film on a semiconductor substrate, wherein a side area of a portion penetrating the insulating film and being over-etched in the semiconductor substrate is larger than a bottom area thereof. Contact hole.
される部分の底面が円形でその半径をｒとしたとき、前
記半導体基板内にオーバーエッチングされる部分の深さ
ｄはｒ／２以上であることを特徴とする請求項１に記載
のコンタクトホール。2. A depth d of a portion to be overetched in the semiconductor substrate is r / 2 or more, where a bottom surface of the portion to be overetched in the semiconductor substrate is circular and a radius thereof is r. The contact hole according to claim 1, wherein:
タクトホールにおいて、前記絶縁膜を貫通して前記半導
体基板内にオーバーエッチングされる部分の表面積は、
前記半導体基板内にオーバーエッチングされる部分を半
導体基板表面が切断する切断面の断面積の２倍以上であ
ることを特徴とするコンタクトホール。3. In a contact hole formed in an insulating film on a semiconductor substrate, a surface area of a portion penetrating the insulating film and being over-etched in the semiconductor substrate is:
A contact hole having a cross-sectional area which is at least twice as large as a cross-sectional area of a surface of the semiconductor substrate at which a portion to be overetched in the semiconductor substrate is cut.
されており、この拡散層内にオーバーエッチングされて
いることを特徴とする請求項１乃至３のいずれか１項に
記載のコンタクトホール。4. The contact hole according to claim 1, wherein a diffusion layer is formed on a surface of the semiconductor substrate, and the diffusion layer is over-etched in the diffusion layer. .
縁膜が形成されており、このフィールド絶縁膜上の前記
絶縁膜と前記フィールド絶縁膜とを貫通して前記半導体
基板内にオーバーエッチングされていることを特徴とす
る請求項１乃至３のいずれか１項に記載のコンタクトホ
ール。5. A field insulating film is formed on a surface of the semiconductor substrate, and is over-etched in the semiconductor substrate through the insulating film on the field insulating film and the field insulating film. The contact hole according to claim 1, wherein:
この導電層上の絶縁膜に形成されるコンタクトホールに
おいて、前記絶縁膜を貫通して前記導電層内にオーバー
エッチングされる部分の側面積がその底面積よりも大き
いことを特徴とするコンタクトホール。6. A conductive layer is formed above a semiconductor substrate,
In a contact hole formed in an insulating film on the conductive layer, a side area of a portion penetrating the insulating film and being over-etched in the conductive layer is larger than a bottom area thereof.
この導電層上の絶縁膜に形成されるコンタクトホールに
おいて、前記絶縁膜を貫通して前記導電層内にオーバー
エッチングされる部分の表面積は、前記導電層内にオー
バーエッチングされる部分を導電層表面が切断する切断
面の断面積の２倍以上であることを特徴とするコンタク
トホール。7. A conductive layer is formed above the semiconductor substrate,
In a contact hole formed in the insulating film on the conductive layer, the surface area of a portion that is overetched into the conductive layer through the insulating film is equal to a surface area of the conductive layer that is overetched in the conductive layer. A contact hole, which is at least twice as large as the cross-sectional area of the cut surface to be cut.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11160864A JP2000349044A (en) | 1999-06-08 | 1999-06-08 | Contact hole |
| KR10-2000-0030945A KR100368700B1 (en) | 1999-06-08 | 2000-06-07 | Contact hole |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11160864A JP2000349044A (en) | 1999-06-08 | 1999-06-08 | Contact hole |
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Family Applications (1)
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| Country | Link |
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| KR (1) | KR100368700B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022509272A (en) * | 2019-02-18 | 2022-01-20 | 長江存儲科技有限責任公司 | Novel capacitor structure and how to form it |
-
1999
- 1999-06-08 JP JP11160864A patent/JP2000349044A/en active Pending
-
2000
- 2000-06-07 KR KR10-2000-0030945A patent/KR100368700B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022509272A (en) * | 2019-02-18 | 2022-01-20 | 長江存儲科技有限責任公司 | Novel capacitor structure and how to form it |
| JP7181406B2 (en) | 2019-02-18 | 2022-11-30 | 長江存儲科技有限責任公司 | Novel capacitor structure and method of forming same |
| US11887646B2 (en) | 2019-02-18 | 2024-01-30 | Yangtze Memory Technologies Co., Ltd. | Capacitor structure and method of forming the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100368700B1 (en) | 2003-01-24 |
| KR20010020957A (en) | 2001-03-15 |
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