JP2000340956A - Multilayered wiring board - Google Patents

Multilayered wiring board

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JP2000340956A
JP2000340956A JP11152467A JP15246799A JP2000340956A JP 2000340956 A JP2000340956 A JP 2000340956A JP 11152467 A JP11152467 A JP 11152467A JP 15246799 A JP15246799 A JP 15246799A JP 2000340956 A JP2000340956 A JP 2000340956A
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wiring board
via hole
multilayer wiring
wiring
resistor
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JP11152467A
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Japanese (ja)
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Shiyouichi Mimura
詳一 三村
Sadashi Nakamura
禎志 中村
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Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To obtain a mutilayered wiring board, having a high degree of freedom in wiring and a simplified manufacturing process by providing a via hole within an inner layer of the board with electric resistance. SOLUTION: A wiring pattern 4 is electrically connected to a wiring pattern 5, through a via hole 2 having electric resistance which is formed by filling a hole formed in an inner layer of a board 1 with a conductive paste and a resistor paste. Since the hole 2 has electric resistance, it is no longer necessary to use a separate chip resistor or the like for resistance connection between the patterns 4 and 5, which then requires an area not larger than that of the hole 2 for the resistance connection between the patterns 4 and 5. This not only increases the degree of flexibility in wiring, but also simplifies the manufacturing process. Further, even a multilayered wiring board, having an insulation layer whose thickness is 100 μm or less, can be formed into a resistor- incorporated multilayered wiring board.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、各種の電子部品を
搭載してこれらを電気的に接続することにより電子回路
を形成することができる多層配線基板に関し、特に層間
接続を行なうバイアホール部の接続構造に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multilayer wiring board on which various electronic components can be mounted and electrically connected to each other to form an electronic circuit. Regarding the connection structure.

【0002】[0002]

【従来の技術】近年、電子機器の小型高密度化に伴い、
多層配線基板は産業用に留まらず広く民生用機器の分野
においても、安価に供給されることが強く要望されてい
る。このような多層配線基板では、微細な配線ピッチで
形成された複数層の配線パターンと基板表面に搭載され
た無数の電子部品群とを高い接続信頼性で電気的に接続
できることが重要である。
2. Description of the Related Art In recent years, as electronic devices have become smaller and denser,
There is a strong demand that multilayer wiring boards be supplied at low cost in the field of consumer equipment as well as in industrial applications. In such a multilayer wiring board, it is important that a plurality of wiring patterns formed at a fine wiring pitch and a myriad of electronic components mounted on the surface of the board can be electrically connected with high connection reliability.

【0003】図6に、従来の多層配線基板の一例に係る
断面図を示している。基材1の表面及び内層には、それ
ぞれ金属導体の配線パターン4、5が配置されている。
電気的接続を行なうために配線パターン4、5の端部に
は、それぞれランド6、7が形成されている。基材1内
には、バイアホール2が形成されていおり、配線パター
ン5と基材1上のチップ抵抗8とが、バイアホール2を
介して電気的に接続されている。さらにチップ抵抗8と
配線パターン4とは、ランド6を介して電気的に接続さ
れている。
FIG. 6 is a sectional view showing an example of a conventional multilayer wiring board. On the surface and the inner layer of the base material 1, wiring patterns 4 and 5 of a metal conductor are arranged, respectively.
Lands 6 and 7 are formed at ends of the wiring patterns 4 and 5 for electrical connection. Via holes 2 are formed in the substrate 1, and the wiring patterns 5 and the chip resistors 8 on the substrate 1 are electrically connected through the via holes 2. Further, the chip resistor 8 and the wiring pattern 4 are electrically connected via the land 6.

【0004】このような構成の多層配線基板では、限ら
れた基板表面上への電子部品搭載、及びこれら電子部品
と基板内層の配線パターンとの電気的接続配線には限界
が生じ始めており、電子部品の極小化や基板内蔵化が取
組まれている。
In the multilayer wiring board having such a configuration, the mounting of electronic components on a limited surface of the substrate and the electrical connection wiring between these electronic components and the wiring pattern of the inner layer of the substrate are beginning to have a limit. Efforts are being made to minimize the size of components and to incorporate the board.

【0005】電子部品の基板内蔵化は、特に使用量の多
い抵抗において多くの検討がなされている。例えば、バ
イアホールへチップ部品を挿入する方法、基板全層を貫
くバイアホール(以下、「スルーホール」という。)へ抵
抗体ペーストを充填する方法、及び表層を中心とした特
定層の配線パターンの一部を印刷等により抵抗体で構成
する方法が提案されている。
[0005] Many studies have been made on the incorporation of electronic components into a substrate, especially for resistors that are frequently used. For example, a method of inserting a chip component into a via hole, a method of filling a resistor paste into a via hole (hereinafter, referred to as a “through hole”) penetrating all layers of a substrate, and a method of forming a wiring pattern of a specific layer centering on a surface layer A method has been proposed in which a part is formed of a resistor by printing or the like.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、前記の
ような電子部品の極小化や基板内蔵化には、以下のよう
な問題があった。電子部品の極小化は、基板表面での部
品搭載数を増加できるが、基板表層の電子部品と基板内
層の配線パターンとの電気的接続配線も、その分増加し
複雑になり、最悪の場合は配線が不可能になるという問
題があった。
However, the minimization of the electronic components and the incorporation of the substrate into the substrate have the following problems. Minimization of electronic components can increase the number of components mounted on the board surface, but the electrical connection wiring between the electronic components on the surface of the board and the wiring patterns on the inner layer of the board also increases and becomes complicated, and in the worst case, There was a problem that wiring became impossible.

【0007】また、従来の電子部品の基板内蔵化方法で
は、チップ部品が大き過ぎて絶縁層厚みが100μm以
下の多層基板には挿入できない場合があり、スルーホー
ルや抵抗体部分の面積や配置に関する配線の自由度を低
下させていた。さらに、パターン形成時の抵抗体の印刷
形成等では、余分な製造工程のためにコストが増大する
という問題もあった。
Further, in the conventional method of incorporating electronic components into a substrate, there are cases where chip components are too large to be inserted into a multilayer substrate having an insulating layer thickness of 100 μm or less. This reduces the degree of freedom in wiring. Further, in the case of forming a resistor by printing at the time of pattern formation, there is a problem that the cost increases due to an extra manufacturing process.

【0008】本発明は、前記のような従来の問題を解決
するものであり、基板内層のバイアホールが電気抵抗値
を有することにより、配線自由度が高く、製造工程が単
純で、かつ絶縁層厚みが100μm以下の多層配線基板
であっても、抵抗内蔵型とすることができる多層配線基
板を提供することを目的とする。
The present invention solves the above-mentioned conventional problems. Since the via holes in the inner layer of the substrate have an electric resistance value, the degree of freedom of wiring is high, the manufacturing process is simple, and the insulating layer is formed. It is an object of the present invention to provide a multilayer wiring board that can be of a built-in resistor type even if the multilayer wiring board has a thickness of 100 μm or less.

【0009】[0009]

【課題を解決するための手段】前記目的を達成するため
に、本発明の多層配線基板は、基板内層に形成された電
気抵抗値を有するバイアホールを介して、少なくとも一
方が前記基板内層に形成された異なる2層の配線層が電
気的に接続されていることを特徴とする。前記のような
多層配線基板によれば、基板内層のバイアホールが電気
抵抗値を有するので、配線層間の抵抗接続に別途チップ
抵抗等を用いる必要がなくなる。このため、配線層間の
抵抗接続にはバイアホール以上の面積を必要としないの
で、配線自由度が高くなり、製造工程も単純になる。さ
らに、絶縁層厚みが100μm以下の多層配線基板であ
っても、抵抗内蔵多層配線基板とすることができる。
In order to achieve the above object, a multi-layer wiring board according to the present invention comprises a via hole having an electric resistance formed in an inner layer of a substrate, at least one of which is formed in the inner layer of the substrate. The two different wiring layers are electrically connected. According to the multilayer wiring board as described above, since the via hole in the inner layer of the board has an electric resistance value, it is not necessary to separately use a chip resistor or the like for the resistance connection between the wiring layers. For this reason, since the resistance connection between the wiring layers does not require an area larger than the via hole, the degree of freedom in wiring is increased and the manufacturing process is simplified. Furthermore, a multilayer wiring board with a built-in resistor can be used even with a multilayer wiring board having an insulating layer thickness of 100 μm or less.

【0010】前記多層配線基板においては、前記バイア
ホールは、前記基板内層に形成された孔に導電性ペース
ト及び抵抗体ペーストを充填することにより形成されて
いることが好ましい。前記のような多層配線基板によれ
ば、導電性ペースト及び抵抗体ペーストの電気的特性や
物理特性を変えることにより、バイアホールの電気抵抗
値制御が可能になる。
In the multilayer wiring board, it is preferable that the via hole is formed by filling a hole formed in an inner layer of the board with a conductive paste and a resistor paste. According to the multilayer wiring board as described above, the electric resistance value of the via hole can be controlled by changing the electrical and physical characteristics of the conductive paste and the resistor paste.

【0011】また、前記バイアホールの径を変化させて
形成した前記電気抵抗値が異なる複数のバイアホールを
有することも可能である。前記のような多層配線基板に
よれば、広範囲なバイアホールの電気抵抗値制御が可能
になる。
It is also possible to have a plurality of via holes having different electric resistance values formed by changing the diameter of the via holes. According to the multilayer wiring board as described above, it is possible to control the electric resistance value of a wide range of via holes.

【0012】また、前記異なる2層の配線層の電気的接
続が、複数の前記バイアホールを介して行われているこ
とも可能である。前記のような多層配線基板によれば、
広範囲なバイアホールの電気抵抗値制御が可能になる。
Further, the electrical connection between the two different wiring layers may be made through a plurality of via holes. According to the multilayer wiring board as described above,
It is possible to control the electric resistance value of a wide range of via holes.

【0013】また、前記バイアホールを介して、配線パ
ターンを基板内層のグランド層または電源層に直列また
は並列に終端接続して、前記配線パターンと高周波信号
を授受する前記配線パターンに電気的に接続された半導
体との特性インピーダンスを前記バイアホールの電気抵
抗値により整合させることも可能である。
In addition, the wiring pattern is terminated or connected in series or in parallel to a ground layer or a power supply layer in the substrate via the via hole, and is electrically connected to the wiring pattern for transmitting and receiving a high-frequency signal to and from the wiring pattern. It is also possible to match the characteristic impedance of the obtained semiconductor with the electric resistance of the via hole.

【0014】前記のような多層配線基板によれば、終端
抵抗に相当する部分が、バイアホールとして内蔵されて
いるので、別途終端抵抗を用いることなく、高周波信号
伝送に対応でき、基板表面への部品配置や配線の自由度
を向上させることができる。
According to the multilayer wiring board as described above, since the portion corresponding to the terminating resistor is built in as a via hole, it is possible to cope with high frequency signal transmission without using a terminating resistor separately, The degree of freedom in component arrangement and wiring can be improved.

【0015】また、前記多層配線基板が、半導体チップ
とプリント配線板とを接続するキャリア基板とすること
も可能である。前記のような多層配線基板によれば、終
端抵抗に相当する部分が、キャリア基板のバイアホール
として内蔵されているので、別途終端抵抗を用いること
なく、キャリア基板を搭載するプリント配線板表面への
部品配置や多層配線の自由度を高めることができる。
Further, the multilayer wiring board may be a carrier board for connecting a semiconductor chip and a printed wiring board. According to the multilayer wiring board as described above, the portion corresponding to the terminating resistor is built in as a via hole of the carrier substrate, so that the terminating resistor is used separately from the surface of the printed wiring board on which the carrier substrate is mounted without using a terminating resistor. The degree of freedom in component arrangement and multilayer wiring can be increased.

【0016】[0016]

【発明の実施の形態】以下、本発明の一実施形態に係る
多層配線基板について、図面を参照しながら説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a multilayer wiring board according to an embodiment of the present invention will be described with reference to the drawings.

【0017】(実施の形態1)図1(a)は、本発明の
実施形態1に係る多層配線基板のバイアホール部の接続
構造を示す断面図である。基材1の表面には金属導体の
配線パターン4が配置され、内層にも金属導体の配線パ
ターン5が配置されている。配線パターン4、5間の電
気的接続を行なうために配線パターン4、5の端部に
は、それぞれランド6、7が形成されている。
(Embodiment 1) FIG. 1A is a sectional view showing a connection structure of a via hole portion of a multilayer wiring board according to Embodiment 1 of the present invention. A wiring pattern 4 of a metal conductor is arranged on the surface of the substrate 1, and a wiring pattern 5 of the metal conductor is also arranged on the inner layer. Lands 6 and 7 are formed at ends of the wiring patterns 4 and 5, respectively, for making electrical connection between the wiring patterns 4 and 5.

【0018】また、基材1にはドリルやレーザー等によ
って形成された孔に抵抗体3を充填することにより、バ
イアホール2が形成されている。抵抗体3は、孔内に導
電性ペースト及び抵抗体ペーストを充填して形成されて
ものであり、抵抗体3とランド6、7とはプレス加圧等
により電気的に接続されている。
Further, a via hole 2 is formed in the substrate 1 by filling a resistor 3 into a hole formed by a drill, a laser or the like. The resistor 3 is formed by filling a conductive paste and a resistor paste in the hole, and the resistor 3 and the lands 6 and 7 are electrically connected by press pressure or the like.

【0019】図1(b)は、本実施形態に係る多層配線
基板の電気的機能を示す回路図であり、本実施形態で
は、抵抗体3に相当する部分が、基板1に内蔵されてい
る。抵抗体3は、ランド6とランド7との間の電気抵抗
値が特定の範囲(例えば50±5Ω)になるような電気
的、物理的特性の導電性ペースト及び抵抗体ペーストが
選定されている。すなわち、導電性ペースト及び抵抗体
ペーストの電気的特性や物理特性を変えることにより、
バイアホールの電気抵抗値制御が可能になる。
FIG. 1B is a circuit diagram showing an electrical function of the multilayer wiring board according to the present embodiment. In this embodiment, a portion corresponding to the resistor 3 is built in the substrate 1. . For the resistor 3, a conductive paste and a resistor paste having electric and physical characteristics such that the electric resistance between the land 6 and the land 7 is in a specific range (for example, 50 ± 5Ω) are selected. . That is, by changing the electrical and physical properties of the conductive paste and the resistor paste,
The electric resistance value of the via hole can be controlled.

【0020】このため、本実施形態では、図6に示した
ような従来構造と同等の電気的機能が、チップ抵抗8を
用いることなく実現されている。本実施形態によれば、
配線層間の抵抗接続にバイアホール以上の面積を必要と
しないため、配線自由度が高くなり、製造工程が単純に
なる。さらに、絶縁層厚みが100μm以下の多層配線
基板であっても、抵抗内蔵多層配線基板とすることがで
きる。
For this reason, in the present embodiment, an electrical function equivalent to that of the conventional structure as shown in FIG. 6 is realized without using the chip resistor 8. According to the present embodiment,
Since the resistance connection between the wiring layers does not require an area larger than the via hole, the degree of freedom in wiring is increased and the manufacturing process is simplified. Furthermore, a multilayer wiring board with a built-in resistor can be used even with a multilayer wiring board having an insulating layer thickness of 100 μm or less.

【0021】(実施の形態2)図2は、本発明の実施形
態2に係る多層配線基板のバイアホール部の接続構造を
示す断面図である。本実施形態は、実施形態1の多層配
線基板において、バイアホール2の孔径を変化させて、
バイアホール2の抵抗値を変化させた実施形態である。
(Embodiment 2) FIG. 2 is a sectional view showing a connection structure of a via hole portion of a multilayer wiring board according to Embodiment 2 of the present invention. In the present embodiment, in the multilayer wiring board of the first embodiment, the hole diameter of the via hole 2 is changed,
This is an embodiment in which the resistance value of the via hole 2 is changed.

【0022】すなわち、同一材料でバイアホール2の孔
径10を2倍にすれば、バイアホール2の電気抵抗値を
4分の1にできる。複数のバイアホール2の孔径を変化
させることにより、各バイアホール2の電気抵抗値を変
化させることもできる。
That is, if the hole diameter 10 of the via hole 2 is doubled with the same material, the electric resistance value of the via hole 2 can be reduced to 4. By changing the hole diameter of the plurality of via holes 2, the electric resistance value of each via hole 2 can also be changed.

【0023】(実施の形態3)図3は、本発明の実施形
態3に係る多層配線基板のバイアホール部の接続構造を
示す断面図である。実施形態3は、実施形態1又は2の
多層配線基板において、バイアホール2の孔数を増加さ
せることにより、バイアホール2の抵抗値を変化させた
実施形態である。すなわち、同一材料でバイアホール2
の孔数を2倍にすれば、バイアホール2の電気抵抗値を
2分の1にできる。
(Embodiment 3) FIG. 3 is a sectional view showing a connection structure of a via hole portion of a multilayer wiring board according to Embodiment 3 of the present invention. The third embodiment is an embodiment in which the resistance value of the via hole 2 is changed by increasing the number of via holes 2 in the multilayer wiring board of the first or second embodiment. That is, the via hole 2 is made of the same material.
By doubling the number of holes, the electric resistance value of the via hole 2 can be reduced to half.

【0024】(実施の形態4)図4は、本発明の実施形
態4に係る多層配線基板のバイアホール部の接続構造を
示す断面図である。本実施形態では、バイアホール2を
介して、グランド層11と並列に配線パターン4が終端
接続されている。配線パターン4とバイアホール2との
接続は、ランド6を介して行われている。半導体13と
バイアホール2との接続はランド6、7を介して行われ
ており、半導体13の端子14は半田9によりランド7
に半田付けされている。バイアホール2には、抵抗値を
50Ωとした抵抗体3が充填されており、配線パターン
4の特性インピーダンスは50Ωである。
(Embodiment 4) FIG. 4 is a sectional view showing a connection structure of a via hole portion of a multilayer wiring board according to Embodiment 4 of the present invention. In this embodiment, the wiring pattern 4 is terminated via the via hole 2 in parallel with the ground layer 11. The connection between the wiring pattern 4 and the via hole 2 is made via the land 6. The connection between the semiconductor 13 and the via hole 2 is made via the lands 6 and 7, and the terminal 14 of the semiconductor 13 is connected to the land 7 by the solder 9.
Soldered. The via hole 2 is filled with a resistor 3 having a resistance value of 50Ω, and the characteristic impedance of the wiring pattern 4 is 50Ω.

【0025】本実施形態では、バイアホール2は電気抵
抗値を有しているので、高周波信号を授受する半導体1
3と配線パターン4との特性インピーダンスを、バイア
ホール2の電気抵抗値により整合させて高周波信号伝送
に対応することができる。すなわち、従来では基板表面
に搭載していた終端抵抗を、本実施形態では配線層間に
内蔵しているので、基板表面への部品配置や配線の自由
度を向上させることができる。
In this embodiment, since the via hole 2 has an electric resistance value, the semiconductor 1 for transmitting and receiving a high-frequency signal is used.
The characteristic impedance of the wiring pattern 4 and the characteristic impedance of the wiring pattern 4 can be matched by the electric resistance of the via hole 2 to support high-frequency signal transmission. That is, since the terminating resistor conventionally mounted on the substrate surface is incorporated between the wiring layers in the present embodiment, the degree of freedom in arranging components on the substrate surface and wiring can be improved.

【0026】なお、バイアホール2を介して、グランド
層11と並列に配線パターン4が終端接続されている例
を説明したが、バイアホール2を介して、配線パターン
を基板内層の電源層12と並列に終端接続してもよい。
また、いずれの場合も、配線パターンを基板内層のグラ
ンド層または電源層に直列に終端接続してもよい。
Although an example in which the wiring pattern 4 is terminated and connected in parallel with the ground layer 11 through the via hole 2 has been described, the wiring pattern is connected to the power supply layer 12 in the inner layer of the substrate through the via hole 2. The terminals may be connected in parallel.
In any case, the wiring pattern may be terminated and connected in series to the ground layer or the power supply layer in the substrate.

【0027】(実施の形態5)図5は、本発明の実施形
態5に係る多層配線基板をキャリア基板に用いた実施形
態のバイアホール部の接続構造を示す断面図である。本
実施形態5は、前記実施形態1〜3で示した多層配線基
板と同様に定抵抗値の抵抗体3を充填したバイアホール
2を基材1に内蔵した多層配線基板17によって、半導
体チップ13とプリント配線板16とが、BGA(ball
grid array)実装で接続されている。
(Embodiment 5) FIG. 5 is a cross-sectional view showing a connection structure of via holes in an embodiment using a multilayer wiring board according to Embodiment 5 of the present invention as a carrier substrate. In the fifth embodiment, the semiconductor chip 13 is formed by the multi-layer wiring board 17 in which the via hole 2 filled with the resistor 3 having a constant resistance value is built in the base material 1 similarly to the multi-layer wiring board shown in the first to third embodiments. And the printed wiring board 16 are BGA (ball
grid array) implementation.

【0028】すなわち、多層配線基板17は、キャリア
基板として用いられており、半導体チップ13と多層配
線基板17のランド6aとは半田ボール15を介して接
続され、多層配線基板17のランド6bとプリント配線
板16のランド7とは、同様に半田ボール15を介して
接続されている。
That is, the multilayer wiring board 17 is used as a carrier board, the semiconductor chip 13 and the lands 6a of the multilayer wiring board 17 are connected via the solder balls 15, and the lands 6b of the multilayer wiring board 17 are printed. The lands 7 of the wiring board 16 are similarly connected via the solder balls 15.

【0029】本実施形態によれば、従来ではプリント配
線板16の表面に搭載していた終端抵抗が、本実施形態
では多層配線基板17の配線層間に内蔵されているの
で、キャリア基板を搭載するプリント配線板表面への部
品配置や多層配線の自由度を高めることができる。
According to the present embodiment, since the terminating resistor conventionally mounted on the surface of the printed wiring board 16 is incorporated between the wiring layers of the multilayer wiring board 17 in the present embodiment, the carrier substrate is mounted. It is possible to increase the degree of freedom in arranging components on the surface of the printed wiring board and in multilayer wiring.

【0030】[0030]

【発明の効果】以上のように本発明によれば、基板内層
のバイアホールが電気抵抗値を有するので、配線層間の
抵抗接続に別途チップ抵抗等を用いる必要がなくなる。
このため、配線層間の抵抗接続にはバイアホール以上の
面積を必要としないので、配線自由度が高くなり、製造
工程も単純になる。さらに、絶縁層厚みが100μm以
下の多層配線基板であっても、抵抗内蔵多層配線基板と
することができる。
As described above, according to the present invention, since the via hole in the inner layer of the substrate has an electric resistance value, it is not necessary to use a separate chip resistor or the like for the resistance connection between the wiring layers.
For this reason, since the resistance connection between the wiring layers does not require an area larger than the via hole, the degree of freedom in wiring is increased and the manufacturing process is simplified. Furthermore, a multilayer wiring board with a built-in resistor can be used even with a multilayer wiring board having an insulating layer thickness of 100 μm or less.

【0031】[0031]

【図面の簡単な説明】[Brief description of the drawings]

【図1】(a) 本発明の実施形態1に係る多層基板の
バイアホール部接続構造の断面図 (b) 本発明の実施形態1に係る多層基板の電気的機
能を示す図
FIG. 1A is a cross-sectional view of a via hole connection structure of a multilayer substrate according to a first embodiment of the present invention. FIG. 1B is a diagram illustrating an electrical function of the multilayer substrate according to the first embodiment of the present invention.

【図2】本発明の実施形態2に係る多層基板のバイアホ
ール部接続構造の断面図
FIG. 2 is a cross-sectional view of a via hole connection structure of a multilayer substrate according to a second embodiment of the present invention.

【図3】本発明の実施形態3に係る多層基板のバイアホ
ール部接続構造の断面図
FIG. 3 is a sectional view of a via hole connection structure of a multilayer substrate according to a third embodiment of the present invention.

【図4】本発明の実施形態4に係る高周波信号用基板の
断面図
FIG. 4 is a sectional view of a high-frequency signal substrate according to a fourth embodiment of the present invention.

【図5】本発明の実施形態5に係るキャリア基板の断面
FIG. 5 is a sectional view of a carrier substrate according to a fifth embodiment of the present invention.

【図6】従来の多層基板の一例に係る断面図FIG. 6 is a cross-sectional view illustrating an example of a conventional multilayer substrate.

【符号の説明】[Explanation of symbols]

1 基材 2 バイアホール 3 抵抗体 4,5 配線パターン 6,7 ランド 8 チップ抵抗 9 半田 10 バイアホールの孔径 11 グランド層 12 電源層 13 半導体チップ 14 半導体の端子 15 半田ボール 16 プリント配線板 17 多層配線基板 DESCRIPTION OF SYMBOLS 1 Base material 2 Via hole 3 Resistor 4, 5 Wiring pattern 6, 7 Land 8 Chip resistance 9 Solder 10 Hole diameter of via hole 11 Ground layer 12 Power supply layer 13 Semiconductor chip 14 Semiconductor terminal 15 Solder ball 16 Printed wiring board 17 Multilayer Wiring board

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5E317 AA24 BB11 CC25 CD27 CD32 GG11 5E338 AA03 BB12 BB25 CC01 CD01 EE11 5E346 AA43 BB11 CC31 DD03 DD12 EE18 FF18 FF27 FF37 FF45 GG15 HH03 HH07 HH31  ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference)

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 基板内層に形成された電気抵抗値を有す
るバイアホールを介して、少なくとも一方が前記基板内
層に形成された異なる2層の配線層が電気的に接続され
ていることを特徴とする多層配線基板。
At least one of two different wiring layers formed in the substrate inner layer is electrically connected via a via hole having an electric resistance value formed in the substrate inner layer. Multilayer wiring board.
【請求項2】 前記バイアホールは、前記基板内層に形
成された孔に導電性ペースト及び抵抗体ペーストを充填
することにより形成されている請求項1に記載の多層配
線基板。
2. The multilayer wiring board according to claim 1, wherein the via hole is formed by filling a hole formed in the substrate inner layer with a conductive paste and a resistor paste.
【請求項3】 前記バイアホールの径を変化させて形成
した前記電気抵抗値が異なる複数のバイアホールを有す
る請求項1または2に記載の多層配線基板。
3. The multilayer wiring board according to claim 1, further comprising a plurality of via holes having different electric resistance values formed by changing the diameter of the via holes.
【請求項4】 前記異なる2層の配線層の電気的接続
が、複数の前記バイアホールを介して行われている請求
項1から3のいずれかに記載の多層配線基板。
4. The multilayer wiring board according to claim 1, wherein the two different wiring layers are electrically connected via a plurality of via holes.
【請求項5】 前記バイアホールを介して、配線パター
ンを基板内層のグランド層または電源層に直列または並
列に終端接続して、前記配線パターンと高周波信号を授
受する前記配線パターンに電気的に接続された半導体と
の特性インピーダンスを前記バイアホールの電気抵抗値
により整合させている請求項1から4のいずれかに記載
の多層配線基板。
5. A wiring pattern is terminated or connected in series or parallel to a ground layer or a power supply layer in an inner layer of a substrate via the via hole, and is electrically connected to the wiring pattern for transmitting and receiving a high-frequency signal to and from the wiring pattern. 5. The multilayer wiring board according to claim 1, wherein the characteristic impedance with the semiconductor is matched by the electric resistance value of the via hole.
【請求項6】 前記多層配線基板が、半導体チップとプ
リント配線板とを接続するキャリア基板である請求項1
から4のいずれかに記載の多層配線基板。
6. The multi-layer wiring board is a carrier board for connecting a semiconductor chip and a printed wiring board.
5. The multilayer wiring board according to any one of items 1 to 4.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7277005B2 (en) 2004-09-01 2007-10-02 Samsung Electro-Mechanics Co., Ltd. Printed circuit board including embedded resistor and method of fabricating the same
JP2009290676A (en) * 2008-05-30 2009-12-10 Toshiba Corp Terminal device
JP2011187883A (en) * 2010-03-11 2011-09-22 Fujitsu Ltd Mems device
EP2404181A2 (en) * 2009-04-09 2012-01-11 Teradyne, Inc. Automated test equipment employing test signal transmission channel with embedded series isolation resistors
US9160048B2 (en) 2012-06-04 2015-10-13 Fujitsu Limited Electronic device with terminal circuits

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7277005B2 (en) 2004-09-01 2007-10-02 Samsung Electro-Mechanics Co., Ltd. Printed circuit board including embedded resistor and method of fabricating the same
JP2009290676A (en) * 2008-05-30 2009-12-10 Toshiba Corp Terminal device
EP2404181A2 (en) * 2009-04-09 2012-01-11 Teradyne, Inc. Automated test equipment employing test signal transmission channel with embedded series isolation resistors
JP2012523564A (en) * 2009-04-09 2012-10-04 テラダイン、 インコーポレイテッド Automatic test equipment using test signal transmission channel with built-in series insulation resistor
EP2404181A4 (en) * 2009-04-09 2014-07-02 Teradyne Inc Automated test equipment employing test signal transmission channel with embedded series isolation resistors
JP2011187883A (en) * 2010-03-11 2011-09-22 Fujitsu Ltd Mems device
US9160048B2 (en) 2012-06-04 2015-10-13 Fujitsu Limited Electronic device with terminal circuits

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