JP2000311898A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、基板上にノイズやクロストークの発生源とな
る回路ブロックと、該回路ブロックからノイズやクロス
トークの影響を受けたくない他の回路ブロックが設けら
れた半導体装置に関する。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device, and more particularly to a circuit block on a substrate which is a source of noise and crosstalk, and other circuits which are not subject to noise and crosstalk from the circuit block. The present invention relates to a semiconductor device provided with a block.
【０００２】[0002]
【従来の技術】図５は、従来の半導体装置を示す。Ｐ型
半導体基板２０１の表面近傍には、所定の距離をもって
回路ブロック（ＣＢ１）２０２及び回路ブロック（ＣＢ
２）２０３が配設されている。ここで、回路ブロック２
０２はノイズやクロストークを発生しており、回路ブロ
ック２０３は回路ブロック２０２からノイズやクロスト
ークの影響を受けたくないものとする。回路ブロック２
０２の直下のＰ型半導体基板２０１内にはＰウェル２０
４が形成され、同様に、回路ブロック２０３の直下には
Ｐウェル２０５が形成されている。Ｐウェル２０４及び
２０５の周辺部にはＰ型拡散領域２０６及び２０７が設
けられ、これらの近傍にはＮウェル２０８及び２０９が
設けられている。Ｎウェル２０８及び２０９の間にはＰ
型半導体基板領域２１０が形成されており、このＰ型半
導体基板領域２１０の上部のＰ型半導体基板２０１の表
面近傍には、配線層２１１が設けられている。回路ブロ
ック２０２と回路ブロック２０３の間に設けられたＰ型
半導体基板領域２１０は、ノイズ及びクロストークの対
策のために設けられており、このＰ型半導体基板領域２
１０にはＮウェル及びＰウェル共に形成されない。2. Description of the Related Art FIG. 5 shows a conventional semiconductor device. In the vicinity of the surface of the P-type semiconductor substrate 201, the circuit block (CB1) 202 and the circuit block (CB)
2) 203 is provided. Here, the circuit block 2
02 generates noise and crosstalk, and the circuit block 203 does not want to be affected by the noise and crosstalk from the circuit block 202. Circuit block 2
02 in the P-type semiconductor substrate 201 immediately below the P-well 20.
4 is formed, and similarly, a P well 205 is formed immediately below the circuit block 203. P-type diffusion regions 206 and 207 are provided around the P-wells 204 and 205, and N-wells 208 and 209 are provided in the vicinity thereof. P between N wells 208 and 209
A type semiconductor substrate region 210 is formed, and a wiring layer 211 is provided near the surface of the P-type semiconductor substrate 201 above the P-type semiconductor substrate region 210. The P-type semiconductor substrate region 210 provided between the circuit block 202 and the circuit block 203 is provided for measures against noise and crosstalk.
In 10, neither the N well nor the P well is formed.
【０００３】図５の構成において、仮に、Ｐ型拡散領域
２０６，２０７をＧＮＤ電位にし、Ｎウェル２０８，２
０９に電源電圧ＶＤＤを印加し、回路ブロック２０２，
２０３を電気的に囲むようにしてノイズ及びクロストー
クの対策を図った場合、回路ブロック２０２，２０３間
に生じる基板抵抗（Ｒ）は１ＫΩ程度になる。しかし、
この程度の抵抗値では、回路ブロック２０２から回路ブ
ロック２０３へ漏れるノイズやクロストークを減衰させ
ることは難しい。しかし、図５のように、Ｎウェル及び
Ｐウェルが設けられていないＰ型半導体基板領域２１０
を設けたことにより、基板抵抗（Ｒ）２１２を数１０倍
に大きくすることができる。この結果、回路ブロック２
０２から回路ブロック２０３に漏れるノイズやクロスト
ークを十分に減衰させることができる。In the configuration shown in FIG. 5, if the P-type diffusion regions 206 and 207 are set to the GND potential,
09, the power supply voltage VDD is applied, and the circuit block 202,
When measures against noise and crosstalk are taken by electrically surrounding the circuit block 203, the substrate resistance (R) generated between the circuit blocks 202 and 203 is about 1 KΩ. But,
With such a resistance value, it is difficult to attenuate noise and crosstalk leaking from the circuit block 202 to the circuit block 203. However, as shown in FIG. 5, the P-type semiconductor substrate region 210 where the N well and the P well are not provided is provided.
Is provided, the substrate resistance (R) 212 can be increased to several tens of times. As a result, the circuit block 2
It is possible to sufficiently attenuate noise and crosstalk leaking from the circuit block 02 to the circuit block 203.
【０００４】[0004]
【発明が解決しようとする課題】しかし、従来の半導体
装置によると、Ｐ型半導体基盤領域２１０の不純物濃度
が１×１０１５個／ｃｍ３程度と低いため、回路ブロッ
ク２０２，２０３間に配線層２１１が設けられている
と、Ｐ型半導体基板領域２１０の上部にＮ型反転層２１
３が形成される。このＮ型反転層２１３によって、ＶＤ
ＤにバイアスしたＮウェル２０８と２０９がショートす
る。このため、回路ブロック２０２，２０３のＮウェル
２０８，２０９をバイアスしているＶＤＤがクロストー
ク対策のために共通インピーダンスを持たないように布
線分けをしていると、ノイズやクロストークが悪化す
る。また、Ｎウェル２０８，２０９をバイアスしている
ＶＤＤを別ピンにより供給した場合、ピン間にリークを
発生することがある。However, according to the conventional semiconductor device, since the impurity concentration of the P-type semiconductor base region 210 is as low as about 1 × 10 15 / cm 3 , the wiring layer between the circuit blocks 202 and 203 is not provided. When the N-type inversion layer 21 is provided, the N-type inversion layer 21 is provided above the P-type semiconductor substrate region 210.
3 is formed. This N-type inversion layer 213 allows VD
N-wells 208 and 209 biased to D are short-circuited. For this reason, if the VDDs biasing the N-wells 208 and 209 of the circuit blocks 202 and 203 are separated so that they do not have a common impedance for the purpose of preventing crosstalk, noise and crosstalk deteriorate. . Also, when VDD biasing the N wells 208 and 209 is supplied from another pin, a leak may occur between the pins.
【０００５】そこで、本発明の目的は、回路ブロック間
に配線層を設けてもＮ型反転層が形成されず、ノイズ、
リーク、クロストーク等を低減することのできる半導体
装置を提供することにある。Therefore, an object of the present invention is to provide a wiring layer between circuit blocks without forming an N-type inversion layer, thereby reducing noise and noise.
An object of the present invention is to provide a semiconductor device capable of reducing leakage, crosstalk, and the like.
【０００６】[0006]
【課題を解決するための手段】本発明は、上記の目的を
達成するため、半導体基板上に所定の距離をもって第１
及び第２の回路ブロックが配設され、前記第１及び第２
の回路ブロック間に配線層が設けられ、前記半導体基板
内の表面近傍で且つ前記各回路ブロックの近傍にＮウェ
ル及びＰウェルが形成された半導体装置において、Ｎウ
ェル及びＰウェルが形成されることなく前記配線層に対
向する前記半導体基板内に設けられたＰ型半導体基板領
域と、前記Ｐ型半導体基板領域と前記配線層の間に設け
られて前記第１及び第２の回路ブロック間でノイズを遮
蔽すると共にその間のクロストークを防止する導電層を
備えたことを特徴とする半導体装置を提供する。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a semiconductor device having a first distance from a semiconductor substrate at a predetermined distance.
And a second circuit block, wherein the first and second circuit blocks are provided.
An N-well and a P-well are formed in a semiconductor device in which a wiring layer is provided between the above-described circuit blocks and an N-well and a P-well are formed near a surface in the semiconductor substrate and near each of the circuit blocks. And a P-type semiconductor substrate region provided in the semiconductor substrate facing the wiring layer, and noise between the first and second circuit blocks provided between the P-type semiconductor substrate region and the wiring layer. A semiconductor layer provided with a conductive layer that shields and prevents crosstalk therebetween.
【０００７】この構成によれば、Ｎウェル及びＰウェル
が形成されないＰ型半導体基板領域と配線層の間に設け
られた導電層は、Ｐ型半導体基板領域の上部にＮ型反転
層が形成されないように作用する。したがって、Ｐ型半
導体基板領域内の層抵抗は十分に高められ、一方の回路
ブロックから他方の回路ブロックへのノイズが低減され
る。また、クロストークも低減される。According to this structure, in the conductive layer provided between the wiring layer and the P-type semiconductor substrate region where the N-well and the P-well are not formed, the N-type inversion layer is not formed above the P-type semiconductor substrate region. Act like so. Therefore, the layer resistance in the P-type semiconductor substrate region is sufficiently increased, and noise from one circuit block to the other circuit block is reduced. Also, crosstalk is reduced.
【０００８】[0008]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を基に説明する。 〔第１の実施の形態〕図１は本発明による半導体装置の
第１の実施の形態を示す。また、図２は図１のＡ−Ａ断
面を示す。Embodiments of the present invention will be described below with reference to the drawings. [First Embodiment] FIG. 1 shows a first embodiment of a semiconductor device according to the present invention. FIG. 2 shows an AA cross section of FIG.
【０００９】Ｐ型半導体基板１０１の表面近傍には、所
定の距離をもって回路ブロック（ＣＢ１）１０２及び回
路ブロック（ＣＢ２）１０３が配設されている。ここ
で、回路ブロック１０２はノイズやクロストークを発生
しており、回路ブロック１０３は回路ブロック１０２か
らノイズやクロストークの影響を受けたくないものとす
る。回路ブロック１０２の直下のＰ型半導体基板１０１
内にはＰウェル１０４が形成され、同様に、回路ブロッ
ク１０３の直下にはＰウェル１０５が形成されている。
Ｐウェル１０４及び１０５の周辺部にはＰ型拡散領域１
０６及び１０７が設けられ、これらの近傍にはＮウェル
１０８及び１０９が設けられている。Ｎウェル１０８及
び１０９の間にはＰ型半導体基板領域１１０が形成され
ており、このＰ型半導体基板領域１１０の上部のＰ型半
導体基板１０１の表面近傍には、ポリシリコン(polycry
stalline silicon、以下、ポリシリという）層１１１が
設けられ、このポリシリ層１１１の表面近傍には配線層
１１２が設けられている。尚、ポリシリ層１１１は、ポ
リシリに代えて金属配線等の導電層にしてもよい。In the vicinity of the surface of the P-type semiconductor substrate 101, a circuit block (CB1) 102 and a circuit block (CB2) 103 are arranged at a predetermined distance. Here, it is assumed that the circuit block 102 generates noise and crosstalk, and the circuit block 103 does not want to be affected by the noise and crosstalk from the circuit block 102. P-type semiconductor substrate 101 immediately below circuit block 102
Inside, a P well 104 is formed, and similarly, a P well 105 is formed immediately below the circuit block 103.
P-type diffusion region 1 is provided around P wells 104 and 105.
06 and 107 are provided, and N wells 108 and 109 are provided in the vicinity thereof. A P-type semiconductor substrate region 110 is formed between the N wells 108 and 109. Polysilicon (polycrys- talline) is formed near the surface of the P-type semiconductor substrate 101 above the P-type semiconductor substrate region 110.
A layer 111 of stalline silicon (hereinafter referred to as polysilicon) is provided, and a wiring layer 112 is provided near the surface of the polysilicon layer 111. The polysilicon layer 111 may be a conductive layer such as a metal wiring instead of the polysilicon.
【００１０】回路ブロック１０２，１０３は、ＧＮＤ電
位にバイアスされたＰ型拡散領域１０６，１０７及び、
ＶＤＤ電位でバイアスされたＮウェル１０８，１０９に
よってガードリングされている。また、Ｐ型半導体基板
領域１１０には、Ｎウェル及びＰウェル１０９のいずれ
も形成されない。このＰ型半導体基板領域１１０を覆う
ように設けられたポリシリ層１１１及び配線層１１２
は、共にＧＮＤ電位にバイアスされる。Ｐ型半導体基板
領域１１０は、不純物濃度が１×１０１５個／ｃｍ３程
度と低いため、図５で説明したように、この領域上を配
線層１１２が通過すると、Ｎ型反転層２１３が形成さ
れ、ガードリングのＮウェル１０８，１０９間をショー
トさせたり、リークを生じる原因になる。The circuit blocks 102 and 103 include P-type diffusion regions 106 and 107 biased to GND potential, and
The guard ring is formed by N wells 108 and 109 biased by the VDD potential. In the P-type semiconductor substrate region 110, neither the N well nor the P well 109 is formed. The polysilicon layer 111 and the wiring layer 112 provided so as to cover the P-type semiconductor substrate region 110
Are both biased to the GND potential. Since the P-type semiconductor substrate region 110 has a low impurity concentration of about 1 × 10 15 / cm 3 , as described with reference to FIG. 5, when the wiring layer 112 passes over this region, the N-type inversion layer 213 is formed. This may cause a short circuit between the N wells 108 and 109 of the guard ring and cause a leak.
【００１１】しかし、図２に示すように、Ｐ型半導体基
板領域１１０を覆うようにポリシリ層１１１を形成し、
このポリシリ層１１１をＧＮＤ電位にバイアスすること
によって、ポリシリ層１１１がフィールドプレートの役
目をはたし、配線層１１２によるＮ型反転層２１３は生
ぜず、ショートやリークが防止され、ノイズを低減する
ことができる。However, as shown in FIG. 2, a polysilicon layer 111 is formed so as to cover the P-type semiconductor substrate region 110,
By biasing the polysilicon layer 111 to the GND potential, the polysilicon layer 111 functions as a field plate, the N-type inversion layer 213 is not formed by the wiring layer 112, short-circuit and leakage are prevented, and noise is reduced. be able to.
【００１２】〔第２の実施の形態〕図３は本発明による
半導体装置の第２の実施の形態を示す。本実施の形態
は、ＶＤＤからのノイズ（電源リップル）を低減できる
ようにしたものである。図３においては、図２に示した
と同一であるものには、同一引用数字を用いたので、以
下においては重複する説明を省略する。[Second Embodiment] FIG. 3 shows a second embodiment of the semiconductor device according to the present invention. In the present embodiment, noise (power supply ripple) from VDD can be reduced. In FIG. 3, the same reference numerals are used for the same components as those shown in FIG. 2, and thus redundant description will be omitted below.
【００１３】図３に示すように、ポリシリ層１１１は、
Ｎウェル１０８，１０９を覆う幅を有している。そし
て、Ｐ型拡散領域１０６，１０７と共にＧＮＤ電位にバ
イアスされる。As shown in FIG. 3, the polysilicon layer 111 is
It has a width that covers the N wells 108 and 109. Then, it is biased to the GND potential together with the P-type diffusion regions 106 and 107.
【００１４】このように、Ｎウェル１０８，１０９をフ
ローティングにすることにより、ＶＤＤのリップルをＰ
型半導体基板１０１に侵入させることがなく、かつ、Ｐ
型半導体基板領域１１０とＮウェル１０８，１０９を覆
うようにポリシリ層１１１を有しているため、図５で説
明したようなＮ型反転層２１３を発生することがない。
したがって、Ｎウェル１０８，１０９が反転層２１３に
起因したショートを招くことがない。本実施の形態にお
いても、ポリシリ層１１１はポリシリに代え、金属配線
としてもよい。As described above, by floating the N wells 108 and 109, the ripple of VDD is reduced to P
Without penetrating into the semiconductor substrate 101, and
Since the polysilicon layer 111 is provided so as to cover the type semiconductor substrate region 110 and the N wells 108 and 109, the N type inversion layer 213 described with reference to FIG. 5 does not occur.
Therefore, the N wells 108 and 109 do not cause a short circuit caused by the inversion layer 213. Also in the present embodiment, the polysilicon layer 111 may be a metal wiring instead of the polysilicon.
【００１５】〔第３の実施の形態〕図４は本発明による
半導体装置の第３の実施の形態を示す。図４において
も、図２及び図３に示したと同一であるものには、同一
引用数字を用いたので、以下においては重複する説明を
省略する。本実施の形態においては、ポリシリ層１１１
をＧＮＤ以外の電位でバイアスしている。具体的には、
ポリシリ領域１１１のバイアス電位を回路ブロック２の
信号と逆電位の逆相信号１１４でバイアスする。逆相信
号１１４をポリシリ層１１１に印加すると、例えば、回
路ブロック１０２から回路ブロック１０３に信号が漏れ
てクロストークが悪化するようなとき、回路ブロック１
０２からＰ型半導体基板領域１１０を通って回路ブロッ
ク１０３に漏れる信号に対し、逆相信号１１４がポリシ
リ層１１１から回路ブロック１０２を通してＰ型半導体
基板領域１１０に伝わって打ち消し合い、クロストーク
を減少させる。[Third Embodiment] FIG. 4 shows a third embodiment of the semiconductor device according to the present invention. In FIG. 4, the same reference numerals are used for the same components as those shown in FIGS. 2 and 3, and therefore, the duplicate description will be omitted below. In the present embodiment, the polysilicon layer 111
Are biased at a potential other than GND. In particular,
The bias potential of the polysilicon region 111 is biased by a reverse phase signal 114 having a potential opposite to that of the signal of the circuit block 2. When the negative-phase signal 114 is applied to the polysilicon layer 111, for example, when a signal leaks from the circuit block 102 to the circuit block 103 and crosstalk deteriorates, the circuit block 1
In response to a signal leaking from 02 through the P-type semiconductor substrate region 110 to the circuit block 103, a negative-phase signal 114 is transmitted from the polysilicon layer 111 to the P-type semiconductor substrate region 110 through the circuit block 102 to cancel each other, thereby reducing crosstalk. .
【００１６】[0016]
【発明の効果】以上説明した通り、本発明の半導体装置
によれば、ノイズ等を発生する回路ブロックとノイズ等
を受けたくない回路ブロックを搭載した半導体装置にあ
って、Ｎウェル及びＰウェルが形成されないＰ型半導体
基板領域と配線層の間に導電層を設けたので、Ｐ型半導
体基板領域の上部にＮ型反転層が形成されず、Ｐ型半導
体基板領域内の層抵抗は十分に高められ、一方の回路ブ
ロックから他方の回路ブロックへの信号やノイズのリー
クを低減し、また、クロストークを低減することができ
る。As described above, according to the semiconductor device of the present invention, in a semiconductor device having a circuit block for generating noise and the like and a circuit block for preventing noise and the like, the N-well and the P-well have the same structure. Since the conductive layer is provided between the unformed P-type semiconductor substrate region and the wiring layer, no N-type inversion layer is formed above the P-type semiconductor substrate region, and the layer resistance in the P-type semiconductor substrate region is sufficiently increased. Thus, leakage of signals and noise from one circuit block to the other circuit block can be reduced, and crosstalk can be reduced.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明による半導体装置の第１の実施の形態を
示す平面図である。FIG. 1 is a plan view showing a first embodiment of a semiconductor device according to the present invention.
【図２】図１のＡ−Ａ断面を示す断面図である。FIG. 2 is a sectional view showing an AA section in FIG. 1;
【図３】本発明による半導体装置の第２の実施の形態を
示す断面図である。FIG. 3 is a sectional view showing a second embodiment of the semiconductor device according to the present invention.
【図４】本発明による半導体装置の第３の実施の形態を
示す断面図である。FIG. 4 is a sectional view showing a third embodiment of the semiconductor device according to the present invention.
【図５】従来の半導体装置を示す断面図である。FIG. 5 is a sectional view showing a conventional semiconductor device.
【符号の説明】 １０１ Ｐ型半導体基板 １０２ 回路ブロック（ＣＢ１） １０３ 回路ブロック（ＣＢ２） １０４，１０５ Ｐウェル １０６，１０７ Ｐ型拡散領域 １０８，１０９ Ｎウェル １１０ Ｐ型半導体基板領域 １１１ ポリシリ層（ポリシリコン層） １１２ 配線層DESCRIPTION OF SYMBOLS 101 P-type semiconductor substrate 102 Circuit block (CB1) 103 Circuit block (CB2) 104, 105 P-well 106, 107 P-type diffusion region 108, 109 N-well 110 P-type semiconductor substrate region 111 Poly-silicon layer (poly) Silicon layer) 112 Wiring layer
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 29/44 Ｅ 29/41 Ｆターム(参考） 4M104 BB01 FF01 FF10 GG09 HH20 5F032 AB02 CA03 5F033 HH04 VV03 VV05 XX26 5F038 BH01 BH10 BH19 CA09 CD10 CD18 5F048 AB10 BF03 BF07 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 27/08 331 H01L 29/44 E 29/41 F term (Reference) 4M104 BB01 FF01 FF10 GG09 HH20 5F032 AB02 CA03 5F033 HH04 VV03 VV05 XX26 5F038 BH01 BH10 BH19 CA09 CD10 CD18 5F048 AB10 BF03 BF07
Claims (5)
及び第２の回路ブロックが配設され、前記第１及び第２
の回路ブロック間に配線層が設けられ、前記半導体基板
内の表面近傍で且つ前記各回路ブロックの近傍にＮウェ
ル及びＰウェルが形成された半導体装置において、 Ｎウェル及びＰウェルが形成されることなく前記配線層
に対向する前記半導体基板内に設けられたＰ型半導体基
板領域部と、 前記Ｐ型半導体基板領域部と前記配線層の間に設けられ
て前記第１及び第２の回路ブロック間でノイズを遮蔽す
ると共にその間のクロストークを防止する導電層を備え
たことを特徴とする半導体装置。1. A first device having a predetermined distance on a semiconductor substrate.
And a second circuit block, wherein the first and second circuit blocks are provided.
A semiconductor device in which a wiring layer is provided between the circuit blocks and an N well and a P well are formed in the vicinity of a surface in the semiconductor substrate and in the vicinity of each circuit block, wherein an N well and a P well are formed. A P-type semiconductor substrate region provided in the semiconductor substrate facing the wiring layer; and a P-type semiconductor substrate region provided between the P-type semiconductor substrate region and the wiring layer between the first and second circuit blocks. And a conductive layer for shielding noise and preventing crosstalk therebetween.
層であることを特徴とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein said conductive layer is a polysilicon layer or a metal layer.
ランド電位以外の電位にバイアスされ、 前記Ｐウェルは、電源電位にバイアスされることを特徴
とする請求項１又は２記載の半導体装置。3. The semiconductor device according to claim 1, wherein the conductive layer is biased to a ground potential or a potential other than the ground potential, and the P well is biased to a power supply potential.
電位として、前記回路ブロックの内、ノイズ又はクロス
トークを生じる側の信号と逆の電位を用いることを特徴
とする請求項３記載の半導体装置。4. The semiconductor according to claim 3, wherein the conductive layer uses, as a potential other than the ground potential, a potential opposite to a signal on the side of the circuit block that causes noise or crosstalk. apparatus.
ブロックのそれぞれの前記Ｎウェルに重なる大きさを有
することを特徴とする請求項１記載の半導体装置。5. The semiconductor device according to claim 1, wherein the conductive layer has a size that overlaps the N well of each of the first and second circuit blocks.
Priority Applications (1)
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|---|---|---|---|
| JP11913599A JP3360038B2 (en) | 1999-04-27 | 1999-04-27 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11913599A JP3360038B2 (en) | 1999-04-27 | 1999-04-27 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007115996A (en) * | 2005-10-21 | 2007-05-10 | Seiko Epson Corp | Semiconductor device |
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| JP2010249655A (en) * | 2009-04-15 | 2010-11-04 | Asahi Kasei Electronics Co Ltd | Magnetic sensor |
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1999
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