JP2000299373A - Semiconductor element containing conductor film in field oxide film and forming method therefor - Google Patents

Semiconductor element containing conductor film in field oxide film and forming method therefor

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JP2000299373A
JP2000299373A JP2000091148A JP2000091148A JP2000299373A JP 2000299373 A JP2000299373 A JP 2000299373A JP 2000091148 A JP2000091148 A JP 2000091148A JP 2000091148 A JP2000091148 A JP 2000091148A JP 2000299373 A JP2000299373 A JP 2000299373A
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trench
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field
field insulating
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Abstract

PROBLEM TO BE SOLVED: To stabilize electrical characteristics of an element by forming a conductor film on a first field insulating film for embedding one part of a trench, and at the same time forming a second field insulating film onto the conductor film for embedding the remaining part of the trench. SOLUTION: A first field oxide film 43 is formed on a semiconductor substrate 40 by a deposition process, and a conductor film 44 is formed. The conductor film 44 and the first field oxide film 43 are subjected to a etch back process, and a nitride film 42 is exposed for leaving the conductor film 44 merely in the trench. Then, on the conductor film 44, a second field insulating film 45 is formed via oxidation process or deposition process, the etch back process is made for leaving the second field insulating film 45 merely in the trench, and the remaining part of the trench is embedded.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明が属する技術分野】本発明は、半導体ウェーハ上
に形成された素子間の分離のためのフィールド酸化膜を
含む半導体素子に関し、特にフィールド酸化膜内に導電
体膜を有する半導体素子及びその製造方法に関するもの
である。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device including a field oxide film for separating devices formed on a semiconductor wafer, and more particularly to a semiconductor device having a conductor film in a field oxide film and its manufacture. It is about the method.

【0002】[0002]

【従来の技術】周知のように、SRAM(static random acc
ess memory)、DRAM(dynamic random access memory)、
及び強誘電体メモリ(ferroelectric random access mem
ory、FeRAM)のような半導体素子は、活性領域及びフィ
ールド領域によりなる。トランジスタのような多数の素
子は、活性領域に形成され、素子間分離のための多数の
フィールド酸化膜は、フィールド領域に形成される。
2. Description of the Related Art As is well known, a static random access (SRAM)
ess memory), DRAM (dynamic random access memory),
And ferroelectric random access mem
(Ory, FeRAM) includes an active region and a field region. A number of devices such as transistors are formed in an active region, and a number of field oxide films for device isolation are formed in a field region.

【0003】半導体素子が高集積化されることにより、
素子間の分離のためのフィールド酸化膜の形成は重要に
なった。このような素子分離の方法の1つとして、ロコ
ス(LOCOS、LOCal Oxidation of Silicon)工程が広く用
いられている。これに対し、また別の方法として、STI
(shallow trench isolation)工程は、せまい領域で酸化
膜が薄く形成されるか、活性領域縁で酸化膜が厚く形成
されることを防止することができる。
[0003] As semiconductor elements are highly integrated,
The formation of a field oxide film for isolation between devices has become important. As one of such element isolation methods, a LOCOS (LOCal Oxidation of Silicon) process is widely used. On the other hand, as another method, STI
The (shallow trench isolation) step can prevent a thin oxide film from being formed in a narrow region or a thick oxide film from being formed at an edge of an active region.

【0004】しかし、素子の大きさがさらに小さくなる
ことによってフィールド酸化膜もさらに薄くなってい
る。したがって、接合領域及び半導体基板間の電位差に
よる電界の影響でしきい電圧などが変化する問題が発生
する。また、半導体素子は、隣接素子の電位変化に影響
されて素子の特性が劣化する。
[0004] However, as the size of the device becomes smaller, the field oxide film becomes thinner. Therefore, there arises a problem that the threshold voltage and the like change due to the influence of the electric field due to the potential difference between the junction region and the semiconductor substrate. In addition, the characteristics of the semiconductor element are degraded due to the potential change of the adjacent element.

【0005】図1は、DRAMセルを示す平面図であり、図
2は、図1のA-A'ラインに沿って切断した断面図であ
る。ここで、図面符号10は半導体基板、11はフィー
ルド酸化膜、14はゲート絶縁膜、15はゲート電極、
16は接合領域を各々示す。図2に示したように、フィ
ールド酸化膜(field oxide layer、 FOX)は、フィール
ド領域に形成され、接合領域(junction region)及びチ
ャネル領域(channel region)は、活性領域に形成され
る。
FIG. 1 is a plan view showing a DRAM cell, and FIG. 2 is a sectional view taken along the line AA 'in FIG. Here, reference numeral 10 denotes a semiconductor substrate, 11 denotes a field oxide film, 14 denotes a gate insulating film, 15 denotes a gate electrode,
Numeral 16 indicates a bonding region. As shown in FIG. 2, a field oxide layer (FOX) is formed in a field region, and a junction region and a channel region are formed in an active region.

【0006】以下、図3ないし図6を参照し従来の半導
体素子の製造方法を説明する。
Hereinafter, a conventional method for manufacturing a semiconductor device will be described with reference to FIGS.

【0007】図3を参照すれば、半導体基板10上に酸
化膜11及び窒化膜12を順に形成し、多数のフィール
ド領域を定義するマスク(図示せず)を窒化膜12上に形
成する。次いで、窒化膜12、酸化膜11、及び半導体
基板10の一部を順に選択的に蝕刻してフィールド領域
にトレンチ(trench)を形成する。
Referring to FIG. 3, an oxide film 11 and a nitride film 12 are sequentially formed on a semiconductor substrate 10, and a mask (not shown) defining a plurality of field regions is formed on the nitride film 12. Next, the nitride film 12, the oxide film 11, and a part of the semiconductor substrate 10 are selectively etched in order to form a trench in a field region.

【0008】図4を参照すれば、マスクを除去した後、
フィールド絶縁膜13をトレンチ内部及び窒化膜12上
に形成する。次いで、化学機械研磨(CMP、chemical mec
hanical polishing)工程、またはエッチバック(etch-ba
ck)工程を実施してトレンチ内のみにフィールド絶縁膜
13を残す。
Referring to FIG. 4, after removing the mask,
A field insulating film 13 is formed inside the trench and on the nitride film 12. Next, chemical mechanical polishing (CMP, chemical mec
hanical polishing) or etch-ba
ck) The step is performed to leave the field insulating film 13 only in the trench.

【0009】図5を参照すれば、窒化膜12及び酸化膜
11を順に蝕刻してフィールド酸化膜の形成を完了す
る。
Referring to FIG. 5, the nitride film 12 and the oxide film 11 are sequentially etched to complete the formation of the field oxide film.

【0010】図6を参照すれば、ゲート絶縁膜14、ゲ
ート電極15及び接合領域16を順に形成する。したが
って、ゲート電極15の下の接合領域間にチャネル領域
が形成される。
Referring to FIG. 6, a gate insulating film 14, a gate electrode 15, and a junction region 16 are sequentially formed. Therefore, a channel region is formed between the junction regions below gate electrode 15.

【0011】この場合、上述のように、フィールド絶縁
膜13は、非導体であるので、電界が減衰(attenuatio
n)なしにチャネル領域にそのまま伝えられる。また、フ
ィールド絶縁膜13は、接合領域及びチャネル領域と共
にコンデンサを形成し、この場合、フィールド絶縁膜1
3は、コンデンサの誘電体層の役割をする。したがっ
て、接合領域の電位変化は、ゲート電極の下に形成され
たチャネル領域の電位変化をもたらす。
In this case, as described above, since the field insulating film 13 is a non-conductor, the electric field is attenuated.
n) is transmitted to the channel region without any change. Further, the field insulating film 13 forms a capacitor together with the junction region and the channel region.
3 serves as a dielectric layer of the capacitor. Therefore, a change in the potential of the junction region causes a change in the potential of the channel region formed below the gate electrode.

【0012】Nチャネルエンハンスメント(N-channel en
hancement)MOSFET(metal oxide semi conductor field
effect transistor)を例として挙げれば、接合領域1
6の電位が半導体基板10の電位より高い場合、チャネ
ル領域、特にフィールド領域と隣接した領域の電位が接
合領域の電位により半導体基板10の電位よりさらに高
くなる。
[0012] N-channel enhancement
hancement) MOSFET (metal oxide semi conductor field
effect transistor) as an example, the junction region 1
When the potential of the semiconductor substrate 10 is higher than the potential of the semiconductor substrate 10, the potential of the channel region, particularly the region adjacent to the field region, becomes higher than the potential of the semiconductor substrate 10 due to the potential of the junction region.

【0013】活性領域内の空乏領域(depletion regio
n)の観点から見れば、フィールド領域と隣接した活性
領域のキャリア(carrier)が接合領域16の電位変化に
よって空乏され、半導体素子のしきい電圧が減少する結
果をもたらす。これはゲート電極の下のチャネル領域及
び接合領域16の電位差による電界の影響のためであ
る。
A depletion region (depletion regio) in the active region
From the viewpoint of n), the carrier in the active region adjacent to the field region is depleted by the change in the potential of the junction region 16, resulting in a decrease in the threshold voltage of the semiconductor device. This is due to the influence of the electric field due to the potential difference between the channel region below the gate electrode and the junction region 16.

【0014】図7は、図6でチャネル領域の中心からの
距離及び半導体基板の表面からの深さによる等電位線(e
qui-potential line)を利用した電位分布を示す図面で
ある。また、図7は、チャネル領域に隣接した接合領域
の電位が半導体基板の電位より高い場合を示している。
図7から分かるように、等電位線の間隔が極めて狭い
し、等電位線の傾きがフィールド領域内で急になってい
る。これは、チャネル領域の電位が隣接接合領域の電位
変化により容易に変動して素子特性を劣化させ得る。
FIG. 7 shows an equipotential line (e) according to the distance from the center of the channel region and the depth from the surface of the semiconductor substrate in FIG.
5 is a diagram showing a potential distribution using a qui-potential line). FIG. 7 illustrates a case where the potential of the junction region adjacent to the channel region is higher than the potential of the semiconductor substrate.
As can be seen from FIG. 7, the intervals between the equipotential lines are extremely narrow, and the inclination of the equipotential lines is steep in the field region. This may cause the potential of the channel region to fluctuate easily due to a change in the potential of the adjacent junction region, thereby deteriorating the device characteristics.

【0015】[0015]

【発明が解決しようとする課題】上記のような問題点を
解決するために、本発明は、隣接した素子または接合領
域の電位によりチャネル領域の電位が変化することを抑
制して素子の電気的特性を安定化させることのできるフ
ィールド酸化膜を有する半導体素子及びその製造方法を
提供することにその目的がある。
SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention suppresses a change in the potential of a channel region due to the potential of an adjacent device or a junction region, thereby reducing the electric potential of the device. It is an object of the present invention to provide a semiconductor device having a field oxide film capable of stabilizing characteristics and a method for manufacturing the same.

【0016】[0016]

【課題を解決するための手段】上記のような目的を達成
するため、本発明は、接合領域とチャネル領域とを含む
活性領域及び素子間分離のためのフィールド酸化膜が形
成されたフィールド領域を含む半導体素子において、上
記フィールド領域にトレンチを有している半導体構造を
提供する第1ステップと、前記トレンチ内に第1フィー
ルド絶縁膜を形成する第2ステップと、前記第1フィー
ルド絶縁膜上に導電体膜を形成して前記トレンチの一部
を埋め込む第3ステップと、前記導電体膜上に第2フィ
ールド絶縁膜を形成して前記トレンチの残りの部分を埋
め込む第4ステップとからなる。
In order to achieve the above-mentioned object, the present invention provides an active region including a junction region and a channel region and a field region on which a field oxide film for element isolation is formed. A semiconductor device comprising: a first step of providing a semiconductor structure having a trench in the field region; a second step of forming a first field insulating film in the trench; A third step of forming a conductive film and filling a part of the trench, and a fourth step of forming a second field insulating film on the conductive film and filling the remaining part of the trench.

【0017】また、接合領域とチャネル領域とによりな
る活性領域、及び素子間分離のためのフィールド酸化膜
が形成されたフィールド領域を含む半導体素子におい
て、前記フィールド領域にトレンチを有している半導体
基板と、前記トレンチ内に形成された第1フィールド絶
縁膜と、前記トレンチの一部を埋め込んでいる導電体膜
と、前記導電体膜上に形成されており、前記トレンチの
残りの部分を埋め込んでいる第2フィールド絶縁膜とを
備える。
In a semiconductor device including an active region formed by a junction region and a channel region and a field region formed with a field oxide film for device isolation, a semiconductor substrate having a trench in the field region A first field insulating film formed in the trench, a conductive film filling a part of the trench, and a conductive film formed on the conductive film and filling the remaining part of the trench. A second field insulating film.

【0018】[0018]

【発明の実施の形態】以下、本発明が属する技術分野で
通常の知識を有するものが本発明の技術的思想を容易に
実施できる程度に詳細に説明するため、本発明の最も好
ましい実施例を添付した図面を参照し説明する。
BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, the most preferred embodiment of the present invention will be described in detail so that those having ordinary knowledge in the technical field to which the present invention belongs can easily implement the technical idea of the present invention. The description will be made with reference to the accompanying drawings.

【0019】本発明は、素子間分離のためのフィールド
酸化膜内に導電体膜を形成して隣接した素子の変化によ
る好ましくない影響を減少させ、パッケージ密度(packa
ge density)及び半導体素子の特性を向上させることの
できる半導体素子を提供する。
According to the present invention, a conductive film is formed in a field oxide film for device isolation so as to reduce undesired effects due to a change in an adjacent device and reduce the package density.
Provided is a semiconductor device capable of improving the density and the characteristics of the semiconductor device.

【0020】図8ないし図11を参照し本発明の一実施
例にかかる半導体素子の製造方法を説明する。
A method of manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS.

【0021】図8を参照すれば、半導体基板40上に酸
化膜41及び窒化膜42を順に形成した後、多数のフィ
ールド領域を定義するマスク(図示せず)を窒化膜42上
に形成する。次いで、窒化膜42、酸化膜41及び半導
体基板40の一部を選択的に蝕刻してフィールド領域に
トレンチを形成して、トレンチを有する半導体構造を形
成する。
Referring to FIG. 8, after an oxide film 41 and a nitride film 42 are sequentially formed on a semiconductor substrate 40, a mask (not shown) defining a plurality of field regions is formed on the nitride film 42. Next, the nitride film 42, the oxide film 41, and a portion of the semiconductor substrate 40 are selectively etched to form a trench in the field region, thereby forming a semiconductor structure having the trench.

【0022】次いで、マスクを除去した後、第1フィー
ルド絶縁膜43を蒸着工程、または酸化工程を介してト
レンチの側壁及び下部に形成する。この場合、第1フィ
ールド絶縁膜43を蒸着工程を介して形成する場合、ト
レンチを有する半導体構造の全体表面に形成され、これ
に対し酸化反応を介して第1フィールド絶縁膜43を形
成する場合には、半導体基板40の酸化反応によりトレ
ンチ内の半導体基板40の露出部分のみに形成される。
また、第1フィールド絶縁膜43は、窒化膜または酸化
膜により形成される。
Next, after removing the mask, a first field insulating film 43 is formed on the side walls and the lower portion of the trench through a deposition process or an oxidation process. In this case, when the first field insulating film 43 is formed through a deposition process, the first field insulating film 43 is formed on the entire surface of the semiconductor structure having the trench, and when the first field insulating film 43 is formed through an oxidation reaction. Is formed only in the exposed portion of the semiconductor substrate 40 in the trench by the oxidation reaction of the semiconductor substrate 40.
The first field insulating film 43 is formed of a nitride film or an oxide film.

【0023】次いで、導電体膜44を第1フィールド酸
化膜43上に形成する。導電体膜44は、単結晶シリコ
ン、多結晶シリコン、または非晶質シリコン、またはそ
れらを組み合わせた積層構造が利用できる。
Next, a conductor film 44 is formed on the first field oxide film 43. As the conductor film 44, single crystal silicon, polycrystal silicon, amorphous silicon, or a stacked structure of a combination thereof can be used.

【0024】図9を参照すれば、導電体膜44及び第1
フィールド絶縁膜43に化学機械研磨工程、またはエッ
チバック工程を実施して窒化膜42を露出させて導電体
膜44をトレンチ内のみに残るようにする。結局、トレ
ンチの一部が導電体膜により埋め込まれる。この場合、
導電体膜44の厚さは、デバイ距離(Debye length)以
上に形成するのが好ましい。
Referring to FIG. 9, the conductive film 44 and the first
A chemical mechanical polishing process or an etch back process is performed on the field insulating film 43 to expose the nitride film 42 and leave the conductor film 44 only in the trench. As a result, a part of the trench is buried with the conductive film. in this case,
It is preferable that the thickness of the conductor film 44 is formed to be equal to or longer than the Debye length.

【0025】図10を参照すれば、第2フィールド絶縁
膜45を酸化工程、または蒸着工程を介して導電体膜4
4上に形成する。次いで、化学機械研磨工程、またはエ
ッチバック工程を実施してトレンチ内のみに第2フィー
ルド絶縁膜45が残るようにしてトレンチの残りの部分
を埋め込む。結局、トレンチは、第1フィールド絶縁膜
43、導電体膜44、及び第2フィールド絶縁膜45の
積層構造によって埋められる。ここで、第2フィールド
絶縁膜45は、酸化膜により形成し得る。
Referring to FIG. 10, the second field insulating film 45 is oxidized or vapor-deposited to form a conductor film 4.
4 is formed. Next, a chemical mechanical polishing process or an etch back process is performed so that the second field insulating film 45 remains only in the trench, and the remaining portion of the trench is buried. As a result, the trench is filled with a stacked structure of the first field insulating film 43, the conductor film 44, and the second field insulating film 45. Here, the second field insulating film 45 can be formed of an oxide film.

【0026】図11を参照すれば、窒化膜42、及び酸
化膜41を蝕刻した後、ゲート酸化膜46及びゲート電
極47を順に形成する。最後に、イオン注入を介して活
性領域に接合領域48を形成する。
Referring to FIG. 11, after etching the nitride film 42 and the oxide film 41, a gate oxide film 46 and a gate electrode 47 are sequentially formed. Finally, a junction region 48 is formed in the active region via ion implantation.

【0027】図11をまた参照すれば、本発明の一実施
例に係る半導体素子は、トレンチを有する半導体基板4
0、トレンチの側壁、及び下部に形成された第1フィー
ルド絶縁膜43、第1フィールド絶縁膜上に形成されて
トレンチの一部を埋め込んでいる導電体膜44、及び導
電体膜44上に形成されてトレンチの残りの部分を埋め
込んでいる第2フィールド絶縁膜45により構成され
る。
Referring again to FIG. 11, a semiconductor device according to an embodiment of the present invention includes a semiconductor substrate 4 having a trench.
0, a first field insulating film 43 formed on the side wall and lower portion of the trench, a conductive film 44 formed on the first field insulating film and partially burying the trench, and formed on the conductive film 44 The second field insulating film 45 buried in the remaining portion of the trench.

【0028】この場合、第1フィールド絶縁膜43は、
窒化膜または酸化膜により形成され、導電体膜44は、
単結晶シリコン膜、多結晶シリコン膜、または非結晶シ
リコン膜、またはそれらを組み合わせて積層構造に形成
されることができる。導電体膜44の厚さは、デバイ距
離以上に形成するのが好ましい。また、第2フィールド
絶縁膜は、酸化膜により形成できる。
In this case, the first field insulating film 43 is
The conductor film 44 is formed of a nitride film or an oxide film.
A single crystal silicon film, a polycrystalline silicon film, an amorphous silicon film, or a combination thereof may be formed in a stacked structure. The thickness of the conductor film 44 is preferably formed to be equal to or longer than the Debye distance. Further, the second field insulating film can be formed by an oxide film.

【0029】また、半導体素子は、全体構造上に形成さ
れたゲート絶縁膜46、ゲート絶縁膜46上に形成され
たゲート電極47、及びイオン注入によって活性領域に
形成された接合領域48をさらに含む。
The semiconductor device further includes a gate insulating film 46 formed on the entire structure, a gate electrode 47 formed on the gate insulating film 46, and a junction region 48 formed in the active region by ion implantation. .

【0030】本発明の他の実施例に係る半導体素子の製
造方法を図12ないし図16を参照して説明する。
A method of manufacturing a semiconductor device according to another embodiment of the present invention will be described with reference to FIGS.

【0031】図12を参照すれば、酸化膜51及び窒化
膜52を半導体基板50上に順に形成した後、多数のフ
ィールド領域を定義するマスク(図示せず)を窒化膜52
上に形成する。次いで、窒化膜52、酸化膜51及び半
導体基板50の一部を選択的に蝕刻してフィールド領域
にトレンチを形成して、トレンチを有する半導体構造を
形成する。
Referring to FIG. 12, after an oxide film 51 and a nitride film 52 are sequentially formed on a semiconductor substrate 50, a mask (not shown) defining a plurality of field regions is formed.
Form on top. Next, the nitride film 52, the oxide film 51, and a portion of the semiconductor substrate 50 are selectively etched to form a trench in the field region, thereby forming a semiconductor structure having the trench.

【0032】次いで、マスクを除去した後、第1フィー
ルド絶縁膜53を蒸着工程や酸化工程を介して半導体構
造上に形成する。この場合、第1フィールド絶縁膜53
を蒸着工程を実施して形成する場合、第1フィールド絶
縁膜53は、半導体構造の全体表面に形成されることに
対し、酸化工程を利用する場合、半導体基板50の酸化
反応によりトレンチ内の半導体基板50の露出部分のみ
に形成される。ここで、第1フィールド絶縁膜53は、
窒化膜または酸化膜により形成される。
Next, after removing the mask, a first field insulating film 53 is formed on the semiconductor structure through a vapor deposition process and an oxidation process. In this case, the first field insulating film 53
When the first field insulating film 53 is formed on the entire surface of the semiconductor structure, the first field insulating film 53 is formed on the entire surface of the semiconductor structure. It is formed only on the exposed portion of the substrate 50. Here, the first field insulating film 53 is
It is formed of a nitride film or an oxide film.

【0033】図13を参照すれば、第1フィールド絶縁
膜53に異方性蝕刻(anisotropic etching)工程を実施
してトレンチの側壁のみに第1フィールド絶縁膜53を
残す。次いで、導電体膜54を全体構造上に形成する。
導電体膜54は、単結晶シリコン膜、多結晶シリコン
膜、または非結晶シリコン膜、またはそれらを組み合わ
せて積層構造に形成し得る。
Referring to FIG. 13, the first field insulating film 53 is subjected to an anisotropic etching process to leave the first field insulating film 53 only on the side walls of the trench. Next, a conductor film 54 is formed on the entire structure.
The conductor film 54 can be formed in a stacked structure by using a single crystal silicon film, a polycrystalline silicon film, an amorphous silicon film, or a combination thereof.

【0034】図14を参照すれば、化学機械研磨工程、
またはエッチバック工程を実施して窒化膜52を露出さ
せてトレンチ内にみに導電体膜54を残す。結局、トレ
ンチの一部が導電体膜54により埋め込まれる。この場
合、導電体膜54の厚さは、デバイ距離以上に形成する
のが好ましい。
Referring to FIG. 14, a chemical mechanical polishing step,
Alternatively, an etch-back process is performed to expose the nitride film 52 and leave the conductor film 54 only in the trench. As a result, a part of the trench is buried by the conductor film 54. In this case, the thickness of the conductor film 54 is preferably formed to be equal to or longer than the Debye distance.

【0035】図15を参照すれば、第2フィールド絶縁
膜55を酸化工程や蒸着工程を介して導電体膜54上に
形成した後、化学機械研磨工程、またはエッチバック工
程を実施して第2フィールド絶縁膜55をトレンチのみ
に残す。結局、トレンチは、トレンチの側壁に形成され
た第1フィールド絶縁膜53、導電体膜54及び第2フ
ィールド絶縁膜55により埋め込まれる。ここで、第2
フィールド絶縁膜55は、酸化膜により形成できる。
Referring to FIG. 15, after a second field insulating film 55 is formed on the conductor film 54 through an oxidation process or a deposition process, a chemical mechanical polishing process or an etch-back process is performed. The field insulating film 55 is left only in the trench. After all, the trench is filled with the first field insulating film 53, the conductor film 54, and the second field insulating film 55 formed on the side wall of the trench. Here, the second
The field insulating film 55 can be formed by an oxide film.

【0036】図16を参照すれば、窒化膜52及び酸化
膜51を蝕刻した後、ゲート酸化膜56及びゲート電極
57を全体構造上に順に形成する。最後に、接合領域5
8をイオン注入によって活性領域に形成する。
Referring to FIG. 16, after etching the nitride film 52 and the oxide film 51, a gate oxide film 56 and a gate electrode 57 are sequentially formed on the entire structure. Finally, the joining area 5
8 are formed in the active region by ion implantation.

【0037】図16をまた参照すれば、本発明の他の実
施例に係る半導体素子は、トレンチを有する半導体基板
50、トレンチの側壁に形成された第1フィールド絶縁
膜53、第1フィールド絶縁膜53上に形成されてトレ
ンチの一部を埋め込んでいる導電体膜54、及び導電体
膜54上に形成されてトレンチの残りの部分を埋め込ん
でいる第2フィールド絶縁膜55により構成される。導
電体膜54の厚さは、デバイ距離以上に形成するのが好
ましい。
Referring again to FIG. 16, a semiconductor device according to another embodiment of the present invention includes a semiconductor substrate 50 having a trench, a first field insulating film 53 formed on a sidewall of the trench, and a first field insulating film. The conductive film 54 is formed on the conductive film 53 and fills a part of the trench, and the second field insulating film 55 is formed on the conductive film 54 and fills the remaining part of the trench. The thickness of the conductor film 54 is preferably formed to be equal to or longer than the Debye distance.

【0038】この場合、第1フィールド絶縁膜53は、
窒化膜または酸化膜により形成され、導電体膜54は、
単結晶シリコン膜、多結晶シリコン膜、または非結晶シ
リコン膜、またはそれらを組み合わせて積層構造に形成
できる。また、第2フィールド絶縁膜55は、酸化膜に
より形成できる。
In this case, the first field insulating film 53
The conductor film 54 is formed of a nitride film or an oxide film.
A single crystal silicon film, a polycrystalline silicon film, an amorphous silicon film, or a combination thereof can be formed into a stacked structure. Further, the second field insulating film 55 can be formed by an oxide film.

【0039】また、半導体素子は、全体構造上に形成さ
れたゲート絶縁膜56、ゲート絶縁膜56上に形成され
たゲート電極57及びイオン注入により活性領域に形成
された接合領域58をさらに含む。
The semiconductor device further includes a gate insulating film 56 formed on the entire structure, a gate electrode 57 formed on the gate insulating film 56, and a junction region 58 formed in the active region by ion implantation.

【0040】従来のフィールド酸化膜が絶縁膜のみで埋
め込まれることとは異なり、図11または図16に示し
たように、本発明に係るフィールド酸化膜は、絶縁膜だ
けでなく導電体膜により埋め込まれる。したがって、半
導体基板と隣接接合領域との間の電位差による電界の影
響は、導電体膜内のキャリアの移動によって減少され、
チャネル領域及びフィールド領域に隣接した空乏領域で
の電位増加を效果的に防止できる。
Unlike the conventional field oxide film embedded with only an insulating film, as shown in FIG. 11 or FIG. 16, the field oxide film according to the present invention is embedded not only with an insulating film but also with a conductor film. It is. Therefore, the effect of the electric field due to the potential difference between the semiconductor substrate and the adjacent junction region is reduced by the movement of carriers in the conductor film,
The potential increase in the depletion region adjacent to the channel region and the field region can be effectively prevented.

【0041】図17は、図16でチャネル領域の中心か
らの距離及び半導体基板の表面からの深さによる等電位
線を利用して電位分布を示すシミュレーション図面であ
る。図17は、またチャネル領域に隣接した接合領域の
電位が半導体基板の電位より高い場合の等電位面を示
す。図7と比較すれば、等電位線の間隔が広くて等電位
線の傾きがフィールド領域で緩やかであるので、チャネ
ル領域は、接合領域の電位変化による影響を受けにくい
ということが分かる。したがって、しきい電圧のような
素子特性が隣接素子及び接合領域の電位変化によって変
わることを防止することができる。
FIG. 17 is a simulation drawing showing a potential distribution using equipotential lines according to the distance from the center of the channel region and the depth from the surface of the semiconductor substrate in FIG. FIG. 17 shows an equipotential surface when the potential of the junction region adjacent to the channel region is higher than the potential of the semiconductor substrate. Compared to FIG. 7, it can be seen that the channel region is less susceptible to the potential change of the junction region because the interval between the equipotential lines is wide and the slope of the equipotential lines is gentle in the field region. Therefore, it is possible to prevent the device characteristics such as the threshold voltage from being changed by the potential change of the adjacent device and the junction region.

【0042】以上で説明した本発明は、前述した実施例
及び添付した図面により限定されるものではなく、本発
明の技術的思想の範囲を超えない範囲内で種々の置換、
変形及び変更が可能であることは、本発明が属する技術
分野で通常の知識を有するものにおいて明白である。
The present invention described above is not limited by the above-described embodiments and the accompanying drawings, and various substitutions and modifications may be made without departing from the scope of the technical idea of the present invention.
Modifications and alterations are apparent to those skilled in the art to which the present invention pertains.

【0043】[0043]

【発明の効果】上記の如きなる本発明は、素子間の距離
がせまくなることによって隣接素子間の干渉により素子
特性が低下することを抑制することができる。また、素
子の集積度増加の障害要因を緩和させて高集積工程及び
高集積素子開発を容易にしながらも素子特性の安定性を
図ることができるため、高付加価値素子開発の難易度を
軽減させる技術として、特性が優れた低コスト、高付加
価値半導体素子製造の基盤技術として利用することがで
きる。
According to the present invention as described above, it is possible to suppress a decrease in element characteristics due to interference between adjacent elements due to a small distance between elements. In addition, since it is possible to stabilize the device characteristics while facilitating the high integration process and the development of the high integration device by alleviating the obstacle factor of the increase in the integration degree of the device, it is possible to reduce the difficulty of developing the high value-added device. As a technology, it can be used as a basic technology for manufacturing a low-cost, high-value-added semiconductor device having excellent characteristics.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 従来技術によるDRAMセル構造を示す平面図で
ある。
FIG. 1 is a plan view showing a conventional DRAM cell structure.

【図2】 図1のA-A'ラインに沿って切断した断面図で
ある。
FIG. 2 is a sectional view taken along line AA ′ of FIG.

【図3】 従来の半導体素子製造工程の一段階における
断面図である。
FIG. 3 is a cross-sectional view at one stage of a conventional semiconductor device manufacturing process.

【図4】 従来の半導体素子製造工程の一段階における
す断面図である。
FIG. 4 is a cross-sectional view at one stage of a conventional semiconductor device manufacturing process.

【図5】 従来の半導体素子製造工程の一段階における
断面図である。
FIG. 5 is a cross-sectional view at one stage of a conventional semiconductor device manufacturing process.

【図6】 従来の半導体素子製造工程の一段階における
断面図である。
FIG. 6 is a cross-sectional view at one stage of a conventional semiconductor device manufacturing process.

【図7】 図6で等電位線(equi-potential line)を利
用して電位分布を示すシミュレーション図面である。
FIG. 7 is a simulation drawing showing a potential distribution using an equi-potential line in FIG. 6;

【図8】 本発明の一実施例に係る半導体素子製造工程
の一段階における断面図である。
FIG. 8 is a cross-sectional view at one stage of a semiconductor device manufacturing process according to an embodiment of the present invention.

【図9】 本発明の一実施例に係る半導体素子製造工程
の一段階における断面図である。
FIG. 9 is a cross-sectional view at a stage of a semiconductor device manufacturing process according to an embodiment of the present invention.

【図10】 本発明の一実施例に係る半導体素子製造工
程の一段階における断面図である。
FIG. 10 is a cross-sectional view illustrating a step in a semiconductor device manufacturing process according to an embodiment of the present invention.

【図11】 本発明の一実施例に係る半導体素子製造工
程の一段階における断面図である。
FIG. 11 is a cross-sectional view illustrating a step in a semiconductor device manufacturing process according to an embodiment of the present invention.

【図12】 本発明の他の実施例に係る半導体素子製造
工程の一段階における断面図である。
FIG. 12 is a cross-sectional view illustrating a step in a semiconductor device manufacturing process according to another embodiment of the present invention.

【図13】 本発明の他の実施例に係る半導体素子製造
工程の一段階における断面図である。
FIG. 13 is a cross-sectional view illustrating a step in a semiconductor device manufacturing process according to another embodiment of the present invention.

【図14】 本発明の他の実施例に係る半導体素子製造
工程の一段階における断面図である。
FIG. 14 is a cross-sectional view illustrating a step in a semiconductor device manufacturing process according to another embodiment of the present invention.

【図15】 本発明の他の実施例に係る半導体素子製造
工程の一段階における断面図である。
FIG. 15 is a cross-sectional view illustrating a step in a semiconductor device manufacturing process according to another embodiment of the present invention.

【図16】 本発明の他の実施例に係る半導体素子製造
工程の一段階における断面図である。
FIG. 16 is a cross-sectional view illustrating a step in a semiconductor device manufacturing process according to another embodiment of the present invention.

【図17】 図16で等電位線を利用して電位分布を示
すシミュレーション図面である。
FIG. 17 is a simulation drawing showing a potential distribution using equipotential lines in FIG. 16;

【符号の説明】[Explanation of symbols]

40、50 半導体基板 41、51 酸化膜 42、52 窒化膜 43、45、53、55 素子分離絶縁膜 44、54 導電体膜 46、56 ゲート絶縁膜 47、57 ゲート電極 48、58 接合領域 40, 50 Semiconductor substrate 41, 51 Oxide film 42, 52 Nitride film 43, 45, 53, 55 Element isolation insulation film 44, 54 Conductor film 46, 56 Gate insulation film 47, 57 Gate electrode 48, 58 Junction region

Claims (20)

【特許請求の範囲】[Claims] 【請求項1】 接合領域とチャネル領域とを含む活性領
域及び素子間分離のためのフィールド酸化膜が形成され
たフィールド領域を含む半導体素子において、 該フィールド領域にトレンチを有している半導体構造を
提供する第1ステップ、 該トレンチ内に第1フィールド絶縁膜を形成する第2ス
テップと、 該第1フィールド絶縁膜上に導電体膜を形成して該トレ
ンチの一部を埋め込む第3ステップと、 該導電体膜上に第2フィールド絶縁膜を形成して該トレ
ンチの残りの部分を埋め込む第4ステップとを含んでな
る半導体素子形成方法。
In a semiconductor device including an active region including a junction region and a channel region and a field region formed with a field oxide film for device isolation, a semiconductor structure having a trench in the field region is provided. A first step of providing, a second step of forming a first field insulating film in the trench, a third step of forming a conductor film on the first field insulating film and filling a part of the trench, Forming a second field insulating film on the conductor film and filling the remaining portion of the trench.
【請求項2】 前記導電体膜は、 単結晶シリコン膜、多結晶シリコン膜、及び非結晶シリ
コン膜のいずれか1つ、またはそれらを組み合わせてな
ることを特徴とする請求項1記載の半導体素子形成方
法。
2. The semiconductor device according to claim 1, wherein said conductor film is made of any one of a single-crystal silicon film, a polycrystalline silicon film, and an amorphous silicon film, or a combination thereof. Forming method.
【請求項3】 前記導電体膜は、 デバイ距離以上の厚さを有することを特徴とする請求項
2記載の半導体素子形成方法。
3. The method according to claim 2, wherein the conductive film has a thickness greater than a Debye distance.
【請求項4】 前記第1フィールド絶縁膜は、 窒化膜または酸化膜のいずれか一つにより形成されるこ
とを特徴とする請求項2記載の半導体素子形成方法。
4. The method according to claim 2, wherein the first field insulating film is formed of one of a nitride film and an oxide film.
【請求項5】 前記第1フィールド絶縁膜は、 蒸着工程を介して前記トレンチの側壁及び下部に形成さ
れることを特徴とする請求項4記載の半導体素子形成方
法。
5. The method of claim 4, wherein the first field insulating film is formed on sidewalls and lower portions of the trench through a deposition process.
【請求項6】 前記第2フィールド絶縁膜は、 酸化膜であることを特徴とする請求項1記載の半導体素
子形成方法。
6. The method according to claim 1, wherein the second field insulating film is an oxide film.
【請求項7】 前記第1ステップは、 半導体基板を提供する第5ステップと、 前記半導体基板上に酸化膜及び窒化膜を順に形成する第
6ステップと、 フィールド領域を定義するマスクを前記窒化膜上に形成
する第7ステップと、 前記窒化膜、前記酸化膜及び前記半導体基板の一部を蝕
刻してトレンチを形成する第8ステップと、 前記マスクを除去する9ステップとにからなることを特
徴とする請求項4記載の半導体素子形成方法。
7. A first step of providing a semiconductor substrate, a sixth step of sequentially forming an oxide film and a nitride film on the semiconductor substrate, and a step of forming a mask defining a field region on the nitride film. Forming a trench by etching a part of the nitride film, the oxide film and the semiconductor substrate to form a trench; and removing the mask by a nine step. The method for forming a semiconductor device according to claim 4, wherein
【請求項8】 前記第1フィールド絶縁膜は、 酸化工程を実施して前記トレンチ内部の前記半導体基板
の露出部分に形成されることを特徴とする請求項6記載
の半導体素子形成方法。
8. The method according to claim 6, wherein the first field insulating film is formed on an exposed portion of the semiconductor substrate inside the trench by performing an oxidation process.
【請求項9】 前記第3ステップは、 前記トレンチ内部及び前記半導体構造上に導電体層を形
成する第10ステップと、 化学機械研磨(chemical mechanical polishing)工程、
及びエッチバック(etch- back)工程のいずれかを実施し
て前記酸化膜を露出させる第11ステップとからなる請
求項7記載の半導体素子形成方法。
9. A tenth step of forming a conductive layer inside the trench and on the semiconductor structure, a third step, a chemical mechanical polishing step,
8. The method according to claim 7, further comprising the step of: exposing the oxide film by performing any one of an etch-back process and an etch-back process.
【請求項10】 前記第4ステップは、 前記第3ステップの後、全体構造上に第2フィールド絶
縁膜を形成する第12ステップと、 化学機械研磨工程及びエッチバック工程のいずれかを実
施して前記トレンチの残りの部分に前記第2フィールド
絶縁膜を残す第13ステップと、 前記窒化膜及び前記酸化膜を蝕刻する第14ステップと
からなることを特徴とする請求項9記載の半導体素子形
成方法。
10. The fourth step includes, after the third step, a twelfth step of forming a second field insulating film on the entire structure, and one of a chemical mechanical polishing process and an etch back process. 10. The method of claim 9, further comprising: a thirteenth step of leaving the second field insulating film in a remaining portion of the trench, and a fourteenth step of etching the nitride film and the oxide film. .
【請求項11】 前記第4ステップの後、全体構造上に
ゲート絶縁膜を形成する第15ステップと、 前記ゲート絶縁膜上にゲート電極を形成する第16ステ
ップと、 イオン注入を実施して前記活性領域に接合領域を形成す
る第17ステップとをさらの含む請求項7記載の半導体
素子形成方法。
11. After the fourth step, a fifteenth step of forming a gate insulating film on the entire structure, a sixteenth step of forming a gate electrode on the gate insulating film, and performing ion implantation The method according to claim 7, further comprising the step of: forming a junction region in the active region.
【請求項12】 前記第2ステップの後、異方性蝕刻(a
nisotropic etching)を実施して前記第1フィールド酸
化膜が実質的にトレンチの側壁のみに残るようにする第
18ステップをさらに含む請求項1記載の半導体素子形
成方法。
12. After the second step, anisotropic etching (a
2. The method according to claim 1, further comprising an eighteenth step of performing nisotropic etching so that the first field oxide film remains substantially only on sidewalls of the trench.
【請求項13】 接合領域とチャネル領域とによりなる
活性領域、及び素子間分離のためのフィールド酸化膜が
形成されたフィールド領域を含む半導体素子において、 前記フィールド領域にトレンチを有している半導体基板
と、 前記トレンチ内に形成された第1フィールド絶縁膜と、 前記トレンチの一部を埋め込んでいる導電体膜と、 前記導電体膜上に形成されており、前記トレンチの残り
の部分を埋め込んでいる第2フィールド絶縁膜とからな
る半導体素子。
13. A semiconductor device including an active region including a junction region and a channel region, and a field region in which a field oxide film for element isolation is formed, wherein the semiconductor substrate has a trench in the field region. A first field insulating film formed in the trench, a conductive film filling a part of the trench, and a conductive film formed on the conductive film and filling the remaining part of the trench. Semiconductor device comprising a second field insulating film.
【請求項14】 前記導電体膜は、 単結晶シリコン膜、多結晶シリコン膜、及び非結晶シリ
コン膜のいずれか1つ、またはそれらを組み合わせてな
ることを特徴とする請求項13記載の半導体素子。
14. The semiconductor device according to claim 13, wherein said conductor film is made of any one of a single-crystal silicon film, a polycrystalline silicon film, and an amorphous silicon film, or a combination thereof. .
【請求項15】 前記導電体膜は、 デバイ距離以上の厚さを有することを特徴とする請求項
14記載の半導体素子形成方法。
15. The method according to claim 14, wherein the conductive film has a thickness greater than a Debye distance.
【請求項16】 前記導電体膜は、 前記トレンチの側壁に形成されることを特徴とする請求
項13記載の半導体素子形成方法。
16. The method according to claim 13, wherein the conductive film is formed on a sidewall of the trench.
【請求項17】 前記導電体膜は、 前記トレンチの側壁、及び下部に形成されることを特徴
とする請求項13記載の半導体素子形成方法、
17. The method according to claim 13, wherein the conductive film is formed on sidewalls and lower portions of the trench.
【請求項18】 前記第1フィールド絶縁膜は、 窒化膜及び酸化膜のいずれかによりなることを特徴とす
る請求項14記載の半導体素子。
18. The semiconductor device according to claim 14, wherein the first field insulating film is formed of one of a nitride film and an oxide film.
【請求項19】 前記第2フィールド絶縁膜は、 酸化膜であることを特徴とする請求項13記載の半導体
素子。
19. The semiconductor device according to claim 13, wherein the second field insulating film is an oxide film.
【請求項20】 全体構造上に形成されたゲート絶縁膜
と、 前記ゲート絶縁膜上に形成されたゲート電極と、 イオン注入により前記活性領域に形成された接合領域と
をさらに含んでいる請求項13記載の半導体素子。
20. The semiconductor device according to claim 20, further comprising a gate insulating film formed on the entire structure, a gate electrode formed on the gate insulating film, and a junction region formed in the active region by ion implantation. 14. The semiconductor device according to 13.
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EP1253634A2 (en) * 2001-04-26 2002-10-30 Kabushiki Kaisha Toshiba Semiconductor device
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