JP2000298625A - 多重レベルメモリセル内に記憶される２進ワードの誤りを訂正する方法 - Google Patents

Abstract

(57)【要約】 【課題】 多重レベルメモリセルの２進ワードの誤りの
訂正方法に関し、最小数の訂正ビットにて単一または複
数の誤りビットを訂正することを目的とする。 【解決手段】 ２進ワードのビットの集合毎に、a)他の
誤りに割り当てられない誤りコードを単一誤りに割り当
て、b)多重の誤りの部分集合の各々毎に、b1）部分集合
自体の個々の誤りに割り当てられる誤りコードに依存す
る誤りコードを部分集合に割り当て、b2）部分集合に割
り当てられる誤りコードが他の誤りに割り当て済みであ
るかをチェックし、b3）割り当て済みの場合、b31)部分
集合に割り当てられる誤りコードと、部分集合自体の単
一誤りに割り当てられる誤りコードの一つを拒否し、b3
2)他の誤りに割り当てられない新たな誤りコードを、拒
否された誤りコードに関係する単一誤りに割り当て、b3
3)部分集合に割り当てられる誤りコードが他の誤りに割
り当てられなくなるまで、b1）〜b3）を繰り返す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、最小数の訂正ビッ
トを使用することによって、多重レベルメモリセル内に
記憶される２進ワードの誤りを訂正するための方法に関
する。

【０００２】

【従来の技術】以下ではソースワードとして示されると
共にｍ個のビットを含む２進ワードの誤りを検出して訂
正するために、ソースワードに「冗長性」を付加するこ
とに基づいている手法が公知である。換言すれば、この
手法は、ソースワード内のｍ個のビットから適切に選択
されるｋ個のサブグループに対してｋ回のパリティチェ
ックを行うことによってｋ個のビットが得られる２進ワ
ードであって、ｋ個のビットを含みかつ以下で訂正ワー
ドと呼ばれている２進ワードを、ソースワードに対して
割り当てることと、この結果としての上記２進ワードを
記憶することとに基づいている手法である。

【０００３】この割り当ては、いわゆる「符号化プロセ
ス」にて遂行される。この符号化プロセスでは、ｍ個の
ビットによって規定されることが可能な２ｍ個の使用可
能なソースワードが、（ｍ＋ｋ）個のビットからなる同
数の２進ワードの集合体の中にマップ（map ）される。
これらの２進ワードは、以下ではコードワードとして示
され、このコードワードの各々は、ソースワードとそれ
に対応する訂正ワードとを交互に配置することによって
得られることが可能であり、その後にメモリ内に記憶さ
れる。

【０００４】上記符号化プロセスの期間中に割り当てら
れるｋ個の訂正ビットの各々の値は、行われるパリティ
チェックのタイプに依存している。例えば、ｋ個の訂正
ビットの値は、いわゆる「偶数パリティチェック基準」
に従って割り当てられることが可能であり、すなわち、
ｉ番目のサブグループ内に偶数個の論理値“１”が存在
する場合には、論理値“０”が訂正ワード内のｉ番目の
位置のビットに割り当てられ、また一方で、ｉ番目のサ
ブグループ内に奇数個の論理値“１”が存在する場合に
は、論理値“１”が訂正ワード内のｉ番目の位置のビッ
トに割り当てられることが可能である。あるいは、ｋ個
の訂正ビットの値は、いわゆる「奇数パリティチェック
基準」に従って割り当てられることが可能であり、すな
わち、ｉ番目のサブグループ内に奇数個の論理値“１”
が存在する場合には、論理値“０”が訂正ワード内のｉ
番目の位置のビットに割り当てられ、また一方で、ｉ番
目のサブグループ内に偶数個の論理値“１”が存在する
場合には、論理値“１”が訂正ワード内のｉ番目の位置
のビットに割り当てられる。

【０００５】復号化プロセスにおいては、記憶された
（ｍ＋ｋ）個のビットを含むコードワードに基づいて、
記憶期間中に上記コードワードの中で発生した任意の誤
りの検出および訂正を伴うような、ｍ個のビットを有す
る対応ソースワードの決定が行われる。このような復号
化プロセスは、同様に２進タイプであり、かつ、ソース
ワード内に存在する単一または複数の誤りの位置を示す
チェックワードを生成するために、ソースワード中のビ
ットに対してｋ回のパリティチェックを再度実行するこ
と、および、このようにして得られる訂正ワードを、メ
モリにより読み取られる訂正ワードと比較することによ
って行われる。

【０００６】詳細に述べると、上記復号化プロセスで
は、２進ソースワードのｉ番目のサブグループに対して
ｉ番目のパリティチェックを実行することによって得ら
れる訂正ワード中のｉ番目のビットが、メモリにより読
み取られる訂正ワード中のｉ番目の位置に存在している
ビットと比較される。さらに、このようにして比較され
た２つのビットの値が互いに同じである場合には、論理
値“０”がチェックワード中のｉ番目のビットに割り当
てられ、また一方で、これらのビットの値が互いに異な
っている場合には、論理値“１”がチェックワード中の
ｉ番目のビットに割り当てられる。

【０００７】ついで、チェックワードが複数の誤りコー
ドと比較される。これらの誤りコードの各々は、チェッ
クワードと同じ長さを有する２進ワードにより構成され
ており、かつ、ソースワードおよび訂正ワードの中の一
つのビット、またはビット群に割り当てられている。し
たがって、上記誤りコードの各々は、このビットまたは
ビット群の位置を表示している。誤りが存在する場合に
は、チェックワードが上記誤りコードの一つと同一であ
り、それゆえに、上記割り当てによって、単一の正しく
ないビット（または複数の正しくないビット）（incorr
ect bit(s)）を識別することが可能である。

【０００８】論理値“１”を有する誤りコードに対し
て、そのパリティがチェックされなければならないソー
スワード内のサブグループの構成に連係している意味が
関連付けられる。特に、誤りコード中のｉ番目の位置で
論理値“１”であるビットが、この誤りコードに関連付
けられている位置に位置しているソースワード内のビッ
トが、ｉ番目のパリティチェックが行われるソースワー
ド内の複数のビットのｉ番目のサブグループの一部分で
あるという事実を表している。

【０００９】例えば、誤りコードが「０１０１」である
場合、この誤りコードが２進ソースワード中の１番目の
ビットにおける誤りに割り当てられると仮定したとき
に、この誤りコードは、上記２進ソースワード内の１番
目のビットが、１番目と３番目のパリティチェックが行
われる複数のビットのサブグループの一部分を形成しな
ければならないという事実を表している。

【００１０】実際に、これによって、ソースワード中の
１番目のビットが正しくない場合には、（１番目と３番
目のパリティチェックから得られる）復号化の期間中に
生成される訂正ワード中の１番目のビットと３番目のビ
ットの両方が、符号化の期間中に生成された訂正ワード
中の対応するビットとは相違しており（この符号化の期
間中は、これらの１番目および３番目のビットが互いに
異なっていた）、それゆえに、上記２つの訂正ワードを
比較することによって得られる誤りコードが、論理値
“１”に設定された１番目のビットと３番目のビットの
両方を有する。

【００１１】ｋ回のパリティチェックが行われることに
なっているソースワード内のｋ個のサブグループが適切
に選択される場合には、誤りコードが、単一の正しくな
いビット（または複数の正しくないビット）のコードワ
ード内の位置と二重一義的対応関係（bi-univocal corr
espondence）にあり、それゆえに、この二重一義的対応
関係が認められるときには、正しくないビットが訂正さ
れ得る。

【００１２】単一のビットが各々のメモリセル内に記憶
される従来のメモリが使用される場合には、メモリセル
の誤動作が、単一のビットの劣化を生じさせる。このタ
イプのメモリでは一般的であるように、メモリセルの故
障の確率が比較的低い場合には、ソースワード内の単一
誤りを検出して訂正することが可能であるような訂正コ
ードを使用することで充分である。実際に、ソースワー
ド内で複数の誤りが発生する確率は無視できるほど低
い。

【００１３】また一方で、複数のビットが各メモリセル
内に記憶される多重レベルメモリにおいては、単一のメ
モリセルの故障さえも、多重の誤りを発生させる可能性
があり、すなわち、複数のビットにおける誤りを同時に
発生させる可能性がある。実際に、よく知られているよ
うに、フローティングゲート式の多重レベルメモリセル
においては、記憶されるべきデータが、（メモリセルの
スレッショールド電圧の値を規定する）フローティング
ゲート領域内に記憶されている電荷の量に関連付けられ
る。それゆえに、コードワードを記憶するために使用さ
れる複数のメモリセル中の一つのメモリセルにおけるフ
ローティングゲート領域内の電荷の損失または利得が、
コードワード内に、電荷の減少が既に生じているメモリ
セル内に記憶されているビットの個数ｎと同じであるよ
うな最大個数の誤りを発生させる可能性がある。

【００１４】したがって、多重レベルメモリ内の誤りを
訂正するための方法が効率的であるためには、この方法
は、多重の誤りを検出して訂正することが可能であるこ
とを必要とする。多重の誤りの訂正のための公知の方法
を使用することにより、同じ長さのソースワードの場合
に単一誤りの訂正に必要とされるビット個数に比較し
て、訂正ワードのビットの個数が著しく増大することに
なり、それゆえに、同一のデータ記憶容量を得るために
は記憶領域が増大することになるであろう。

【００１５】しかしながら、多重レベルメモリセルのフ
ローティングゲート領域内に蓄積された電荷が減少する
ことは、この電荷の減少によってコードワード内で発生
する可能性があるｎ個の誤りが、メモリ設計段階で演繹
的に（a priori）決定されたた割り当ての規則に基づ
き、相互に関連付けられかつ予め知られている位置に存
在しているということを意味することに留意されたい。
この割り当ての規則に従って、コードワード内の複数の
ビットがメモリセル内に記憶されている。

【００１６】例えば、各メモリセル内にｎ個のビットが
記憶されており、かつ、これらのｎ個のビットが２進ワ
ード内で互いに隣接した位置に配置されている場合に
は、このメモリセルの故障によって発生する可能性があ
るｎ個の誤りもまた、２進ワード内の互いに隣接した位
置にだけ位置している可能性がある記憶されるべきｍ個
のビットを有する２進ワードの場合、一般的なメモリ内
に記憶されているコードワード中の単一誤りや、相互に
関連付けがなされていないような任意の位置に存在する
二重誤りを訂正するために、次の〔数１〕に示す不等式
（１）が満たされるように、ｋ個の訂正ビットが必要と
される。

【００１７】

【数１】 上記不等式（１）は、ｋ個のビットによって生成され得
るような２^k 個の使用可能な訂正ワードを、単一誤りが
取り得る（ｍ＋ｋ）箇所の位置に対する二重一義的対応
関係の形で関連付けると共に、上記訂正ワードを、２つ
の誤りが取り得る（（ｍ＋ｋ）・（ｍ＋ｋ−１）／２）
通りの組み合せに対して二重一義的対応関係の形で関係
付けることが可能でなければならないということと、誤
りがないという条件を考慮に入れることも必要であると
いう事実から追加の「１」が導出されるということと
を、単純に表現している。

【００１８】コードワード中の単一誤りを訂正するため
には、次の〔数２〕に示す不等式（２）が満たされなけ
ればならないということが、上記不等式（１）から容易
に導出可能である。

【００１９】

【数２】 また一方で、ｍ個のビットを有するソースワードの場合
には、一つのメモリセル内に２つのビットが記憶されて
いるような多重レベルメモリ内に記憶されるコードワー
ド中の相互に関連付けられた位置にある２つの誤りを訂
正するために、次の〔数３〕に示す不等式（３）が満た
されるように、ｋ個の訂正ビットが必要とされる。

【００２０】

【数３】 上記不等式（３）は、相互に関連付けられた位置にある
２つの誤りの位置が取り得る組合せが（ｍ＋ｋ）／２通
りだけであるという事実を考慮に入れて、上記不等式
（１）から導出可能である。

【００２１】一般的に、ｍ個のビットを有する２進ワー
ドが記憶される場合には、２個のビットが１個のメモリ
セル内に記憶されるような多重レベルメモリセル内に記
憶されるコードワード中の相互に関連付けられた位置に
あるｒ個の誤りを訂正するために、次の〔数４〕に示す
不等式（４）が満たされるように、ｋ個の訂正ビットが
必要とされる。

【００２２】

【数４】 図１は、単一誤りまたは二重誤りを訂正するために必要
である最小数の訂正ビットを含むテーブルを示す図であ
る。図１のテーブルは、ｍの最上位の値に関して、各メ
モリセル内に２つのビットが記憶される場合に、任意の
位置（非相関位置）にある２つの誤りを訂正するために
必要とされるｋの最小値と、互いに隣接した位置（相関
位置）にある２つの誤りを訂正するために必要とされる
ｋの最小値と、単一誤りを訂正するために必要とされる
ｋの最小値とを示す。

【００２３】このテーブルを考察すると、少なくとも、
８ビットよりも長い長さを有する２進ワードの場合に、
相互に関連付けられた位置（相関位置）にある２つの誤
りの訂正が、単一誤りの訂正のために必要な追加のセル
の個数と同じ個数の追加のセルを使用して行われること
が可能であることが示されている。特に、３２ビット２
進ワード（１６個のセル）の場合には、相互に関連付け
られた位置にある２つの誤りの訂正を行うために、メモ
リ行列領域の１９％の増大を伴う形で、６個の訂正ビッ
ト（３個のセル）を使用することが必要であり、また一
方で、６４ビット２進ワード（３２個のセル）の場合に
は、相関位置にある２つの誤りの訂正を行うために、メ
モリ行列領域の１２．５％の増大だけを伴う形で、７個
の訂正ビット（４個のセル）を使用することが必要であ
ることが、上記テーブルにおける最後の２つの行の分析
によって明らかである。

【００２４】相互に関連付けられた位置にある２つの誤
りの場合に関して示されている前述の情報は、相互に関
連付けられた位置にあるｎ個の誤りといったような一般
的な場合にも有効である。このことによって、ソースワ
ード内の誤りの位置の間の相互的関係（相関関係）が、
一般的に、必要とする訂正ビットの個数（したがって、
追加の訂正セルの個数）を最小化する条件であることが
わかる。この場合、必要とする訂正ビットの個数は、任
意のｎの場合には、前述の不等式（３）を使用して計算
することが可能であり、あるいは、ｎ＝２の場合には、
不等式（４）を使用して計算することが可能である。

【００２５】

【発明が解決しようとする課題】しかしながら、相互に
関連付けられた位置にある多重の誤りを訂正する場合
に、誤りコードと、単一誤りビットまたはｎ個の誤りビ
ットの位置との間の対応関係に関して二重一義性（bi-u
nivocality）という条件が満たされるような、ｋ回のパ
リティチェック演算を行うことが可能であるソースワー
ド内のｋ個のサブグループの規定の基準が、文献上では
これまでの知られていない。このため、従来は、相互に
関連付けられた位置にある多重の誤りを訂正する場合
に、ソースワード内のｋ個のサブグループを適切に選択
することが難しいという不都合が生じていた。

【００２６】本発明は上記問題点に鑑みてなされたもの
であり、最小個数の訂正ビットしか必要としないという
条件と、誤りコードと、単一誤りビットまたはｎ個の誤
りビットの位置との間の対応関係に関して二重一義性と
いう条件とを満たすような、多重レベルメモリセル内に
記憶される２進ワード中の誤りを訂正するための方法を
提供することを目的とするものである。

【００２７】

【課題を解決するための手段】上記問題点を解決するた
めに、本発明では、特許請求の範囲の請求項１に記載さ
れているような、最小数の訂正ビットを使用して、多重
レベルメモリセル内に記憶される２進ワードの誤りを訂
正するための方法が提供される。すなわち、本発明は、
最小数の訂正ビットによって、ｎ個のビットを各々が含
む多重レベルメモリセル内に記憶される２進ワードの誤
りを訂正する場合に、単一のメモリセル内に記憶される
上記２進ワード中の各々のビットの集合毎に、 ａ）上記２進ワード中の他の誤りに割り当てられておら
ず、かつ、上記２進ワード中の誤りビットの位置を表す
個別の誤りコードを、上記ビットの集合中の各ビットの
単一誤りに対して割り当てるステップと、 ｂ）上記ビットの集合中の複数のビットにおける多重の
誤りの部分集合（sub-sets）の各々毎に、次のｂ１）〜
ｂ３）のサブステップを行うステップとを有しており、
これらのサブステップは、 ｂ１）上記部分集合中の複数のビットにおける個別の誤
りに対して割り当てられる誤りコードに依存している別
々の誤りコードを、上記多重の誤りの部分集合に対して
それぞれ割り当てるサブステップと、 ｂ２）上記多重の誤りの部分集合に割り当てられる誤り
コードが、上記２進ワード中の他の誤りに既に割り当て
済みであるかどうかをチェックするサブステップと、 ｂ３）上記多重の誤りの部分集合に割り当てられる誤り
コードが、上記２進ワード中の他の誤りに既に割り当て
済みである場合に、次のｂ３１）〜ｂ３３）のさらなる
サブステップを行うサブステップとを有しており、これ
らのさらなるサブステップは、 ｂ３１）上記多重の誤りの部分集合に割り当てられる誤
りコードと、上記部分集合中のビットにおける単一誤り
に割り当てられる誤りコードの少なくとも一つとを拒否
するサブステップと、 ｂ３２）上記２進ワード中の他の誤りに対して割り当て
られていない新たな誤りコードを、上記のｂ３１）のサ
ブステップにて拒否された誤りコードに割り当てられる
上記単一誤りに割り当てるサブステップと、 ｂ３３）上記多重の誤りの部分集合に割り当てられる誤
りコードが、上記２進ワード中の他の誤りに割り当てら
れることがなくなるまで、上記のｂ１）〜ｂ３）のサブ
ステップを繰り返すサブステップとを含むような方法を
提供する。

【００２８】

【発明の実施の形態】以下では、本発明の理解を容易に
するために、添付図面（図２〜図７）に基づいて、本発
明の好ましい実施の形態を単なる非限定的な具体例とし
て説明する。ここでは、ｎ＝２、ｍ＝６およびｋ＝４で
ある特定の例に関して、すなわち、セル１個当り２個の
ビットと、最初の６個のビット（３個のセル）がソース
ワードを規定しかつ最後の４個のビット（２個のセル）
が符号化プロセス中に生成される訂正ワードを規定する
ような１０ビットのコードワードとを記憶するメモリセ
ルの場合に関して、本発明の方法の一般的な適用可能性
を制限することなしに、図２のフローチャートを参照し
ながら本発明の誤り訂正方法を説明する。

【００２９】さらに、次には、コードワード内の相互に
関連付けられた位置が、各メモリセルに記憶される２個
のビットに割り当てられる場合に、互いに隣接した位置
に位置している２個のビットに関して後述するようなあ
らゆる事柄が、相互に関連付けられた位置に位置してい
る２個のビットにも適用されるということが明らかなの
で、コードワード内の互いに隣接した位置が、各メモリ
セル内に記憶されている２つのビットに割り当てられる
ということを前提として、本発明の方法の一般的な適用
可能性を制限することなしに、本発明の誤り訂正方法を
説明する。

【００３０】本発明の方法がそのために立案されている
特定の用途、すなわち、相互に関連付けられた位置に存
在する誤りの訂正が、本発明の方法によって、単一誤り
の訂正が可能であるばかりでなく、一対の誤りの訂正も
可能であることを意味するという事実が強調される。こ
こで、上記一対の誤りは、単一のメモリセルの欠陥によ
って生成されるが、２個の別々のメモリセルの各々が単
一誤りを生成する場合には、これらの２つの誤りが相互
に関係付けられることがないので、単一誤りを各々が生
成するような２個の別々のメモリセルの欠陥によっては
上記一対の誤りが生成されることがない。

【００３１】本発明の第１の実施態様によれば、メモリ
によって読み取られる訂正ワード内に誤りが存在する可
能性を最初に考慮に入れることによって、ｋ回のパリテ
ィチェックがそれに対して行われなければならないソー
スワード中のｋ個のサブグループが規定される。この理
由として、上記訂正ワード内に誤りが存在する可能性
が、さらに詳細に後述される仕方でｋ個のサブグループ
自体を規定することを必要条件とすることが挙げられ
る。

【００３２】図２は、本発明に係る誤りコードの割り当
てに関連した動作の流れを説明するためのフローチャー
トである。図２のフローチャートに示されているよう
に、最初にブロック１０に進む。このブロック１０で
は、個々の誤りコードが、単一誤りの各々に対して割り
当てられると共に、訂正ワード中の相互に関係付けられ
た位置にある二重誤りの各々に対して割り当てられる。

【００３３】メモリにより読み取られる訂正ワードの中
の誤りの位置に誤りコードを割り当てるために使用され
る基準が、上記訂正ワード中の誤りの事象（event ）に
おいて復号化プロセスの期間中に実際に生じる状態を監
視することによって導き出されることが可能である。特
に、今回の説明で考察されている例では、ソースワード
のビットと訂正ワードのビットとが記憶されるメモリセ
ルに全く欠陥が無い場合に、復号化プロセスの期間中に
生成される訂正ワードが、メモリによって読み取られる
訂正ワードと同一であり、それゆえに、対応するチェッ
クワードがゼロになるであろう（すなわち、チェックワ
ードが全てゼロだけから構成されるであろう）。この場
合は、上記チェックワードが、誤りがないことを示して
いるので、割り当てのために使用されることは不可能で
ある。

【００３４】また一方で、訂正ワード中の最初の２つの
ビットが記憶されるメモリセルに欠陥がある場合には、
次のような事態が生じる可能性がある。 ・記憶された４個の訂正ビットの第１の訂正ビット中に
単一誤りが存在し、したがって、第１のパリティチェッ
クから得られ、かつ、復号化プロセスの期間中に生成さ
れた訂正ワード中の第１のビットが、符号化プロセスの
期間中に生成されて記憶される訂正ワード中の第１のビ
ットとは等しくないであろう。それゆえに、第１のパリ
ティチェックが失敗に終わっているであろうし、また一
方で、その後の連続したチェックが適正であり肯定的結
果を与えるであろう。この結果、誤りコード「０００
１」（１０進法の“１”を表す）が、記憶されている訂
正ワード中の第１のビットにおける上記単一誤りに対し
て有利に割り当てられる。この誤りコード「０００１」
は、第１のチェックの結果が否定的であった（第１のビ
ットが論理レベル“１”であった）という事実と、後続
の３つのチェックの結果が肯定的であった（後続の３つ
のビットが論理レベル“０”であった）という事実とを
示す。

【００３５】・記憶されている４個の訂正ビットの第２
の訂正ビットに単一誤りが存在し、したがって、第２の
パリティチェックが失敗に終わり、また一方で、その後
の連続したチェックが適正であろう。こうして、誤りコ
ード「００１０」（１０進法の「２」を表す）が、上記
誤りに対して有利に割り当てられる。 ・記憶されている第１および第２の訂正ビット内に二重
誤りが存在し、それゆえに、第１および第２のパリティ
チェックの両方が失敗に終わるであろう。こうして、誤
りコード「００１１」（１０進法の「３」を表す）が、
上記二重誤りに対して有利に割り当てられる。

【００３６】同様に、第３および第４の訂正ビットが記
憶されるメモリセルに欠陥がある場合には、次のような
事態が生じる可能性がある。 ・記憶される第３の訂正ビットに単一誤りが存在し、そ
れゆえに、第３のパリティチェックが失敗に終わるであ
ろう。こうして、誤りコード「０１００」（１０進法の
「４」を表す）が、上記誤りに対して有利に割り当てら
れる。

【００３７】・記憶される第４の訂正ビットに単一誤り
が存在し、それゆえに、第４のパリティチェックが失敗
に終わるであろう。こうして、誤りコード「１０００」
（１０進法の「８」を表す）が、上記誤りに対して有利
に割り当てられる。 ・記憶される第３および第４の訂正ビットに二重誤りが
存在し、それゆえに、第３および第４のパリティチェッ
クの両方が失敗に終わるであろう。こうして、誤りコー
ド「１１００」（１０進法の「１２」を表す）が、上記
二重誤りに対して有利に割り当てられる。

【００３８】したがって、上記の説明から理解できるよ
うに、一般的に、図２のブロック１０において、論理値
“１”に設定されたｉ番目のビットを有する誤りコード
が、記憶されている訂正ワード中のｉ番目のビットにお
ける単一誤りに割り当てられ、また一方で、記憶されて
いる訂正ワード中のｉ番目のビットとその後続のビット
における二重誤りに対して、ｉ番目のビットにおける単
一誤りに割り当てられた誤りコードにおける対応位置
と、その後続のビットにおける単一誤りに割り当てられ
た誤りコードにおける対応位置にある各々のビット対の
ビット間で排他的論理和演算、すなわち、ＥＸ−ＯＲ
（または、ＥＸＣＬＵＳＩＶＥ−ＯＲと記す）演算を行
うことによって得られる誤りコードが割り当てられる。
こうして、ｉ番目のビットとその後続のビットとが論理
値“１”に設定される。

【００３９】パリティチェックが行われることになって
いるソースワード中のサブグループの選択において、記
憶されている訂正ワードの中の誤りに対して既に誤りコ
ード１、２、３、４、８および１２が割り当てられると
いうことを考慮することが必要なので、訂正ワード中の
単一誤りと二重誤りとに対する誤りコードの割り当て
が、ソースワード中の単一誤りと二重誤りとに対する誤
りコードの割り当てを条件付ける。

【００４０】こうして、ブロック１０から一連のブロッ
クへの移行が生じる。これらの一連のブロックでは、ソ
ースワード中の連続した別々の隣接ビット対の各々が１
回毎に一つずつ考慮され（すなわち、上記の説明に従え
ば、単一のメモリセルの中に記憶されている一連のｎ個
のビットが１回毎に一つずつ考慮され）、これらの隣接
ビット対の各々について、上記単一誤りビット、およ
び、両方のビットにおける二重誤りに対して割り当てら
れるべき誤りコードが決定される。

【００４１】今回の説明で考察されている例では、最初
に、ソースワード中の第１および第２のビットによって
形成されている対と、その次に、ソースワード中の第３
および第４のビットによって形成されている対と、最後
にソースワード中の第５および第６のビットによって形
成されている対とが考慮される。詳細に述べると、ブロ
ック１０からブロック２０への移行が生じる。このブロ
ック２０では、誤りコードの割り当てのために考慮され
るべきである、ソースワード中の互いに隣接したビット
の対（隣接ビット対）が選択される。

【００４２】その次に、ブロック２０からブロック３０
への移行が生じる。このブロック３０では、他の誤りに
対してまだ割り当てられたことがない誤りコードの中の
最小の誤りコードが、選択されたビット対の第１のビッ
トにおける単一誤りに対して割り当てられる。その次
に、ブロック３０からブロック４０への移行が生じる。
このブロック４０では、その他の誤りにはまだ割り当て
られていない複数の誤りコードの中で、対象となってい
るビット対の中の第１のビットに割り当てられた誤りコ
ードに後続する最小の誤りコードが、選択されたビット
対の第２のビットにおける単一誤りコードに対して割り
当てられる。

【００４３】その次に、ブロック４０からブロック５０
への移行が生じる。このブロック５０では、上記単一誤
りに対して割り当てられる誤りコードの各々の対応ビッ
ト対に対しＥＸ−ＯＲ演算を行うことによって得られる
誤りコードが、選択されたビット対の両ビットにおける
二重誤りに割り当てられる。その次に、ブロック５０か
らブロック６０への移行が生じる。このブロック６０で
は、ブロック５０で決定された誤りコードが、ソースワ
ードまたは訂正ワードの中の他の誤りに対して既に割り
当て済みであるかどうかがチェックされる。

【００４４】誤りコードが他の誤りに対して既に割り当
て済みである場合には（ブロック６０からのＹＥＳ出
力）、このことが、誤りコードと誤り位置との間の二重
一義性の基準に従うことを可能にせず、それゆえに、ブ
ロック６０からブロック７０への移行が行われる。また
一方で、誤りコードが他の誤りに対してまだ割り当てら
れたことがない場合には（ブロック６０からのＮＯ出
力）、このことが、誤りコードと誤り位置との間の二重
一義性の基準に従うことを可能にし、それゆえに、ブロ
ック６０からブロック８０への移行が生じる。

【００４５】ブロック７０では、必要とされるビット対
の両ビットにおける二重誤りに対して割り当てられた誤
りコードが、上記二重一義性の条件を満たさないので拒
否されると共に、選択されたビット対における第２のビ
ットの誤りに対して割り当てられた誤りコードが拒否さ
れる。対象となっているビット対における第２のビット
の誤りに対して割り当てられるべき新たな誤りコードを
決定するために、ブロック７０から再びブロック４０へ
の移行が生じる。

【００４６】その次に、上記二重一義性の条件を満たす
両ビットにおける二重誤りに対して割り当てられる誤り
コードを得ることを可能にする誤りコードが、選択され
たビット対における第２のビットの誤りに対して割り当
てられるまで、ブロック４０〜７０に関して説明した動
作が繰り返される。この誤りコードが決定された後に、
ブロック８０への移行が生じ、ブロック８０では、二重
誤りに割り当てられた誤りコードと、２つの単一誤りに
割り当てられた２つの誤りコードとが記憶される。

【００４７】その次に、ブロック８０からブロック９０
への移行が生じる。このブロック９０では、ソースワー
ド中の後続の隣接ビット対が、誤りコードの割り当ての
ために考慮されるべきかどうかがチェックされる。考慮
されるべき後続の隣接ビット対がソースワード中に存在
する場合（ブロック９０からのＹＥＳ出力）には、ソー
スワード中の後続ビット対に関して説明した上記動作を
繰り返すために、ブロック２０への移行が再び生じる。
また一方で、ソースワード中の全ての隣接ビット対が考
慮されることがなかった（ブロック９０からのＮＯ出
力）場合には、ブロック９０から、後述のブロック１０
０への移行が生じる。

【００４８】今回の説明で考察されている例に関してい
えば、上記動作によって、誤りコード「０１０１」（１
０進法の「５」を表す）が、ソースワード中の第１のビ
ットにおける誤りに対して割り当てられ、誤りコード
「０１１０」（１０進法の「６」を表す）がソースワー
ド中の第２のビットにおける誤りに対して割り当てられ
る。

【００４９】したがって、上記第１および第２のビット
の両方における二重誤りに対して割り当てられる誤りコ
ードが「００１１」（１０進法の「３」を表す）である
ことになるが、しかしながら、この誤りコード「００１
１」は上記訂正ワード中の誤りに既に割り当てられてお
り、それゆえに、関係するビット対内の第２のビットに
おける誤りに対する誤りコード「０１１０」の割り当て
が拒否され、誤りコード「０１１１」（１０進法の
「７」を表す）が第２のビットにおける誤りに対して割
り当てられる。

【００５０】しかしながら、これも、上記二重一義性の
条件を満たすことを可能にしないので、上記動作が繰り
返される。ソースワード中の第２のビットにおける誤り
に対して割り当てられることが可能であり、かつ、曖昧
性を生じさせない最小の誤りコードが、「１０１０」
（１０進法の「１０」を表す）であり、ソースワード中
の第１のビットにおける誤りに対して割り当てられる誤
りコード「０１０１」と共に、ソースワード中の第１お
よび第２のビットにおける二重誤りに関して、誤りコー
ド「１１１１」（１０進法の「１５」を表す）を生じさ
せることをチェックすることは容易である。

【００５１】図３のテーブルは、本説明で考察されてい
る例における単一誤りと二重誤りとに割り当てられる誤
りコードを示している。ソースワード中のビット誤りに
対して誤りコードを割り当てる方法が、任意のｍとｋの
値に適用されることが可能であり、かつ、単純な計算プ
ログラムによって実行可能である。

【００５２】例えば、図４のテーブルは、ｎ＝２、ｍ＝
６４およびｋ＝８である再帰的アプリケーション（recu
rrent application ）の場合の、すなわち、３２個のメ
モリセルがソースワード用でありかつ４個のメモリセル
が訂正ワード用である合計３６個のメモリセルの場合
の、上記の仕方で決定された誤りコードを示している。
ソースワード中のビットエラーに対する誤りコードの割
り当てのための方法が、２よりも大きい値ｎに適用され
ることも可能である。

【００５３】任意のｎの値において、コードワード中の
ｎ個の互いに隣接したビットの集合（すなわち、単一の
メモリセル内に記憶されているビット）が１回に１個ず
つ選択され、その各々に関して、誤りコードがｎ個の単
一誤りの各々に割り当てられる。多重の誤り（すなわ
ち、多重の誤りの部分集合）に対する誤りコードの割り
当てに関しては、２よりも大きいｎの値の場合に、その
ｎ個のビット全てにおける多重の誤りに対して割り当て
られるべき誤りコードを決定することだけでなく、１＜
ｒ＜ｎであるときにｒ個のビットに関する多重の誤りの
各々に対して割り当てられるべき誤りコードの全てを決
定することも必要であるという事実が考慮されなければ
ならない。

【００５４】こうして、ｎ個のビットに関する多重の誤
りに対して割り当てられるべき誤りコードと、ｒ個のビ
ットに関する多重の誤りに対して割り当てられるべき誤
りコードとが、ｎ＝２に関して前述したような仕方で決
定される。換言すれば、これらの誤りコードは、上記コ
ード中の他の誤りに対してその誤りコードが既に割り当
て済みであるかどうかをチェックすることと、他の誤り
に対してその誤りコードが既に割り当て済みである場合
には、個々の誤りに割り当てられる１個以上の誤りコー
ドを拒否することと、その次に、多重の誤りに割り当て
られる誤りコードが他の誤りに割り当てられていないこ
とが見い出されるまで、これらの単一誤りに割り当てら
れるべき他の誤りコードを繰り返し探索することとによ
って決定される。

【００５５】例えば、ｎ＝４である場合に、４個の単一
誤りの各々に誤りコードが割り当て済みであるときに
は、４個のビット全てにおける多重の誤りに割り当てら
れるべき誤りコードだけでなく、３個のビットにおける
多重の誤りの各々と２個のビットにおける多重の誤りの
各々とに対して割り当てられるべき誤りコードをも決定
することが必要である。

【００５６】図２のフローチャートを再び参照すると、
ソースワード中の全てのビット対が既に選択されてお
り、かつ、３個の誤りコードが上記多重の誤りの各々に
割り当て済みである（２個が単一誤りに対して割り当て
済みであり、かつ、１個が二重誤りに対して割り当て済
みである）場合に、ブロック１００への移行が生じる。
このブロック１００においては、パリティ行列として一
般的に知られているような下記の第１の行列すなわち
「マスク」、および、第２の行列すなわち「マスク」と
が規定される。

【００５７】第１の行列は、第２の符号化プロセスおよ
び復号化プロセスの期間中にチェック動作が行われるべ
きソースワード中のビットのｋ個のサブグループを決定
するために使用されると共に、復号化プロセスの期間中
にソースワード中の単一誤りの位置を決定するために使
用され、かつ、ソースワードと訂正ワードの両方におけ
る単一誤りに対して割り当てられた誤りコードを、後述
する仕方で行列の形で記録することによって構成されて
いる。

【００５８】第２の行列は、ソースワード中の二重誤り
の位置を決定するために復号化プロセスの期間中にだけ
使用されることになっており、かつ、後述する仕方で、
ソースワードと訂正ワードの両方における二重誤りに対
して割り当てられた誤りコードを行列の形で記録するこ
とによって規定される。図５および図６は、今回の説明
で示される例に関連した第１および第２の行列を別々に
含む２つのテーブルを示す。

【００５９】特に、第１の行列の列には、ソースコード
中の単一誤りビットの位置に割り当てられる誤りコード
と、その次に、記憶される訂正ワード中の単一誤りビッ
トの位置に割り当てられる誤りコードとが順次に記録さ
れ、一番上の行には最下位ビットが配置され。また一方
で、第２の行列の列には、ソースワード中と訂正ワード
中の相互に関連付けられた位置にある二重誤りに割り当
てられた誤りコードが順次に記録され、一番上の行には
最下位ビットが配置されている。

【００６０】ソースワード中の個々の誤りに対して割り
当てられる誤りコードが、第１の行列内において、ソー
スワードに関する第１の部分行列を規定し、また一方
で、訂正ワード中の個々の誤りに対して割り当てられる
誤りコードが、第１の行列において、訂正ワードに関す
る第２の部分行列を規定する。図５および図６におい
て、ソースワードに関する第１の部分行列は、誤りコー
ド中の論理値“１”を有するビットと、符号化および復
号化プロセスの期間中にチェック動作が行われるべきソ
ースワード中のビットのサブグループとの間に存在する
上記比率をグラフとして示すものである。

【００６１】特に、第１の部分行列のｉ番目の行が、ｉ
番目のチェック動作がそれに対して行われるべきｉ番目
のビットサブグループを形成するソースワード中のビッ
トの位置を表している。さらに詳細に述べると、ｉ番目
のチェック動作において、ｉ番目の行内でｊ番目のビッ
トが論理値“１”をとる場合にだけ、ソースワード中の
ｊ番目のビットがｉ番目のサブグループに属する。

【００６２】また一方で、訂正ワードに関する第２の部
分行列は、符号化プロセスの期間中は、パリティチェッ
クの結果がロードされなければならない訂正ワード中の
位置を示し、復号化プロセスの期間中は、パリティチェ
ックの結果が比較されなければならない訂正ワード中の
ビットの位置を示す。特に、符号化プロセスでは、ｉ番
目の行の論理値“１”が、ソースワード中のｉ番目のサ
ブグループに対して行われるｉ番目のチェック動作の結
果がロードされなければならない訂正ワード中の位置を
表している。また一方で、復号化プロセスでは、ソース
ワード中のｉ番目のサブグループに対して行われるｉ番
目のチェック動作の結果が比較されなければならない訂
正ワード中のビットの位置を表している。第１および第
２の行列が、ソースワード中またはソースワードに関連
している訂正ワード中に存在する誤りを見い出すため
に、復号化プロセスにおいても使用される。

【００６３】実際に、復号化プロセスでは、個々のビッ
トサブグループのチェック動作と、メモリ内で読み取ら
れた訂正ワードと復号化の訂正ワードとの間の比較動作
とが行われたときに、チェックワードが生成され、第１
および第２の行列の列の中に含まれている誤りコードと
比較される。したがって、ソースワード中もしくは訂正
ワード中に単一誤りが存在するか、または、相互に関連
付けられた位置にある二重誤りが存在する場合には、復
号化プロセスで得られたチェックワードが、第１または
第２の行列の列内に含まれている誤りコードの一つに等
しく、かつ、特に、この単一誤りまたは二重誤りに対し
て割り当てられている誤りコードに等しくなるであろ
う。

【００６４】この誤りコードが既知であるときには、
（誤りコードが含まれている列に対応する、図５または
図６のテーブルの各々における「誤り位置（Error posi
tion）」の行で読み取られることが可能である）単一誤
りまたは二重誤りの位置が、直ちに判明し、したがって
訂正されることが可能である。図５の行列を参照する
と、この図に示されているように、符号化プロセスと復
号化プロセスとの両方において、第１のパリティチェッ
クが、ソースワード中の１番目と４番目と５番目と６番
目のビットから形成されているビットのサブグループに
対して行われ、第２のパリティチェックが、２番目と３
番目と４番目と６番目のビットから形成されているビッ
トのサブグループに対して行われ、第３のパリティチェ
ックが、１番目と３番目と５番目のビットから形成され
ているビットのサブグループに対して行われ、第４のパ
リティチェックが、２番目と４番目と６番目のビットか
ら形成されているビットのサブグループに対して行われ
る。

【００６５】これに加えて、符号化プロセスにおいて、
第１のチェック動作の結果が訂正ワード中の第１のビッ
トにロードされ、第２のチェック動作の結果が訂正ワー
ド中の第２のビットにロードされ、第３のチェック動作
の結果が訂正ワード中の第３のビットにロードされ、第
４のチェック動作の結果が訂正ワード中の第４のビット
にロードされる。

【００６６】また一方で、復号化プロセスにおいて、第
１のチェック動作の結果が訂正ワード中の第１の位置に
あるビットと比較され、第２のチェック動作の結果が訂
正ワード中の第２の位置にあるビットと比較され、第３
のチェック動作の結果が訂正ワード中の第３の位置にあ
るビットと比較され、第４のチェック動作の結果が訂正
ワード中の第４の位置にあるビットと比較される。

【００６７】これに加えて、復号化プロセスの期間中に
おいて、チェックワードがゼロでない場合に、このチェ
ックワードが、上記チェックワードと同一である誤りコ
ードを識別するために、図５および図６の行列の列の中
に含まれている誤りコードと比較され、その次に、ソー
スワード中または訂正ワード中の上記単一誤りまたは二
重誤りの位置を表している上記誤りコードの１０進法表
現が、上記行列の一番下の行の中に読み込まれる。こう
して、この時点で、単一誤りまたは二重誤りが訂正され
ることが可能である。

【００６８】図７は、この図にＰＳＭとして示されてい
る使用ソースワード中の誤りの訂正のために使用される
訂正回路を示す。この図に示されているように、全体と
して参照番号１１０で示されている訂正回路が、復号化
プロセスで得られるチェックワード（図にＰＣとして示
されている）を入力として受け取り、図４および図５に
示されているタイプの復号化行列に基づいて２進訂正ス
トリング（binary correction string）を出力として供
給する復号器段１１２を備える。ここで、上記２進訂正
ストリングは、３ｍ／２ビットの長さを有し、かつ、複
数の三つ組のビット（a plurality of triads of bits
）から構成される。これらの三つ組のビットの各々
は、記憶されているソースワードＰＳＭ中の各々のビッ
ト対に関連付けられている。さらに、これらの三つ組の
ビットは、単一の多重レベルメモリセル内に記憶されて
おり、ここで考察されている例では互いに隣接したビッ
トの対である。

【００６９】特に、上記三つ組のビットの各々では、第
１のビットが、その三つ組が関連付けられている使用ソ
ースワードＰＳＭ中の隣り合う２つのビットの一方のビ
ットにおける単一誤りに関連付けられており、第３のビ
ットが、記憶された使用ソースワードＰＳＭ中の隣り合
う２つのビットの他方のビットにおける単一誤りに関連
付けられており、かつ、これらの間に挿置されている第
２のビットが、ソースワードＰＳＭ中の隣り合うビット
の両方における二重誤りに関連付けられている。

【００７０】換言すれば、図７に示されているように、
２進訂正ストリング内の第１のビットがソースワードＰ
ＳＭ内の第１のビットにおける誤りに関連付けられてお
り、２進訂正ストリング内の第２のビットがソースワー
ドＰＳＭ中の第１および第２のビットにおける誤りに関
連付けられており、２進訂正ストリング内の第３のビッ
トがソースワードＰＳＭ中の第２のビットにおける誤り
に関連付けられており、２進訂正ストリング内の第４の
ビットがソースワードＰＳＭ中の第３のビットにおける
誤りに関連付けられており、以下同様である。

【００７１】２進訂正ストリングに関連付けられている
ソースワードＰＳＭの１個または複数のビットが誤って
いるならば、その２進訂正ストリング中のビットの各々
も論理値“１”をとる。それゆえに、本発明の方法が、
単一誤り、または相互に関連付けられた位置にある二重
誤りを訂正することが可能なので、２進訂正ストリング
は、論理値“１”に設定されている１個のビットだけし
か持たないであろう。

【００７２】これに加えて、最初に強調したように、ソ
ースワードＰＳＭ中の互いに隣り合うビットの対が単一
のメモリセル内に記憶され、２進訂正ストリング中のビ
ットとソースワードＰＳＭ中のビットとの間の一致があ
るために、複数のＯＲ論理ゲート（論理和ゲート）の各
々の対が、単一セル内に記憶されているビット対におけ
る誤りに関連付けられている２進訂正ストリング中のビ
ット対に対して作用する。

【００７３】訂正回路１１０は、さらに、奇数の位置に
集合されている２進訂正ストリング中の各ビット毎に一
つずつの形で、ｍ個のＯＲ論理ゲート１１４．１、１１
４．２、．．．を含む。特に、ＯＲ論理ゲート１１４．
１、１１４．２、．．．が対の形に構成され、この各々
の対は、２進訂正ストリング中の各々の三つ組のビット
に対して作用する。換言すれば、ＯＲ論理ゲートの第１
の対が、２進訂正ストリングの第１のビットと第２のビ
ットと第３のビットによって形成される三つ組のビット
に対して作用し、ＯＲ論理ゲートの第２の対が、２進訂
正ストリング中の第５のビットと第６のビットと第７の
ビットによって形成される三つ組のビットに対して作用
し、以下、その他のＯＲ論理ゲートの対に関しても同様
のことがいえる。

【００７４】詳細に述べると、ＯＲ論理ゲート１１４．
１、１１４．２、．．．の各々の対において、第１のＯ
Ｒ論理ゲートが、奇数位置に置かれている対応する三つ
組のビット中の第１のビットと、偶数位置に置かれてい
るビットとの間のＯＲ論理演算（論理和演算）を行い、
第２のＯＲ論理ゲートが、偶数位置に置かれているビッ
トと、奇数位置に置かれているビットとの間のＯＲ論理
演算を行う。

【００７５】訂正回路１１０は、さらに、ＯＲ論理ゲー
ト１１４．１、１１４．２、．．．の各々に別々に関連
付けられているｍ個のＥＸ−ＯＲ論理ゲート（排他的論
理和ゲート）１１６．１、１１６．２、．．．を含む。
このＥＸ−ＯＲ論理ゲート１１６．１、１１６．
２、．．．は、それぞれのＯＲ論理ゲートによって出力
として供給されるビットと、奇数位置に置かれている２
進訂正ストリング中のビットに関連付けられているソー
スワードＰＳＭ内のビットとの間でのＥＸ−ＯＲ演算を
行う。この奇数位置に置かれている２進訂正ストリング
中のビットに対しては、ＯＲ論理ゲート自体が作用する
ようになっている。

【００７６】換言すれば、第１のＥＸ−ＯＲ論理ゲート
１１６．１は、第１のＯＲ論理ゲートから出力として供
給されるビットと、ソースワードＰＳＭ中の第１のビッ
トとの間でＥＸ−ＯＲ演算を行い、第２のＥＸ−ＯＲ論
理ゲート１１６．２は、第２のＯＲ論理ゲートから出力
として供給されるビットと、ソースワードＰＳＭ中の第
２のビットとの間でＥＸ−ＯＲ演算を行い、以下同様の
演算を行う。

【００７７】したがって、ｍ個のＥＸ−ＯＲ論理ゲート
１１６．１、１１６．２、．．．が、正しいソースワー
ドを規定し、このソースワードが図にＰＳＣとして示さ
れている。訂正回路１１０の機能が上記説明から明らか
になるであろう。実際には、チェックワードＰＣの復号
化が、ソースワードＰＳＭ内の単一誤りの位置に対応す
る位置、または、隣り合う２つのビットにおける誤りの
位置に対応する位置において、論理値“１”に設定され
ているビットを２進訂正ストリングが有することを確実
なものにする。

【００７８】したがって、ＯＲ論理ゲート１１４．１、
１１４．２、．．．の中の一つのＯＲ論理ゲートの出
力、特に、２進訂正ストリング中の論理レベル“１”に
設定されているビットに対して作用する出力が、論理レ
ベル“１”に設定され、したがって、これに関連付けら
れているＥＸ−ＯＲ論理ゲート１１６．１、１１６．
２、．．．が、その論理ゲートに供給されるソースワー
ドＰＳＭ中のビットの補数を出力として供給し、このよ
うにして、このビットにおける誤りを訂正することにな
る。

【００７９】本発明の訂正方法の利点が、上記説明から
明らかになるであろう。最後に、本発明の保護範囲から
逸脱することなしに、本明細書で説明され例示されてい
る訂正方法に対して変更と変形とが行われることが可能
であることが明らかである。

【図面の簡単な説明】

【図１】単一誤りまたは二重誤りを訂正するために必要
である最小数の訂正ビットを含むテーブルを示す図であ
る。

【図２】本発明に係る誤りコードの割り当てに関連した
動作の流れを説明するためのフローチャートである。

【図３】本発明の方法に係る第１の使用形態に関連した
誤りコードを含むテーブルを示す図である。

【図４】本発明に係る第２の使用形態に関連した誤りコ
ードを含むテーブルを示す図である。

【図５】本発明の方法によって得られる第１の訂正行列
を示す図である。

【図６】本発明の方法によって得られる第２の訂正行列
を示す図である。

【図７】ソースワード中の誤りの訂正のために使用され
る誤り訂正回路の論理図である。

Claims (18)

【特許請求の範囲】
1. 【請求項１】 最小数の訂正ビットによって、ｎ個のビ
   ットを各々が含む多重レベルメモリセル内に記憶される
   ２進ワードの誤りを訂正する方法において、前記方法
   が、単一のメモリセル内に記憶される前記２進ワード中
   の各々のビットの集合毎に、 ａ）前記２進ワード中の他の誤りに割り当てられておら
   ず、かつ、前記２進ワード中の誤りビットの位置を表す
   個別の誤りコードを、前記ビットの集合中の各ビットの
   単一誤りに対して割り当てるステップと、 ｂ）前記ビットの集合中の複数のビットにおける多重の
   誤りの部分集合の各々毎に、次のｂ１）〜ｂ３）のサブ
   ステップを行うステップとを有しており、当該サブステ
   ップは、 ｂ１）前記部分集合中の複数のビットにおける個別の誤
   りに対して割り当てられる誤りコードに依存している別
   々の誤りコードを、前記多重の誤りの部分集合に対して
   それぞれ割り当てるサブステップと、 ｂ２）前記多重の誤りの部分集合に割り当てられる誤り
   コードが、前記２進ワード中の他の誤りに既に割り当て
   済みであるかどうかをチェックするサブステップと、 ｂ３）前記多重の誤りの部分集合に割り当てられる誤り
   コードが、前記２進ワード中の他の誤りに既に割り当て
   済みである場合に、次のｂ３１）〜ｂ３３）のさらなる
   サブステップを行うサブステップとを有しており、当該
   さらなるサブステップは、 ｂ３１）前記多重の誤りの部分集合に割り当てられる誤
   りコードと、前記部分集合中のビットにおける単一誤り
   に割り当てられる誤りコードの少なくとも一つとを拒否
   するサブステップと、 ｂ３２）前記２進ワード中の他の誤りに対して割り当て
   られていない新たな誤りコードを、前記のｂ３１）のサ
   ブステップにて拒否された誤りコードに割り当てられる
   前記単一誤りに割り当てるサブステップと、 ｂ３３）前記多重の誤りの部分集合に割り当てられる誤
   りコードが、前記２進ワード中の他の誤りに割り当てら
   れることがなくなるまで、前記のｂ１）〜ｂ３）のサブ
   ステップを繰り返すサブステップとを含むことを特徴と
   する、多重レベルメモリセル内に記憶される２進ワード
   の誤りを訂正する方法。
2. 【請求項２】 前記のａ）のステップが、 ａ１）他の誤りに割り当てられていない最小の誤りコー
   ドを、前記ビットの集合内で複数のビットの最初のビッ
   トにおける単一誤りに割り当てるサブステップと、 ａ２）他の誤りに割り当てられていない誤りコードの中
   で最小である別々の誤りコードであって、互いに連続し
   ておりかつ前記第１のビットに割り当てられる誤りコー
   ドに対して連続している別々の誤りコードを、前記ビッ
   トの集合中のその他のビットにおける単一誤りに対して
   それぞれ割り当てるサブステップとを含む請求項１記載
   の方法。
3. 【請求項３】 前記のｂ１）のサブステップが、さら
   に、 ｂ１１）前記部分集合中の単一誤りの各々に割り当てら
   れる誤りコードの相互間で排他的論理和演算を行うこと
   によって得られる一つの誤りコードを、前記多重の誤り
   の部分集合に割り当てるサブステップを含む請求項１ま
   たは２記載の方法。
4. 【請求項４】 前記のｂ３２）のサブステップが、さら
   に、 ｂ３２１）前記のｂ３１）のサブステップにて拒否され
   た誤りコードに割り当てられる単一誤りに対して、他の
   誤りに割り当てられていない誤りコードの中の最小の誤
   りコードである新たな誤りコードを割り当てるサブステ
   ップを含む請求項１から３のいずれか一項に記載の方
   法。
5. 【請求項５】 前記のｂ３２１）のサブステップにおい
   て、前記単一誤りに対して割り当てられる前記新たな誤
   りコードが、前記のｂ３１）のサブステップにて拒否さ
   れた誤りコードに後続している請求項４記載の方法。
6. 【請求項６】 前記のｂ）のステップが、さらに、 ｂ４）前記多重の誤りの部分集合に割り当てられる誤り
   コードが他の誤りにまだ割り当てられていない場合に、
   前記多重の誤りの部分集合に割り当てられる前記誤りコ
   ードと、前記部分集合中の単一誤りの各々に割り当てら
   れる前記誤りコードとを記憶するサブステップを含む請
   求項１から５のいずれか一項に記載の方法。
7. 【請求項７】 前記２進ワードが、ｋ個のビットが割り
   当てられる訂正ワードと共にコードワードを形成するた
   めのｍ個のビットを有するソースワードであり、 前記訂正ワード中の前記ｋ個のビットが、前記ソースワ
   ード中のｋ個のビットの部分集合に対してｋ回のパリテ
   ィチェックを行うことによって得られる請求項１から６
   のいずれか一項に記載の方法。
8. 【請求項８】 前記訂正ワードに関して、前記２進ワー
   ド中の誤りビットの位置を表す個別の誤りコードを、前
   記ビットの集合中の各ビットの単一誤りに対して割り当
   てるステップが、単一のメモリセル内に記憶される前記
   訂正ワード中の各々のビットの集合毎に、 ｃ）他の誤りに対して割り当てられていない誤りコード
   を、前記ビットの集合中の単一誤りの各々に対して割り
   当てるステップと、 ｄ）前記ビットの集合中の各々における多重の誤りの部
   分集合毎に、前記部分集合自体の中の単一誤りの各々に
   割り当てられる誤りコードに依存している誤りコード
   を、前記多重の誤りの部分集合に対して割り当てるステ
   ップとを実行するステップを有する請求項７記載の方
   法。
9. 【請求項９】 前記のｃ）のステップが、 ｃ１）第１の論理値に設定されているｉ番目のビット
   と、第２の論理値に設定されているその他のビットとを
   有する誤りコードを、前記訂正ワード中のｉ番目のビッ
   トにおける単一誤りに割り当てるサブステップを含む請
   求項８記載の方法。
10. 【請求項１０】 前記第１の論理値が、論理値“１”で
    ある請求項９記載の方法。
11. 【請求項１１】 前記のｄ）のステップが、 ｄ１）前記ビットの集合内で多重の誤りの部分集合自体
    内の単一誤りの各々に割り当てられる誤りコードの相互
    間で排他的論理和演算を行うことによって得られる誤り
    コードを、前記ビットの集合内で多重の誤りの部分集合
    の各々に割り当てるサブステップを含む請求項８から１
    ０のいずれか一項に記載の方法。
12. 【請求項１２】 前記方法が、さらに、 ｅ）前記ソースワード中のビットと前記訂正ワード中の
    ビットにおける単一誤りに対して割り当てられる誤りコ
    ードが、その列の中に順次に記録される第１の行列を規
    定すると共に、前記ソースワード中のビットにおける単
    一誤りに対して割り当てられる誤りコードが、第１の部
    分行列を規定し、かつ、前記訂正ワード中のビットにお
    ける単一誤りに対して割り当てられる誤りコードが、第
    ２の部分行列を規定するステップを有し、 前記第１の部分行列の行は、前記多重の誤りの部分集合
    に割り当てられる誤りコードが、前記２進ワード中の他
    の誤りに既に割り当て済みであるかどうかをチェックす
    るためのチェック動作が行われるべき前記ソースワード
    中の前記ビットの部分集合の構成を表しており、 前記第２の部分行列の行は、前記チェック動作から得ら
    れるビットが配置されなければならない前記訂正ワード
    中の位置を表している請求項７から１１のいずれか一項
    に記載の方法。
13. 【請求項１３】 前記第１の部分行列のｉ番目の行が、
    ｉ番目の前記チェック動作が行われるべきｉ番目のビッ
    トの部分集合を形成する前記ソースワード中のビットの
    位置を表している請求項１２記載の方法。
14. 【請求項１４】 前記ｉ番目のチェック動作時に、前記
    第１の部分行列のｉ番目の行において、ｊ番目のビット
    が第３の論理値をとる場合に、前記ソースワード中のｊ
    番目のビットがｉ番目の部分集合に属する請求項１３記
    載の方法。
15. 【請求項１５】 前記第３の論理値が、論理値“１”で
    ある請求項１４記載の方法。
16. 【請求項１６】 前記第２の部分行列のｉ番目の行に、
    第４の論理値に設定されている単一のビットが存在する
    ことと、前記第４の論理値に設定されている前記単一ビ
    ットの位置が、符号化プロセスにおいては、前記ソース
    ワード中のｉ番目の部分集合に対して行われるｉ番目の
    前記チェック動作から得られるビットがロードされなけ
    ればならない訂正ワード中の位置を表しており、また一
    方で、復号化プロセスにおいては、前記ソースワード中
    のｉ番目の部分集合に対して行われるｉ番目の前記チェ
    ック動作の結果がそのビットに対して比較されなければ
    ならないビットに関する、前記訂正ワード中での位置を
    表している請求項１４または１５記載の方法。
17. 【請求項１７】 前記第４の論理値が、論理値“１”で
    ある請求項１６記載の方法。
18. 【請求項１８】 前記方法が、さらに、 ｆ）前記ソースワード中のビットと前記訂正ワード中の
    ビットにおける前記多重の誤りに対して割り当てられる
    誤りコードが、その列の中に順次に記録される第２の行
    列を規定するステップを有する請求項１２から１７のい
    ずれか一項に記載の方法。