JP2000284945A - デジタル機器及びその開発方法 - Google Patents

Abstract

(57)【要約】 【目的】 ＣＰＵ及び、ＦＰＧＡ等のプログラミング可
能なハードウェアを同時に備えたデジタル機器におい
て、部品点数を少なくし、製造コストを低くする。ま
た、開発に際し、設計情報の管理を容易にし、開発環境
の統合化を図る。 【構成】 ＣＰＵ及び、ＦＰＧＡ等のプログラミング可
能なハードウェアが動作の際に必要とするソフトウェア
・コード、及びハードウェア（ＦＰＧＡ）・コードは、
機器内部の同一のメモリ領域上に共存して保存する。こ
のデジタル機器の開発には、トップダウン設計法を採用
し、開発の初期段階（上流）において決定されたデジタ
ル機器の機能を、上流でソフトウェア、ハードウェアの
区別なく設計を行い、下流において最終的にＣＰＵ用の
ソフトウェア・コードとＦＰＧＡ用のハードウェア・コ
ードとを融合した（一体化した）形で生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ及び、ＦＰ
ＧＡ（Field Programmable Gate Array）、ＰＬＤ（Pro
grammable Logic Device）等のプログラミング可能なハ
ードウェアを同時に搭載し、これらによって内部動作の
コントロールを行うデジタル機器、及び、これを開発す
るための開発方法に関し、特に開発段階において、ＣＰ
Ｕが動作するのに必要とするソフトウェア・コードと、
プログラミング可能なハードウェアが動作するのに必要
とするハードウェア・コードとを融合した（一体化し
た）形で生成するようにした開発方法に関する。

【０００２】

【従来の技術】図８は、ＣＰＵ４及び、ＦＰＧＡ、ＰＬ
Ｄ等のプログラミング可能なハードウェア６を同時に搭
載し、これらによって内部動作のコントロールを行うデ
ジタル機器３の従来例について、その内部構成を示す図
である。この従来例においては、ＣＰＵ４と、プログラ
ミング可能なハードウェア６として、ＦＰＧＡが搭載さ
れている。ソフトウェア・コード１は、ＣＰＵ４がどの
ように動作するかが決められた命令やそれに伴うデータ
の集合であり、これは当該デジタル機器３のソフトウェ
ア用メモリ５の中に保存されている。ＣＰＵ４は、ソフ
トウェア用メモリ５からソフトウェア・コード１を逐次
読み出して、その読み出した内容に従って動作するか、
もしくは、別のメモリにソフトウェア・コード１を置き
直して、そこから逐次実行していく場合もある。ハード
ウェア・コード（ＦＰＧＡコード）２は、ＦＰＧＡ、Ｐ
ＬＤ等のプログラミング可能なハードウェア６がどのよ
うな回路になるか（すなわちどのように動作するか）が
決められた設計図であり、これは当該デジタル機器３の
プログラミング可能なハードウェア用メモリ（ＦＰＧＡ
用メモリ）７の中に保存されている。リセット直後に一
度だけ、ＦＰＧＡ６は、このＦＰＧＡ用メモリ７からこ
のＦＰＧＡコード２を読み出して、内部の回路を、その
読み出した内容に従って構成する。以降は、この構成の
回路で動作を開始する。

【０００３】図９は、従来の開発方法を用いてデジタル
機器を開発する様子を示す図であり、開発者の指定した
機能を、計算機がハードウェアとソフトウェアに自動的
に振り分け、それぞれのソース・コードを生成している
様子を示している。このような構成の製品を開発する場
合、図９のような、従来の開発方法においても、トップ
ダウン設計法の一種として、開発段階の初期（上流）で
特にソフトウェア・ハードウェアの区別なく機能の設計
を行い９、下流においては計算機がその割り当てを最適
に決定し１０，１１，１２，１３、ソフトウェア・ソー
ス・コード１４、ハードウェア・ソース・コード１５を
それぞれ自動生成する手法が提案されている。しかしな
がらこの手法においては、ハードウェアとソフトウェア
が平行して開発できるのはこの段階までであって、ここ
から先は、次のように別々の開発過程を経る。

【０００４】図１０のように、ソフトウェアに関して
は、コンパイラを使って生成されたソースコード１６を
コンパイルし、ＣＰＵ１８が実行可能なソフトウェア・
オブジェクト・コード１７を得る。以降、「オブジェク
ト・コード」という言葉は、説明のため、ソースコード
と区別する意味で使用する。この明細書で使用している
「ハードウェア・コード」、「ソフトウェア・コード」
とは、このオブジェクト・コードのことを指している。
ハードウェアに関しては、ソフトウェアとは別に、コン
パイラを使って、ハードウェア（ＦＰＧＡ）ソース・コ
ード１９をコンパイルし、ＦＰＧＡ２１がサポートする
ハードウェア・オブジェクト・コード２０を生成する。

【０００５】また、いったん開発が終了して、動作検証
（以下、テストという）、及び問題が生じた場合の原因
の究明と修正（以下、デバッグという）を行う場合に
も、ソフトウェアとハードウェアでは、別々に行い、同
時には行うことができない。ソフトウェアは、ハードウ
ェアが完成するまではテスト及びデバッグは実行できな
いし、ハードウェアは、実際の動作を想定してシミュレ
ーションを行うが、実際にソフトウェアと連携して動作
をしているときのような厳密な条件でテスト及びデバッ
グはしない。

【０００６】

【発明が解決しようとする課題】以上のような、従来の
方式において、このような製品を構成する場合には、ソ
フトウェア・コード用には、ソフトウェア・コード用メ
モリ（ＣＰＵによる読み出し用）、ハードウェア・コー
ド用にはハードウェア・コード用メモリ（ＦＰＧＡによ
る読み出し用）を用意する必要があり、部品点数も増
え、製造コストが高くなる。また、ＦＰＧＡ自身に、汎
用のメモリからデータを読み出したり、汎用のメモリに
データを書き込んだりする機能がなく、ＦＰＧＡ用のデ
ータを保存しておくメモリを、汎用品のものにすること
ができなかったため、専用のメモリを用意する必要があ
り、部品単体としてのコストが高かった。

【０００７】さらに、上記問題点が仮に解決できて、ハ
ードウェア・コードとソフトウェア・コードを同一の汎
用メモリに保存することができたとしても、読み出しの
際にハードウェア・コードとソフトウェア・コードを切
り分ける方法をどうするのかが課題であった。このよう
な構成の製品を開発する場合においても、従来において
は、最終的に生成されるハードウェア・コードとソフト
ウェア・コードは別々であるので、コードを間違って使
ってしまうこともあり、その管理も別々に行われなけれ
ばならなかった。

【０００８】また、いったん開発が終了して、動作検証
（テスト）、及び、問題が生じた場合の原因の究明と修
正（デバッグ）を行う場合にも、ソフトウェアとハード
ウェアは、別々にこれを行う。ソフトウェアは、ハード
ウェアが完成するまではテスト及びデバッグは実行でき
ず、ハードウェアは、実際の動作を想定してシミュレー
ションを行うが、実際にソフトウェアと連携して動作を
しているときのような厳密な条件でテスト及びデバッグ
はできないので、実際にソフトウェアとハードウェアを
組み合わせて動作させたときに初めて、問題が生じるこ
とが少なくなかった。

【０００９】

【課題を解決するための手段】請求項１に記載の発明
は、ＣＰＵ及びＦＰＧＡ等のプログラミング可能なハー
ドウェアを備え、これらによって内部動作のコントロー
ルを行うデジタル機器において、前記ＣＰＵが動作する
際に必要とするソフトウェア・コードと、前記ＦＰＧＡ
等のプログラミング可能なハードウェアが動作する際に
必要とするハードウェア・コードが、機器内部の、同一
のメモリ領域上に共存して保存されていることを特徴と
する。

【００１０】請求項２に記載の発明は、請求項１に記載
のデジタル機器において、前記ＦＰＧＡ等のプログラミ
ング可能なハードウェア自身には、初めからＤＭＡ（ダ
イレクト・メモリ・アクセス）機能を有していることを
特徴とする。

【００１１】請求項３に記載の発明は、請求項１または
２に記載のデジタル機器において、前記同一のメモリ領
域内に前記ソフトウェア・コードとハードウェア・コー
ドの２つのコードを保存する際、一方のコードを先頭番
地からアドレスの大きくなる方向へ書き込み、他方のコ
ードを逆に最終番地からアドレスの小さくなる方向へ書
き込むことを特徴とする。

【００１２】請求項４に記載の発明は、請求項１乃至３
のいずれかに記載のデジタル機器において、前記ＣＰＵ
及び前記ＦＰＧＡ等のプログラミング可能なハードウェ
アのそれぞれが、前記ソフトウェア・コードとハードウ
ェア・コードを振り分ける際に、前記ＣＰＵ及び前記Ｆ
ＰＧＡ等のプログラミング可能なハードウェアが直接関
与せず、コード分離器が前記振り分けを行うことを特徴
とする。

【００１３】請求項５に記載の発明は、請求項１乃至４
のいずれかに記載のデジタル機器装置において、前記Ｃ
ＰＵが初めにソフトウェア・コードを前記メモリ領域か
ら読み出し、その後ＣＰＵがハードウェア・コードを読
み出し、前記ＦＰＧＡ等のプログラミング可能なハード
ウェアに対し出力することを特徴とする。

【００１４】請求項６に記載の発明は、請求項１に記載
のデジタル機器において、前記ＦＰＧＡ等のプログラミ
ング可能なハードウェアは、デバッグ用の機能を有して
いることを特徴とする。

【００１５】請求項７に記載の発明は、請求項６に記載
のデジタル機器において、前記デバッグ機能を有するＦ
ＰＧＡ等のプログラミング可能なハードウェアから出力
される信号を参照したり、逆に信号を入力したりするた
めのインタフェースを備えていることを特徴とする。

【００１６】請求項８に記載の発明は、ＣＰＵ及びＦＰ
ＧＡ等のプログラミング可能なハードウェアを備え、こ
れらによって内部動作のコントロールを行うデジタル機
器の開発方法において、ソフトウェア・ツール等からな
る開発システムが、前記ＣＰＵが動作の際に必要とする
ソフトウェア・コードと、前記ＦＰＧＡ等のプログラミ
ング可能なハードウェアが動作の際に必要とするハード
ウェア・コードとを一体で生成することを特徴とする。

【００１７】請求項９に記載の発明は、請求項８に記載
の開発方法において、前記一体で生成されるソフトウェ
ア・コードとハードウェア・コードには、デジタル機器
が動作をするために必要な情報だけでなく、テスト及び
デバッグ用のコードを付加して生成することを特徴とす
る。

【００１８】請求項１０に記載の発明は、請求項９に記
載の開発方法において、開発したデジタル機器の動作検
証や動作に問題が生じた場合の原因を究明するに際し、
開発対象の実機を実際に動作させるのではなく、実機の
動作を計算機上等でシミュレーションすることができる
機能を有することを特徴とする。

【００１９】請求項１１に記載の発明は、請求項１０に
記載の開発方法において、開発段階の上流でソフトウェ
ア，ハードウェアの区別なく機能の設計を行い、下流で
計算機がその割り当てを最適に決定するトップダウン設
計法を採用した開発方法において、実機の動作を計算機
上でシミュレーションし、該シミュレーション結果に基
づきソフトウェア部分によって実現する機能と、ハード
ウェア部分によって実現する機能の切り分けを、自動的
に行うことを特徴とする。

【００２０】請求項１２に記載の発明は、請求項１１に
記載の開発方法において、上記シミュレーション結果に
基づくハードウェア部分、ソフトウェア部分の切り分け
を、実機のシミュレーション結果から得られた、実機の
処理能力を基準に行うことを特徴とする。

【００２１】請求項１３に記載の発明は、請求項１１に
記載の開発方法において、上記シミュレーション結果に
基づくハードウェア部分、ソフトウェア部分の切り分け
を、実機のシミュレーション結果から得られた、各部分
のコードサイズを基準に行うことを特徴とする。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を、実
施例に基づいて説明する。図１は、本発明の第１の実施
例によるデジタル機器２５のブロック図を示す。この構
造においては、ＣＰＵ２６、共有メモリ２７、プログラ
ミング可能なハードウェアとしてＦＰＧＡ２８が、同一
のバス２９の上で接続されている。ＣＰＵ２６が使用す
るソフトウェア・コード２３と、プログラミング可能な
ハードウェア（ＦＰＧＡ）２８が使用するハードウェア
（ＦＰＧＡ）コード２４が、複合コード２２として、１
つの共有メモリ２７の中に保存されている（インストー
ルされている）。

【００２３】共有メモリ２７には、図２のように、ソフ
トウェア・コード２３は上から（この共有メモリ２７の
アドレスの小さい方から大きい方へと）、ＦＰＧＡコー
ド２４は下から（この共有メモリ２７のアドレスの大き
い方から小さい方へと）、書き込まれている。もちろ
ん、このような各コードの保存位置のレイアウトは一例
であって、他のレイアウトを採用しても、それは本発明
の実施例の範囲内のものである。

【００２４】このデジタル機器２５の動作は次の通りで
ある。図１において、いま電源が入ると、初めにＦＰＧ
Ａ２８は共有メモリ２７から自分のＦＰＧＡコード２４
を読み込む。読み込みは、図２において、共有メモリ２
７の、ＦＰＧＡコード２４を、一番下の方から、上の方
に（アドレスが最終番地からだんだん小さくなる方向
に）読み込んでいく。なお、ＦＰＧＡは、はじめからＤ
ＭＡ（ダイレクト・メモリ・アクセス）機能を有してい
るようにすれば、ＣＰＵの介在なしに直接共有メモリか
らＦＰＧＡコード２４を高速に読み込むことができる。
読み込みを完了したら、ＦＰＧＡ２８は読み込んだＦＰ
ＧＡコード２４をもとに自分の回路状況を設定し、論理
回路として動作する。以降は、また改めて電源を入れ直
したりするまで、このＦＰＧＡコード２４を読み直した
りすることはない。次に、ＣＰＵ２６が動作を開始する
と、ＣＰＵ２６は、同じ共有メモリ２７から、今度は逆
に、一番上の方から、下の方に向かって（アドレスが先
頭番地からだんだん大きくなる方向に）読み込んでい
く。

【００２５】また、この各コードの保存位置に関わら
ず、同じ構造のままで、次のような方法を取ることもで
きる。この場合の動作を図１に基づいて説明する。電源
が入ると、今度は先にＣＰＵ２６が動作を開始する。Ｃ
ＰＵ２６は、共有メモリ２７からソフトウェア・コード
２３を読み出して、逐次実行していく。図３のように、
そのソフトウェア・コード２３の中には、図１のＦＰＧ
Ａ２８に対して、ＦＰＧＡコード２４を入力するという
プログラムと、入力をする対象のＦＰＧＡコード２４の
データまでが含まれている。ＣＰＵ２６から見る限り、
実際にはすべてがソフトウェア・コードであることに注
意されたい。いま、ＣＰＵ２６がこの手順を実行する
と、ＣＰＵ２６は、ソフトウェア・コード２３の中に含
まれているＦＰＧＡコード２４のデータを読み出し、こ
れをＦＰＧＡ２８に対して出力する。ＦＰＧＡ２８に対
するＦＰＧＡコード２４のデータの書き込みが終了する
と、ＦＰＧＡ２８はそのＦＰＧＡコード２４に基づく論
理回路として動作を開始する。

【００２６】図４は、本発明の第２の実施例によるデジ
タル機器３０のブロック図を示す。この構造において
も、ＣＰＵ３１が使用するソフトウェア・コード３６
と、ＦＰＧＡ３４が使用するＦＰＧＡコード３７が、複
合コードとして、１つの共有メモリ３３の中に保存され
ている点と、ＣＰＵ３１と、ＦＰＧＡ３４が同一のバス
３５の上に接続されている点は、図１に示した第１の実
施例と同様である。ただし、この構造においては、図５
に示すように、共有メモリ３３とバス３５との間に、コ
ード分離器３２が追加されている点が異なる。このコー
ド分離器３２は、バス３５に接続されていて、ソフトウ
ェア・コード３６とＦＰＧＡコード３７を分離する役割
を持っている。従って、ＣＰＵ３１がソフトウェア・コ
ード３６にアクセスしたり、ＦＰＧＡ３４がＦＰＧＡコ
ード３７にアクセスするには、まずこの分離器３２にア
クセスする必要がある。

【００２７】この第２の実施例のデジタル機器３０の動
作は次の通りである。図５は、コード分離器３２と共有
メモリ３３との間の情報のやり取りの様子を示す。い
ま、電源が入ると、ＦＰＧＡ３４は、あたかも通常のメ
モリにアクセスしているかのように、このコード分離器
３２に対して、ＦＰＧＡコード３７の読み出しを行う。
このコード分離器３２は、読み出しの要求がＦＰＧＡ３
４からあったことを確認して、ＦＰＧＡ用のコード３７
を共有メモリ３３から読み出し、ＦＰＧＡ３４に対して
出力する。ＦＰＧＡコード３７がすべて、ＦＰＧＡ３４
に読み込まれたら、ＦＰＧＡ３４は動作を開始する。Ｃ
ＰＵ３１も同様に、このコード分離器３２に対して、ソ
フトウェア・コード３６の読み出しを行う。ここでも、
読み出しの要求がＣＰＵ３１からあったことを確認し
て、ＣＰＵ用のコードを共有メモリ３３から読み出し、
ＣＰＵ３１に対して出力する。ＣＰＵ３１は読み出した
ソフトウェア・コード３６からの命令に基づいて、動作
を継続する。

【００２８】図６は、本発明において実現するデジタル
機器の開発方法を示す概念図である。開発の対象は、Ｃ
ＰＵ４３及び、ＦＰＧＡ等のプログラミング可能なハー
ドウェア４４を同時に搭載し、これらによって内部動作
のコントロールを行っているデジタル機器における、こ
のＣＰＵが動作の際に必要とするソフトウェア・コード
と、このプログラミング可能なハードウェアが動作の際
に必要とするハードウェア・コードである。ここでは、
開発の初期段階である上流では特にソフトウェア・ハー
ドウェアの区別なく設計を行い、初期段階に続く下流に
おいては計算機がその割り当てを最適に決定しソフトウ
ェア・コード、ハードウェア・コードをそれぞれ自動生
成する手法を採用する。

【００２９】いま、開発システムのユーザ（開発者）が
機能を決定する。次に、開発システムが、自動的に、ユ
ーザが決定した機能をソフトウェアの役割３８とハード
ウェアの役割３９への振り分けを行う。また、それぞ
れ、原始コードとして、ソフトウェアのソースコード４
０、ハードウェアのソースコード４１が生成される。こ
こまでは、図９と同じく、従来通りの手法である。特別
な場合として、ソフトウェアとハードウェアを同時に記
述できる言語を使用するなどして、この時点でもソフト
ウェアとハードウェアは同一のソースコードなどの設計
資源であっても良い。いうまでもなく、この場合も、本
発明の実施例の範囲内である。

【００３０】本発明の開発方法は、このソフトウェアの
ソースコード４０、ハードウェアのソースコード４１の
両方に対応しており、ソフトウェアのソースコード４
０、ハードウェアのソースコード４１はそれぞれ、同時
にコンパイルすることができる。ソフトウェアのオブジ
ェクト・コードとハードウェアのオブジェクト・コード
は、別々に生成されるのではなく、一体のオブジェクト
・コード４２となって生成される。言いかえれば、本発
明の開発方法によると、ユーザが開発対象の機能を決定
すれば、その後は機械的に処理され、ソフトウェア・ハ
ードウェアの情報が一体となった、ただ１つのオブジェ
クト・コードが生成される。この自動的な過程において
は、ユーザから見ればブラックボックスとして機能して
おり、ユーザは何もすることなく、ユーザの指定した機
能のうち、どの部分がソフトウェアで実現するのか、逆
に、どの部分がハードウェアで実現するのかをまったく
気にすることなく、開発が進んでいくことになる。

【００３１】本発明の開発方法の実施例で用いられる、
ソフトウェア・ツール等からなる開発システムは、図３
に示すようなソフトウェア・コード２３とハードウェア
・コード２４とが同一のメモリ領域上に共存して保存さ
れている一体化コードを生成するものとする。この開発
システムは、次のツール群によって構成される。すべ
て、ソフトウェアによって実現されていて、パソコンの
ようなホスト上で実行することができる。この場合も、
これらのツールは、ソフトウェアによって実現されてい
るものとする。

【００３２】はじめに、ユーザの決定した機能を、ハー
ドウェア，ソフトウェアに振り分ける最適化ツールＡで
ある。これにより生成されるものは、最適な記述方法に
よって、データの形式は変わってくることが予想される
が、例としては、フローチャート等が挙げることができ
る。次に、それぞれに振り分けられた機能（フローチャ
ート）からソースコードを生成するソースコード生成ツ
ールＢである。これにより生成されるものはソースコー
ドである。このソースコードを記述している言語も、タ
ーゲットによって最適なものが選択されるが、具体的に
は、Ｃ言語及び、ＨＤＬを挙げることができる。次に、
ソースコードをコンパイルしてそれぞれのオブジェクト
・コードを生成するコンパイラ・ツールＣがある。これ
らのオブジェクト・コードは、対象となるＦＰＧＡ，Ｃ
ＰＵが直接実行するもので、この形式は、これらの種別
に依存する。

【００３３】最後に、これらのコードを再度一体化させ
るツールＤがある。ここでは、図３に示す形でハードウ
ェア・コードとソフトウェア・コードを一体化させよう
としている。ソフトウェアのデータの一部として、ハー
ドウェア・コードを内包し、ＣＰＵがＦＰＧＡにこのハ
ードウェア・コードを入力する手法である。

【００３４】ハードウェア部分に関して、コンパイラに
よって生成されたハードウェア・オブジェクト・コード
を、データとして用意しておく。次に、ソフトウェア部
分に関して、この時点ではコンパイラにかけられていな
いものとする。ここで、ＣＰＵがこのデータをＦＰＧＡ
に入力するソフトウェア・モジュールが必要になるが、
これをこの開発システムが作成し、このデジタル機器の
初期化を行うソフトウェアの一部として、付け加える。
データは、このソフトウェアの一部として決まった位置
（アドレス）に添付されるものとする。このようにソフ
トウェアの中にあるハードウェア・コードデータの位置
（アドレス）は明らかであるので、ＣＰＵは初期化の際
に、開発システムが付け加えたＦＰＧＡデータ入力モジ
ュールを用いて、このデータをＦＰＧＡに入力すること
ができる。以上のようにして、ハードウェア・コード
と、ソフトウェア・コードを、一体化して生成すること
ができる。

【００３５】次に、生成された各コードをもとに、実機
の動作のシミュレーションを行う。これは、開発システ
ム上で（主に計算機上などで）、計算によって実機の動
作の様子を求めるものであって、実機を用意して、実際
にコードを組み込んで動作させるのではない。動作をシ
ミュレーションすることによって、まず、実際の動作状
態の確認を、実機を組み立てることなく、従って開発の
初期段階で行うことができ、設計上の問題点を比較的早
期に発見することができる。また、動作状態をこの段階
で確認し、その際得られた、実機の処理能力（実機の動
作スピード）や、コスト（コードの大きさ）等の情報
を、今後に反映にすることができる。

【００３６】ここで、シミュレーションを通じて、製品
の要求仕様に対して、実機の動作スピードに不安がある
ことと、ＦＰＧＡコードの大きさにまだ余裕があること
がわかったとする。一般に、ソフトウェアによる処理
と、ハードウェアによる処理は、スピードとコストにお
いてトレードオフの関係にある。ソフトウェアは、ハー
ドウェアよりも部品点数を必要としない分、コストがか
からないが、処理が遅くなる傾向がある。また逆に、ハ
ードウェアは、処理が速いが、その部品点数分、コスト
が高くなる。この場合、ＦＰＧＡコードのサイズがあま
り大きくなりすぎると、ＦＰＧＡをより大規模なものに
交換する必要が生じる。先程のシミュレーションの結果
明らかになった上記の問題点を解決するために、ソフト
ウェア・ハードウェアの振り分けを再度行う。問題点
は、実機の処理能力が十分でないことであって、ＦＰＧ
Ａコードの大きさにまだ余裕があることがわかっている
ので、振り分けは、ソフトウェアの負担を減らし、逆に
ハードウェアの負担を増やす方向で行う。これは、ソフ
トウェア・ハードウェアの振り分けを、処理能力を基準
に行っているものである。逆の場合もあって、処理能力
は要求に対して十分でありながら、今後の拡張を考える
と、ＦＰＧＡコードのサイズが大きすぎるという場合に
は、ハードウェアの負担を減らし、ソフトウェアの負担
を増やすことになる。この場合には、ソフトウェア・ハ
ードウェアの振り分けを、コードサイズを基準に行って
いるものである。

【００３７】図７は、本発明の開発方法による、製品の
動作検証（テスト）や、動作に問題が出た場合の原因究
明（デバッグ）の様子を示す概念図である。図７による
と、説明のためにハードウェア・コード４５とソフトウ
ェア・コード４８はまったくの別々のように示されてい
るが、言うまでもなく、これは、図６における一体のオ
ブジェクト・コード４２として、一体で生成されるもの
である。

【００３８】ここで、このＦＰＧＡ５１に対して、ある
条件の入力があった場合に、そのＦＰＧＡ５１の機能を
停止させて、同時に、その入力があったことと、そのと
きのＦＰＧＡ５１内部の状態を外部に通知させ、また、
その時点での、ＣＰＵ５６が使用しているメモリ上のデ
ータを参照したい、と考えているものとする。

【００３９】まず、ＦＰＧＡ５１に対して、どのような
条件で停止するのか、通知する必要がある。本発明の開
発方法で生成されたハードウェア・コード４５には、動
作に必要なもの以外にも、この動作検証の際に必要な情
報が含まれている。以降、この明細書の中では、説明の
ために、この情報のことをハードウェア・デバッグ・コ
ード４７と呼ぶことにする。また、このハードウェア・
デバッグ・コード４７でない、本来動作のために必要な
ハードウェア・コードを、ハードウェア・動作コード４
６と呼ぶことにする。ここでは、その停止させたい入力
条件を、ハードウェア・デバッグ・コード４７として、
ハードウェア・コード４５の中に含ませている。いま、
この両方が含まれたハードウェア・コード４５が、ＦＰ
ＧＡ５１に入力されたとすると、ＦＰＧＡ５１は、どの
ような条件で停止するべきであるのか、この時点で知る
ことになる。ここで、動作の検証のために、ユーザがこ
の製品の動作を開始させる。

【００４０】次に、この条件をＦＰＧＡ５１が検知しな
ければならない。このＦＰＧＡ５１には、実際の動作に
必要な通常論理部分５２だけでなく、デバッグ用の機能
５３も搭載されている。この場合には、常にＦＰＧＡ自
身の入力を監視して、ある条件の場合に通常論理部分５
２に対して停止を指令し、また、外部にもこれを通知す
る機能を持っている。注意されたいのは、この機能は、
ＦＰＧＡ自身のプログラミング機能よってユーザが設計
することで実現したものでもよく、また、逆に、ユーザ
が設計できない部分、すなわち、初めから備わっている
機能によって実現したものであってもよい点である。後
者の場合においては、ＦＰＧＡ５１の一部の端子は、初
めから機能が固定であることになる。

【００４１】停止条件が発生した場合の動作は、次のよ
うになる。このデバッグ用の機能５３が、いま、停止条
件の入力があったことを検知したとすると、この機能は
直ちにＦＰＧＡ自身の通常論理部分５２に停止を指令
し、また、ＦＰＧＡの外部に対して、停止条件が発生し
たことを通知する。この回路においては、ＦＰＧＡ５１
のデバッグ機能出力端子のうちの１つの端子５４が、Ｃ
ＰＵ５６のインタラプト入力端子５５に接続されてい
る。停止条件が発生した場合、ＣＰＵ５６は、このイン
タラプト入力端子５５から入力を受ける。ソフトウェア
・コード４８においても、同様に、基本動作に必要な部
分と、動作検証の際に必要な情報が含まれている。この
ソフトウェア・デバッグ・コード５０の情報から、上記
インタラプト入力は、停止条件が発生したことを示すこ
とを知る。ＣＰＵ５６は続けてこのソフトウェア・デバ
ッグ・コード５０によって、メモリからデータを読み出
す。

【００４２】この開発システムには、このような動作検
証時に使用する、ＣＰＵ５８の情報や、ＦＰＧＡ５１の
情報を読み取るツール５８が装備されている。以降はこ
れをデバッグ・ツールと呼ぶことにする。ＣＰＵは、読
み出したデータを、このデバッグ・ツール５８を通じて
ユーザに通知する。上記の停止条件が発生したら、ＦＰ
ＧＡ５１のデバッグ機能５３によりデバッグ用の出力端
子５９から、内部状態を示す情報を出力する。例えば、
ＦＰＧＡ内部のレジスタの値や、内部論理回路でどんな
信号がやり取りされているか等の情報を出力する。

【００４３】また、この回路ではコネクタ５７が設けら
れており、このコネクタ５７からこのデバッグ情報を取
り込むことができる。デバッグ・ツール５８側で、この
コネクタ５７からの出力を監視している。このデバッグ
・ツール５８は、このコネクタ５７から出力されるデバ
ッグ情報の形式に対応しており、この開発システムを用
いるユーザは、この停止条件が発生したとき、このＦＰ
ＧＡの内部状態がどうなっているのかを確認、分析し
て、動作の検証を行うことができる。

【００４４】

【発明の効果】以上の説明から明らかなように、請求項
１の発明においては、ハードウェア・コードとソフトウ
ェア・コードとを同じメモリ領域を共有することによっ
て、それぞれのコード別にメモリを用意する必要がな
く、デジタル機器を製造する上で部品点数を減らすこと
ができ、コストダウン、生産性や信頼性等の向上につな
がる。

【００４５】請求項２の発明においては、ＦＰＧＡ等の
プログラミング可能なハードウェアが初めからＤＭＡ
（ダイレクト・メモリ・アクセス）機能を備えているの
でＦＰＧＡ等が初めから汎用のメモリに対する読み出し
・書き込みが可能となり、また、使用するハードウェア
・コードの保存に汎用のメモリを使用することが可能と
なるので、デジタル機器を製造する上で、価格の低い部
品を使用でき、コストダウンになる。

【００４６】請求項３の発明においては、同一のメモリ
領域内でハードウェア・コードとソフトウェア・コード
の２つのコードを保存する際、一方のコードを先頭番地
からアドレスの大きくなる方向へ書き、また他方のコー
ドを逆に最終番地からアドレスの小さくなる方向へ書き
込むことによって、両方のコードがメモリ領域を有効活
用することができ、また、両方のコードの開始番地がど
こにあるのかわからないということがなく、一意に求め
ることができる。

【００４７】請求項４の発明においては、同一のメモリ
領域上の保存されているコードをＣＰＵ及びＦＰＧＡ等
のプログラミング可能なハードウェアＦＰＧＡに振り分
ける際に、ＣＰＵ及びＦＰＧＡ等のプログラミング可能
なハードウェアが直接関与せず、別のコード分離器がこ
の振り分けを行うことによって、ＣＰＵ及びＦＰＧＡ等
のプログラミング可能なハードウェアは、それぞれ、自
分用のコードがどこにあるのか、また、どういう構造に
なっているのか関係がなく、このコードの配置を変更し
た場合に、影響がＣＰＵ及びＦＰＧＡ等のプログラミン
グ可能なハードウェアに及ばないので、設計者はこれら
のことに関係なく設計ができる。

【００４８】請求項５の発明においては、同一のメモリ
領域上にそれぞれの動作コードが保存されているデジタ
ル機器において、ＣＰＵが初めにソフトウェア・コード
をそのメモリ領域から読み出し、その後にハードウェア
・コードを、ＣＰＵ自身が読み出して、ＦＰＧＡ等のプ
ログラミング可能なハードウェアに対し入力すること
で、ＣＰＵ自身がソフトウェア・コードを読み出すだけ
でなく、ハードウェア・コードも読み出す管理をするこ
とで、ＦＰＧＡが読み出すハードウェア・コード専用の
メモリがそもそも必要でなくなり、このような製品を構
成する上で、部品点数を減らすことができ、コストダウ
ン、生産性や信頼性等の向上につながる。

【００４９】請求項６の発明においては、ＦＰＧＡ等の
プログラミング可能なハードウェア自身に、デバッグ用
の機能が装備されていることで、自分自身の動作を常に
監視することができ、このハードウェアが、想定されて
いない動作をした場合などでも、これを直ちに検知する
ことができ、問題の特定を早めることができる。

【００５０】請求項７の発明においては、このようなデ
ジタル機器で、デバッグ機能を持つＦＰＧＡ等のプログ
ラミング可能なハードウェアから出力される信号を参照
したり、逆に信号を入力したりするためのコネクタを装
備していることで、この開発システムを用いるユーザー
は、このＦＰＧＡの内部状態がどうなっているのかを直
接確認、分析できるので、動作の検証をより厳密に行う
ことができる。

【００５１】請求項８の発明においては、このようなデ
ジタル機器を開発する際、トップダウン設計の一種とし
て、開発段階の初期（上流）では特にソフトウェア・ハ
ードウェアの区別なく設計を行い、下流においては計算
機がその割り当てを最適に決定しソフトウェア・コー
ド、ハードウェア・コードをそれぞれ自動生成する手法
を取る場合、ソフトウェア・ツール等からなる開発シス
テムが、ソフトウェア・コード、ハードウェア・コード
を一体で生成することで、ユーザが開発対象の機能を決
定すれば、その後は機械的に処理され、ソフトウェア、
ハードウェアの情報が一体となった、ただ１つのオブジ
ェクト・コードが生成され、従って、この自動的な過程
においては、ユーザから見ればブラックボックスとして
機能しており、ユーザは何もすることなく、ユーザの指
定した機能のうち、どの部分がソフトウェアで実現する
のか、逆に、どの部分がハードウェアで実現するのかを
まったく気にすることなく、開発を進めることができ
る。また、別々に生成する場合より、そのコードの管理
が容易になり、コードの使い方を間違ってしまうことも
なく、開発時の信頼性が向上する。

【００５２】請求項９の発明においては、このようなデ
ジタル機器を開発するための、ソフトウェア・ツール等
の開発システムが生成する、ソフトウェア・コード及び
ハードウェア・コードが一体になったコードに、その機
器が動作をするために必要な情報だけでなく、テスト及
びデバッグ用のコードを付加して生成することにより、
ＦＰＧＡ等のプログラミング可能なハードウェアに対し
て、どのようなテストをするのか動作検証などの設定が
できるようになる。

【００５３】請求項１０の発明においては、請求項９の
開発システムにおいて、開発対象の実機を実際に動作さ
せるのではなく、実機の動作を計算機上等でシミュレー
ションすることができる機能を有することで、実機を組
み立てて、実際に動作させることなく、計算によっての
み動作の様子を確認することができるので、開発のコス
トを下げることができ、また、問題点を開発の早期に発
見することができる。

【００５４】請求項１１の発明においては、請求項１０
の開発システムにおいて、トップダウン設計法の一種と
して、開発段階の初期（上流）で特にソフトウェア・ハ
ードウェアの区別なく機能の設計を行い、下流において
は計算機がその割り当てを最適に決定する手法を取る開
発システムが、上記動作シミュレーション結果に基づ
き、ソフトウェア部分によって実現する機能と、ハード
ウェア部分によって実現する機能の切り分けを、自動で
行うことで、機能の振り分けの際に、ユーザがその判断
に必要な知識及び経験が必要でなくなり、誤りや漏れが
なくなる。

【００５５】請求項１２の発明においては、請求項１１
の開発システムにおいて、上記シミュレーション結果に
基づくハードウェア部分、ソフトウェア部分の切り分け
を実機のシミュレーション結果から得られた、実機の処
理能力を基準に行うことで、実機に対して十分な処理速
度を確保することができる。

【００５６】請求項１３の発明においては、請求項１１
の開発システムにおいて、上記シミュレーションに基づ
くハードウェア部分、ソフトウェア部分の切り分けを実
機のシミュレーション結果から得られた、各部分のコー
ドサイズを基準に行うことから、実機に対して十分なコ
ードサイズの余裕を確保しておくことができ、今後の拡
張などにその分の余裕を回すことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のデジタル機器の構成を
示す図である。

【図２】共有メモリのメモリ構成を示す図である。

【図３】共有メモリの異なるメモリ構成を示す図であ
る。

【図４】本発明の第２の実施例のデジタル機器の構成を
示す図である。

【図５】コード分離器によるコードの読み分けの様子を
示す図である。

【図６】本発明のデジタル機器の開発方法において、生
成された各ソースコードを、一体のオブジェクト・コー
ドとして出力する様子を示す図である。

【図７】本発明のデジタル機器の開発方法において、テ
スト及びデバッグの様子を示す図である。

【図８】従来の技術によるＣＰＵ及びＦＰＧＡを搭載す
るデジタル機器の構成を示す図である。

【図９】従来の開発システムを用いた開発方法におい
て、開発者が指定した機能をハードウェアとソフトウェ
アに自動的に振り分け、それぞれのソースコードを生成
する様子を示す図である。

【図１０】従来の開発システムを用いた開発方法におい
て、これまで生成されたハードウェアとソフトウェアの
それぞれのソースコードを、別々に処理している様子を
表す図である。

【符号の説明】

１，２３，３６，４８…ソフトウェア・コード、２，２
４，３７，４５…ハードウェア（ＦＰＧＡ）・コード、
３，２５，３０…デジタル機器、４，１８，２６，３
６，３１，４３，５６…ＣＰＵ、５…ソフト用メモリ、
６，２１，２８，３４，４４，５１…ＦＰＧＡ、７…Ｆ
ＰＧＡ用メモリ、８，２９，３５…バス、９…機能イメ
ージ、１０，１１…大まかに分割された機能、１２，３
８…ソフトウェアによって実現する機能、１３，３９…
ハードウェアによって実現する機能、１４，１６…ソフ
トのソースコード、１５，１９…ハードのソースコー
ド、２０…ハードウェア・オブジェクト・コード、１７
…ソフトウェア・オブジェクト・コード、２２，４２…
一体化されたコード、２７，３３…共有メモリ、３２…
コード分離器、４０…ソフトウェア・ソース・コード、
４１…ハードウェア・ソース・コード、４６…ハードウ
ェア・動作・コード、４７…ハードウェア・デバッグ・
コード、４９…ソフトウェア・動作・コード、５０…ソ
フトウェア・デバッグ・コード、５２…ＦＰＧＡ通常論
理機能、５３…ＦＰＧＡデバッグ機能、５４，５９…デ
バッグ情報出力端子、５５…外部インタラプト入力端
子、５７…コネクタ、５８…デバッグ・ツール。

Claims (13)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵ及びＦＰＧＡ等のプログラミング
   可能なハードウェアを備え、これらによって内部動作の
   コントロールを行うデジタル機器において、前記ＣＰＵ
   が動作する際に必要とするソフトウェア・コードと、前
   記ＦＰＧＡ等のプログラミング可能なハードウェアが動
   作する際に必要とするハードウェア・コードが、機器内
   部の、同一のメモリ領域上に共存して保存されているこ
   とを特徴とするデジタル機器。
2. 【請求項２】 前記ＦＰＧＡ等のプログラミング可能な
   ハードウェア自身には、初めからＤＭＡ（ダイレクト・
   メモリ・アクセス）機能を有していることを特徴とする
   請求項１に記載のデジタル機器。
3. 【請求項３】 前記同一のメモリ領域内に前記ソフトウ
   ェア・コードとハードウェア・コードの２つのコードを
   保存する際、一方のコードを先頭番地からアドレスの大
   きくなる方向へ書き込み、他方のコードを逆に最終番地
   からアドレスの小さくなる方向へ書き込むことを特徴と
   する請求項１または２に記載のデジタル機器。
4. 【請求項４】 前記ＣＰＵ及び前記ＦＰＧＡ等のプログ
   ラミング可能なハードウェアのそれぞれが、前記ソフト
   ウェア・コードとハードウェア・コードを振り分ける際
   に、前記ＣＰＵ及び前記ＦＰＧＡ等のプログラミング可
   能なハードウェアが直接関与せず、コード分離器が前記
   振り分けを行うことを特徴とする請求項１乃至３のいず
   れかに記載のデジタル機器。
5. 【請求項５】 前記ＣＰＵが初めにソフトウェア・コー
   ドを前記メモリ領域から読み出し、その後ＣＰＵがハー
   ドウェア・コードを読み出し、前記ＦＰＧＡ等のプログ
   ラミング可能なハードウェアに対し出力することを特徴
   とする請求項１乃至４のいずれかに記載のデジタル機
   器。
6. 【請求項６】 前記ＦＰＧＡ等のプログラミング可能な
   ハードウェアは、デバッグ用の機能を有していることを
   特徴とする請求項１に記載のデジタル機器。
7. 【請求項７】 前記デバッグ機能を有するＦＰＧＡ等の
   プログラミング可能なハードウェアから出力される信号
   を参照したり、逆に信号を入力したりするためのインタ
   フェースを備えていることを特徴とする請求項６に記載
   のデジタル機器。
8. 【請求項８】 ＣＰＵ及びＦＰＧＡ等のプログラミング
   可能なハードウェアを備え、これらによって内部動作の
   コントロールを行うデジタル機器の開発方法において、
   ソフトウェア・ツール等からなる開発システムが、前記
   ＣＰＵが動作の際に必要とするソフトウェア・コード
   と、前記ＦＰＧＡ等のプログラミング可能なハードウェ
   アが動作の際に必要とするハードウェア・コードとを一
   体で生成することを特徴とする開発方法。
9. 【請求項９】 前記一体で生成されるソフトウェア・コ
   ードとハードウェア・コードには、デジタル機器が動作
   をするために必要な情報だけでなく、テスト及びデバッ
   グ用のコードを付加して生成することを特徴とする請求
   項８に記載の開発方法。
10. 【請求項１０】 開発したデジタル機器の動作検証や動
    作に問題が生じた場合の原因を究明するに際し、開発対
    象の実機を実際に動作させるのではなく、実機の動作を
    計算機上等でシミュレーションすることができる機能を
    有することを特徴とする請求項９に記載の開発方法。
11. 【請求項１１】 開発段階の上流でソフトウェア、ハー
    ドウェアの区別なく機能の設計を行い、下流で計算機が
    その割り当てを最適に決定するトップダウン設計法を採
    用した開発方法において、実機の動作を計算機上でシミ
    ュレーションし、該シミュレーション結果に基づきソフ
    トウェア部分によって実現する機能と、ハードウェア部
    分によって実現する機能の切り分けを、自動的に行うこ
    とを特徴とする請求項１０に記載の開発方法。
12. 【請求項１２】 上記シミュレーション結果に基づくハ
    ードウェア部分、ソフトウェア部分の切り分けを、実機
    のシミュレーション結果から得られた、実機の処理能力
    を基準に行うことを特徴とする請求項１１に記載の開発
    方法。
13. 【請求項１３】 上記シミュレーション結果に基づくハ
    ードウェア部分、ソフトウェア部分の切り分けを、実機
    のシミュレーション結果から得られた、各部分のコード
    サイズを基準に行うことを特徴とする請求項１１に記載
    の開発方法。