JP2000269332A - Semiconductor device, manufacture thereof and contact between conductive layers - Google Patents

Semiconductor device, manufacture thereof and contact between conductive layers

Info

Publication number
JP2000269332A
JP2000269332A JP11073066A JP7306699A JP2000269332A JP 2000269332 A JP2000269332 A JP 2000269332A JP 11073066 A JP11073066 A JP 11073066A JP 7306699 A JP7306699 A JP 7306699A JP 2000269332 A JP2000269332 A JP 2000269332A
Authority
JP
Japan
Prior art keywords
metal
semiconductor device
conductive
film
oxidized
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11073066A
Other languages
Japanese (ja)
Inventor
Hiroyuki Toshima
宏至 戸島
Takakimi Usui
孝公 臼井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP11073066A priority Critical patent/JP2000269332A/en
Publication of JP2000269332A publication Critical patent/JP2000269332A/en
Pending legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To make it possible to form via parts, contact parts and the like even though pretreatment filling of holes is not performed, thus to make it possible to raise also the yield of products. SOLUTION: A conductive oxide metal film 3 which shows a conductivity even though oxidized, or its oxide film 12 is formed on a lower wiring layer 5 or a semiconductor substrate or the like, which is used as the bottoms of via plugs 10 inserted in an LIS multilayer wiring or the like and the bottoms of contact holes. Thereafter, an interlayer insulating film 6 is laminated on the substrate and holes 8, such as vias, are bored until the surface of the film 3 or the oxide film is exposed to perform filling of the via parts and the like without a pretreatment.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は半導体装置及びそ
の製造方法並びに導電層間コンタクト方法、更に詳しく
はLSIの多層配線において下層配線上でビアプラグ等
を形成する部分に特徴のある半導体装置及びその製造方
法並びに導電層間コンタクト方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, a method of manufacturing the same, and a method of contacting between conductive layers. And a method of contacting between conductive layers.

【0002】[0002]

【従来の技術】LSI等の集積回路を製造する技術にお
いては、基板と配線間あるいは配線層間同士でコンタク
トホールやビアホールを設け、両者間でコンタクトをと
ることが必須である。
2. Description of the Related Art In a technology for manufacturing an integrated circuit such as an LSI, it is essential to provide a contact hole or a via hole between a substrate and a wiring or between wiring layers and to make a contact between the two.

【0003】ここでビアを例にとり、従来の半導体装置
の製造工程における多層配線でのビア部分の形成方法を
説明する。
Here, a method of forming a via portion in a multilayer wiring in a conventional semiconductor device manufacturing process will be described by taking a via as an example.

【0004】図4は従来のビア形成方法を示す製造工程
図である。
FIG. 4 is a manufacturing process diagram showing a conventional via forming method.

【0005】まずビアの穴開け工程までを説明する。First, the steps up to the step of forming a via will be described.

【0006】図4(a)に示すように、基板100上に
形成された絶縁膜101上に下層金属配線102を形成
する。
As shown in FIG. 4A, a lower metal wiring 102 is formed on an insulating film 101 formed on a substrate 100.

【0007】次に図4(b)に示すように、層間絶縁膜
103を堆積させて平坦化処理を行った後、パターニン
グされたレジスト105をマスクとしてエッチングを行
い、下層金属配線102の上部が現れるまで開孔してビ
アプラグ埋め込み用の穴104を開ける。
Next, as shown in FIG. 4B, after an interlayer insulating film 103 is deposited and flattened, etching is performed using the patterned resist 105 as a mask, and the upper part of the lower metal wiring 102 is removed. Holes are opened until they appear, and holes 104 for embedding via plugs are formed.

【0008】以上のビア穴開け工程終了後、基板100
を処理している炉が大気開放される。この大気開放は、
層間絶縁膜103上に残っているレジスト105を除去
するために行われる。すなわち大気解放後、高温酸素O
2 を基板上に流すことでレジスト105が除去される。
After completion of the above-described via hole forming step, the substrate 100
Is released to the atmosphere. This release to the atmosphere
This is performed to remove the resist 105 remaining on the interlayer insulating film 103. That is, after release to the atmosphere, high-temperature oxygen O
By flowing 2 on the substrate, the resist 105 is removed.

【0009】この大気開放及び高温酸素流し工程のた
め、図4(c)に示すように、ビアプラグ埋め込み用の
穴104の底にむき出しになっている下層金属配線10
2の上部は酸化されて、絶縁性の金属酸化物106とな
る。
As shown in FIG. 4C, the lower metal wiring 10 exposed at the bottom of the via plug embedding hole 104 is exposed to the atmosphere and the high-temperature oxygen flowing step.
2 is oxidized to form an insulating metal oxide 106.

【0010】この絶縁性の金属酸化物106がビアの穴
の底にあると、ビアプラグの埋め込みをしたときに電気
的な接続はできない。そこでビアプラグの埋め込みの前
に前処理を行って絶縁性の金属酸化物106を取り除い
てからビアプラグの埋め込みを行うことが一般的であ
る。
If the insulating metal oxide 106 is at the bottom of the via hole, electrical connection cannot be made when the via plug is buried. Therefore, it is general to perform pre-processing before embedding the via plug to remove the insulating metal oxide 106 and then embedding the via plug.

【0011】従来技術でLSI多層配線のビアプラグ部
分を埋め込む方法には、プラグ部分にタングステンを選
択的にCVD成長させる選択タングステンCVD法、基
板表面全面にタングステンをCVD成長させるブランケ
ットタングステンCVD法、プラグの埋め込みにタング
ステンを使わずアルミニウムをリフロースパッタリング
法で埋め込んでプラグを作るアルミニュウムリフロース
パッリング法の3種類がある。そこで、絶縁性の金属酸
化物106を取り除き、ビアプラグ部分の埋め込みをす
る方法と、このときの問題点を以下に説明する。
In the prior art, a method of embedding a via plug portion of an LSI multilayer wiring includes a selective tungsten CVD method in which tungsten is selectively grown by CVD on a plug portion, a blanket tungsten CVD method in which tungsten is grown on the entire surface of a substrate by CVD, and a method of embedding a plug. There are three types of aluminum reflow sputtering, in which plugs are formed by embedding aluminum by reflow sputtering without using tungsten for embedding. Therefore, a method of removing the insulating metal oxide 106 to bury the via plug portion and a problem at this time will be described below.

【0012】まず選択タングステンCVD法について説
明する。
First, the selective tungsten CVD method will be described.

【0013】選択タングステンCVD法では、絶縁性の
金属酸化物106を塩素系のガスでのRIEで取り除
く。そして、穴の底にむき出しになっているアルミニュ
ウムの上にだけ選択的にタングステンを成長させてプラ
グを埋め込む。
In the selective tungsten CVD method, the insulating metal oxide 106 is removed by RIE using a chlorine-based gas. Then, tungsten is selectively grown only on the aluminum exposed at the bottom of the hole, and a plug is embedded.

【0014】ところが、LSIの微細化にともない、ビ
ア径が小さくなりアスペクト比が大きくなることにとも
ない、ビアの穴の底の金属酸化物を前処理のエッチング
で取り除くのは困難になり、良好なビア抵抗を得ること
が難しくなっている。
However, as the via diameter decreases and the aspect ratio increases with the miniaturization of LSI, it becomes difficult to remove the metal oxide at the bottom of the via hole by etching in the pretreatment. It is becoming difficult to obtain via resistance.

【0015】次にブランケットタングステンCVD法に
ついて説明する。
Next, the blanket tungsten CVD method will be described.

【0016】ブランケットタングステンCVD法では、
まず絶縁性の金属酸化物106をArガスによる逆スパ
ッタ法で取り除き、タングステンの密着層のTiまたは
TiNをスパッタリング法で堆積させる。この上にタン
グステンをCVDで堆積させてビア部分を埋め込む。
In the blanket tungsten CVD method,
First, the insulating metal oxide 106 is removed by reverse sputtering using Ar gas, and Ti or TiN of a tungsten adhesion layer is deposited by sputtering. On this, tungsten is deposited by CVD to bury the via portion.

【0017】この場合にも、逆スパッタで絶縁性の金属
酸化物106が完全に取り除けなかったり、層間絶縁膜
103がビアの底部分に再堆積して電気抵抗が大きくな
り歩留まりが悪くなることがある。
Also in this case, the insulating metal oxide 106 may not be completely removed by reverse sputtering, or the interlayer insulating film 103 may be redeposited on the bottom of the via to increase the electric resistance and decrease the yield. is there.

【0018】最後にアルミニュウムリフロースパッタ法
について説明する。
Finally, the aluminum reflow sputtering method will be described.

【0019】アルミニュウムリフロースパッタ法では、
まず絶縁性の金属酸化物106をArガスによる逆スパ
ッタ法で取り除き、アルミニュウムのライナー材として
TiまたはTiNの層をスパッタリング法で堆積させ
る。この上にアルミニュウムをリフロースパッタリング
してビアプラグを埋め込む。
In the aluminum reflow sputtering method,
First, the insulating metal oxide 106 is removed by reverse sputtering using Ar gas, and a layer of Ti or TiN is deposited as a liner material of aluminum by sputtering. A via plug is buried by reflow sputtering aluminum.

【0020】この場合にも、逆スパッタで絶縁性の金属
酸化物106が完全に取り除けなかったり、層間絶縁膜
103がビアの底部分に再堆積して電気抵抗が大きくな
り歩留まりが悪くなることがある。
Also in this case, the insulating metal oxide 106 may not be completely removed by reverse sputtering, or the interlayer insulating film 103 may be redeposited on the bottom of the via to increase the electric resistance and decrease the yield. is there.

【0021】[0021]

【発明が解決しようとする課題】従来の半導体装置の製
造方法では、ビア部分の製造工程において、穴の開口後
の大気開放によって、穴の底の部分が酸化されて絶縁性
の自然酸化膜ができてしまう。このために適切な前処理
の条件を求めて自然酸化膜を取り除いて、埋め込み部分
の電気伝導性を回復させるが、この酸化膜除去がうまく
いかないと歩留りを向上させるのは難しいという問題が
ある。
In the conventional method of manufacturing a semiconductor device, in the step of manufacturing the via portion, the bottom portion of the hole is oxidized by opening to the air after the opening of the hole, and an insulating natural oxide film is formed. I can do it. For this reason, a natural oxide film is removed in order to obtain appropriate pretreatment conditions, and the electrical conductivity of the buried portion is restored. However, if the removal of the oxide film is not successful, it is difficult to improve the yield.

【0022】また、上記技術は配線層間のビアについて
説明したが、例えば基板と配線層間のコンタクトの場合
にも同様な事情がある。すなわちLSIにおける導線物
質間を接続する場合には上記場合と同様な問題が生じる
ものである。
Although the above-described technique has been described with respect to vias between wiring layers, there is a similar situation, for example, in the case of a contact between a substrate and a wiring layer. That is, the same problem as described above arises when connecting the conductor materials in an LSI.

【0023】本発明は、このような実情を考慮してなさ
れたもので、穴の埋め込みの前処理をしなくてもビア部
やコンタクト部等を形成することができ、ひいては製品
歩留も向上させることができる半導体装置及びその製造
方法並びに導電層間コンタクト方法を提供することを目
的とする。
The present invention has been made in view of such circumstances, and can form a via portion, a contact portion, and the like without performing a pretreatment for filling a hole, thereby improving a product yield. It is an object of the present invention to provide a semiconductor device that can be made to operate, a method of manufacturing the same, and a method of contacting between conductive layers.

【0024】[0024]

【課題を解決するための手段】本発明の骨子は、LSI
多層配線のビアプラグ等の底やコンタクトホールの底に
なる下層の配線あるいは半導体基板等の上に、酸化され
ても伝導性を示す酸化物伝導性の金属膜又はその酸化物
膜を形成してから層間絶縁膜を積み、ビア等の穴を当該
金属膜又は酸化物膜の表面が露出するまで開けて、前処
理なしでビア部分等の埋め込みを行うことにある。
The gist of the present invention is an LSI
After forming an oxide-conductive metal film or an oxide film that is conductive even if oxidized, on the lower wiring such as the bottom of via plugs of multilayer wiring or the bottom of contact holes or on a semiconductor substrate, etc. An interlayer insulating film is stacked, a hole such as a via is opened until the surface of the metal film or the oxide film is exposed, and the via portion or the like is buried without any pretreatment.

【0025】したがって、ビア等の穴の底部分の金属膜
が酸化物になっても電気伝導性があり、また、もともと
底部分が電気伝導性のある酸化物膜からなるため、穴の
開口後に大気開放して穴の底の部分が酸化されても当該
底部分の導電性が失われず、穴の埋め込みの前処理をし
なくてもビア部等を形成することができ、歩留も確保す
ることができる。
Therefore, even if the metal film at the bottom of a hole such as a via becomes an oxide, it has electrical conductivity, and the bottom portion is originally made of an oxide film having electrical conductivity. Even if the bottom portion of the hole is oxidized by opening to the atmosphere, the conductivity of the bottom portion is not lost, and a via portion or the like can be formed without performing a pretreatment of filling the hole, and the yield can be secured. be able to.

【0026】また、上記課題の解決は、より具体的に
は、以下のような解決手段により実現される。
[0027] The above-mentioned object can be more specifically achieved by the following means.

【0027】まず、請求項1に対応する発明は、導電性
物質上に、酸化されても導電性を示す金属を材料とする
導電性膜を形成する工程と、導電性膜を含む表面上に層
間絶縁膜を堆積させる工程と、パターニングされたレジ
ストをマスクにして層間絶縁膜をエッチングし、導電性
膜を表面に露出させた穴を形成する工程と、レジスト除
去後、穴に導電性の充填材を前処理することなく埋め込
む工程とを有する半導体装置の製造方法である。
First, the invention corresponding to claim 1 is a step of forming a conductive film made of a metal which exhibits conductivity even when oxidized on a conductive material, and forming a conductive film on a surface including the conductive film. A step of depositing an interlayer insulating film, a step of etching the interlayer insulating film using a patterned resist as a mask, and forming a hole exposing the conductive film on the surface; And a step of embedding a material without pretreatment.

【0028】本発明は、このような手段を設けたので、
穴の埋め込みの前処理をしなくてもビア部やコンタクト
部等を形成することができ、ひいては製品歩留も向上さ
せることができる。
The present invention is provided with such means.
Vias and contact portions can be formed without performing pre-processing for filling the holes, and the product yield can be improved.

【0029】次に、請求項2に対応する発明は、基板上
に設けられた絶縁膜上に金属膜を形成する工程と、金属
膜上に酸化されても導電性を示す金属を材料とする導電
性膜を形成する工程と、パターニングされたレジストを
マスクにして金属膜と導電性膜とをエッチングし配線を
形成する工程と、レジスト除去後、層間絶縁膜を堆積さ
せる工程と、パターニングされたレジストをマスクにし
て層間絶縁膜をエッチングし、導電性膜を表面に露出さ
せたビアの穴を形成する工程と、レジスト除去後、ビア
の穴に導電性の充填材を前処理することなく埋め込む工
程とを有する半導体装置の製造方法である。
Next, the invention according to claim 2 is a step of forming a metal film on an insulating film provided on a substrate, and using a metal which is conductive even when oxidized on the metal film as a material. A step of forming a conductive film, a step of forming a wiring by etching the metal film and the conductive film using the patterned resist as a mask, a step of depositing an interlayer insulating film after removing the resist, and a step of: A step of forming a via hole exposing the conductive film on the surface by etching the interlayer insulating film using the resist as a mask, and embedding a conductive filler in the via hole without pre-processing after removing the resist. And a method for manufacturing a semiconductor device.

【0030】本発明は、このような手段を設けたので、
穴の埋め込みの前処理をしなくてもビア部を形成するこ
とができ、ひいては製品歩留も向上させることができ
る。
The present invention provides such means,
The via portion can be formed without performing the pre-processing for filling the hole, and the product yield can be improved.

【0031】また、請求項3に対応する発明は、請求項
2に対応する発明において、金属膜は、チタン又はアル
ミニュウム何れかの積層構造である半導体装置の製造方
法である。
According to a third aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the second aspect, wherein the metal film has a laminated structure of either titanium or aluminum.

【0032】本発明は、このような手段を設けたので、
請求項2に対応する発明と同様な効果を奏することがで
きる。
The present invention is provided with such means.
The same effect as the invention corresponding to claim 2 can be obtained.

【0033】さらに、請求項4に対応する発明は、請求
項1〜3に対応する発明において、充填材となる金属
は、タングステン、アルミニュウム、又はチタンの何れ
かである半導体装置の製造方法である。
A fourth aspect of the present invention is a method of manufacturing a semiconductor device according to the first to third aspects, wherein the metal serving as the filler is any one of tungsten, aluminum, and titanium. .

【0034】本発明は、このような手段を設けたので、
請求項1〜3に対応する発明と同様な効果を奏すること
ができる。
The present invention is provided with such means.
The same effect as the invention corresponding to claims 1 to 3 can be obtained.

【0035】一方、請求項5に対応する発明は、請求項
1〜4に対応する発明において、酸化されても導電性を
示す金属を材料とする導電性膜は、当該金属の単体、そ
の金属酸化物、又は当該金属の単体と酸化物との混合物
の何れかからなる半導体装置の製造方法である。
On the other hand, the invention corresponding to claim 5 is the invention according to claims 1 to 4, wherein the conductive film made of a metal which exhibits conductivity even when oxidized is a simple substance of the metal, This is a method for manufacturing a semiconductor device including either an oxide or a mixture of a simple substance of the metal and the oxide.

【0036】本発明は、このような手段を設けたので、
請求項1〜4に対応する発明と同様な効果を奏する他、
例えば導電性膜として金属酸化物を用いる場合には、も
ともと酸化物であるため、大気開放してもさらに酸化物
のまま変化することなく、導電性が維持される。
According to the present invention, such means are provided.
In addition to having the same effect as the invention corresponding to claims 1 to 4,
For example, in the case where a metal oxide is used as the conductive film, since the oxide is originally used, the conductivity is maintained without changing even when the metal film is opened to the atmosphere.

【0037】次に、請求項6に対応する発明は、請求項
5に対応する発明において、酸化されても導電性を示す
金属は、その金属酸化物の電気抵抗率が100[μΩ・
m]以下である半導体装置の製造方法である。
Next, the invention corresponding to claim 6 is the invention according to claim 5, wherein the metal exhibiting conductivity even when oxidized has an electrical resistivity of 100 [μΩ ·
m] or less.

【0038】本発明は、このような手段を設けたので、
請求項5に対応する発明と同様な効果を奏することがで
きる。
According to the present invention, such means are provided.
The same effect as the invention corresponding to claim 5 can be obtained.

【0039】また、請求項7に対応する発明は、請求項
6に対応する発明において、酸化されても導電性を示す
金属は、Ru,Re,又はIrの何れかである半導体装
置の製造方法である。
According to a seventh aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to the sixth aspect, wherein the metal exhibiting conductivity even when oxidized is one of Ru, Re, and Ir. It is.

【0040】本発明は、このような手段を設けたので、
請求項6に対応する発明と同様な効果を奏することがで
きる。
The present invention is provided with such means.
The same effect as the invention corresponding to claim 6 can be obtained.

【0041】次に、請求項8に対応する発明は、一の導
電性物質と、他の導電性物質との間に層間絶縁膜が設け
られる半導体装置において、一の導電性物質上に設けら
れた,酸化されても導電性を示す金属を材料とする導電
性層と、層間絶縁膜に、他の導電性物質から導電性層に
達するように穴が設けられており、かつ当該穴に充填さ
れている導電性の充填材とを備えた半導体装置である。
Next, an invention according to claim 8 is a semiconductor device in which an interlayer insulating film is provided between one conductive material and another conductive material, wherein the semiconductor device is provided on the one conductive material. In addition, a hole is provided in the conductive layer made of a metal which exhibits conductivity even when oxidized, and an interlayer insulating film so as to reach the conductive layer from another conductive material, and the hole is filled. And a conductive filler material.

【0042】本発明は、このような手段を設けたので、
その製造過程において、穴の埋め込みの前処理をしなく
てもビア部やコンタクト部等を形成することができ、ひ
いては製品歩留も向上させることができる。
According to the present invention, such means are provided.
In the manufacturing process, a via portion, a contact portion, and the like can be formed without performing a pretreatment for filling a hole, and the product yield can be improved.

【0043】また、請求項9に対応する発明は、基板上
に設けられた絶縁膜上の金属配線と、他の金属配線との
間に層間絶縁膜が設けられる半導体装置において、金属
配線上に設けられた,酸化されても導電性を示す金属を
材料とする導電性層と、層間絶縁膜に、他の金属配線か
ら導電性層に達するようにビアの穴が設けられており、
かつ当該ビアの穴に充填されている導電性の充填材とを
備えた半導体装置である。
According to a ninth aspect of the present invention, there is provided a semiconductor device in which an interlayer insulating film is provided between a metal wiring on an insulating film provided on a substrate and another metal wiring. A via hole is provided in the provided conductive layer made of a metal exhibiting conductivity even when oxidized, and an interlayer insulating film so as to reach the conductive layer from another metal wiring.
And a conductive filler filled in the via hole.

【0044】本発明は、このような手段を設けたので、
その製造過程において、穴の埋め込みの前処理をしなく
てもビア部を形成することができ、ひいては製品歩留も
向上させることができる。
The present invention is provided with such means.
In the manufacturing process, the via portion can be formed without performing a pretreatment for filling the hole, and the product yield can be improved.

【0045】さらに、請求項10に対応する発明は、請
求項9に対応する発明において、金属配線は、チタン又
はアルミニュウム何れかの積層構造である半導体装置で
ある。
Further, the invention corresponding to claim 10 is the semiconductor device according to claim 9, wherein the metal wiring has a laminated structure of either titanium or aluminum.

【0046】本発明は、このような手段を設けたので、
請求項9に対応する発明と同様な効果を奏することがで
きる。
Since the present invention is provided with such means,
An effect similar to that of the invention corresponding to claim 9 can be obtained.

【0047】一方、請求項11に対応する発明は、請求
項8〜10に対応する発明において、充填材となる金属
は、タングステン、アルミニュウム、又はチタンの何れ
かである半導体装置である。
On the other hand, an invention corresponding to claim 11 is the semiconductor device according to claims 8 to 10, wherein the metal serving as the filler is any one of tungsten, aluminum and titanium.

【0048】本発明は、このような手段を設けたので、
請求項8〜10に対応する発明と同様な効果を奏するこ
とができる。
The present invention provides such means,
The same effect as the invention corresponding to claims 8 to 10 can be obtained.

【0049】また、請求項12に対応する発明は、請求
項8〜11に対応する発明において、酸化されても導電
性を示す金属を材料とする導電性層は、当該金属の単
体、その金属酸化物、又は当該金属の単体と酸化物との
混合物の何れかからなる半導体装置である。
According to a twelfth aspect of the present invention, in the invention according to the eighth to eleventh aspects, the conductive layer made of a metal which exhibits conductivity even when oxidized is a simple substance of the metal, The semiconductor device is formed using any of an oxide and a mixture of a simple substance of the metal and the oxide.

【0050】本発明は、このような手段を設けたので、
請求項8〜11に対応する発明と同様な効果を奏する
他、請求項5に対応する発明と同様な効果をも奏する。
The present invention is provided with such means.
In addition to providing the same effects as the inventions corresponding to claims 8 to 11, the same effects as the invention corresponding to claim 5 are also provided.

【0051】さらに、請求項13に対応する発明は、請
求項12に対応する発明において、酸化されても導電性
を示す金属は、その金属酸化物の電気抵抗率が100
[μΩ・m]以下である半導体装置である。
According to a thirteenth aspect of the present invention, in the invention according to the twelfth aspect, the metal exhibiting conductivity even when oxidized has a metal oxide having an electrical resistivity of 100%.
[ΜΩ · m] or less.

【0052】本発明は、このような手段を設けたので、
請求項12に対応する発明と同様な効果を奏することが
できる。
The present invention is provided with such means.
The same effect as that of the invention corresponding to claim 12 can be obtained.

【0053】さらにまた、請求項14に対応する発明
は、請求項13に対応する発明において、酸化されても
導電性を示す金属は、Ru,Re,又はIrの何れかで
ある半導体装置である。
A fourteenth aspect of the present invention is a semiconductor device according to the thirteenth aspect, wherein the metal exhibiting conductivity even when oxidized is one of Ru, Re, and Ir. .

【0054】本発明は、このような手段を設けたので、
請求項13に対応する発明と同様な効果を奏することが
できる。
The present invention is provided with such means.
The same effects as the invention according to claim 13 can be obtained.

【0055】一方、請求項15に対応する発明は、半導
体基板あるいは金属配線と、他の金属配線との間に層間
絶縁膜が設けられている場合に、両者間の電気伝導を確
保するための半導体装置の導電層間コンタクト方法にお
いて、半導体基板あるいは金属配線上に、酸化されても
導電性を示す金属を材料とする導電性層を堆積し、層間
絶縁膜に、導電性層の表面が露出するようにかつ当該導
電性層と他の金属配線との間に穴を設け、さらに、穴に
導電性の充填材を充填する半導体装置の導電層間コンタ
クト方法である。
On the other hand, according to a fifteenth aspect of the present invention, when an interlayer insulating film is provided between a semiconductor substrate or a metal wiring and another metal wiring, an electric conduction between the two is ensured. In the conductive interlayer contact method of a semiconductor device, a conductive layer made of a metal that is conductive even when oxidized is deposited on a semiconductor substrate or a metal wiring, and the surface of the conductive layer is exposed in an interlayer insulating film. Thus, a hole is provided between the conductive layer and another metal wiring, and the hole is filled with a conductive filler.

【0056】本発明は、このような手段を設けたので、
その製造過程において、穴の埋め込みの前処理をしなく
てもビア部やコンタクト部等を形成することができ、ひ
いては製品歩留も向上させることができる。
The present invention is provided with such means.
In the manufacturing process, a via portion, a contact portion, and the like can be formed without performing a pretreatment for filling a hole, and the product yield can be improved.

【0057】また、請求項16に対応する発明は、請求
項15に対応する発明において、酸化されても導電性を
示す金属を材料とする導電性層は、当該金属の単体、そ
の金属酸化物、又は当該金属の単体と酸化物との混合物
の何れかからなる半導体装置の導電層間コンタクト方法
である。
According to a sixteenth aspect of the present invention, in the invention according to the fifteenth aspect, the conductive layer made of a metal exhibiting conductivity even when oxidized is a simple substance of the metal, a metal oxide thereof. Or a conductive layer contact method for a semiconductor device comprising a mixture of a simple substance of the metal and an oxide.

【0058】[0058]

【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。
Embodiments of the present invention will be described below.

【0059】(発明の第1の実施の形態)図1は本発明
の第1の実施の形態に係る半導体装置の製造工程の一例
を示す図である。
(First Embodiment of the Invention) FIG. 1 is a view showing an example of a manufacturing process of a semiconductor device according to a first embodiment of the present invention.

【0060】本実施形態では、半導体装置の金属配線層
間にビアを形成する場合を説明する。この半導体装置
は、図1に示すように、ビアプラグを設ける金属配線上
部にルセニウム3等の酸化物電気伝導性の金属層が設け
られるところにその特徴がある。
In this embodiment, a case where a via is formed between metal wiring layers of a semiconductor device will be described. This semiconductor device is characterized in that, as shown in FIG. 1, an electrically conductive metal layer such as ruthenium 3 is provided on a metal wiring on which a via plug is provided.

【0061】すなわちルセニウム(Ru)は室温で7.
4[μΩ・cm]の電気抵抗率であるが、その酸化物で
あるRuO2 (酸化ルセニウム)の電気抵抗率も室温で
40[μΩ・cm]であり通常の金属と同程度の電気抵
抗率を示す金属ある。したがって、これらの金属は、特
に酸化物電気伝導性の金属と呼ばれている。このような
性質を持つRuを金属配線の上部に形成しビアの形成を
行うと、ビアの穴の開孔を行ってから大気解放したとき
に、酸化物電気伝導性の金属からなる穴の底の部分は、
金属と同じ程度の電気抵抗率を示すRuO2 3となる。
したがって、従来のように配線とビアプラグの界面には
絶縁性の酸化物層が生じることがなく、従来プロセスで
必要であったプラグの底の部分の絶縁性の物質を取り除
く処理が不要になる。
That is, ruthenium (Ru) is used at room temperature for 7.
It has an electrical resistivity of 4 [μΩ · cm], and its oxide RuO 2 (ruthenium oxide) has an electrical resistivity of 40 [μΩ · cm] at room temperature, which is almost the same as that of ordinary metals. Shows metal. Therefore, these metals are particularly called oxide electrically conductive metals. When Ru having such properties is formed on the upper part of the metal wiring and the via is formed, when the hole of the via is opened and then opened to the atmosphere, the bottom of the hole made of the oxide electrically conductive metal is formed. Part is
RuO 2 3 having the same electrical resistivity as metal is obtained.
Therefore, unlike the related art, an insulating oxide layer is not generated at the interface between the wiring and the via plug, and the process of removing the insulating material at the bottom of the plug, which is required in the conventional process, becomes unnecessary.

【0062】以下、本実施形態の半導体装置の具体的な
製造工程について、図1を用いて説明する。
Hereinafter, a specific manufacturing process of the semiconductor device of the present embodiment will be described with reference to FIG.

【0063】まず、図1(a)に示すように、半導体基
板11上に形成された絶縁膜1上にアルミニュウム2を
スパッタリング法により6000オングストローム堆積
させる。
First, as shown in FIG. 1A, 6000 Å of aluminum 2 is deposited on an insulating film 1 formed on a semiconductor substrate 11 by a sputtering method.

【0064】次に、ルセニウム3をスパッタリング法に
より500オングストローム程度堆積させる。さらに反
射防止膜上にレジスト4で配線がパターニングされる。
Next, about 500 Å of ruthenium 3 is deposited by a sputtering method. Further, the wiring is patterned by the resist 4 on the antireflection film.

【0065】次に、図1(b)に示すように、このレジ
スト4をマスクとし、RIE法によりアルミニュウム
2、ルセニウム3をエッチングして配線5を形成する。
Next, as shown in FIG. 1B, using the resist 4 as a mask, the aluminum 2 and the ruthenium 3 are etched by RIE to form the wiring 5.

【0066】次に、レジスト4を除去した後、図1
(c)に示すように、配線上に層間絶縁膜6を堆積させ
表面を平坦化し、レジスト7でビアの穴のパターニング
をする。さらに、このレジスト7をマスクにして層間絶
縁膜6をRIE法でエッチングしてビアプラグの穴8を
形成する。このときビアプラグの穴8の底は配線5のア
ルミニュウム2、ルセニウム3の積層構造のうちルセニ
ウム3の層になるように開孔する。
Next, after removing the resist 4, FIG.
As shown in FIG. 1C, an interlayer insulating film 6 is deposited on the wiring, the surface is flattened, and a via hole is patterned with a resist 7. Further, using the resist 7 as a mask, the interlayer insulating film 6 is etched by RIE to form a hole 8 for a via plug. At this time, the bottom of the hole 8 of the via plug is opened so as to be a layer of ruthenium 3 in the laminated structure of aluminum 2 and ruthenium 3 of the wiring 5.

【0067】この後、半導体基板を大気解放し、レジス
ト7を除去する。基板は大気解放されているので、図1
(c)に示すように、ビアプラグの穴8の底にあるルセ
ニウム3の層の表面は、自然酸化されてRuO2 9にな
っている。
Thereafter, the semiconductor substrate is released to the atmosphere, and the resist 7 is removed. Since the substrate is open to the atmosphere,
As shown in (c), the surface of the layer of ruthenium 3 at the bottom of the hole 8 of the via plug is naturally oxidized to RuO 2 9.

【0068】その後、図1(d)に示すように、ビアの
プラグの穴8にビアプラグ10をタングステンの選択成
長CVD法を使って前処理しないで埋め込む。
Thereafter, as shown in FIG. 1D, a via plug 10 is buried in the hole 8 of the via plug without performing a pretreatment by using a selective growth CVD method of tungsten.

【0069】以上によりビア形成のための一連の工程が
終了する。
Thus, a series of steps for forming a via is completed.

【0070】上述したように、本発明の実施の形態に係
る半導体装置及びその製造方法並びに導電層間コンタク
ト方法によれば、ビア穴の底部分には、酸化されても電
気伝導性をもつ金属膜を設けるようにしたので、穴の開
孔後に大気解放しビア穴の底部分の膜が酸化されても絶
縁性の物質はできない。これにより前処理しなくても電
気的に接続したビアプラグの埋め込みをすることができ
る。
As described above, according to the semiconductor device, the manufacturing method thereof, and the conductive interlayer contact method according to the embodiment of the present invention, the metal film having electrical conductivity even if oxidized is formed at the bottom of the via hole. The insulating material cannot be formed even if the film is opened to the atmosphere after the hole is opened and the film at the bottom of the via hole is oxidized. As a result, via plugs that are electrically connected can be embedded without any pre-processing.

【0071】また、ビアプラグ埋め込みの前処理をしな
くてもプラグの形成ができることから、良好なビア特性
を確保しながら、工程省略および歩留まりの向上が可能
である。
Further, since the plug can be formed without performing the pre-processing for embedding the via plug, it is possible to omit the steps and to improve the yield while securing good via characteristics.

【0072】さらに、スループットもよくすることがで
き、エッチング等の前処理工程が省略できることからそ
の最適化等も不要になり、プロセスマージンが広がる
等,の効果も得ることができる。
Further, the throughput can be improved, and the pretreatment process such as etching can be omitted, so that the optimization and the like become unnecessary, and the effects such as the increase of the process margin can be obtained.

【0073】(発明の第2の実施の形態)図2は本発明
の第2の実施の形態に係る半導体装置の製造工程の一例
を示す図であり、図1と同一部分には同一符号を付して
説明を省略し、ここでは異なる部分についてのみ述べ
る。
(Second Embodiment of the Invention) FIG. 2 is a view showing an example of a manufacturing process of a semiconductor device according to a second embodiment of the present invention. The description is omitted here, and only different parts will be described here.

【0074】本実施形態も半導体装置の金属配線層間に
ビアを形成する場合を説明する。本実施形態の特徴は、
図2に示すように、第1の実施形態におけるルセニウム
に代えて最初から酸化ルセニウムRuQ2 12をアルミ
ニュウム2を堆積するところにある。このようにすれ
ば、大気開放してもRuQ2 12に特に変化は生じな
い。
This embodiment also describes a case where a via is formed between metal wiring layers of a semiconductor device. The features of this embodiment are as follows.
As shown in FIG. 2, instead of ruthenium in the first embodiment, ruthenium oxide RuQ 2 12 is deposited on aluminum 2 from the beginning. By doing so, there is no particular change in RuQ 2 12 even when the RuQ 2 12 is opened to the atmosphere.

【0075】以下、本実施形態の半導体装置の具体的な
製造工程について、図1を用いて説明する。
Hereinafter, a specific manufacturing process of the semiconductor device of this embodiment will be described with reference to FIG.

【0076】まず、図2(a)に示すように、半導体基
板11上に形成された絶縁膜1上にアルミニュウム2を
スパッタリング法により6000オングストローム堆積
させる。次に、RuO2 12をスパッタリング法により
500オングストローム程度堆積させる。さらに、反射
防止膜上にレジスト4で配線のパターニングをする。
First, as shown in FIG. 2A, 6000 Å of aluminum 2 is deposited on an insulating film 1 formed on a semiconductor substrate 11 by a sputtering method. Next, about 500 Å of RuO 2 12 is deposited by sputtering. Further, wiring is patterned with a resist 4 on the antireflection film.

【0077】つぎに図2(b)に示すように、このレジ
スト4をマスクにしてアルミニュウム2、RuO2 12
をRIE法によりエッチングして配線5を形成する。
Next, as shown in FIG. 2B, aluminum 2 and RuO 2 12 are formed using this resist 4 as a mask.
Is etched by RIE to form the wiring 5.

【0078】次に、レジスト4を除去した後、図2
(c)に示すように、配線5上に層間絶縁膜6を堆積さ
せ表面を平坦化し、レジスト7でビアの穴のパターニン
グをする。さらに、このレジスト7をマスクにして層間
絶縁膜6をRIEでエッチングしてビアプラグの穴8を
形成する。このときビアプラグの穴8の底は配線5のア
ルミニュウム2、RuO2 12の積層構造のうちRuO
2 12の層になるように開孔する。
Next, after removing the resist 4, FIG.
As shown in FIG. 1C, an interlayer insulating film 6 is deposited on the wiring 5 to planarize the surface, and the resist 7 is used to pattern via holes. Further, the interlayer insulating film 6 is etched by RIE using the resist 7 as a mask to form a via plug hole 8. At this time, the bottom of the hole 8 of the via plug is formed of RuO 2 of the laminated structure of aluminum 2 and RuO 2 12 of the wiring 5.
2. Drill holes to make 12 layers.

【0079】この後、半導体基板を大気解放し、図2
(d)に示すようにレジスト7を除去する。基板が大気
解放されても、ビアプラグの穴8の底にあるRuO2
2層の表面はもともと酸化物であり、化学的な変化はな
い。すなわち大気開放によりこれ以上酸化されることも
なく、電気的な特性が変化することはない。
Thereafter, the semiconductor substrate is released to the atmosphere, and FIG.
The resist 7 is removed as shown in FIG. Even if the substrate is released to the atmosphere, the RuO 2 1
The surface of the two layers is originally an oxide and there is no chemical change. That is, there is no further oxidation by opening to the atmosphere, and the electrical characteristics do not change.

【0080】その後、図2(d)に示すように、ビアの
プラグの穴8にタングステンの選択成長CVD法を用い
て前処理しないでビアプラグ10を埋め込む。
Thereafter, as shown in FIG. 2D, via plugs 10 are buried in the holes 8 of the via plugs by using a selective growth CVD method of tungsten without performing a pretreatment.

【0081】以上によりビア形成のための一連の工程が
終了する。
Thus, a series of steps for forming a via is completed.

【0082】上述したように、本発明の実施の形態に係
る半導体装置及びその製造方法並びに導電層間コンタク
ト方法によれば、ビア穴の底部分には、酸化されても電
気伝導性をもつ金属の酸化物膜を設けるようにしたの
で、ビアの穴形成後、大気開放を行ってもビア穴の底部
の電気的特性が変化することなく、導電性を維持するこ
とができる。これにより、第1の実施形態の場合と同様
な効果を得ることができる。
As described above, according to the semiconductor device, the manufacturing method thereof, and the conductive interlayer contact method according to the embodiment of the present invention, the bottom portion of the via hole is made of a metal having electrical conductivity even if oxidized. Since the oxide film is provided, the conductivity can be maintained without changing the electrical characteristics of the bottom of the via hole even when the via hole is opened after forming the via hole. Thereby, the same effect as in the case of the first embodiment can be obtained.

【0083】なお、本発明は、上記各実施の形態に限定
されるものでなく、その要旨を逸脱しない範囲で種々に
変形することが可能である。
The present invention is not limited to the above embodiments, but can be variously modified without departing from the gist thereof.

【0084】例えば各実施形態においては、本発明をビ
ア形成の場合で説明したが、基板〜配線間のコンタクト
形成の場合であっても実施形態と同様な工程を用いて本
発明を適用することができる。その他半導体装置におい
て電気伝導物質層間を接続する場合であれば、本発明を
適用することが可能である。
For example, in each embodiment, the present invention has been described in the case of forming a via. However, even in the case of forming a contact between a substrate and a wiring, the present invention can be applied using the same steps as in the embodiment. Can be. In addition, the present invention can be applied to the case of connecting between electrically conductive material layers in a semiconductor device.

【0085】また、第1の実施形態では、配線上部に形
成される酸化物電気伝導性の膜を、金属単体とし、第1
の実施形態では金属の酸化物とした。本発明はこれら何
れでよいが、さらに、金属と金属酸化物の混合物でもか
まわない。
In the first embodiment, the oxide electrically conductive film formed on the wiring is made of a single metal,
In the embodiment, a metal oxide is used. The present invention may be any of these, but may be a mixture of a metal and a metal oxide.

【0086】さらに、各実施形態では、酸化物電気伝導
性の金属として、ルセニウムRuを使用する場合で説明
したが、酸化物の電気抵抗率が100[μΩ・cm]以
下程度であるような性質を持つ物質であれば本発明を適
用することができる。
Further, in each of the embodiments, the case where ruthenium Ru is used as the oxide electrically conductive metal has been described. However, the property that the electrical resistivity of the oxide is about 100 [μΩ · cm] or less is used. The present invention can be applied to any substance having.

【0087】図3は本発明に適用可能な酸化物電気伝導
性金属の例を示す図である。
FIG. 3 is a diagram showing an example of an oxide electrically conductive metal applicable to the present invention.

【0088】同図には、ルセニウムの他、レニウムRe
(酸化レニウムRe)、イリジウムIr(酸化イリジウ
ムIr)が例示されている。
FIG. 9 shows that, in addition to ruthenium, rhenium Re
(Rhenium oxide Re) and iridium Ir (iridium oxide Ir) are exemplified.

【0089】また、金属配線に使われる材料はアルミニ
ュウムに限定されず、アルミニュウム合金またはその他
の金属を用いても良い。
The material used for the metal wiring is not limited to aluminum, but may be an aluminum alloy or another metal.

【0090】また、酸化物電気伝導性を用いる物質の形
成方法にはCVD法,その他半導体製造に用いられる種
々の手法が適用可能である。さらに、ビアプラグの埋め
込み方法としても、実施形態で説明した方法に限られる
ものでなく、ブランケットタングステンCVD法、アル
ミニュウムリフロースパッタ法、選択タングステン成長
法等の種々の方法を適用することができる。また、ビア
プラグの材料としても、タングステン、アルミニュウム
の他、銅Cu、多結晶シリコンpoli−Si等を用い
ることができる。
As a method for forming a substance using oxide electrical conductivity, a CVD method and other various methods used in semiconductor manufacturing can be applied. Further, the method of embedding the via plug is not limited to the method described in the embodiment, and various methods such as a blanket tungsten CVD method, an aluminum reflow sputtering method, and a selective tungsten growth method can be applied. Also, as a material of the via plug, copper Cu, polycrystalline silicon poly-Si, or the like can be used in addition to tungsten and aluminum.

【0091】さらに、各実施形態では、2配線層間の接
続の場合を説明したが、3層以上の多層間接続の場合も
同様な工程を繰り返すことで本発明を適用できる。
Further, in each embodiment, the case of connection between two wiring layers has been described. However, the present invention can be applied to the case of connection between three or more layers by repeating similar steps.

【0092】[0092]

【発明の効果】以上詳記したように本発明によれば、ビ
アの穴やコンタクトホールの底に酸化されても伝導性を
示す酸化物伝導性の金属膜又はその酸化物膜を設けたの
で、穴の埋め込みの前処理をしなくてもビア部やコンタ
クト部等を形成することができ、ひいては製品歩留も向
上させることができる半導体装置及びその製造方法並び
に導電層間コンタクト方法を提供することができる。
As described above in detail, according to the present invention, an oxide-conductive metal film showing conductivity even if oxidized or the oxide film thereof is provided at the bottom of a via hole or a contact hole. To provide a semiconductor device capable of forming a via portion, a contact portion, and the like without performing a pretreatment for filling a hole, thereby improving a product yield, a method of manufacturing the same, and a method of contacting a conductive layer. Can be.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の第1の実施の形態に係る半導体装置の
製造工程の一例を示す図。
FIG. 1 is a view showing an example of a manufacturing process of a semiconductor device according to a first embodiment of the present invention.

【図2】本発明の第2の実施の形態に係る半導体装置の
製造工程の一例を示す図。
FIG. 2 is a diagram illustrating an example of a manufacturing process of a semiconductor device according to a second embodiment of the present invention.

【図3】本発明に適用可能な酸化物電気伝導性金属の例
を示す図。
FIG. 3 is a diagram showing an example of an electrically conductive oxide metal applicable to the present invention.

【図4】従来のビア形成方法を示す製造工程図。FIG. 4 is a manufacturing process diagram showing a conventional via forming method.

【符号の説明】[Explanation of symbols]

1…絶縁膜層 2…アルミニュウム膜 3…ルセニウム膜 4…配線のパターニング 5…配線 6…層間絶縁膜 7…ビアのパターニング 8…ビアプラグの穴 9…大気開放により酸化されたルセニウム 10…タングステンプラグ 11…基板 12…RuO2 DESCRIPTION OF SYMBOLS 1 ... Insulating film layer 2 ... Aluminum film 3 ... Ruthenium film 4 ... Wiring patterning 5 ... Wiring 6 ... Interlayer insulating film 7 ... Via patterning 8 ... Via plug hole 9 ... Ruthenium oxidized by opening to the atmosphere 10 ... Tungsten plug 11 ... Substrate 12 ... RuO 2

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M104 BB02 BB04 BB14 BB18 BB36 DD37 DD43 DD46 FF13 FF21 HH20 5F033 JJ04 JJ08 JJ11 JJ18 JJ19 KK07 KK08 KK09 KK18 KK35 MM05 PP06 PP07 PP15 PP18 QQ08 QQ09 QQ10 QQ13 QQ37 WW00 XX33  ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 4M104 BB02 BB04 BB14 BB18 BB36 DD37 DD43 DD46 FF13 FF21 HH20 5F033 JJ04 JJ08 JJ11 JJ18 JJ19 KK07 KK08 KK09 KK18 KK35 MM05 PP06 PP07 PP15 PP18 QQ08 QQ09 QQ10 QQ13 QQ37 WW00 XX33

Claims (16)

【特許請求の範囲】[Claims] 【請求項1】 導電性物質上に、酸化されても導電性を
示す金属を材料とする導電性膜を形成する工程と、 前記導電性膜を含む表面上に層間絶縁膜を堆積させる工
程と、 パターニングされたレジストをマスクにして前記層間絶
縁膜をエッチングし、前記導電性膜を表面に露出させた
穴を形成する工程と、 前記レジスト除去後、前記穴に導電性の充填材を前処理
することなく埋め込む工程とを有することを特徴とする
半導体装置の製造方法。
A step of forming a conductive film made of a metal exhibiting conductivity even when oxidized on a conductive substance; and a step of depositing an interlayer insulating film on a surface including the conductive film. Etching the interlayer insulating film using the patterned resist as a mask to form a hole exposing the conductive film on the surface; and, after removing the resist, pre-treating the hole with a conductive filler. And embedding without performing the method.
【請求項2】 基板上に設けられた絶縁膜上に金属膜を
形成する工程と、 前記金属膜上に酸化されても導電性を示す金属を材料と
する導電性膜を形成する工程と、 パターニングされたレジストをマスクにして前記金属膜
と前記導電性膜とをエッチングし配線を形成する工程
と、 前記レジスト除去後、層間絶縁膜を堆積させる工程と、 パターニングされたレジストをマスクにして前記層間絶
縁膜をエッチングし、前記導電性膜を表面に露出させた
ビアの穴を形成する工程と、 レジスト除去後、前記ビアの穴に導電性の充填材を前処
理することなく埋め込む工程とを有することを特徴とす
る半導体装置の製造方法。
2. a step of forming a metal film on an insulating film provided on a substrate; and a step of forming a conductive film on the metal film, the material being made of a metal that exhibits conductivity even when oxidized. Forming a wiring by etching the metal film and the conductive film using a patterned resist as a mask, depositing an interlayer insulating film after removing the resist, and using the patterned resist as a mask, Forming a via hole exposing the conductive film on the surface by etching the interlayer insulating film, and embedding a conductive filler in the via hole without pre-processing after removing the resist. A method for manufacturing a semiconductor device, comprising:
【請求項3】 前記金属膜は、チタン又はアルミニュウ
ム何れかの積層構造であることを特徴とする請求項2記
載の半導体装置の製造方法。
3. The method according to claim 2, wherein the metal film has a laminated structure of either titanium or aluminum.
【請求項4】 前記充填材となる金属は、タングステ
ン、アルミニュウム、又はチタンの何れかであることを
特徴とする請求項1乃至3のうち何れか1項記載の半導
体装置の製造方法。
4. The method for manufacturing a semiconductor device according to claim 1, wherein the metal serving as the filler is any one of tungsten, aluminum, and titanium.
【請求項5】 前記酸化されても導電性を示す金属を材
料とする導電性膜は、当該金属の単体、その金属酸化
物、又は当該金属の単体と酸化物との混合物の何れかか
らなることを特徴とする請求項1乃至4のうち何れか1
項記載の半導体装置の製造方法。
5. The conductive film made of a metal that exhibits conductivity even when oxidized is made of any one of a simple substance of the metal, a metal oxide thereof, and a mixture of the simple substance of the metal and an oxide. The method according to claim 1, wherein:
13. The method for manufacturing a semiconductor device according to claim 1.
【請求項6】 前記酸化されても導電性を示す金属は、
その金属酸化物の電気抵抗率が100[μΩ・m]以下
であることを特徴とする請求項5記載の半導体装置の製
造方法。
6. The metal which exhibits conductivity even when oxidized,
6. The method according to claim 5, wherein the metal oxide has an electric resistivity of 100 [μΩ · m] or less.
【請求項7】 前記酸化されても導電性を示す金属は、
Ru,Re,又はIrの何れかであることを特徴とする
請求項6記載の半導体装置の製造方法。
7. The metal exhibiting conductivity even when oxidized,
7. The method for manufacturing a semiconductor device according to claim 6, wherein the semiconductor device is one of Ru, Re, and Ir.
【請求項8】 一の導電性物質と、他の導電性物質との
間に層間絶縁膜が設けられる半導体装置において、 前記一の導電性物質上に設けられた,酸化されても導電
性を示す金属を材料とする導電性層と、 前記層間絶縁膜に、前記他の導電性物質から前記導電性
層に達するように穴が設けられており、かつ当該穴に充
填されている導電性の充填材とを備えたことを特徴とす
る半導体装置。
8. A semiconductor device in which an interlayer insulating film is provided between one conductive material and another conductive material, wherein the conductive material is provided on the one conductive material even if it is oxidized. A conductive layer made of a metal as shown in the drawing, and a hole is provided in the interlayer insulating film so as to reach the conductive layer from the other conductive substance, and a conductive material filled in the hole is provided. A semiconductor device comprising a filler.
【請求項9】 基板上に設けられた絶縁膜上の金属配線
と、他の金属配線との間に層間絶縁膜が設けられる半導
体装置において、 前記金属配線上に設けられた,酸化されても導電性を示
す金属を材料とする導電性層と、 前記層間絶縁膜に、前記他の金属配線から前記導電性層
に達するようにビアの穴が設けられており、かつ当該ビ
アの穴に充填されている導電性の充填材とを備えたこと
を特徴とする半導体装置。
9. A semiconductor device in which an interlayer insulating film is provided between a metal wiring on an insulating film provided on a substrate and another metal wiring, the semiconductor device being provided on the metal wiring even if it is oxidized. A conductive layer made of a metal having conductivity; and a via hole provided in the interlayer insulating film so as to reach the conductive layer from the other metal wiring, and filling the via hole. A semiconductor device, comprising: a conductive filler material;
【請求項10】 前記金属配線は、チタン又はアルミニ
ュウム何れかの積層構造であることを特徴とする請求項
9記載の半導体装置。
10. The semiconductor device according to claim 9, wherein said metal wiring has a laminated structure of either titanium or aluminum.
【請求項11】 前記充填材となる金属は、タングステ
ン、アルミニュウム、又はチタンの何れかであることを
特徴とする請求項8乃至10のうち何れか1項記載の半
導体装置。
11. The semiconductor device according to claim 8, wherein the metal serving as the filler is any one of tungsten, aluminum, and titanium.
【請求項12】 前記酸化されても導電性を示す金属を
材料とする導電性層は、当該金属の単体、その金属酸化
物、又は当該金属の単体と酸化物との混合物の何れかか
らなることを特徴とする請求項8乃至11のうち何れか
1項記載の半導体装置。
12. The conductive layer made of a metal exhibiting conductivity even when oxidized is made of any one of a simple substance of the metal, a metal oxide thereof, and a mixture of the simple substance of the metal and an oxide. The semiconductor device according to claim 8, wherein:
【請求項13】 前記酸化されても導電性を示す金属
は、その金属酸化物の電気抵抗率が100[μΩ・m]
以下であることを特徴とする請求項12記載の半導体装
置。
13. The metal exhibiting conductivity even when oxidized has an electrical resistivity of 100 [μΩ · m] of the metal oxide.
13. The semiconductor device according to claim 12, wherein:
【請求項14】 前記酸化されても導電性を示す金属
は、Ru,Re,又はIrの何れかであることを特徴と
する請求項13記載の半導体装置。
14. The semiconductor device according to claim 13, wherein the metal exhibiting conductivity even when oxidized is one of Ru, Re, and Ir.
【請求項15】 半導体基板あるいは金属配線と、他の
金属配線との間に層間絶縁膜が設けられている場合に、
両者間の電気伝導を確保するための半導体装置の導電層
間コンタクト方法において、 前記半導体基板あるいは金属配線上に、酸化されても導
電性を示す金属を材料とする導電性層を堆積し、 前記層間絶縁膜に、前記導電性層の表面が露出するよう
にかつ当該導電性層と前記他の金属配線との間に穴を設
け、 さらに、前記穴に導電性の充填材を充填することを特徴
とする半導体装置の導電層間コンタクト方法。
15. When an interlayer insulating film is provided between a semiconductor substrate or a metal wiring and another metal wiring,
A method for contacting a conductive layer of a semiconductor device for securing electrical conduction between the two, comprising: depositing a conductive layer made of a metal exhibiting conductivity even when oxidized on the semiconductor substrate or the metal wiring; A hole is provided in the insulating film so that the surface of the conductive layer is exposed and between the conductive layer and the other metal wiring, and the hole is filled with a conductive filler. A method for contacting a conductive layer of a semiconductor device.
【請求項16】 前記酸化されても導電性を示す金属を
材料とする導電性層は、当該金属の単体、その金属酸化
物、又は当該金属の単体と酸化物との混合物の何れかか
らなることを特徴とする請求項15項記載の半導体装置
の導電層間コンタクト方法。
16. The conductive layer made of a metal exhibiting conductivity even when oxidized is made of any of a simple substance of the metal, a metal oxide thereof, and a mixture of the simple substance of the metal and an oxide. The method for contacting a conductive layer of a semiconductor device according to claim 15, wherein:
JP11073066A 1999-03-18 1999-03-18 Semiconductor device, manufacture thereof and contact between conductive layers Pending JP2000269332A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11073066A JP2000269332A (en) 1999-03-18 1999-03-18 Semiconductor device, manufacture thereof and contact between conductive layers

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11073066A JP2000269332A (en) 1999-03-18 1999-03-18 Semiconductor device, manufacture thereof and contact between conductive layers

Publications (1)

Publication Number Publication Date
JP2000269332A true JP2000269332A (en) 2000-09-29

Family

ID=13507607

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11073066A Pending JP2000269332A (en) 1999-03-18 1999-03-18 Semiconductor device, manufacture thereof and contact between conductive layers

Country Status (1)

Country Link
JP (1) JP2000269332A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102057431B1 (en) * 2013-11-05 2019-12-19 삼성전자 주식회사 Semiconductor device and fabricating method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102057431B1 (en) * 2013-11-05 2019-12-19 삼성전자 주식회사 Semiconductor device and fabricating method thereof

Similar Documents

Publication Publication Date Title
JP5430946B2 (en) Interconnect structure forming method
US8222146B2 (en) Semiconductor device with a line and method of fabrication thereof
US20080128907A1 (en) Semiconductor structure with liner
JP2005340808A (en) Barrier structure of semiconductor device
JP2002075994A (en) Semiconductor device and its manufacturing method
JPH10144688A (en) Method of forming contact plugs of semiconductor device having contact holes different in size
JPH04293233A (en) Forming method of metal plug
JP2008166756A (en) Interlayer wiring element based on carbon nanotube
TW200400590A (en) Method for forming copper metal line in semiconductor device
JP2008060243A (en) Semiconductor device and manufacturing method thereof
JP2000269332A (en) Semiconductor device, manufacture thereof and contact between conductive layers
US20040137719A1 (en) Method for forming metal line of semiconductor device
JP2002064139A (en) Method of manufacturing semiconductor device
JP2002110784A (en) Manufacturing method of multi-layer wiring structure, and its structure
JPH0823028A (en) Semiconductor device having multilayer interconnect and manufacture thereof
JP2004039879A (en) Manufacturing method of semiconductor device
JP3956118B2 (en) Semiconductor device manufacturing method and semiconductor device
JP2009266999A (en) Semiconductor device, and its manufacturing method
JPH05251566A (en) Multilayer interconnection structure
JPH09167801A (en) Method for forming tungsten plug of semiconductor element
JP2925094B2 (en) Method for manufacturing semiconductor device
JPH08203899A (en) Fabrication of semiconductor device
JPH06291194A (en) Manufacture for semiconductor device
KR0152922B1 (en) Wire forming method of a semiconductor device
JP2000294640A (en) Manufacture of a semiconductor device