JP2000260965A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ローカルデータ線と主データ線の間の接続を行
うスペースを設けたＤＲＡＭ等の高度に集積された半導
体記憶装置を提供する。 【解決手段】複数のセンスアンプが複数のグループに分
けられる。各グループののセンスアンプは、グループに
含まれる少なくとも１つのイコライザを有する。各グル
ープのセンスアンプに電源電圧を供給するトランジスタ
の数は、グランド電圧を供給するトランジスタの数と異
なる。センスアンプに電力を与えるトランジスタの数が
減少すること及びセンスアンプの各グループにイコライ
ザが配線されることによって、半導体記憶装置の全体の
サイズが縮小される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば半導体記憶
装置に係わり、特に、ドライバ用のトランジスタを有す
るセンスアンプの改良に関する。

【０００２】

【従来の技術】半導体記憶装置に対する高集積化の要求
に対応するため、ビット線、ワード線及びセンスアンプ
等は一層高密度なパターンが必要とされている。図１
（ａ）、（ｂ）、（ｃ）はこれらパターンの進展を示し
ている。図１（ａ）は、先の世代のＤＲＡＭのアーキテ
クチャ（例えば、２５６Ｋビット乃至４Ｍビット等）を
概略的に示しており、ビット線ＢＬに接続されたメモリ
セル（図示されていない）を含むメモリセルアレイ１０
を示している。

【０００３】メモリセルアレイ１０のビット線ＢＬはセ
ンスアンプ（Ｓ／Ａ）１４に接続され、センスアンプ１
４は、データを入出力するための入出力（Ｉ／Ｏ）デー
タ線に、例えばカラムスイッチに与えられたカラム選択
信号によって選択的に接続される。

【０００４】図１（ｂ）は、後の世代のＤＲＡＭアーキ
テクチャ（例えば１６Ｍビット等）を概略的に示してお
り、複数のメモリセルアレイ２０を示している。各メモ
リセルアレイ２０は、ビット線ＢＬに接続されたメモリ
セル（図示されていない）を含んでいる。メモリセルア
レイ２０のビット線ＢＬはセンスアンプに接続され、セ
ンスアンプはローカルデータ線（ＬＤＱ）に選択的に接
続される。図面を簡潔化するため、図１（ｂ）にはセン
スアンプを示していない。センスアンプは、カラム選択
信号に応じてカラムスイッチにより選択的にＬＤＱに接
続される。ＬＤＱはスイッチ２２を介して主データ線
（ＭＤＱ）に選択的に接続される。

【０００５】図１（ｃ）は、さらに後の世代のＤＲＡＭ
アーキテクチャ（例えば６４Ｍビット以上）を概略的に
示したものであり、複数のメモリセルアレイ３０を示し
ている。各メモリセルアレイ３０は、ビット線に接続さ
れたメモリセルを含んでいる。図面を簡潔化するため、
図１（ｃ）ではメモリセル及びビット線を示していな
い。図１（ｂ）に示すＤＲＡＭアーキテクチャのよう
に、メモリセルアレイのビット線は図示せぬセンスアン
プに接続され、このセンスアンプは選択的にＬＤＱに接
続され、ＬＤＱはスイッチ２２を介して選択的にＭＤＱ
に接続される。

【０００６】図１（ｃ）に示す主データ線ＭＤＱは、メ
モリセルアレイの周辺に配置されている図１（ｂ）のＭ
ＤＱに対して、メモリセルアレイ３０上を横切って配置
されている。

【０００７】図１（ｃ）に示すアーキテクチャは高集積
化されたＤＲＡＭに有効に適用できる。すなわち、メモ
リセルアレイに重ねて形成された広いデータパスは、図
１（ｂ）に示すメモリセルアレイの周辺に形成された広
いデータパスより“場所”を必要としないためである。
さらに、図１（ｂ）のアーキテクチャのようにメモリセ
ルアレイの周辺に広いデータパスを形成した場合、配線
容量及びアクセス時間が増加するため、図１（ｃ）に示
すアーキテクチャは、図１（ｂ）のアーキテクチャより
利点を有している。

【０００８】

【発明が解決しようとする課題】図２は図１（ｃ）に示
すアーキテクチャの詳細なブロック図を示しており、ビ
ット線及びそのビット線と交差して配置されたワード線
を含むメモリセルアレイ３０を示している。ビット線
は、Ｓ／Ａと示したセンスアンプに接続されている。カ
ラム選択信号は、センスアンプＳ／ＡをＬＤＱ線対（図
２のＬＤＱ、／ＬＤＱ（／は反転信号を示している））
に選択的に接続するためにスイッチ（図２に示されてい
ない）を制御する。ＬＤＱ線対は、スイッチＭＤＱＳＷ
を介してＭＤＱ線対（図２のＭＤＱ、／ＭＤＱ）に接続
されている。図２に示すアーキテクチャのようなアーキ
テクチャ、あるいは幾つかの別の類似したアーキテクチ
ャ、を有するＤＲＡＭの物理的レイアウトは、ＬＤＱ線
対とＭＤＱ線対との適切な接続のためになされるべきで
あり、そうすることによりデータパスは記憶装置の入力
／出力を効率的に行うように構成される。

【０００９】さらに、物理的レイアウトにおいては、Ｌ
ＤＱ線対とＭＤＱ線対とを接続するＭＤＱＳＷを配置す
るためのスペースを設けなければならない。ＭＤＱＳＷ
のスペースを設けたことにより、センスアンプを配置す
るために必要な面積が増加しないことが望ましい。セン
スアンプは半導体記憶装置において繰り返し多数使用さ
れる構造であるため、センスアンプを配置するための面
積が僅かに増加しても、結果的に記憶装置のサイズが大
幅に増加してしまう。

【００１０】スイッチＭＤＱＳＷを配置するためのスペ
ースをもたらすレイアウト設計の一例は、米国特許第5,
636,158 号の明細書に記載されており、その内容は参照
によりそのまま本明細書に組み込まれる。この第5,636,
158 号明細書において、隣接したメモリセルアレイ相互
間のビット線部分は、図３に示すように屈曲され、それ
によって１対のセンスアンプの間にスペースが設けられ
る。ＭＤＱＳＷや他のスペーサ装置をこのスペースに配
置してもよい。

【００１１】しかし、図３に示すスイッチ領域を形成す
るためにビット線を屈曲すると、隣接したセルアレイ相
互間のスペース「Ｓ」を十分に縮小できず、結果的にス
ペース「Ｓ」の範囲に制限が生じてしまう。さらに、ビ
ット線部分の傾斜や屈曲は、記憶装置の製造の際に使用
されるリソグラフィあるいはエッチング処理が困難であ
る。例えば傾斜や屈曲された形状は、２５６ＭビットＤ
ＲＡＭの製造プロセスで使用される現在の技術、すなわ
ちオフ・アクシス照射（off-axis illumination：輪帯
照明）技術を使用する直線的な形状よりも処理が困難で
ある。これは傾斜や屈曲を有する特徴構造の半導体装置
を大量生産する能力に悪影響を及ぼす。

【００１２】本発明は、上記課題を解決するためになさ
れたものであり、ローカルデータ線と主データ線とを最
適に接続し、データを入出力するために効果的に構成さ
れたデータパスを設け、さらに、ローカルデータ線と主
データ線とを接続するためのスイッチを設置するための
スペースを設けるために、ＤＲＡＭのように高集積化さ
れた半導体記憶装置用のレイアウトを提供することがで
き、さらに、大量生産に適したプロセスを使用して製造
することが可能な半導体記憶装置を提供しようとするも
のである。

【００１３】

【課題を解決するための手段】本発明によれば、複数の
メモリセルを有するメモリアレイと、前記メモリアレイ
に接続された複数のビット線と、それぞれが前記ビット
線に接続され、複数のグループに分けられた複数のセン
スアンプと、前記複数の各グループのセンスアンプとこ
れらのセンスアンプに電源電圧を供給する電源電圧線と
に接続された第１の数のトランジスタと、前記複数の各
グループのセンスアンプとこれらのセンスアンプにグラ
ンド電圧を供給するグランド線とに接続された第２の数
のトランジスタとを具備することを特徴とする半導体記
憶装置が提供されている。

【００１４】本発明によれば、複数のメモリセルを有す
るメモリアレイと、前記メモリアレイに接続された複数
のビット線と、それぞれが前記ビット線に接続され、複
数のグループに分けられた複数のセンスアンプと、前記
複数の各グループのセンスアンプとこれらのセンスアン
プに電源電圧を供給する電源電圧線とに接続された第１
の数のトランジスタと、前記複数の各グループのセンス
アンプとこれらのセンスアンプにグランド電圧を供給す
るグランド線とに接続された第２の数のトランジスタ
と、前記センスアンプのグループの少なくとも１個のグ
ループに設けられた１つのイコライザとを具備すること
を特徴とする半導体記憶装置が提供されている。

【００１５】本発明によれば、それぞれが複数のビット
線に接続され、複数のグループに分けられた複数のセン
スアンプと、前記複数の各グループのセンスアンプとこ
れらのセンスアンプに電源電圧を供給する電源電圧線と
に接続された第１の数のトランジスタと、前記複数の各
グループのセンスアンプとこれらのセンスアンプにグラ
ンド電圧を供給するグランド線とに接続され、前記第１
の数とは異なる第２の数のトランジスタと、前記センス
アンプのグループの少なくとも１個のグループに設けら
れた１つのイコライザとを有する半導体記憶装置におい
て、前記イコライザを動作させ、前記第１のトランジス
タと前記第２のトランジスタとを動作させ、前記センス
アンプの１個を用いて前記ビット線間の電位差を検出す
ることを特徴とする半導体記憶装置の動作方法が提供さ
れている。

【００１６】本発明によれば、複数のメモリセルを有す
るメモリアレイと、前記メモリアレイに接続された複数
のビット線と、それぞれが前記ビット線に接続され、複
数のグループに分けられた複数のセンスアンプと、前記
複数の各グループのセンスアンプとこれらのセンスアン
プに電源電圧を供給する電源電圧線とに接続された第１
の数のトランジスタと、前記複数の各グループのセンス
アンプとこれらのセンスアンプにグランド電圧を供給す
るグランド線とに接続され、前記第１の数とは異なる第
２の数のトランジスタとを具備することを特徴とする半
導体記憶装置が提供されている。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００１８】この実施の形態では、本発明を階層構造で
構成されたＤＲＡＭに適用した場合について説明する。
特に、本発明は２５６ＭビットのＤＲＡＭに係わる。こ
のＤＲＡＭは１６個のユニット回路を含み、各ユニット
回路は１６個のブロック回路を含み、各ブロック回路は
１６個のセグメントを含み、各セグメントは３２個（＋
スペア）のセグメントセルアレイ回路を含んでいる。各
ユニット回路は１６Ｍビットのデータを記憶する。した
がって、１６個のユニット回路は全体で２５６Ｍビット
のデータを記憶する。ＤＲＡＭのメモリセルは、Nesbit
氏等による文献“A 0.6 μｍ2 256Mb Trench DRAM Cell
With Self Aligned BuriEd Strap(BEST) ”(IEDM Dige
st of Trench Papers, December 1993, pp.627-620) に
記載されるトレンチキャシパタＤＲＡＭセルにより構成
してもよい。この文献の内容は参照によりそのまま本明
細書に組み込まれる。

【００１９】図４は、２５６ＭビットのＤＲＡＭを構成
する１６個のユニット回路のうちの１つを示すブロック
図である。図４に示すユニット回路は、１６個の１Ｍビ
ットブロックと、１個の冗長ブロック（例えば１２８ｋ
ビット）と、１個の主データバスセンスアンプ列ＭＤＱ
Ｓ／Ａとを含んでいる。

【００２０】図５は、１つの１Ｍビットブロックを示し
ている。この１Ｍビットブロックは１６個のセグメント
を含んでいる。セグメントは図５において番号＜０＞乃
至＜１５＞で示されている。各セグメントは、５１２本
のワード線と１３２本のビット線対で構成されたメモリ
セルアレイを含んでいる。１３２本のビット線対のう
ち、４本のビット線対はスペアのビット線対として設け
られている。図５に示すように、セグメントはダブルセ
グメント対で構成されている。

【００２１】図６は、図５のダブルセグメント対を示す
ブロック図であり、第１のセグメント（図６の左側に記
載している）を詳細に記載している。図６の右側に示し
た第２のセグメントは、実質的に第１のセグメントの鏡
像である。第１のセグメントは、ＳＣＡ０乃至ＳＣＡ３
１で示す３２個のセグメントセルアレイ回路を含んでい
る。第１のセグメントはさらにスペアセルアレイ回路を
含んでいる。各セルアレイ回路は５１２本のワード線と
４つのビット線対を含み、各セルアレイ回路は2,048ビ
ットを記憶する構成とされている。したがって、３２個
のセルアレイ回路の各セグメントは65,546ビットを記憶
し、スペアが2,048 ビット設けられている。したがっ
て、各セグメント対は131,072ビットを記憶し、4,096
のスペアビットを備えている。

【００２２】各セグメントセルアレイ回路は４個のセン
スアンプ３０２を有し、各センスアンプはＬＤＱで示し
たローカルデータバスに選択的に接続される。ローカル
データバスＬＤＱは、ダブルセグメントにおける両方の
セグメントの各セグメントセルアレイ回路に配置されて
いる。しかし、いずれかのセグメントにおけるカラム選
択線（例えばＣＳＬ０乃至ＣＳＬ３１あるいはスペアカ
ラム選択線ＳＣＳＬ）によって選択されたセグメントセ
ルアレイ回路だけが、ローカルデータバスＬＤＱとセン
スアンプとの間でデータの転送を行うことができる。

【００２３】各ダブルセグメント対は、８本の主データ
線を有する主データバスを含んでいる。データ線は、相
補型の配線対を含んでいることが好ましい。図６に示さ
れた構成において、主データ線の４本は通過主データ線
（passing master data line）として示され、図６に示
されたダブルセグメント対の任意のローカルデータ線Ｌ
ＤＱには接続されていない。別の４本の主データ線は、
主データ線スイッチＭＤＱＳＷを通って４本のローカル
データ線ＬＤＱに選択的に接続される。

【００２４】本実施の形態において、ブロック中の１６
個のセグメント（図５参照）の各セグメントは、１組の
４本の主データ線を含んでいる。４本の主データ線のセ
ットは、図４に示された１６個のブロックの各ブロック
中の対応するセグメントを通って配置され、ＭＤＱ Ｓ
／Ａ列中のセンスアンプに接続されている。データ線の
構成に関する詳細は米国特許第5,546,349 号明細書に記
載されており、その内容は参照により本明細書に組み込
まれる。

【００２５】図７は、隣接したセルアレイ間で共用され
る両サイドセンスアンプ列（two-sided sense amplifie
r row）を有するセルアレイ回路の一部分を示すブロッ
ク図である。図６のセンスアンプ３０２は、このような
両サイドセンスアンプによって構成される。センスアン
プ列７１６はセルアレイＮ及びセルアレイＮ−１の両方
に共有され、センスアンプ列７１４はセルアレイＮ及び
セルアレイＮ＋１（図７には図示していない）の両方に
共有され、センスアンプ列７１８はセルアレイＮ−１及
びセルアレイＮ−２（図７には図示していない）の両方
に共有されている。

【００２６】図８は、両サイドに共用されたセンスアン
プ、及びローカルデータ線ＬＤＱを主データ線ＭＤＱに
接続する主データバススイッチＭＤＱＳＷを概略的に示
す回路図である。図８に示すローカルデータ線ＬＤＱ
は、相補信号を伝送する単一の配線である。同様に、主
データ線ＭＤＱも相補信号を伝送を有する単一の配線で
ある。主データ線スイッチＭＤＱＳＷは２つのスイッチ
からなり、これらスイッチによりローカルデータ線対Ｌ
ＤＱを主データ線ＭＤＱ対に接続する。これらスイッチ
は好ましくはＭＯＳタイプのトランジスタにより構成さ
れる。

【００２７】センスアンプは、Ｎ型のセンスアンプと、
Ｐ型のセンスアンプとにより構成されている。Ｎ型のセ
ンスアンプは第１のＳ／Ａドライバ７０１から供給され
る信号／ＳＡＮにより制御され、Ｐ型のセンスアンプは
第２のＳ／Ａドライバ７０２から供給される信号ＳＡＰ
により制御される。Ｎ型及びＰ型のセンスアンプは共に
ラッチ型センスアンプ回路（latching sense amplifie
r）を形成する。センスアンプにおいてラッチされた信
号は、カラム選択スイッチＣＯＬＳＷを介してローカル
データ線ＬＤＱに伝送される。カラム選択スイッチＣＯ
ＬＳＷは、カラム選択信号ＣＳＬ、例えば、図５におけ
るＣＳＬ０乃至ＣＳＬ３１に対応する信号、によって制
御される。ラッチ型センスアンプは、２つのイコライザ
／マルチプレクサ（ＥＱ／ＭＵＸ）回路の１つを通って
ビット線対に接続され、各イコライザ／マルチプレクサ
はＮ型のセンスアンプ及びＰ型のセンスアンプにそれぞ
れ隣接して配置されている。イコライザ／マルチプレク
サのマルチプレクサ部分は１対のスイッチングトランジ
スタを含んでいる。それらは図９に示すように、２つの
相補信号線（ＢＬ、／ＢＬ）にそれぞれ直列接続されて
いる。

【００２８】図９において、第１のマルチプレクサは信
号ＭＵＸｉｌ（ｉ＝１）によって制御され、第２のマル
チプレクサは信号ＭＵＸｉｒ（ｉ＝１）によって制御さ
れる。図９において、ビット線イコライザ（ＢＬＥＱ）
は、ビット線対ＢＬ、／ＢＬの相互間に接続されてい
る。通常、このようなビット線イコライザは、ビット線
対の相互間に接続された単一のスイッチングトランジス
タ、あるいは一対のスイッチングトランジスタにより構
成される。

【００２９】図８及び図９において、２つのイコライザ
／マルチプレクサ（ＥＱ／ＭＵＸ）にはそれぞれに１つ
のビット線対が接続されている。したがって、２つのイ
コライザ／マルチプレクサには２対のビット線が接続さ
れている。さらに、イコライザ／マルチプレクサに接続
されたビット線対に隣接して、これらイコライザ／マル
チプレクサに接続されていない２対のビット線が配置さ
れている。つまり、図８及び図９に示すセンスアンプ
は、図７に示すように、隣接したセルアレイにより共用
される両サイドセンスアンプ回路である。

【００３０】さらに、図９は、ローカルデータバスＬＤ
Ｑに接続された主バススイッチＭＤＱＳＷを示してい
る。上述したように、センスアンプＳＡはＮ型及びＰ型
のセンスアンプ部分の両方を含み、ビット線イコライザ
ＢＬＥＱはシャントトランジスタスイッチ（shunting t
ransistor switch）を含んでいる。信号ＭＵＸｉｌ及び
ＭＵＸｉｒによって制御されるＭＯＳトランジスタは、
２つのセルアレイによりセンスアンプを共用できるよう
にするマルチプレクサを形成する。信号を伝送する前
に、ローカルデータ線ＬＤＱ、／ＬＤＱを構成する２つ
の相補配線は、ビット線イコライザＢＬＥＱとほぼ同じ
構成で配置されたローカルデータ線イコライザＬＤＱＥ
Ｑ（以下、単にイコライザＬＤＱＥＱとも言う）とイコ
ライズされる。主データ線スイッチＭＤＱＳＷは、ロー
カルデータ線対ＬＤＱ、／ＬＤＱを主データ線対ＭＤＱ
に接続する。

【００３１】各ＬＤＱ線をイコライザＬＤＱ ＥＱに接
続する必要があるが、本発明の特徴は、ＬＤＱ線とイコ
ライザＬＤＱ ＥＱの簡単な接続を提供することであ
る。つまり、本発明の特徴は、ローカルデータ線とロー
カルデータ線イコライザＬＤＱＥＱとを簡単に接続する
ため、ローカルデータ線を撚るように曲げる（twistin
g）ことである。特に、小さなイコライザＬＤＱ ＥＱ
は各クロスポイントに配置してもよい。

【００３２】図１７は、本発明の一実施例に係わるＬＤ
Ｑ線とイコライザＬＤＱ ＥＱを配置した概略図を示し
ている。この場合、複数のイコライザＬＤＱ ＥＱは、
複数のＬＤＱ線にイコライズ電圧（ＶＢＬＥＱ）を供給
する。全てのＬＤＱ線用に１つのイコライザＬＤＱ Ｅ
Ｑを用いる代わりに、複数の小さなイコライザが設けら
れる。図２０を用いて後述するように、少なくとも一実
施の形態において、これら小さなイコライザＬＤＱ Ｅ
Ｑは、図示せぬ複数のセンスアンプ（ＳＡ）に対応して
配置される。複数のセンスアンプ（ＳＡ）にイコライザ
ＬＤＱ ＥＱを配置する少なくとも１つの利点は、各セ
ンスアンプＳＡのサイズがわずかに増加するが、イコラ
イザを分割するために必要な広さの領域を省けることで
ある。配線１７０１〜１７０４はＬＤＱ線をイコライザ
ＬＤＱ ＥＱに接続する。配線１７０１〜１７０４が占
める領域を最小とするため、ＬＤＱ線（１−４）は、互
いの位置が変えられ、各イコライザＬＤＱ ＥＱの近傍
に配置される。ＬＤＱ線を曲げてイコライザＬＤＱ Ｅ
Ｑと接続する構成は、配線１７０１〜１７０４の配線長
を最短化できるという効果も有している。この接続には
種々の方式が使用される。例えばＬＤＱ線の部分ＡとＢ
は第１の層に配置される。ＬＤＱ線の配置方向を変えて
接続を完全とするため、部分Ｃは部分Ｂの上方を跨った
り下方に配置される。あるいは、部分Ａ及びＣが同層で
あり、部分Ｂが第２の層であってもよい。

【００３３】ＬＤＱ線を曲げることにより、例えば図１
８に示す構成のように、各イコライザＬＤＱ ＥＱに対
応するＬＤＱ線を容易に接続することができる。図１８
は、各ＬＤＱ線をイコライザＬＤＱ ＥＱに接続するた
め、多数のジャンパーを必要とするレイアウト方式を示
している。この場合、複数のイコライザＬＤＱ ＥＱに
複数のＬＤＱ線を接続することは比較的簡単に見える。
しかし、配線１８０１〜１８０４は、各接続を完全に行
うため、必要とされる領域が増加することにより、チッ
プのレイアウトに影響を与える。例えばＬＤＱ線との簡
単な接続に有効なイコライザの再配置が可能である反
面、このような再配置は、ＬＤＱ線とＭＤＱ線を接続す
るためのスイッチＳＷの効果的な配置に影響を与える。

【００３４】また、図１７に示すように、スイッチＳＷ
はＬＤＱ線とＭＤＱ線（例えば、ＭＤＱ１及びＭＤＱ
２）を接続する。図１８は、各ＬＤＱ線と１つのＭＤＱ
線を接続するためのひとつのスイッチを示しているのに
対して、図１７に示す本発明では、各ＬＤＱ線と少なく
とも２つの異なるＭＤＱ線（ＭＤＱ１とＭＤＱ）とを接
続する２つのスイッチを示している。各ＬＤＱ線とそれ
以上のＭＤＱ線を接続するために、より多くのスイッチ
ＳＷが設けられていることが分かる。図１７に示すよう
に、これらスイッチは、配線接続に必要な領域を最小化
するために、ＬＤＱ線グループの両側方に位置される。
例えば、ＬＤＱ線とＭＤＱ１とを接続するスイッチＳＷ
は、ＬＤＱ線の左側に配置され、ＬＤＱ線とＭＤＱ２と
を接続するスイッチＳＷは、ＬＤＱ線の右側に配置され
る。また、例えば図１７の右側に示すように、スイッチ
ＳＷはイコライザＬＤＱ ＥＱ間に点在される。図１７
と図１８を比較すると、図１７に示す構成の場合、図１
８に示すようなＬＤＱ線とスイッチＳＷとを接続する長
いジャンパー１８０５〜１８０８が顕著に短縮される。

【００３５】さらに、ＭＤＱ線をＬＤＱ線と異なる層に
配置した場合、ＬＤＱ線とＭＤＱ線間を接続するための
占有面積を大幅に削減できる。この例において、スイッ
チＳＷとＭＤＱ線は、ＬＤＱ線の部分ＡとＢを含む第１
の層上の第２の層（部分Ｃを含む）でＬＤＱ線（１〜
４）と接続してもよい。ここで、ＭＤＱ線と所要のＬＤ
Ｑ線間のスイッチＳＷによる接続は、最小限とされる。
ＬＤＱ線は、ＭＤＱ線とスイッチＳＷに配置され、本発
明の範囲内であることは容易に理解できる。この他のア
レンジにおいて、スイッチは、上方に種々の配線が配置
された下地のシリコン又はエピタキシャル層に形成され
る。さらに、ＭＤＱ線、スイッチ、ＬＤＱ線は、領域を
確保するため異なる層に全て配置される。

【００３６】図１９は、ＭＤＱ線、ＬＤＱ線、ＳＷ、イ
コライザＬＤＱ ＥＱのレイアウトを概略的に示してい
る。

【００３７】上記説明は４本のＬＤＱ線について説明し
たが、本発明はこれに限定されるものではなく、ＬＤＱ
線は、例えば他の本数、例えば２個のＬＤＱ線又は８個
のＬＤＱ線にも適用できる。また、スイッチＳＷの数は
ＬＤＱ線の数の倍数、例えば、２本のＬＤＱ線に対して
４個のスイッチＳＷ、又は８本のＬＤＱ線に対して１６
個のスイッチＳＷを使用することもできる。

【００３８】従来、半導体記憶装置は、比較的高い電気
比抵抗を有するポリシリコン等の材料でワード線を形成
している。通常、ＤＲＡＭの記憶容量が増加するに従い
ワード線の長さが増加する。ワード線の長さが長くなる
と、ワード線の比抵抗及び寄生キャパシタンスが増加
し、信号を高速に伝送することが困難となる。そこで、
この問題を解決する方法の１つとして、第１及び第２の
ワード線部分を具備するワード線が使用される。すなわ
ち、図９に示すワード線ＷＬは、図１０（ｂ）に示すよ
うに、低い比抵抗を有する材料（例えばアルミニウム等
の金属）で形成された上方ワード線部分１０１をそれぞ
れ含み、この上方ワード線部分１０１はセルトランジス
タのゲートを形成する下方ワード線部分１０２と並列に
配置されている。上方ワード線及び下方ワード線は、予
め定められた間隔で配置された導電性のステッチ１０３
により接続される。

【００３９】図１０（ａ）に示すように、ワード線ＷＬ
は、ビット線ＢＬとほぼ直行する方向で、ビット線と交
差するように配置される。上方ワード線部分１０１と下
方ワード線部分１０２が互いに接続されるシャント領域
（あるいはステッチ領域）は、ビット線及びメモリセル
が設けられていない領域である。メモリセルアレイ１０
０中で、セル領域相互間にはスペース１０６が形成され
ている。２５６ＭビットのＤＲＡＭの場合、スペース１
０６の幅は約２．６４マイクロメートルであるが、これ
は一例であり、本発明はこれに限定されるものではな
い。ワード線方向に互いに離間された複数のサブアレイ
１０５は、図１０（ａ）の概略的な上部平面図に示され
るようなスペース１０６によって離間されている。

【００４０】図１１に示す概略的な上部平面図におい
て、ビット線はメモリセルアレイ中のこれらオープンス
ペースに存在していないため、オープンスペース１０７
はセンスアンプ領域に設けられる。センスアンプ領域中
のこれらオープンスペース１０７はローカルデータ線を
主データ線に接続するためのスイッチを形成するために
使用される。

【００４１】図１２は、ローカルデータ線ＬＤＱと主デ
ータ線ＭＤＱを選択的に接続するためのオープンスペー
ス１０７に配置されたスイッチＭＤＱＳＷの構成を示し
ている。このスイッチは、第１のセンスアンプ領域６０
と第２のセンスアンプ領域６２との間のオープンスペー
ス１０７に形成されている。図１２のスイッチ装置は、
第１のスイッチングトランジスタ６４及び第２のスイッ
チングトランジスタ６６を含んでいる。スイッチ制御信
号が供給されるゲート６８は、第１及び第２のスイッチ
ングトランジスタに共通である。ローカルデータ線ＬＤ
Ｑは第１のＬＤＱ配線７０と第２のＬＤＱ配線７２を含
んでいる。主データ線ＭＤＱ線は第１のＭＤＱ配線７４
と第２のＭＤＱ配線７６を含んでいる。第１のＬＤＱ配
線７０は第１のスイッチングトランジスタ６４のソース
／ドレイン（Ｓ／Ｄ）領域に接続されている。第１のコ
ネクタ７８は、第１のスイッチングトランジスタ６４の
ドレイン／ソース（Ｄ／Ｓ）領域と、第１のＭＤＱ配線
７４とに接続されている。同様に、第２のＬＤＱ配線７
２はスイッチングトランジスタ６６のソース／ドレイン
領域に接続されている。第２のコネクタ８０はスイッチ
ングトランジスタ６６のドレイン／ソース領域と、第２
のＭＤＱ配線７６に接続されている。第１、第２のスイ
ッチングトランジスタ６６及び６８がスイッチ制御信号
によってオンとされたとき、第１のＬＤＱ配線７０はス
イッチングトランジスタ６４を介して第１のＭＤＱ配線
７４に接続され、第１のコネクタ７８及び第２のＬＤＱ
配線７２はスイッチングトランジスタ６６及び第２のコ
ネクタ８０を介して第２のＭＤＱ配線７６に接続され
る。

【００４２】本発明において、メモリセルアレイ１００
は奇数個のサブアレイ１０５に分割される。図１３の上
部平面図に示すように、奇数個のサブアレイ（図１３の
場合には９個）を設けることによって、偶数個のステッ
チ領域（図１３の場合には８個）がサブアレイ間に設け
られ、それによって、偶数個の主データ線ＭＤＱがロー
カルデータ線に接続される。半導体記憶装置は２進法の
性質を有しているため、主データ線は偶数個であること
が望ましい。最適な構成において、メモリセルアレイは
２^ｎ＋１個（ｎ≧１）のサブアレイに分割される。図１
３に示す構成の場合、ｎ＝３である。図５に示す１Ｍビ
ットのブロックの場合、ブロックは３３個のサブセクシ
ョンあるいはサブアレイに分割される。この場合、ｎ＝
５である。メモリセルアレイを２^ｎ＋１個のサブアレイ
に分割することにより、２^ｎ個のステッチ領域が設けら
れ、２^ｎ個の主データ線をローカルデータ線に接続する
ことができる。記憶装置の出力は一般的に２^ｎ個で構成
されるため、この構成は特に便利である。

【００４３】記憶装置の２進法の性質のため、メモリセ
ルアレイ中のメモリセルのカラムの数は偶数であり、一
般的に２のべき乗（すなわち、２^ｎ）と等しい。２^ｎ個
のカラムを奇数個のサブアレイに分割するため、少なく
とも幾つかのサブアレイのサイズは異なっていなければ
ならない。

【００４４】図１４（ａ）乃至図１４（ｃ）は、図５に
示す１Ｍビットのブロックを３２個のスペースに分割
し、それによってローカルデータ線を主データ線に接続
するスイッチ装置のためのスペースを設ける１つの方法
を示している。図１４（ｃ）の分解図に示すように、図
１４（ｂ）に概略的に示す基本回路は図６に示すセルア
レイ回路の１つに対応する。図１４（ｂ）に概略的に示
すように（ここにおいて１Ｍビットのブロックは＜０＞
乃至＜５２７＞の番号が付された５２８個のセルアレイ
回路を含んでいる）、スペースは、セグメント０のセル
アレイ回路＜１４＞と＜１５＞の間と、セグメント０の
セルアレイ回路＜３０＞と＜３１＞の間と、セグメント
１のセルアレイ回路＜４５＞と＜４６＞の間と、セグメ
ント１のセルアレイ回路＜６１＞と＜６２＞の間と、セ
グメント２のセルアレイ回路＜７６＞と＜７７＞の間
と、セグメント２のセルアレイ回路＜９２＞乃至＜９３
＞の間と、セグメント３のセルアレイ回路＜１０７＞と
＜１０８＞の間と、セグメント３のセルアレイ回路＜１
２３＞と＜１２４＞の間に設けられる。１Ｍビットのブ
ロック中の残りのセグメントのグループに対しても同じ
パターン（すなわち、Ｎ＝１５、Ｎ＝１６、Ｎ＝１５、
Ｎ＝１６、Ｎ＝１５、Ｎ＝１６、Ｎ＝１５、Ｎ＝１６、
Ｎ＝１６）が繰り返される。

【００４５】上述のように、本発明の半導体記憶装置の
スペースの数及び位置は、（例えば入出力のデータ幅が
広いＤＲＡＭに対して）ローカルデータ線を主データ線
に接続するに十分な数のスイッチが形成されるように選
択される。例えばメモリセルアレイを２^ｎ＋１個（ｎは
１以上）のサブアレイに分割すると、全部で２^ｎ個のス
ペースがサブアレイ間に設けられる。データの入出力に
関して２^ｎ本の主データ線を設けることが望ましいた
め、本発明は２^ｎ個のステッチ領域及び２^ｎ本の主デー
タ線において形成されたスイッチ間で都合のよい対応を
図ることができる。

【００４６】もちろん、２^ｎ＋１個のサブアレイを設け
るため、メモリセルアレイを分割する別の方法を使用し
てもよく、本発明はこの点において限定されない。例え
ば、図１５は、５個（すなわち２^２＋１）のサブアレイ
を設けるために、６４個のセルアレイ回路を分割する方
法を示している。この場合において、第１のサブアレイ
（Ａ）は１３個のセルアレイ回路を含み、第２のサブア
レイ（Ｂ）は１２個のセルアレイ回路を含み、第３のサ
ブアレイ（Ｃ）は１４個のセルアレイ回路を含み、第４
のサブアレイ（Ｂ）は１２個のセルアレイ回路を含み、
第５のサブアレイ（Ａ）は１３個のセルアレイ回路を含
んでいる。このパターンは必要に応じて繰り返してもよ
い。

【００４７】各ワード線の上部及び下部ワード線部分が
サブアレイ相互間の各スペースで一緒にステッチされる
必要はない。例えばワード線の上部及び下部ワード線部
分は、２つのステッチ領域毎、あるいは３つのステッチ
領域毎に一緒にステッチしてもよい。

【００４８】また、図１６（ａ）及び図１６（ｂ）に示
すように、隣接したワード線のステッチ領域は、互いに
関連してオフセットしてもよい。

【００４９】さらに、領域の削減は、サポート回路から
他のサポート回路に種々の回路を組み合わせることによ
りなされる。また、駆動トランジスタは、１つのアンプ
と反対のセンスアンプ群に電力を与えるために接続され
る。

【００５０】図２０は、複数のグループに分けられた１
つのグループ内の４個のセンスアンプＳＡ１〜ＳＡ４を
示している。センスアンプの各グループ用に、１つのイ
コライザＥＱが設けられ、イコライズパルスφＥＱによ
って制御される。従来のシステムはメモリアレイの全て
のセンスアンプに対して１つのイコライザを用いている
のに対して、本発明の１つの特徴は、グループの各メモ
リアレイ用のセンスアンプを複数のグループに分解し、
１つのイコライザ（ＥＱ）をグループ用に使うことであ
る。複数のセンスアンプのグループ毎にイコライザを設
けることにより、各イコライザ回路のサイズを削減でき
る。また、複数のセンスアンプのグループの一部として
イコライザを設けることにより、個別のイコライザ回路
は不要である。

【００５１】さらに、図２０は、複数のセンスアンプの
グループに電源を供給するドライバ用のＮチャネルトラ
ンジスタＮＳＥＴ及びＰチャネルトランジスタＰＳＥＴ
を示している。ここで、各グループのセンスアンプの数
が４個の場合を示している。しかし、他の例として、１
グループが２、８、１６個のセンスアンプを含む組み合
わせも可能である。トランジスタＮＳＥＴは４個のセン
スアンプＳＡ１〜ＳＡ４とグランド線との間に設けら
れ、φＮＳＥＴ信号によって制御される。トランジスタ
ＰＳＥＴは４個のセンスアンプＳＡ１〜ＳＡ４と電源電
圧線との間に設けられ、φＰＳＥＴ信号によって制御さ
れる。

【００５２】ここで、イコライズパルスφＥＱによって
イコライザ（ＥＱ）が動作（導通）され、さらにφＮＳ
ＥＴ信号及びφＰＳＥＴ信号によってトランジスタＮＳ
ＥＴ及びＰＳＥＴが動作（導通）され、これによって各
センスアンプによって対応するビット線ＢＬ、／ＢＬ間
の電位差が検出される。

【００５３】一実施の形態において、センスアンプのグ
ループ毎のトランジスタＰＳＥＴの数は、トランジスタ
ＮＳＥＴの数に等しい。他の実施の形態において、トラ
ンジスタＮＳＥＴの数はトランジスタＰＳＥＴの数と異
なる。図２０において、１つのトランジスタＮＳＥＴが
４個のセンスアンプの各グループに対して設けられ、２
個のトランジスタＰＳＥＴが４個のセンスアンプの同じ
グループに対して設けられる。トランジスタＰＳＥＴの
数と比較してセンスアンプのグループ毎のトランジスタ
ＮＳＥＴの数を削減できる利点は、著しい性能の低下を
防止してトランジスタＮＳＥＴ用の領域を減少できるこ
とである。同様に、トランジスタＰＳＥＴの数をセンス
アンプグループ毎のトランジスタＮＳＥＴの数と比較し
て削減するようにしてもよい。トランジスタＰＳＥＴと
トランジスタＮＳＥＴは同じタイプのトランジスタとし
てもよいことが分かる。あるいは、トランジスタＰＳＥ
ＴとトランジスタＮＳＥＴとは異なるタイプであっても
よい。

【００５４】さらに、１グループが３個以下のセンスア
ンプを含み、この１グループに対してそれぞれ１つのト
ランジスタＰＳＥＴとトランジスタＮＳＥＴ及び１つの
イコライザＥＱを設けるようにしてもよい。

【００５５】図２１は、本発明の実施の形態に係わるセ
ンスアンプの物理的なパターンレイアウトを示してい
る。同図において、２個のトランジスタＰＳＥＴが、セ
ンスアンプ（例えば、これに限定されないが、２個のＰ
チャネルトランジスタ（ＰｃｈＦ／Ｆ）と２個のＮチャ
ネルトランジスタ（Ｎｃｈ Ｆ／Ｆ）により構成されて
いる）用に設けられている。また、イコライザＥＱはセ
ンスアンプ内に設けられている。

【００５６】本発明は、メモリセルアレイが奇数個のア
レイに分割され、上部及び下部ワード線部分を一緒にス
テッチするステッチ領域がサブアレイ相互間の領域に形
成される記憶装置に限定されない。例えばワード線の遅
延を最小とする別の方式はローカルデコード／再駆動方
式を使用する。この場合、サブアレイ相互間のスペース
は、ローカルデコード及び再駆動回路を形成するために
使用すればよい。また、サブアレイ相互間のスペースに
ビット線が存在しないため、対応するオープンスペース
がセンスアンプ領域中に形成され、センスアンプにおけ
るこれらオープンスペースは、ローカルデータ線を主デ
ータ線に接続するスイッチの形成用に使用できる。

【００５７】上述のように、メモリセルアレイは奇数個
のサブアレイに分割される。上述のように、サブアレイ
相互間のスペースは第１及び第２のワード線部分を一緒
にステッチするために使用してもよいが、それに限定さ
れない。サブアレイ相互間のスペースにはビット線及び
メモリセルが形成されないため、対応するスペースはセ
ンスアンプのレイアウト中に形成される。これらスペー
スは、ローカルデータ線と主データ線を接続するスイッ
チを形成するために使用してもよい。

【００５８】この技術により、高集積化された半導体記
憶装置を形成できる。例えばセンスアンプのレイアウト
の幅は、上記米国特許第5,636,158 号明細書に記載され
たセンスアンプのレイアウトに比べて７％減少できると
推定される。さらに、本発明のレイアウトは、上記第5,
636,158 号明細書のレイアウトのように非線形のビット
線部分を含んでいない。このため、本発明のレイアウト
は大量生産に適している。

【００５９】その他、本発明は上記実施例に限定される
ものではなく、発明の要旨を変えない範囲において種々
変形実施可能なことは勿論である。

【００６０】

【発明の効果】以上、詳述したように本発明によれば、
ローカルデータ線と主データ線とを最適に接続し、デー
タを入出力するために効果的に構成されたデータパスを
設け、さらに、ローカルデータ線と主データ線とを接続
するためのスイッチを設置するためのスペースを設ける
ために、高集積化された半導体記憶装置用のレイアウト
を提供することができる。さらに、大量生産に適したプ
ロセスを使用して製造することが可能な半導体記憶装置
を提供できる。

【図面の簡単な説明】

【図１】図１（ａ）、（ｂ）、（ｃ）は種々の世代のＤ
ＲＡＭの構造を概略的に示す平面図。

【図２】図１（ｃ）に示すＤＲＡＭを詳細に示すブロッ
ク図。

【図３】従来技術によるローカルデータ線と主データ線
とを接続するスイッチを配置するためのスペースを示す
平面図。

【図４】２５６ＭビットＤＲＡＭを構成する１６個のユ
ニット回路のうちの１つを示すブロック図。

【図５】図４に示すユニット回路の１Ｍビットブロック
の１つを構成する１６個のセグメントを示すブロック
図。

【図６】図５に示すダブルセグメント対を示すブロック
図。

【図７】隣接したセルアレイ相互間で両サイドセンスア
ンプ列が共用されているセグメントセルアレイ回路を示
すブロック図。

【図８】共用された両サイドセンスアンプを示す回路
図。

【図９】図８に示された素子の詳細を示す回路図。

【図１０】図１０（ａ）は第１のワード線部分が第２の
ワード線部分に接続されるステッチ領域を示す上部平面
図、図１０（ｂ）は図１０（ａ）の１０Ｂ−１０Ｂ線に
沿った断面図。

【図１１】センスアンプ領域におけるオープンスペース
を概略的に示す平面図。

【図１２】ローカルデータ線ＬＤＱと主データ線ＭＤＱ
を選択的に接続するＭＤＱＳＷを概略的に示す平面図。

【図１３】偶数個のステッチ領域を設けるためメモリセ
ルアレイを奇数個のサブアレイに分割する場合を示す平
面図。

【図１４】スイッチ装置のための３２個のスペースを設
けるために図５の１Ｍビットブロックを分割する１つの
方法を示す概略図。

【図１５】スイッチ装置のための４個のスペースを設け
るために６４個のセルアレイ回路を分割する１つの方法
を示す概略図。

【図１６】図１６（ａ）は隣接したワード線のためのオ
フセットステッチ領域を示す平面図、図１６（ｂ）は図
１６（ａ）の１６Ｂ−１６Ｂ線に沿った断面図。

【図１７】本発明の実施例に係わり、曲げられたローカ
ルデータ線を示す回路図。

【図１８】図１７と比較される本発明の前提としての回
路図。

【図１９】本発明の実施例に係わるローカルデータ線、
メインデータ線、サポート回路アンプの物理的なレイア
ウトを示す概略図。

【図２０】本発明の実施例に係わり、イコライザ回路に
おけるセンスアンプグループに電圧を供給するトランジ
スタを示す概略図。

【図２１】本発明の実施例に係わり、センスアンプの物
理的なパターンレイアウトを示す概略図。

【符号の説明】

６０、６２…第１、第２のセンスアンプ領域、 １０５…サブアレイ、 １０６…スペース、 １０７…オープンスペース、 ７１４、７１６、７１８…センスアンプ。 ＷＬ…ワード線、 ＢＬ…ビット線、 ＬＤＱ…ローカルデータ線、 ＭＤＱ…主データ線、 ＬＤＯＥＱ…イコライザ、 ＭＤＱＳＷ…スイッチ Ｓ／Ａ…センスアンプ、 ＰＳＥＴ…Ｐチャネルトランジスタ、 ＮＳＥＴ…Ｎチャネルトランジスタ。

Claims (17)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを有するメモリアレイ
   と、 前記メモリアレイに接続された複数のビット線と、 それぞれが前記ビット線に接続され、複数のグループに
   分けられた複数のセンスアンプと、 前記複数の各グループのセンスアンプとこれらのセンス
   アンプに電源電圧を供給する電源電圧線とに接続された
   第１の数のトランジスタと、 前記複数の各グループのセンスアンプとこれらのセンス
   アンプにグランド電圧を供給するグランド線とに接続さ
   れた第２の数のトランジスタとを具備することを特徴と
   する半導体記憶装置。
2. 【請求項２】 前記センスアンプの複数の各グループが
   それぞれ４個のセンスアンプを有することを特徴とする
   請求項１記載の半導体記憶装置。
3. 【請求項３】 前記センスアンプの複数の各グループが
   それぞれ２個のセンスアンプを有することを特徴とする
   請求項１記載の半導体記憶装置。
4. 【請求項４】 前記センスアンプの複数の各グループが
   それぞれ８個のセンスアンプを有することを特徴とする
   請求項１記載の半導体記憶装置。
5. 【請求項５】 前記センスアンプの複数の各グループが
   それぞれ１６個のセンスアンプを有することを特徴とす
   る請求項１記載の半導体記憶装置。
6. 【請求項６】 前記第１の数が２であることを特徴とす
   る請求項１記載の半導体記憶装置。
7. 【請求項７】 前記第２の数が１であることを特徴とす
   る請求項６記載の半導体記憶装置。
8. 【請求項８】 前記第１の数が２であることを特徴とす
   る請求項２記載の半導体記憶装置。
9. 【請求項９】 前記第２の数が１であることを特徴とす
   る請求項８記載の半導体記憶装置。
10. 【請求項１０】 前記センスアンプの複数の各グループ
    がそれぞれ１個のイコライザをさらに具備することを特
    徴とする請求項１記載の半導体記憶装置。
11. 【請求項１１】 前記センスアンプの複数の各グループ
    がそれぞれ３個以下のセンスアンプを有することを特徴
    とする請求項１記載の半導体記憶装置。
12. 【請求項１２】 前記第１の数が１であることを特徴と
    する請求項１１記載の半導体記憶装置。
13. 【請求項１３】 前記第２の数が１であることを特徴と
    する請求項１２記載の半導体記憶装置。
14. 【請求項１４】 前記センスアンプの複数の各グループ
    がそれぞれ１個のイコライザをさらに具備することを特
    徴とする請求項１１記載の半導体記憶装置。
15. 【請求項１５】 複数のメモリセルを有するメモリアレ
    イと、 前記メモリアレイに接続された複数のビット線と、 それぞれが前記ビット線に接続され、複数のグループに
    分けられた複数のセンスアンプと、 前記複数の各グループのセンスアンプとこれらのセンス
    アンプに電源電圧を供給する電源電圧線とに接続された
    第１の数のトランジスタと、 前記複数の各グループのセンスアンプとこれらのセンス
    アンプにグランド電圧を供給するグランド線とに接続さ
    れた第２の数のトランジスタと、 前記センスアンプのグループの少なくとも１個のグルー
    プに設けられた１つのイコライザとを具備することを特
    徴とする半導体記憶装置。
16. 【請求項１６】 それぞれが複数のビット線に接続さ
    れ、複数のグループに分けられた複数のセンスアンプ
    と、前記複数の各グループのセンスアンプとこれらのセ
    ンスアンプに電源電圧を供給する電源電圧線とに接続さ
    れた第１の数のトランジスタと、前記複数の各グループ
    のセンスアンプとこれらのセンスアンプにグランド電圧
    を供給するグランド線とに接続され、前記第１の数とは
    異なる第２の数のトランジスタと、前記センスアンプの
    グループの少なくとも１個のグループに設けられた１つ
    のイコライザとを有する半導体記憶装置において、 前記イコライザを動作させ、 前記第１のトランジスタと前記第２のトランジスタとを
    動作させ、 前記センスアンプの１個を用いて前記ビット線間の電位
    差を検出することを特徴とする半導体記憶装置の動作方
    法。
17. 【請求項１７】 複数のメモリセルを有するメモリアレ
    イと、 前記メモリアレイに接続された複数のビット線と、 それぞれが前記ビット線に接続され、複数のグループに
    分けられた複数のセンスアンプと、 前記複数の各グループのセンスアンプとこれらのセンス
    アンプに電源電圧を供給する電源電圧線とに接続された
    第１の数のトランジスタと、 前記複数の各グループのセンスアンプとこれらのセンス
    アンプにグランド電圧を供給するグランド線とに接続さ
    れ、前記第１の数とは異なる第２の数のトランジスタと
    を具備することを特徴とする半導体記憶装置。