JP2000243276A - Electronic equipment and sealing method of the same - Google Patents
Electronic equipment and sealing method of the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電子機器および電
子機器の封着封止方法に係わり、特に、合金を構成要素
として用い、封着・封止プロセスが必要とされる電子機
器に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic device and a method for sealing and sealing electronic devices, and more particularly to an electronic device using an alloy as a component and requiring a sealing / sealing process. Effective technology.
【０００２】[0002]
【従来の技術】従来より、電極（または配線）材料とし
て合金を用い、その製造工程中に、封着・封止プロセス
が必要とされる電子機器、例えば、ＭＩＭ（Ｍｅｔａｌ
−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）電子源アレイを用
いたフラットディスプレイパネルにおいては、ＭＩＭ電
子源アレイの電極材料として、アルミニウム（以下、単
にＡｌと称する。）中に、ネオジウム（以下、単にＮｄ
と称する。）を２ｗｔ％含有させた合金（以下、単にＡ
ｌ−Ｎｄ：２ｗｔ％合金と称する。）を使用し、フリッ
トガラスを用いた封着を４００℃、加熱排気しながらの
封止を３００℃で行っている。2. Description of the Related Art Conventionally, electronic devices which use an alloy as an electrode (or wiring) material and require a sealing / sealing process during the manufacturing process, such as MIM ( M et al.).
-. In the flat display panel using the I nsulator- M etal) electron source array, as an electrode material of an MIM electron source array, aluminum (hereinafter, simply referred to as Al) in, neodymium (hereinafter, simply Nd
Called. ) Containing 2 wt% (hereinafter simply referred to as A
1-Nd: 2 wt% alloy. ), Sealing using frit glass is performed at 400 ° C., and sealing while heating and exhausting is performed at 300 ° C.
【０００３】[0003]
【発明が解決しようとする課題】一般に、Ａｌ−Ｎｄ：
２ｗｔ％合金は３２０℃で、Ａｌ−Ｎｄ金属間化合物の
析出による体積収縮が起こり、この体積収縮が、ガラス
基板と電極を構成する合金との熱膨張係数の違いにより
合金に加わる圧縮歪を緩和するように動作し、合金にヒ
ロックが発生するのを抑止することができる。そのた
め、前記したようなＭＩＭ電子源アレイを用いたフラッ
トディスプレイパネルでは、４００℃の封着過程におい
て、このＡｌ−Ｎｄ金属間化合物の析出による体積収縮
が起こり、電極にヒロックが発生するのを抑止すること
ができるが、３００℃の封止過程においては、このＡｌ
−Ｎｄ金属間化合物の析出による体積収縮が起こらず、
電極にヒロックが発生するのを抑止することができな
い。このように、従来の電極材料として合金を使用し、
その製造工程中に、封着工程および封止工程を含む電子
機器においては、封着・封止工程時に、電極にヒロック
が発生するという問題点があった。本発明は、前記従来
技術の問題点を解決するためになされたものであり、本
発明の目的は、電極材料として合金を使用し、その製造
工程中に、封着工程および封止工程を含む電子機器にお
いて、電極に生じるヒロックの発生密度を少なくするこ
とが可能となる技術を提供することにある。また、本発
明の他の目的は、その製造工程中に、封着工程および封
止工程を含む電子機器の封着・封止方法において、封着
・封止工程時に電極にヒロックが発生するのを防止する
ことが可能となる技術を提供することにある。本発明の
前記ならびにその他の目的と新規な特徴は、本明細書の
記述および添付図面によって明らかにする。Generally, Al-Nd:
At 320 ° C., a 2 wt% alloy undergoes volume shrinkage due to precipitation of an Al—Nd intermetallic compound, and this volume shrinkage alleviates the compressive strain applied to the alloy due to the difference in the thermal expansion coefficient between the glass substrate and the alloy constituting the electrode. And the occurrence of hillocks in the alloy can be suppressed. Therefore, in the flat display panel using the MIM electron source array as described above, in the sealing process at 400 ° C., the volume contraction due to the precipitation of the Al-Nd intermetallic compound occurs, and the generation of hillocks on the electrodes is suppressed. However, during the sealing process at 300 ° C., this Al
-Volume shrinkage due to precipitation of -Nd intermetallic compound does not occur,
Hillocks cannot be prevented from being generated in the electrodes. In this way, using an alloy as a conventional electrode material,
In an electronic device including a sealing step and a sealing step during the manufacturing process, there is a problem that hillocks are generated in the electrodes during the sealing and sealing steps. The present invention has been made to solve the problems of the prior art, and an object of the present invention is to use an alloy as an electrode material, and include a sealing step and a sealing step during the manufacturing process. It is an object of the present invention to provide a technology that can reduce the generation density of hillocks generated in an electrode in an electronic device. Another object of the present invention is to provide a method for sealing / sealing an electronic device including a sealing step and a sealing step during the manufacturing process, wherein hillocks are generated on the electrodes during the sealing / sealing step. It is an object of the present invention to provide a technology capable of preventing the above. The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【０００４】[0004]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、電極材料として合
金を使用し、その製造工程中に、封着工程および封止工
程を含む電子機器において、電極における、幅が１００
ｎｍ、高さが３０ｎｍ以上の突起物の発生密度が、１０
０個／平方センチメートル以下であることを特徴とす
る。また、本発明は、前記電子機器が、電子源アレイを
有する一方の基板と、蛍光体を塗布した他方の基板と、
枠部材とを有し、その内部が真空状態とされる電子機器
であって、前記電極は、前記電子源アレイの電極である
ことを特徴とする。また、本発明は、前記電子機器が、
金属（Ａ）−絶縁層−金属（Ｂ）の多層構造を有し、両
金属間に電圧を印加することにより電子を放出する電子
源アレイを有する一方の基板と、蛍光体を塗布した他方
の基板と、枠部材とを有し、その内部が真空状態とされ
る電子機器であって、前記電極は、前記電子源アレイの
多層構造の金属（Ｂ）であることを特徴とする。また、
本発明は、電極材料として合金を使用し、その製造工程
中に、封着工程および封止工程を含む電子機器の封着・
封止方法において、前記封着工程で使用される封着剤の
溶融温度をＴ１、前記電極を構成する合金の金属間化合
物析出温度をＴ２、前記封止工程における封止温度をＴ
３とするとき、Ｔ１＞Ｔ２＞Ｔ２−５０＞Ｔ３、もしく
はＴ１−５０＞Ｔ３＞Ｔ２を満足する温度条件で、封着
・封止を行うことを特徴とする。また、本発明は、前記
電子機器が、電子源アレイを有する一方の基板と、蛍光
体を塗布した他方の基板と、枠部材と、前記一方の基
板、他方の基板、および枠部材を封着剤を用いて封着し
た後、当該封着後の両基板間が真空状態に封止される電
子機器であって、前記電極が、前記電子源アレイの電極
であることを特徴とする。また、本発明は、前記電子機
器は、金属（Ａ）−絶縁層−金属（Ｂ）の多層構造を有
し、両金属間に電圧を印加することにより電子を放出す
る電子源アレイを有する一方の基板と、蛍光体を塗布し
た他方の基板と、枠部材とを有し、前記一方の基板、他
方の基板、および枠部材とを封着剤を用いて封着した
後、当該封着後の両基板間が真空状態に封止される電子
機器であって、前記電極が、前記電子源アレイの多層構
造における金属（Ｂ）であることを特徴とする。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows. That is, the present invention uses an alloy as an electrode material, and in an electronic device including a sealing step and a sealing step during the manufacturing process, the width of the electrode is 100%.
nm, the density of protrusions having a height of 30 nm or more is 10
0 or less per square centimeter. Further, according to the present invention, the electronic device includes one substrate having an electron source array, and the other substrate coated with a phosphor,
An electronic device having a frame member, the inside of which is in a vacuum state, wherein the electrode is an electrode of the electron source array. Further, the present invention provides the electronic device,
One substrate having a metal (A) -insulating layer-metal (B) multilayer structure, having an electron source array that emits electrons by applying a voltage between the two metals, and the other substrate coated with a phosphor An electronic device having a substrate and a frame member, the inside of which is in a vacuum state, wherein the electrode is a metal (B) having a multilayer structure of the electron source array. Also,
The present invention uses an alloy as an electrode material, and includes a sealing step and a sealing step for an electronic device including a sealing step during the manufacturing process.
In the sealing method, the melting temperature of the sealing agent used in the sealing step is T1, the intermetallic compound deposition temperature of the alloy constituting the electrode is T2, and the sealing temperature in the sealing step is T.
When it is set to 3, sealing and sealing are performed under a temperature condition satisfying T1>T2>T2-50> T3 or T1-50>T3> T2. Further, according to the present invention, the electronic device seals one substrate having an electron source array, the other substrate coated with a phosphor, a frame member, the one substrate, the other substrate, and the frame member. An electronic device in which the two substrates after sealing are sealed in a vacuum after sealing with an agent, wherein the electrodes are electrodes of the electron source array. Further, according to the present invention, the electronic device has a multilayer structure of metal (A) -insulating layer-metal (B), and has an electron source array that emits electrons by applying a voltage between both metals. And the other substrate coated with the phosphor, and a frame member, after sealing the one substrate, the other substrate, and the frame member using a sealing agent, after the sealing Wherein the substrate is sealed in a vacuum state, wherein the electrode is a metal (B) in a multilayer structure of the electron source array.
【０００５】[0005]
【発明の実施の形態】以下、図面を参照して本発明をＭ
ＩＭ電子源アレイを用いたフラットディスプレイパネル
に適用した実施の形態を詳細に説明する。なお、実施の
形態を説明するための全図において、同一機能を有する
ものは同一符号を付け、その繰り返しの説明は省略す
る。 ［実施の形態１］図１は、本発明の実施の形態１のＭＩ
Ｍ電子源アレイを用いたフラットディスプレイパネルを
示す展開斜視図である。同図に示すように、本願実施の
形態のフラットディスプレイパネルは、ＭＩＭ電子源ア
レイが形成される電子源アレイ板１０３と、ストライプ
状の蛍光体が形成される表示板１０５とが、枠ガラス１
０４により対向配置されて構成される。また、電子源ア
レイ板１０３に形成された溝１０２にスペーサ１０１を
配置し、これにより、電子源アレイ板１０３と表示板１
０５との間を真空状態としたときに、大気圧によりフラ
ットディスプレイパネルが破損されるのを防止してい
る。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
An embodiment applied to a flat display panel using an IM electron source array will be described in detail. In all the drawings for describing the embodiments, components having the same functions are denoted by the same reference numerals, and repeated description thereof will be omitted. [Embodiment 1] FIG. 1 is a block diagram showing MI of Embodiment 1 of the present invention.
FIG. 2 is an exploded perspective view showing a flat display panel using an M electron source array. As shown in the figure, the flat display panel according to the embodiment of the present application includes an electron source array plate 103 on which an MIM electron source array is formed, and a display plate 105 on which stripe-shaped phosphors are formed.
04 to oppose. Further, the spacers 101 are arranged in the grooves 102 formed in the electron source array plate 103, whereby the electron source array plate 103 and the display
When a vacuum state is provided between the flat display panel and the flat display panel, the flat display panel is prevented from being damaged by atmospheric pressure.
【０００６】図２は、図１に示す電子源アレイ板１０３
の概略構成を示す図である。同図に示すように、図１に
示すＭＩＭ電子源アレイ板１０３は、ソーダガラス等の
ガラス基板２０１上に形成されるＸ方向に延びるストラ
イプ状の下部電極２０２と、下部電極２０２上に形成さ
れる電界緩和層２０３およびトンネル絶縁層２０４と、
電界緩和層２０３およびトンネル絶縁層２０４上に形成
されるＹ方向に延びるストライプ状のバス電極２０５
と、バス電極２０５上に形成される上部電極２０６とで
構成される。ここで、下部電極２０２とバス電極２０５
とは、互いに略直交するように形成され、下部電極２０
２とバス電極２０５とが重なる領域内の一部に電子放出
部２０７が形成される。この電子放出部２０７は、バス
電極２０５が除去され、上部電極２０６がトンネル絶縁
層２０４を介して下部電極２０２と対向している。ここ
で、下部電極２０２は、例えば、Ｎｄを２重量％含む厚
さが３００ｎｍのＡｌで形成され、その断面が山形形状
とされる。電界緩和層２０３およびトンネル絶縁層２０
４は、共に、Ａｌの陽極酸化膜（Ａｌ2 Ｏ3 ）で形成さ
れるが、その厚さは、電界緩和層２０３が１１０ｎｍ、
トンネル絶縁層２０４が５．５ｎｍとされる。また、バ
ス電極２０５は、厚さが１５０ｎｍのＡｌと、厚さが４
５ｎｍのモリブデン（以下、単に、Ｍｏと称する。）と
の多層膜で形成され、上部電極２０６は、厚さが１ｎｍ
のイリジウム（以下、単に、Ｉｒと称する。）と、厚さ
が２ｎｍの白金（以下、単に、Ｐｔと称する。）と、厚
さが３ｎｍの金（以下、単に、Ａｕと称する。）との多
層膜で形成される。FIG. 2 shows the electron source array plate 103 shown in FIG.
It is a figure which shows schematic structure of. As shown in FIG. 1, the MIM electron source array plate 103 shown in FIG. 1 is formed on a lower electrode 202 in the form of a stripe extending in the X direction and formed on a glass substrate 201 such as soda glass. An electric field relaxation layer 203 and a tunnel insulating layer 204,
Striped bus electrode 205 extending in Y direction formed on electric field relaxation layer 203 and tunnel insulating layer 204
And an upper electrode 206 formed on the bus electrode 205. Here, the lower electrode 202 and the bus electrode 205
Means that the lower electrodes 20 are formed so as to be substantially orthogonal to each other.
An electron emission portion 207 is formed in a part of a region where the second electrode 2 and the bus electrode 205 overlap. In the electron emitting portion 207, the bus electrode 205 is removed, and the upper electrode 206 faces the lower electrode 202 via the tunnel insulating layer 204. Here, the lower electrode 202 is made of, for example, Al having a thickness of 300 nm and containing 2% by weight of Nd, and has a mountain-shaped cross section. Electric field relaxation layer 203 and tunnel insulating layer 20
4 are both formed of an Al anodic oxide film (Al 2 O 3 ).
The tunnel insulating layer 204 has a thickness of 5.5 nm. The bus electrode 205 is composed of Al having a thickness of 150 nm and a thickness of 4 nm.
The upper electrode 206 is formed of a multilayer film of 5 nm of molybdenum (hereinafter, simply referred to as Mo), and has a thickness of 1 nm.
(Hereinafter simply referred to as Ir), platinum having a thickness of 2 nm (hereinafter simply referred to as Pt), and gold having a thickness of 3 nm (hereinafter simply referred to as Au). It is formed of a multilayer film.
【０００７】以下、図１に示す電子源アレイ板１０３の
制作方法の概要を説明する。初めに、９０ｍｍ×１１０
ｍｍで厚さが３ｍｍのガラス基板２０１上に、金属スパ
ッタ法により、Ｎｄが２重量％含まれたＡｌを３００ｎ
ｍの厚さに蒸着する。次に、フォトリソグラフィー技術
によるウエットエッチイングにより、ピッチが０．１ｍ
ｍ、幅が０．０６ｍｍである１５０本のＸ方向に延びる
ストライプ状の下部電極２０２を形成する。次に、陽極
酸化法により、各々の下部電極２０２の表面に酸化アル
ミニウムを形成し、電界緩和層２０３およびトンネル絶
縁層２０４を形成する。次に、スパッタ法により、Ａｌ
が１５０ｎｍ、Ｍｏが４５ｎｍの多層薄膜を形成し、フ
ォトリソグラフィー技術とスパッタエッチング法によ
り、下部電極２０２と略直交する方向に、ピッチが０．
１ｍｍ、幅が０．０６ｍｍである６００本のＹ方向に延
びるストライプ状のバス電極２０５で、電子放出部２０
７の領域が除去されたバス電極２０５を形成する。その
後、スパッタ法により、Ｉｒが１ｎｍ、Ｐｔが２ｎｍ、
Ａｕが３ｎｍの多層薄膜を形成し、フォトリソグラフィ
ー技術とスパッタエッチング法により、下部電極２０２
と略直交する方向に、ピッチが０．１ｍｍ、幅が０．０
６ｍｍである６００本のＹ方向に延びるストライプ状の
上部電極２０６と電子放出部２０７とを形成する。これ
により、ガラス基板上に１５０×６００個の微小電子源
アレイ構造が作成される。Hereinafter, an outline of a method of manufacturing the electron source array plate 103 shown in FIG. 1 will be described. First, 90mm × 110
300 nm of Al containing 2% by weight of Nd was deposited on a glass substrate 201 having a thickness of 3 mm by a metal sputtering method.
Deposit to a thickness of m. Next, the pitch is set to 0.1 m by wet etching using photolithography technology.
150 stripe-shaped lower electrodes 202 extending in the X direction and having a width of 0.06 mm are formed. Next, aluminum oxide is formed on the surface of each lower electrode 202 by anodic oxidation, and an electric field relaxation layer 203 and a tunnel insulating layer 204 are formed. Next, the Al
Is formed in a multilayer thin film having a thickness of 150 nm and a Mo of 45 nm, and the pitch is set at about 0.1 in a direction substantially orthogonal to the lower electrode 202 by a photolithography technique and a sputter etching method.
Electron emitting portions 20 are formed of 600 bus electrodes 205 extending in the Y direction and having a width of 1 mm and a width of 0.06 mm.
The bus electrode 205 from which the region 7 is removed is formed. Then, by sputtering, Ir is 1 nm, Pt is 2 nm,
Au forms a multilayer thin film of 3 nm, and the lower electrode 202 is formed by photolithography and sputter etching.
The pitch is 0.1 mm and the width is 0.0
The stripe-shaped upper electrodes 206 and the electron-emitting portions 207 which are 6 mm and extend in the Y direction are formed. Thus, a 150 × 600 microelectron source array structure is formed on the glass substrate.
【０００８】図３は、図１に示す表示板１０５の概略構
成を示す図である。同図に示すように、図１に示す表示
板１０５は、ソーダガラス等のガラス基板３０１上に、
Ｙ方向に延びるストライプ状の赤、緑、青の蛍光体３０
２と、当該蛍光体３０２に形成されるメタルバック（Ａ
ｌ膜）膜３０３とで構成される。なお、蛍光体３０２の
ストライプピッチは０．１ｍｍである。図１に示す電子
源アレイ板１０３は、５５ｍｍ×７５ｍｍで厚さが３ｍ
ｍのガラス基板３０１の表面に、赤、緑、青の蛍光体に
よる繰り返しストライプパターン６００本（２００×
３）を、フォトリソグラフィー技術により形成して、蛍
光体３０２を形成し、その後、スパッタ法により、Ａｌ
の薄膜を形成してメタルバック膜３０３を形成する。FIG. 3 is a diagram showing a schematic configuration of the display panel 105 shown in FIG. As shown in FIG. 1, the display panel 105 shown in FIG. 1 is provided on a glass substrate 301 such as soda glass.
Striped red, green, and blue phosphors 30 extending in the Y direction
2 and the metal back (A
1 film) film 303. The stripe pitch of the phosphor 302 is 0.1 mm. The electron source array plate 103 shown in FIG. 1 has a size of 55 mm × 75 mm and a thickness of 3 m.
m on a surface of a glass substrate 301, 600 repetitive stripe patterns (200 × 200) of red, green, and blue phosphors.
3) is formed by a photolithography technique to form a phosphor 302, and thereafter, Al is formed by a sputtering method.
Is formed to form a metal back film 303.
【０００９】図４は、本実施の形態のフラットディスプ
レイパネルの封着・封止方法を説明するための図であ
る。以下、図４を用いて、本実施の形態のフラットディ
スプレイパネルの封着・封止方法を説明する。初めに、
前記方法により作成された電子源アレイ板１０３および
表示板１０５と、外形寸法が５５ｍｍ×７５ｍｍで、一
辺の幅が３ｍｍ、厚さが３ｍｍの枠ガラス１０４と排気
管１０６とを、図４に示す配置で組み立て、ガラスペー
ストを用いて、３８０℃で１０分間熱処理することによ
り封着を行う。この場合に、電子源アレイ板１０３およ
び表示板１０５には、それぞれ位置合わせマーク（１０
７ａ，１０７ｂ）が形成され、この位置合わせマーク
（１０７ａ，１０７ｂ）が一致するように、電子源アレ
イ板１０３と表示板１０５とが位置決めされる。また、
電子源アレイ板１０３は、電子源アレイが上面に、表示
板１０５は、ストライプ状の蛍光体３０２が下面になる
ように封着する。さらに、電子源アレイ板１０３には、
排気のために直径３ｍｍの穴１０８が形成される。次
に、封着終了後、排気管１０６から排気するとともに、
全体を２５０℃で１時間加熱処理をした後、排気管１０
６を封じることにより、封止を完了する。完成したフラ
ットディスプレイパネルの下部電極２０２と、上部電極
２０６との間に電圧を印加することにより、電子放出部
２０７から電子が放出され、この電子が、メタルバック
（Ａｌ膜）膜３０３に印加される印加電圧により加速さ
れて、ストライプ状の蛍光体３０２に入射し、表示板１
０５の表示面に画像が表示される。FIG. 4 is a view for explaining a method of sealing and sealing a flat display panel according to the present embodiment. Hereinafter, the method of sealing and sealing the flat display panel according to the present embodiment will be described with reference to FIG. at first,
FIG. 4 shows the electron source array plate 103 and the display plate 105, the frame glass 104 having an outer dimension of 55 mm × 75 mm, a width of one side of 3 mm, and a thickness of 3 mm, and the exhaust pipe 106 formed by the above method. Sealing is performed by assembling in an arrangement and performing a heat treatment at 380 ° C. for 10 minutes using a glass paste. In this case, the electron source array plate 103 and the display plate 105 respectively have alignment marks (10
7a, 107b) are formed, and the electron source array plate 103 and the display plate 105 are positioned so that the alignment marks (107a, 107b) match. Also,
The electron source array plate 103 is sealed so that the electron source array is on the upper surface, and the display plate 105 is sealed so that the striped phosphor 302 is on the lower surface. Further, the electron source array plate 103 includes:
A hole 108 having a diameter of 3 mm is formed for exhaust. Next, after the sealing is completed, the air is exhausted from the exhaust pipe 106,
After heating the whole at 250 ° C. for 1 hour, the exhaust pipe 10
The sealing is completed by sealing 6. When a voltage is applied between the lower electrode 202 and the upper electrode 206 of the completed flat display panel, electrons are emitted from the electron emission portion 207, and the electrons are applied to the metal back (Al film) film 303. Is accelerated by the applied voltage, and is incident on the stripe-shaped phosphor 302, and the display panel 1
The image is displayed on the display surface 05.
【００１０】一般に、封着・封止工程時の熱処理によ
り、ガラス基板と、電極（または配線）を構成する合金
との熱膨張係数の違いにより、合金に圧縮歪が加わり、
電極にヒロック（突起物）が生成される。なお、本明細
書において、ヒロックとは、原子間力顕微鏡で測定し
て、幅が１００ｎｍ、高さが３０ｎｍ以上の突起物を意
味する。本実施の形態において、下部電極２０２にヒロ
ックが発生すると、このヒロックは、電界緩和層２０３
あるいはトンネル絶縁層２０４を突き破って上部電極２
０６に到達し、下部電極２０２と上部電極２０６とが、
微小な導電路により短絡される場合がある。そして、こ
のような状態では、電子源アレイの特性が安定せず、ま
た、このような状態で長時間使用すると、電界緩和層２
０３あるいはトンネル絶縁層２０４の絶縁性が破壊され
ることになるので、電子源アレイの劣化を早めることに
なる。特に、電子放出部２０７下のトンネル絶縁層２０
４は膜厚が薄いので、前記ヒロックの影響が大きい。[0010] Generally, due to the difference in thermal expansion coefficient between the glass substrate and the alloy constituting the electrode (or wiring) due to the heat treatment during the sealing / sealing step, compressive strain is applied to the alloy,
Hillocks (protrusions) are generated on the electrodes. In this specification, a hillock means a protrusion having a width of 100 nm and a height of 30 nm or more as measured by an atomic force microscope. In this embodiment, when a hillock is generated in the lower electrode 202, the hillock is generated by the electric field relaxation layer 203.
Alternatively, the upper electrode 2
06, the lower electrode 202 and the upper electrode 206
A short circuit may occur due to a minute conductive path. In such a state, the characteristics of the electron source array are not stable.
03 or the insulating property of the tunnel insulating layer 204 is destroyed, so that the deterioration of the electron source array is accelerated. In particular, the tunnel insulating layer 20 under the electron emitting portion 207
In the case of No. 4, since the film thickness is small, the influence of the hillock is large.
【００１１】前記したように、Ａｌ−Ｎｄ：２ｗｔ％合
金は３２０℃で、Ａｌ−Ｎｄ金属間化合物の析出による
体積収縮が起こり、この体積収縮が、ガラス基板と電極
を構成する合金との熱膨張係数の違いにより合金に加わ
る圧縮歪を緩和するように動作し、ヒロックの発生を抑
止することができる。本実施の形態によれば、封着を、
合金析出温度３２０℃よりも高い３８０℃の温度で行っ
たため、下部電極２０２に使用されるＡｌ−Ｎｄ：２ｗ
ｔ％合金の、Ａｌ−Ｎｄ金属間化合物の析出による体積
収縮が起こり、この体積収縮が、ガラス基板と合金との
熱膨張係数の違いにより合金に加わる圧縮歪を緩和する
ように動作し、ヒロックの発生を抑止するので、下部電
極２０２、特に、電子放出部２０７下の下部電極２０２
にヒロックが発生するのを抑止することができる。As described above, the Al-Nd: 2 wt% alloy undergoes volume shrinkage at 320 ° C. due to precipitation of the Al-Nd intermetallic compound, and this volume shrinkage is caused by the heat between the glass substrate and the alloy constituting the electrode. It operates so as to alleviate the compressive strain applied to the alloy due to the difference in the expansion coefficient, thereby suppressing the occurrence of hillocks. According to the present embodiment, sealing
Al-Nd: 2w used for the lower electrode 202 because the temperature was 380 ° C. higher than the alloy deposition temperature 320 ° C.
The volumetric shrinkage of the t% alloy due to the precipitation of the Al-Nd intermetallic compound occurs, and the volume shrinkage operates to relieve the compressive strain applied to the alloy due to the difference in the thermal expansion coefficient between the glass substrate and the alloy. The lower electrode 202, in particular, the lower electrode 202 below the electron-emitting portion 207
The occurrence of hillocks can be suppressed.
【００１２】図５は、下部電極２０２に使用される合金
の金属間化合物析出温度をＴ２、封止工程における封止
温度をＴ３とするとき、（Ｔ２−Ｔ３）と、Ｔ３の温度
で封止した時に発生するヒロック密度との関係の実験結
果を示すグラフである。この図５に示す実験結果から分
かるように、（Ｔ２−Ｔ３）が５０℃以上の場合に、ヒ
ロック発生密度を１００個／平方センチメートル以下に
抑えることができる。本実施の形態では、下部電極２０
２に使用されるＡｌ−Ｎｄ：２ｗｔ％合金の、Ａｌ−Ｎ
ｄ金属間化合物の析出温度３２０℃よりも７０℃低い温
度で、封止のための熱処理を行ったので、電子放出部２
０７にヒロックはほとんど発生しなかった。 ［実施の形態２］本実施の形態２のフラットディスプレ
イパネルは、溶融温度の高いフリットガラスを用いて、
封着を４５０℃で、さらに封止を３５０℃で行った点
で、前記実施の形態１と相違する。また、本実施の形態
２のフラットディスプレイパネルの構成は、前記図１な
いし図３に示す前記実施の形態１のフラットディスプレ
イパネルと同一であるので、その詳細な説明は省略す
る。以下、本実施の形態のフラットディスプレイパネル
の封着・封止方法を説明する。初めに、前記実施の形態
１と同様の方法により作成された電子源アレイ板１０３
および表示板１０５と、外形寸法が５５ｍｍ×７５ｍｍ
で、一辺の幅が３ｍｍ、厚さが３ｍｍである枠ガラス１
０４と排気管１０６とを、図４に示す配置で組み立て、
ガラスペーストを用いて、４５０℃で１０分間熱処理す
ることにより封着を行う。ここで、前記実施の形態１と
同様、電子源アレイ板１０２には排気のために直径３ｍ
ｍの１０８穴を形成する。封着終了後、排気管１０６か
ら排気するとともに、全体を３５０℃で１時間加熱処理
をした後、排気管１０６を封じることにより、封止を完
了する。完成したフラットディスプレイパネルの下部電
極２０２と、上部電極２０６との間に電圧を印加するこ
とにより、電子放出部２０７から電子が放出され、この
電子が、メタルバック（Ａｌ膜）膜３０３に印加される
印加電圧により加速されて、ストライプ状の蛍光体３０
２に入射し、表示板１０５の表示面に画像が表示され
る。FIG. 5 shows that when the intermetallic compound deposition temperature of the alloy used for the lower electrode 202 is T2 and the sealing temperature in the sealing step is T3, the sealing is performed at (T2-T3) and the temperature of T3. 6 is a graph showing an experimental result of a relationship with a hillock density generated at the time of performing. As can be seen from the experimental results shown in FIG. 5, when (T2−T3) is 50 ° C. or more, the hillock generation density can be suppressed to 100 pieces / square centimeter or less. In the present embodiment, the lower electrode 20
Al-Nd: 2 wt% alloy used for Al2N
d Since the heat treatment for sealing was performed at a temperature 70 ° C. lower than the deposition temperature 320 ° C. of the intermetallic compound,
Hillock hardly occurred at 07. [Second Embodiment] A flat display panel according to a second embodiment uses frit glass having a high melting temperature.
Embodiment 4 is different from Embodiment 1 in that the sealing is performed at 450 ° C. and the sealing is performed at 350 ° C. The configuration of the flat display panel according to the second embodiment is the same as that of the flat display panel according to the first embodiment shown in FIGS. 1 to 3, and a detailed description thereof will be omitted. Hereinafter, a method of sealing and sealing a flat display panel according to the present embodiment will be described. First, the electron source array plate 103 prepared by the same method as in the first embodiment.
And display panel 105, external dimensions 55 mm × 75 mm
A frame glass 1 having a width of one side of 3 mm and a thickness of 3 mm
04 and the exhaust pipe 106 are assembled in the arrangement shown in FIG.
Sealing is performed by heat treatment at 450 ° C. for 10 minutes using a glass paste. Here, similarly to the first embodiment, the electron source array plate 102 has a diameter of 3 m for exhaust.
Form 108 holes of m. After the sealing is completed, the gas is exhausted from the exhaust pipe 106, and the whole is subjected to a heat treatment at 350 ° C. for 1 hour, and then the exhaust pipe 106 is sealed to complete the sealing. When a voltage is applied between the lower electrode 202 and the upper electrode 206 of the completed flat display panel, electrons are emitted from the electron emission portion 207, and the electrons are applied to the metal back (Al film) film 303. Is accelerated by the applied voltage, and the phosphor 30
2 and an image is displayed on the display surface of the display panel 105.
【００１３】本実施の形態では、下部電極２０２に使用
されるＡｌ−Ｎｄ：２ｗｔ％合金の合金析出温度（３２
０℃）よりも高い４５０℃と３５０℃との温度で、封着
と封止とを行ったため、下部電極２０２に使用されるＡ
ｌ−Ｎｄ：２ｗｔ％合金の、Ａｌ−Ｎｄ金属間化合物の
析出による体積収縮が起こり、この体積収縮が、ガラス
基板と合金との熱膨張係数の違いにより合金に加わる圧
縮歪を緩和するように動作し、ヒロックの発生を抑止す
るので、下部電極２０２、特に、電子放出部２０７下の
下部電極２０２にヒロックが発生するのを抑止すること
ができる。In this embodiment, the Al-Nd: 2 wt% alloy used for the lower electrode 202 has an alloy deposition temperature (32%).
0 ° C.), since sealing and sealing were performed at temperatures of 450 ° C. and 350 ° C. higher than A
Volume shrinkage of 1-Nd: 2 wt% alloy due to precipitation of Al-Nd intermetallic compound occurs, and this volume shrinkage reduces the compressive strain applied to the alloy due to the difference in the thermal expansion coefficient between the glass substrate and the alloy. Since it operates and suppresses generation of hillocks, generation of hillocks on the lower electrode 202, particularly on the lower electrode 202 below the electron-emitting portion 207, can be suppressed.
【００１４】なお、本実施の形態において、ガラスペー
スト内のフリットガラスの溶融温度をＴ１、封止工程に
おける封止温度をＴ３とするとき、Ｔ１−５０＞Ｔ３の
条件を満足しなければならない。これは、フリットガラ
スの溶融温度（Ｔ１）より５０℃以上低い温度で封止し
なければ、フリットガラスの軟化によるリークが発生す
るという実験結果を根拠としている。In this embodiment, when the melting temperature of the frit glass in the glass paste is T1 and the sealing temperature in the sealing step is T3, the condition of T1-50> T3 must be satisfied. This is based on the experimental result that if the sealing is not performed at a temperature lower than the melting temperature (T1) of the frit glass by 50 ° C. or more, leakage occurs due to softening of the frit glass.
【００１５】なお、前記各実施の形態では、本発明をＭ
ＩＭ電子源アレイを用いたフラットディスプレイパネル
に適用した実施の形態について説明したが、本発明はこ
れに限定されるものではなく、本発明は、電極（あるい
は配線）材料として合金を用い、封着・封止プロセスが
必要なデバイスであれば適用可能であることは言うまで
もない。以上、本発明者によってなされた発明を、前記
実施の形態に基づき具体的に説明したが、本発明は、前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。In each of the above embodiments, the present invention is applied to M
Although the embodiment applied to the flat display panel using the IM electron source array has been described, the present invention is not limited to this, and the present invention uses an alloy as an electrode (or wiring) material and performs sealing. -It goes without saying that the present invention can be applied to any device requiring a sealing process. As described above, the invention made by the inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and can be variously modified without departing from the gist of the invention. Of course, it is.
【００１６】[0016]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明によれば、合金を構成要素として用い、封
着・封止プロセスが必要な電子機器において、合金部分
におけるヒロックの発生を抑止し、素子性能の劣化を防
止することが可能となる。 （２）本発明によれば、ヒロック発生密度を、１００個
／平方センチメートル以下に抑えることが可能となる。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. (1) According to the present invention, it is possible to suppress generation of hillocks in an alloy portion and prevent deterioration of element performance in an electronic device using an alloy as a constituent element and requiring a sealing / sealing process. Become. (2) According to the present invention, the hillock generation density can be suppressed to 100 or less per square centimeter.
【図１】本発明の実施の形態１のＭＩＭ電子源アレイを
用いたフラットディスプレイパネルを示す展開斜視図で
ある。FIG. 1 is a developed perspective view showing a flat display panel using an MIM electron source array according to a first embodiment of the present invention.
【図２】図１に示す電子源アレイ板の概略構成を示す図
である。FIG. 2 is a diagram showing a schematic configuration of an electron source array plate shown in FIG.
【図３】図１に示す表示板の概略構成を示す図である。FIG. 3 is a view showing a schematic configuration of a display panel shown in FIG. 1;
【図４】本実施の形態のフラットディスプレイパネルの
封着・封止方法を説明するための図である。FIG. 4 is a diagram for explaining a method of sealing and sealing a flat display panel according to the present embodiment.
【図５】本実施の形態１の下部電極に使用される合金の
金属間化合物析出温度をＴ２、封止工程における封止温
度をＴ３とするとき、（Ｔ２−Ｔ３）と、Ｔ３の温度で
封止した時に発生するヒロック密度との関係の実験結果
を示すグラフである。FIG. 5 is a graph showing the relationship between (T2−T3) and T3, where T2 is the intermetallic compound deposition temperature of the alloy used for the lower electrode according to the first embodiment and T3 is the sealing temperature in the sealing step. 9 is a graph showing an experimental result of a relationship with a hillock density generated when sealing is performed.
１０１…スペーサ、１０２…溝、１０３…電子源アレイ
板、１０４…枠ガラス、１０５…表示板、１０６…排気
管、１０７ａ，１０７ｂ…位置合わせマーク、１０８…
穴、２０１，３０１…ガラス基板、２０２…下部電極、
２０３…電界緩和層、２０４…トンネル絶縁層、２０５
…バス電極、２０６…上部電極、２０７…電子放出部、
３０２…蛍光体、３０３…メタルバック（Ａｌ膜）膜。101: spacer, 102: groove, 103: electron source array plate, 104: frame glass, 105: display plate, 106: exhaust pipe, 107a, 107b: alignment mark, 108:
Holes, 201, 301: glass substrate, 202: lower electrode,
203: electric field relaxation layer, 204: tunnel insulating layer, 205
... bus electrode, 206 ... upper electrode, 207 ... electron emission part,
302: phosphor, 303: metal back (Al film) film.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐川 雅一 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 鈴木 睦三 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5C012 AA05 BC03 5C031 DD17 DD19 5C036 EE19 EG05 EH26 5G435 AA16 AA17 BB01 BB02 CC09 EE09 FF00 HH18 KK02 ──────────────────────────────────────────────────の Continued on the front page (72) Inventor Masaichi Sagawa 1-280 Higashi Koikekubo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd. F-term in Hitachi Central Research Laboratory (reference) 5C012 AA05 BC03 5C031 DD17 DD19 5C036 EE19 EG05 EH26 5G435 AA16 AA17 BB01 BB02 CC09 EE09 FF00 HH18 KK02
Claims (7)
工程中に、封着工程および封止工程を含む電子機器にお
いて、 電極における、幅が１００ｎｍ、高さが３０ｎｍ以上の
突起物の発生密度が、１００個／平方センチメートル以
下であることを特徴とする電子機器。1. An electronic device which uses an alloy as an electrode material and includes a sealing step and a sealing step during a manufacturing process thereof, wherein the density of occurrence of protrusions having a width of 100 nm and a height of 30 nm or more at the electrode The electronic device is characterized by being 100 pieces / square centimeter or less.
一方の基板と、蛍光体を塗布した他方の基板と、枠部材
とを有し、その内部が真空状態とされる電子機器であっ
て、 前記電極は、前記電子源アレイの電極であることを特徴
とする請求項１に記載の電子機器。2. The electronic device according to claim 1, wherein the electronic device includes one substrate having an electron source array, the other substrate coated with a phosphor, and a frame member, the inside of which is in a vacuum state. The electronic device according to claim 1, wherein the electrode is an electrode of the electron source array.
金属（Ｂ）の多層構造を有し、両金属間に電圧を印加す
ることにより電子を放出する電子源アレイを有する一方
の基板と、蛍光体を塗布した他方の基板と、枠部材とを
有し、その内部が真空状態とされる電子機器であって、 前記電極は、前記電子源アレイの多層構造の金属（Ｂ）
であることを特徴とする請求項１に記載の電子機器。3. The electronic device according to claim 2, wherein the metal (A) -insulating layer-
One substrate having an electron source array that has a multilayer structure of metal (B) and emits electrons by applying a voltage between the two metals, the other substrate coated with a phosphor, and a frame member. And an electronic device whose inside is in a vacuum state, wherein the electrode is a metal (B) having a multilayer structure of the electron source array.
The electronic device according to claim 1, wherein
工程中に、封着工程および封止工程を含む電子機器の封
着・封止方法において、 前記封着工程で使用される封着剤の溶融温度をＴ１、前
記電極を構成する合金の金属間化合物析出温度をＴ２、
前記封止工程における封止温度をＴ３とするとき、Ｔ１
＞Ｔ２＞Ｔ２−５０＞Ｔ３を満足する温度条件で、封着
・封止を行うことを特徴とする電子機器の封着・封止方
法。4. A method for sealing / sealing an electronic device, comprising using an alloy as an electrode material and including a sealing step and a sealing step during the manufacturing process, wherein the sealing agent used in the sealing step is used. Is the melting temperature of T1, the intermetallic compound precipitation temperature of the alloy constituting the electrode is T2,
When the sealing temperature in the sealing step is T3, T1
A method for sealing and sealing electronic equipment, wherein sealing and sealing are performed under a temperature condition satisfying>T2>T2-50> T3.
工程中に、封着工程および封止工程を含む電子機器の封
着・封止方法において、 前記封着工程で使用される封着剤の溶融温度をＴ１、前
記電極を構成する合金の金属間化合物析出温度をＴ２、
前記封止工程における封止温度をＴ３とするとき、Ｔ１
−５０＞Ｔ３＞Ｔ２を満足する温度条件で、封着・封止
を行うことを特徴とする電子機器の封着・封止方法。5. A method for sealing / sealing an electronic device, comprising using an alloy as an electrode material and including a sealing step and a sealing step during the manufacturing process, wherein the sealing agent used in the sealing step Is the melting temperature of T1, the intermetallic compound precipitation temperature of the alloy constituting the electrode is T2,
When the sealing temperature in the sealing step is T3, T1
A method for sealing and sealing electronic equipment, wherein sealing and sealing are performed under a temperature condition satisfying -50>T3> T2.
一方の基板と、蛍光体を塗布した他方の基板と、枠部材
と、前記一方の基板、他方の基板、および枠部材を封着
剤を用いて封着した後、当該封着後の両基板間が真空状
態に封止される電子機器であって、 前記電極は、前記電子源アレイの電極であることを特徴
とする請求項４または請求項５に記載の電子機器の封着
・封止方法。6. The electronic device includes one substrate having an electron source array, the other substrate coated with a phosphor, a frame member, and the one substrate, the other substrate, and the sealing member. 5. An electronic device in which a gap between the two substrates after sealing is sealed in a vacuum state after sealing using the electrode, wherein the electrode is an electrode of the electron source array. A method for sealing and sealing electronic equipment according to claim 5.
金属（Ｂ）の多層構造を有し、両金属間に電圧を印加す
ることにより電子を放出する電子源アレイを有する一方
の基板と、蛍光体を塗布した他方の基板と、枠部材とを
有し、前記一方の基板、他方の基板、および枠部材とを
封着剤を用いて封着した後、当該封着後の両基板間が真
空状態に封止される電子機器であって、 前記電極は、前記電子源アレイの多層構造における金属
（Ｂ）であることを特徴とする請求項４または請求項５
に記載の電子機器の封着・封止方法。7. The electronic device according to claim 1, wherein: the metal (A) -insulating layer-
One substrate having an electron source array that has a multilayer structure of metal (B) and emits electrons by applying a voltage between the two metals, the other substrate coated with a phosphor, and a frame member. The electronic device wherein the one substrate, the other substrate, and the frame member are sealed with a sealing agent, and then the two substrates after the sealing are sealed in a vacuum state. The electrode is a metal (B) in the multilayer structure of the electron source array.
3. The method for sealing and sealing electronic equipment according to 1.
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