JP2000227898A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＣＩバスのような汎用バスを使用したコン
ピュータシステムでは、転送先アドレスがシステムバス
のバウンダリと一致しない可能性があり、同一データ量
でも一致しない場合は転送回数が増えることがあった。 【解決手段】 バスを介してＩ／Ｏとメモリとのデータ
転送をバウンダリ毎に行うメモリ制御装置において、転
送データを一旦バッファリングして、前記メモリのバウ
ンダリ境界に達すると一括して転送するバッファリング
機構と、前記メモリにおける転送先アドレスを変換して
バスに送出するアドレス変換回路と、前記第１のアドレ
ス変換回路において変換されたアドレスを復元するアド
レス復元回路とを有することとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＣＩバス等の汎
用バスを使用したコンピュータシステムにおけるメモリ
制御回路に係わり、特にシステムバスの転送単位毎にデ
ータをＤＭＡ転送するメモリ制御回路に関する。

【０００２】

【従来の技術】一般にコンピュータシステムでは、シス
テムバスに接続されるＩ／ＯコントローラやＣＰＵ等か
らのアクセス要求に対して、メモリへのデータ送受の管
理を行うメモリ制御回路が備わっており、ＣＰＵの負荷
を軽減させるために、ＣＰＵとは独立してデータの入出
力を行うＤＭＡ転送を行っている。

【０００３】近年コンピュータシステムにおけるＣＰＵ
の性能向上に伴い、周辺回路であるメモリ制御回路の性
能向上が求められており、この要望に応えるべく、例え
ば特開平２−７５０４８号に開示されているように、Ｄ
ＭＡ転送時に一旦バッファメモリ（バッファリング機
構）にデータを溜め込んだのち、メモリのバウンダリに
合わせてデータ転送を行うことで、システムバスのトラ
フィックを減少させる技術が提案されている。

【０００４】特開平２−７５０４８号では、図６に示す
ように、Ｉ／Ｏ３２がメモリ３５にＤＭＡ転送する際、
転送データを一旦バッファリング機構３３に溜め込み、
このデータがメモリ３５のバウンダリ境界に達したこと
を検出すると、ＤＭＡ制御部３４にこの旨を通知して、
システムバスの獲得を行う。システムバスを獲得する
と、バッファリング機構３３からバウンダリ毎に、最終
バウンダリのデータは残りのデータを一括して、メモり
３５にＤＭＡ転送している。

【０００５】従って、少ないシステムバスの使用回数
で、Ｉ／Ｏ３２からメモリ３５に対して高速にＤＭＡ転
送することができる。

【０００６】

【発明が解決しようとする課題】ところが、Ｗｉｎｄｏ
ｗｓＮＴ／９５（マイクロソフト社の登録商標）のよう
な汎用ＯＳで、ＰＣＩバスのような汎用バスを使用した
コンピュータシステムでは、ＯＳが決めた任意のアドレ
ス空間にデータ転送する必要があり、この転送先アドレ
スがシステムバスのバウンダリと一致しない可能性があ
った。

【０００７】例えばメモリのバウンダリが４バイトであ
るコンピュータシステムにおいて、６バイトのデータを
ＤＭＡ転送したい場合を考えると、６バイトのデータを
転送するアドレスが４バイトと５バイトの間でシステム
バスのバウンダリがとぎれていれば、１回目に４バイト
のデータが、２回目に残りの２バイトのデータが転送さ
れるので、計２回のデータ転送で６バイトのデータを転
送することができる。しかしながら１バイトと２バイト
の間、及び５バイトと６バイトの間でシステムバスのバ
ウンダリがとぎれていると、１回目に１バイトのデータ
が転送され、２回目に次の４バイトのデータが転送さ
れ、更に３回目に残りの１バイトのデータが転送される
ことになるので、６バイトのデータを転送するのに３回
のデータ転送を行わなくてはならなくなる。

【０００８】つまり、転送先アドレスがシステムバスの
バウンダリと一致する場合に比べ、一致しない場合はデ
ータ転送回数が増えてしまい、その結果システムバスの
トラフィック増加によるコンピュータシステムの性能低
下を招く原因となっていた。

【０００９】また、上述したようにこの様なコンピュー
タシステムではデータ転送の先頭アドレスを固定化でき
ないため、同じハードウェアを使用していながらシステ
ム環境によってコンピュータシステムの性能が変わって
くるという問題もあった。

【００１０】つまり、システム資源の割当を行うＯＳに
より、システムバスのバウンダリとデータ転送先アドレ
スのバウンダリが一致するときと一致しないときがある
ことから、性能が著しく変化し、固定的な性能を求めら
れるシステムでは、性能ばらつきの発生により問題とな
っていた。

【００１１】

【課題を解決するための手段】本発明はかかる問題を鑑
みて、請求項１に係わる発明では、バスを介してＩ／Ｏ
とメモリとのデータ転送をバウンダリ毎に行うメモリ制
御装置において、転送データを一旦バッファリングし
て、前記メモリのバウンダリ境界に達すると一括して転
送するバッファリング機構と、前記メモリにおける転送
先アドレスを変換してバスに送出するアドレス変換回路
と、前記第１のアドレス変換回路において変換されたア
ドレスを復元するアドレス復元回路とを有することとす
る。

【００１２】これは、転送先アドレスとバスのバウンダ
リを一致させることで、バッファリング機構からバスに
データを送出する際、バウンダリを全て使い切ってデー
タを転送させるためである。

【００１３】また、請求項２に係わる発明では、バスを
介してＩ／Ｏとメモリとのデータ転送をバウンダリ毎に
行うメモリ制御装置において、転送データを一旦バッフ
ァリングして、前記メモリのバウンダリ境界に達すると
一括して転送するバッファリング機構と、前記Ｉ／Ｏか
らの要求によりＤＭＡ転送を制御するＤＭＡ制御部と、
前記メモリの入出力制御を行うメモリコントローラと、
を有するメモリ制御回路において、前記ＤＭＡ制御部に
は、前記メモリにおける転送先アドレスを変換してバス
に送出するアドレス変換回路を有し、前記メモリコント
ローラには、前記第１のアドレス変換回路において変換
されたアドレスを復元するアドレス復元回路とを有する
こととする。

【００１４】さらに、請求項３に係わる発明では、請求
項１及び請求項２におけるアドレス変換回路を更に特定
した発明であり、前記アドレス変換回路は、転送先アド
レスをメモリバウンダリの先頭アドレスに変換する手段
と、変換情報を前記アドレス復元回路に通知する手段と
を有し、前記アドレス復元回路は前記アドレス変換回路
からの前記変換情報を基に変換された転送先アドレスを
復元する手段を有することとする。

【００１５】

【発明の実施の形態】次に、本発明に係わる実施の形態
として、Ｉ／Ｏからメモリに対するＤＭＡ転送について
図１を参照して以下に詳細を説明する。

【００１６】本発明のコンピュータシステムは、Ｉ／Ｏ
（図示しない）とのデータ授受を制御するＩ／Ｏコント
ローラ１と、Ｉ／Ｏコントローラ１からの転送データを
一旦バッファリングして送出するバッファリング機構２
と、Ｉ／Ｏコントローラ１とメモリコントローラ１７と
の間をＤＭＡ制御するＤＭＡ制御部１１と、バッファリ
ング機構２からのデータ及びメモリコントローラ１７
や、ＤＭＡ制御部１１からのアドレス及び制御信号を転
送するシステムバス１０と、ＤＭＡ制御部１１からのア
ドレス及び制御信号を基にメモり２１へのデータ転送を
制御するメモリコントローラ１７と、コンピュータシス
テムの主記憶装置であり、メモリコントローラ１７に書
き込み（読み出し）制御されるメモリ２１とによって構
成される。ここで、本実施例ではバッファリング機構
２、ＤＭＡ制御部１１、メモリコントローラ１７を総称
してメモリ制御回路２５と呼ぶこととする。

【００１７】ＤＭＡ制御部１１は、バッファリング機構
２からの要求によりバスのアクセス権を獲得すると共
に、制御信号である書き込み（読み出し）信号を送出す
るバス制御部１４と、メモリ２１の転送先アドレスをＤ
ＭＡ制御部内で保持する転送先アドレスレジスタ１２
と、転送先アドレスレジスタ１２からの転送先アドレス
を変換してシステムバス１０に送出するアドレス変換回
路１５とから構成される。

【００１８】また，メモリコントローラ１７は、アドレ
ス変換回路１５によって変換された転送先アドレスをシ
ステムバスから受け取り、本来の転送先アドレスに復元
するアドレス復元回路１９と、アドレス復元回路１９か
らの転送先アドレスとシステムバス１０からのデータ及
び制御信号を基にメモり２１への書き込み（読み出し）
を行うメモリ制御部１８とから構成される。

【００１９】なお、バッファリング機構２はデータを所
定量バッファリングするとシステムバス１０を獲得する
ためにバスリクエスト８を送出し、バスリクエスト８を
受け取ったバス制御部１４は、システムバス１０のアク
セス権を獲得したのちバスアクノレッジ９を返送する。
バッファリング機構２はバスアクノレッジ９を受け取る
と、バッファリングしたデータを一括してシステムバス
１０に送出するようになっている。

【００２０】次に、本発明の動作を説明する。

【００２１】Ｉ／Ｏコントローラ１からＤＭＡＲＱ信号
７を通じてバッファリング機構２へＤＭＡ転送要求が出
力されると、バッファリング機構２はＤＭＡ転送の可否
を判断し、ＤＭＡＡＫ信号６を通じてＤＭＡ転送の許可
／不許可を通知する。

【００２２】ＤＭＡ転送が許可されると、メモリライト
３，メモリリード４，データバス５，Ｉ／Ｏレディ２２
を通じてＩ／Ｏコントローラ１とバッファリング機構２
間でデータの授受が行われる。

【００２３】ここで、メモリライトのＤＭＡ転送を要求
している場合を考える。

【００２４】Ｉ／Ｏコントローラ１はメモリライト３経
由でデータ書き込み要求を送出すると、バッファリング
機構２はＩ／Ｏレディ２２経由でデータの受け取り可否
をＩ／Ｏコントローラ１に通知する。

【００２５】データの受け取りが許可されると、データ
バス１０を経由してバッファリング機構２にデータをバ
ッファリングさせる。

【００２６】バッファリング機構２はＩ／Ｏコントロー
ラ１からのデータがシステムバス１０のバウンダリ境界
に達すると、システムバス１０のアクセス権を獲得して
データを出力するために、バスリクエスト８をＤＭＡ制
御部１１内のバス制御部１４に出力する。

【００２７】バスリクエスト８を受けたバス制御部１４
は、システムバス１０のアクセス権を獲得して、バスア
クノレッジ９をバッファリング機構２に送出する。バス
アクノレッジ９を受けたバッファリング機構２は、シス
テムバス１０経由でバッファリングしたデータを一括し
てメモリコントローラ１７に出力する。

【００２８】また、ＤＭＡ制御部１１は、バッファリン
グ機構２のデータ出力に同期して、制御信号である書き
込み信号と転送先（書き込み）アドレスをシステムバス
１０経由でメモリコントローラ１７に出力する。

【００２９】なおＤＭＡ制御部１１から送出する転送先
アドレスは、まずＯＳから指示されたメモリ２１上の転
送先アドレスを転送先アドレスレジスタ１２で保持し、
この転送先アドレスをアドレス変換回路１５に送出す
る。アドレス変換回路１５では、転送先アドレスの先頭
アドレスがメモリ２１のバウンダリ先頭と同じかどうか
を判断し、同じであれば転送先アドレスを変換せずにシ
ステムバス１０に送出する。もし異なっていれば、転送
先アドレスの先頭アドレスをバウンダリ先頭になるよう
に変換して、システムバス１０に送出する。

【００３０】このとき、アドレス変換回路１５において
アドレスを変換したかどうかを変換有無信号１９によっ
て、また変換したアドレス値（変換しなければそのまま
のアドレス値）を変換値バス１６を経由してメモリコン
トローラ１７のアドレス復元回路１９に送出する。

【００３１】このように、アドレス変換回路１５で転送
先アドレスを変換することによって、システムバス１０
ではメモリ２１の転送先アドレスとシステムバス１０の
バウンダリが同じに見えるので、バッファリング機構２
からシステムバス１０へ出力されるデータは必ずバウン
ダリ最大転送幅となる。

【００３２】システムバス１０を経由してメモリコント
ローラ１７に送られてきた転送先アドレスは、変換有無
信号２４から変換の有無の通知をもとに転送先アドレス
の復元の必要／不必要を判断し、復元が必要と判断する
と変換値バス１６から変換前のアドレス値をもとに本来
の転送先アドレスに復元され、アドレスバス２３を経由
してメモリ制御部１８に送出される。

【００３３】メモリ制御部１８は、システムバス１０経
由で受け取ったデータ及びメモリ書き込み要求と、アド
レスバス２３経由で受け取った転送先アドレスに従い、
メモリバス２０経由でメモリ２１にデータが書き込まれ
る。

【００３４】次にメモリリードのＤＭＡ転送を要求して
いる場合を考える。

【００３５】Ｉ／Ｏコントローラ１はメモリリード４経
由でデータ読み出し要求を送出すると、バッファリング
機構２はＩ／Ｏレディ２２経由でデータの読み出し可否
をＩ／Ｏコントローラ１に通知する。

【００３６】バッファリング機構２はＩ／Ｏコントロー
ラ１からメモリ読み出し要求を受けると、システムバス
１０のアクセス権を獲得するために、バスリクエスト８
をＤＭＡ制御部１１内のバス制御部１４に出力する。

【００３７】バスリクエスト８を受けたバス制御部１４
は、システムバス１０のアクセス権を獲得して、バスア
クノレッジ９をバッファリング機構２に送出する。バス
アクノレッジ９を受けたバッファリング機構２は、メモ
リコントローラ１７からメモリリードデータの受け取り
待ち状態となる。

【００３８】システムバス１０のアクセス権を獲得した
ＤＭＡ制御部１１は、読み出し要求信号と転送先（読み
出し）アドレスをシステムバス１０経由でメモリコント
ローラ１７に出力する。

【００３９】なおＤＭＡ制御部１１から送出される転送
先アドレスは、まずＯＳから指示されたメモリ２１上の
転送先アドレスを転送先アドレスレジスタ１２で保持
し、この転送先アドレスをアドレス変換回路１５に送出
する。アドレス変換回路１５では、転送先アドレスの先
頭アドレスがメモリ２１のバウンダリ先頭と同じかどう
かを判断し、同じであれば転送先アドレスを変換せずに
システムバス１０に送出する。もし異なっていれば、転
送先アドレスの先頭アドレスをバウンダリ先頭になるよ
うに変換して、システムバス１０に送出する。

【００４０】このとき、アドレス変換回路１５において
アドレスを変換したかどうかを変換有無信号１９によっ
て、また変換したアドレス値（変換しなければそのまま
のアドレス値）を変換値バス１６を経由してメモリコン
トローラ１７のアドレス復元回路１９に送出する。

【００４１】システムバス１０を経由してメモリコント
ローラ１７に送られてきた転送先アドレスは、変換有無
信号２４から変換の有無の通知をもとに転送先アドレス
の復元の必要／不必要を判断し、復元が必要と判断する
と変換値バス１６から変換前のアドレス値をもとに本来
の転送先アドレスに復元され、アドレスバス２３を経由
してメモリ制御部１８に転送される。

【００４２】メモリ制御部１８は、システムバス１０経
由で受け取ったメモリ読み出し要求と、アドレスバス２
３経由で受け取った転送先アドレスに従い、メモリバス
２０経由でメモリ２１のデータを読み出し、システムバ
ス１０経由でバッファリング機構２に出力する。

【００４３】書き込み時と同様、アドレス変換回路１５
での転送先アドレス変換によって、システムバス１０で
はメモリ２１の転送先アドレスとシステムバス１０のバ
ウンダリが同じに見えるので、バッファリング機構２か
らシステムバス１０へ出力されるデータは必ずバウンダ
リ最大転送幅となる。

【００４４】バッファリング機構２はＩ／Ｏレディ２２
によりＩ／Ｏコントローラ１に対してデータの読み込み
許可の通知を行い、データバス５経由でデータを出力す
る。これにより、Ｉ／Ｏコントローラ１はデータを読み
出すことができる。

【００４５】次に、アドレス変換回路１５及びアドレス
復元回路１９の詳細な構成を図２を参照して説明する。

【００４６】まず、アドレス変換回路１５は、転送先ア
ドレスレジスタ１２から送出されるアドレスを上位アド
レスと下位アドレスとに分割された上位アドレスをラッ
チする上位アドレスラッチ回路２６と、下位アドレスを
ラッチする下位アドレスラッチ回路２８と、転送先アド
レスレジスタ１２からの下位アドレスの代わりに送出す
る下位アドレスを生成する下位アドレス回路２７とから
構成される。

【００４７】また、アドレス復元回路１９は、システム
バス１０経由で送られてきた転送先アドレスのうち上位
アドレスのみをラッチする上位アドレスラッチ回路２９
と、変換値バス１６経由で送られてきた下位アドレスを
ラッチする下位アドレスラッチ回路３０とから構成さ
れ、上位アドレスラッチ回路２９の上位アドレスと下位
アドレスラッチ回路３０の下位アドレスとを合成して、
本来の転送先アドレスをメモリ制御部に送出するように
なっている。

【００４８】次にアドレス変換回路１５及びアドレス復
元回路１９の動作を以下に説明する。

【００４９】転送先アドレスレジスタ１２からアドレス
バス１３経由で転送先アドレスが送られてくると、アド
レス変換回路１５では上位アドレスと下位アドレスとに
分割され、上位アドレスを上位アドレスラッチ回路２６
に、下位アドレスと下位アドレスラッチ回路２８にラッ
チする。

【００５０】ここで、上位アドレスと下位アドレスのビ
ット数は、使用されるシステムバス１０のアドレスのビ
ット数とデータの転送単位（バウンダリ）によって決定
される。例えば、３２ビットのアドレッシングで、バウ
ンダリが３２ビットであったとすると、アドレスの上位
３０ビットを上位アドレスとし、アドレスの下位２ビッ
トを下位アドレスとする。つまり、システムバス１０に
おけるバウンダリ分のアドレスを下位アドレスとするも
のである。

【００５１】システムバス１０にデータを転送する際、
下位アドレスが“０”の時、つまりシステムバス１０の
バウンダリ先頭の時が最も転送効率が良いので、下位ア
ドレス回路２７は、下位アドレスラッチ回路２８でラッ
チした下位アドレスと同数の“O”つまり“O０”を固定
下位アドレスとして出力し、上位アドレスラッチ回路２
６からの上位アドレスと合成してシステムバス１０に出
力する。

【００５２】下位アドレスラッチ回路２８は、下位アド
レスが下位アドレス回路２７で出力する“O０”と同じ
かどうかを比較し、同じであれば変換無信号を、異なっ
ていれば変換有信号を、変換有無信号２４を経由してア
ドレス復元回路１９に送出する。また、受け取った下位
アドレス（本来のアドレス値）を、変換値バス１６を経
由してアドレス復元回路１９に送出する。

【００５３】システムバス１０に送出された転送先アド
レスは、アドレス復元回路１９の上位アドレスラッチ回
路２９で上位アドレスのみラッチされる。なお、下位ア
ドレスは破棄される。

【００５４】下位アドレスラッチ回路３０は、変換有無
信号２４でアドレスの変換の有無を、変換値バス１６か
ら下位アドレスラッチ回路２８でラッチした下位アドレ
スを受け取り、上位アドレスラッチ回路２９でラッチし
た上位アドレスと合成して、アドレスバス２３経由でメ
モり制御部１８に転送先アドレスを送出する。

【００５５】このようにアドレス変換及び復元を行うこ
とで、システムバス１０上ではメモリの転送先アドレス
とシステム１０のバウンダリが常に同じに見え、異なる
ときに比べ転送効率が向上する。

【００５６】次に、データ転送時のタイミングチャート
を図３、４のタイミング図を参照して説明する。ここで
は、４バイトバウンダリのシステムバスで６バイトのデ
ータを転送する場合を考える。

【００５７】まず、図３に示されるタイミング図は、ア
ドレスがデータ１とデータ２の間、及びデータ５とデー
タ６の間でシステムのバウンダリがとぎれているときの
メモリライトを示したものである。なお、図において
は従来技術を示し、に本発明を示したものである。

【００５８】Ｉ／Ｏコントローラからバッファリング機
構２にＤＭＡ転送の要求であるＤＭＡＲＱ７でＤＭＡ転
送の要求を行うと、ＤＭＡＡＫ６でＤＭＡ転送が許可さ
れる。その後、８ビットのデータバス５を経由して６バ
イトのメモリライトデータが１バイトずつバッファリン
グ機構２に転送される。

【００５９】バッファリング機構２に６バイトのメモリ
ライトデータが溜まると、バス制御部１４に対してバス
リクエスト８でシステムバス１０のアクセス権の獲得を
要求する。システムバス１０のアクセス権を獲得すると
バスアクノレッジ９でその旨が通知され、バッファリン
グ機構２からシステムバス１０を経由してメモりコント
ローラ１７にメモリライトデータの送出が開始される。

【００６０】このとき、従来は転送先アドレスをそのま
ま送出していたので、データ１とデータ２の間、及びデ
ータ５とデータ６の間でシステムのバウンダリがとぎれ
ている関係上、に示されるように、１回目の転送では
３２ビットのデータバス（システムバス１０）に始めの
データ１（１バイト）のみしか送出されない。２回目の
転送ではデータ２〜データ５が一括で送出され、更に３
回目の転送で残りのデータ６が送出されていた。

【００６１】しかしながら、本発明ではシステムバス１
０のバウンダリと同じになるように転送先アドレスを変
換しているので、システムバス１０上では、データ４と
データ５の間でシステムバスのバウンダリがとぎれるよ
うに判断される。つまり、に示されるように、１回目
の転送で３２ビットのデータバス（システムバス１０）
にデータ１〜データ４の４バイトのメモリライトデータ
が一括で送出され、２回目の転送で残り２バイトのメモ
リライトデータであるデータ５及びデータ６が一括で送
出される。

【００６２】このように、転送先アドレスを変換しない
と場合によっては３回の転送を必要としていたが、本発
明のように転送先アドレスを変換することで常に２回の
転送で６バイトのデータを転送することができるように
なる。

【００６３】次に、図４に示されるタイミング図は、ア
ドレスがデータ１とデータ２の間、及びデータ５とデー
タ６の間でシステムのバウンダリがとぎれているときの
メモリリードを示したものである。なお、図において
は従来技術を示し、に本発明を示したものである。

【００６４】メモリライトの時と同様に、Ｉ／Ｏコント
ローラからバッファリング機構２にＤＭＡ転送の要求で
あるＤＭＡＲＱ７でＤＭＡ転送の要求を行うと、ＤＭＡ
ＡＫ６でＤＭＡ転送が許可される。

【００６５】その後、バッファリング機構２はバス制御
部１４に対してバスリクエスト８でシステムバス１０の
アクセス権の獲得を要求すると、バス制御部１４はシス
テムバス１０のアクセス権を獲得して、バスアクノレッ
ジ９でその旨を通知する。

【００６６】システムバス１０のアクセス権を獲得する
と、ＤＭＡ制御部１１からメモリリードデータを読み出
す転送先アドレスがシステムバス１０を経由してメモリ
コントローラ１７に送出され、メモリコントローラ１７
によってメモリリードデータが読み出される。

【００６７】読み出されたメモリリードデータはシステ
ムバス１０を経由してバッファリング機構２に転送され
るのだが、従来はＤＭＡ制御部１１から転送先アドレス
をそのまま送出していたので、データ１とデータ２の
間、及びデータ５とデータ６の間でシステムのバウンダ
リがとぎれている関係上、に示されるように、１回目
の転送では３２ビットのデータバス（システムバス１
０）に始めのデータ１（１バイト）のみしか送出されな
い。２回目の転送ではデータ２〜データ５が一括で送出
され、更に３回目の転送で残りのデータ６が送出されて
いた。

【００６８】しかしながら、本発明ではシステムバス１
０のバウンダリと同じになるよう転送先アドレスを変換
しているので、データ４とデータ５の間でシステムバス
のバウンダリがとぎれるように判断される。つまり、
に示されるように、１回目の転送で３２ビットのデータ
バス（システムバス１０）にデータ１〜データ４の４バ
イトのメモリリードデータが一括で送出され、２回目の
転送で残り２バイトのメモリリードデータであるデータ
５及びデータ６が一括で送出される。

【００６９】このように、メモリライトと同様に、転送
先アドレスを変換しないと場合によっては３回の転送を
必要としていたが、本発明のように転送先アドレスを変
換することで常に２回の転送で６バイトのデータを転送
することができるようになった。

【００７０】なお、本発明に係わるメモリ制御回路は図
５に示されるように、Ｉ／Ｏコントローラ１内のＤＭＡ
コントローラ３１からアドレスバス３２経由で転送先ア
ドレスを受け取っても一向に構わない。これは、ＤＭＡ
制御部への転送先アドレスの供給元がどこであっても本
発明の主旨に何ら変化することがないことを意味する。

【００７１】

【発明の効果】以上説明したように本発明では、ＰＣＩ
バス等の汎用バスを使用したコンピュータシステムにお
けるＤＭＡ制御部とメモリコントローラにアドレス変換
回路とアドレス復元回路を設けたので、転送先アドレス
をシステムバスのバウンダリが合わせることができる。
つまり転送先アドレスがバウンダリの途中から始まるア
ドレスであった場合でも、転送先アドレスをバウンダリ
の先頭アドレスに変換するので、システムバス上では転
送先アドレスとシステムバスのバウンダリが同じである
ように見え、システムバスのバウンダリを最大限に有効
活用できることから転送回数を低減でき、バストラフィ
ックを減少させることができる。

【００７２】また、本発明によれば、汎用バスのバスロ
ジックを変更することなくそのまま利用することができ
る。つまり、システムバスの仕様変更なしに性能向上が
図れるので、高価な専用システムバスを開発することな
く安価な汎用バスを利用でき、安価なコンピュータシス
テムの構築が可能である。

【図面の簡単な説明】

【図１】本発明の実施の形態を示したメモリ制御回路。

【図２】メモリ制御回路のアドレス変換回路及びアドレ
ス復元回路を示した図。

【図３】本発明のメモリライト動作を示したタイミング
図。

【図４】本発明のメモリリード動作を示したタイミング
図。

【図５】本発明の他の実施の形態を示したメモリ制御回
路。

【図６】従来の技術を示したブロック図。

【符号の説明】 １ Ｉ／Ｏコントローラ ２ バッファリング機構 ３ メモリライト ４ メモリリード ５ データバス ６ ＤＭＡＡＫ信号 ７ ＤＭＡＲＱ信号 ８ バスリクエスト ９ バスアクノレッジ １０ システムバス １１ ＤＭＡ制御部 １２ 転送先アドレスレジスタ １３ アドレスバス １４ バス制御部 １５ アドレス変換回路 １６ 変換値バス １７ メモリコントローラ １８ メモリ制御部 １９ アドレス復元回路 ２０ メモリバス ２１ メモリ ２２ Ｉ／Ｏレディ ２３ アドレスバス ２４ 変換有無信号 ２５ メモリ制御回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 バスを介してＩ／Ｏとメモリとのデータ
   転送をバウンダリ毎に行うメモリ制御装置において、 転送データを一旦バッファリングして、前記メモリのバ
   ウンダリ境界に達すると一括して転送するバッファリン
   グ機構と、 前記メモリにおける転送先アドレスを変換してバスに送
   出するアドレス変換回路と、 前記第１のアドレス変換回路において変換されたアドレ
   スを復元するアドレス復元回路と、を有することを特徴
   とするメモリ制御回路。
2. 【請求項２】 バスを介してＩ／Ｏとメモリとのデータ
   転送をバウンダリ毎に行うメモリ制御装置において、 転送データを一旦バッファリングして、前記メモリのバ
   ウンダリ境界に達すると一括して転送するバッファリン
   グ機構と、 前記Ｉ／Ｏからの要求によりＤＭＡ転送を制御するＤＭ
   Ａ制御部と、 前記メモリの入出力制御を行うメモリコントローラと、
   を有するメモリ制御回路において、 前記ＤＭＡ制御部には、前記メモリにおける転送先アド
   レスを変換してバスに送出するアドレス変換回路を有
   し、 前記メモリコントローラには、前記第１のアドレス変換
   回路において変換されたアドレスを復元するアドレス復
   元回路と、を有することを特徴とするメモリ制御回路。
3. 【請求項３】 前記アドレス変換回路は、転送先アドレ
   スをメモリバウンダリの先頭アドレスに変換する手段
   と、変換情報を前記アドレス復元回路に通知する手段と
   を有し、 前記アドレス復元回路は前記アドレス変換回路からの前
   記変換情報を基に変換された転送先アドレスを復元する
   手段を有することを特徴とする請求項１及び２記載のメ
   モリ制御回路。