【特許請求の範囲】
【請求項１】 多層配線を有する半導体装置の設計方法であって、
（ａ）基本セルを複数配置する工程と、
（ｂ）チャネルに配線を配置し、論理回路を形成する工程と、
（ｃ）前記（ｂ）工程後、空きチャネルに、異なる配線間を電気的に接続する電源補強用の接続孔を配置する工程とを有することを特徴とする半導体装置の設計方法。
【請求項２】 多層配線を有する半導体装置の設計方法であって、
（ａ）基本セルを複数配置する工程と、
（ｂ）第１の配線層において、第１方向のチャネルに、第１の電源配線を配置し、前記第１の配線層の上層の第２の配線層において、前記第１方向に対して交差する第２方向のチャネルに、前記基本セル内及び基本セル間を接続する配線を配置し、前記第２の配線層の上層の第３の配線層において、前記第１方向のチャネルに、前記第１の電源配線を補強する第２の電源配線を配置する工程と、
（ｃ）前記（ｂ）工程の後に、前記第２の電源配線と第１の電源配線とを電気的に接続する接続孔を配置する工程とを有することを特徴とする半導体装置の設計方法。
【請求項３】 請求項２記載の半導体装置の設計方法であって、
前記（ｃ）の工程において、前記接続孔は、前記基本セル内及び基本セル間を接続する配線が配置されない空きチャネルに配置されることを特徴とする半導体装置の設計方法。
【請求項４】 多層配線を有する半導体装置であって、
複数の基本セルの電界効果トランジスタが、半導体基板の第１の領域に形成され、
前記第１の領域に所定の電位を供給する第１の給電配線が、第１方向に延在して配置され、
前記複数の基本セルの電界効果トランジスタのソースに電気的に接続される第１の電源配線が、前記第１方向に延在して配置され、
前記第１の給電配線及び第１の電源配線の上層の第２の配線層に、第２の電源配線及び第１の配線が、前記第１方向に延在して配置され、
前記第２の電源配線は、前記第１の電源配線の上方に形成され、かつ前記第１の電源配線に電気的に接続され、
前記第１の給電配線の上方は、配線チャネル領域となっており、その配線チャネル領域には、前記第１の給電配線とは電気的に接続されない前記第１の配線が配置されていることを特徴とする半導体装置。
【請求項５】 多層配線を有する半導体装置であって、
複数の基本セルの電界効果トランジスタが、半導体基板の第１の領域に形成され、
前記第１の領域に所定の電位を供給する第１の給電配線が、第１方向に延在して配置され、
前記複数の基本セルの電界効果トランジスタのソースに電気的に接続される第１の電源配線が、前記第１方向に延在して配置され、
前記第１の給電配線及び第１の電源配線の上層の第２の配線層に、前記第１の給電配線に電気的に接続する第２の給電配線又は前記第１の電源配線に電気的に接続する第２の電源配線が、前記第１方向に対して交差する第２方向に延在して配置され、
前記第２の給電配線又は第２の電源配線の下部に配置される基本セルを、前記第１の領域に供給する電位を変換するためのスイッチ素子形成用のセルとして用いることを特徴とする半導体装置。
【請求項６】 請求項４または５記載の半導体装置において、前記基本セルは、前記第１方向に交差する第２方向に並んで配置されたゲート幅の異なる２種類の電界効果トランジスタで構成され、
前記ゲート幅の異なる２種類の電界効果トランジスタのうち、相対的にゲート幅の小さい電界効果トランジスタが、複数のｐチャネル型の電界効果トランジスタと、複数のｎチャネル型の電界効果トランジスタとで構成され、その各々のゲート電極が、前記複数のｐチャネル型の電界効果トランジスタと複数のｎチャネル型の電界効果トランジスタとの間の領域に配置された幅広パターンと一体的に形成され互いに電気的に接続されていることを特徴とする半導体装置。
【請求項７】 半導体装置において、複数の基本セルは、第１方向に並んで配置されたゲート幅の異なる２種類の電界効果トランジスタで構成され、
前記ゲート幅の異なる２種類の電界効果トランジスタのうち、相対的にゲート幅の小さい電界効果トランジスタが、複数のｐチャネル型の電界効果トランジスタと、複数のｎチャネル型の電界効果トランジスタとで構成され、その各々のゲート電極が、前記複数のｐチャネル型の電界効果トランジスタと複数のｎチャネル型の電界効果トランジスタとの間の領域に配置された幅広パターンと一体的に形成され互いに電気的に接続されていることを特徴とする半導体装置。
【請求項８】 多層配線を有する半導体装置であって、
半導体基板に形成された複数の基本セルと、
前記半導体基板に形成され、前記基本セルの第１の電界効果トランジスタが配置された第１導電型の第１の領域と、
前記半導体基板に形成され、前記基本セルの第２の電界効果トランジスタが配置された第２導電型の第２の領域と、
前記第１の領域に所定の電位を供給する給電配線であって、前記複数の基本セルが並んで配置される第１方向に沿って延在された第１の給電配線と、
前記第２の領域に所定の電位を供給する給電配線であって、前記複数の基本セルが並んで配置される前記第１方向に沿って延在された第２の給電配線と、
前記基本セルに形成された素子の第１の動作電圧を供給する電源配線であって、前記第１方向に沿って延在された電源配線と、
前記基本セルに形成された素子の第２の動作電圧を供給する電源配線であって、前記第１方向に沿って延在された電源配線と、
前記第１の給電配線に所定の電位を供給する給電配線であって、前記第１の給電配線よりも上層に形成され、前記第１方向に対して交差する第２方向に延在する第３の給電配線と、
前記第２の給電配線に所定の電位を供給する給電配線であって、前記第２の給電配線よりも上層に形成され、前記第１方向に対して交差する前記第２方向に延在する第４の給電配線と、
前記第３の給電配線または第４の給電配線の少なくとも一方の直下に配置されている基本セルを、前記第１の領域または第２の領域に供給する電位を変換するためのスイッチ素子形成用のセルとして用いることを特徴とする半導体装置。
【請求項９】 多層配線を有する半導体装置であって、
半導体基板に形成された複数の基本セルと、
前記半導体基板に形成された半導体領域と、
前記半導体領域に所定電位の電圧を供給する領域であって、前記半導体領域と同一導電型で、かつ、前記半導体領域の不純物濃度よりも高い不純物濃度で形成され、前記基本セルの第１方向に沿って延在された給電領域と、
前記基本セルに形成された素子の動作電圧を供給する電源配線であって、前記半導体基板の上層の第１の配線層に配置され、前記基本セルの第１方向に沿って延在された第１の電源配線と、
前記基本セルに形成された素子の動作電圧を供給する電源配線であって、前記第１の配線層の上層の第２の配線層に配置され、前記基本セルの第１方向に沿って延在された第２の電源配線と、
前記第１の電源配線と第２の電源配線とを電気的に接続する接続孔と、
前記第１の配線層と第２の配線層との間の配線層であって前記第１方向に交差する第２方向をチャネル方向として持つ第３の配線層に配置された信号配線とを有することを特徴とする半導体装置。
【請求項１０】 請求項４〜９のいずれか一項に記載の半導体装置において、前記半導体領域に印加する電圧を動作電圧または基板電圧に切り換える切換え手段を設けたことを特徴とする半導体装置。
【請求項１１】 多層配線を有する半導体装置の製造方法であって、
（ａ）半導体基板の主面に基本セルを複数配置する工程と、
（ｂ）第１方向のチャネルに第１の配線層で構成される第１の電源配線を配置する工程と、
（ｃ）前記第１の配線層の上層の第２の配線層において、前記第１方向に対して平行なチャネルに、前記第１の電源配線を補強するための第２の電源配線を配置する工程と、
（ｄ）前記第１の配線層と第２の配線層との間の第３の配線層において、前記第１方向に対して交差する第２方向のチャネルに信号配線を配置する工程と、
（ｅ）前記（ｄ）工程後、前記第１の電源配線と第２の電源配線とを電気的に接続する接続孔を配置する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１２】 請求項１１記載の半導体装置の製造方法において、前記半導体基板に形成された半導体領域に、前記基本セルが構成され、前記半導体領域に前記基本セルの第１方向に沿って延在され、前記半導体領域と同一導電型で形成され、前記半導体領域の不純物濃度よりも高い不純物濃度で形成された給電領域を配置する工程を有することを特徴とする半導体装置の製造方法。
[Claims]
1. A method for designing a semiconductor device having multiple layers of wiring.
(A) A process of arranging a plurality of basic cells and
(B) The process of arranging wiring on the channel and forming a logic circuit,
(C) A method for designing a semiconductor device, which comprises, after the step (b), a step of arranging a connection hole for reinforcing a power source for electrically connecting different wirings in an empty channel.
2. A method for designing a semiconductor device having multiple layers of wiring.
(A) A process of arranging a plurality of basic cells and
(B) In the first wiring layer, the first power supply wiring is arranged in the channel in the first direction, and the second wiring layer above the first wiring layer intersects the first direction. Wiring that connects the inside of the basic cell and between the basic cells is arranged in the channel in the second direction, and in the third wiring layer that is the upper layer of the second wiring layer, the channel in the first direction is the first. The process of arranging the second power supply wiring that reinforces the power supply wiring of 1 and
(C) A method for designing a semiconductor device, which comprises, after the step (b), a step of arranging a connection hole for electrically connecting the second power supply wiring and the first power supply wiring.
3. The method for designing a semiconductor device according to claim 2.
A method for designing a semiconductor device, wherein in the step (c), the connection holes are arranged in an empty channel in which wirings connecting the basic cells and the basic cells are not arranged.
4. A semiconductor device having multiple layers of wiring.
Field effect DOO La Njisuta plurality of basic cells is formed in a first region of a semiconductor substrate,
A first power feeding wiring that supplies a predetermined potential to the first region is arranged so as to extend in the first direction.
A first power supply wiring which is electrically connected to the source of the field effect bets la Njisuta of said plurality of basic cells are arranged to extend in the first direction,
The second power supply wiring and the first wiring are arranged so as to extend in the first direction in the second wiring layer above the first power supply wiring and the first power supply wiring.
The second power supply wiring is formed above the first power supply wiring and is electrically connected to the first power supply wiring.
The area above the first power supply wiring is a wiring channel area, and the first wiring that is not electrically connected to the first power supply wiring is arranged in the wiring channel area. A featured semiconductor device.
5. A semiconductor device having multiple layers of wiring.
Field effect DOO La Njisuta plurality of basic cells is formed in a first region of a semiconductor substrate,
A first power feeding wiring that supplies a predetermined potential to the first region is arranged so as to extend in the first direction.
A first power supply wiring which is electrically connected to the source of the field effect bets la Njisuta of said plurality of basic cells are arranged to extend in the first direction,
Electrically to the second wiring layer above the first power supply wiring and the first power supply wiring, to the second power supply wiring electrically connected to the first power supply wiring or to the first power supply wiring. The second power supply wiring to be connected is arranged so as to extend in the second direction intersecting with the first direction.
Semiconductor, which comprises using the basic cells arranged in a lower portion of the second power supply wiring or the second power supply line, as a cell of switching elements formed for converting the potential supplied to the first region apparatus.
6. In the semiconductor device according to claim 4 or 5 , the basic cell is composed of two types of field effect transistors having different gate widths arranged side by side in a second direction intersecting the first direction. ,
Of the two types of field-effect transistors having different gate widths, the field-effect transistor having a relatively small gate width is composed of a plurality of p-channel type field-effect transistors and a plurality of n-channel type field-effect transistors. , Each of the gate electrodes is integrally formed with a wide pattern arranged in the region between the plurality of p-channel type field effect transistors and the plurality of n-channel type field effect transistors and electrically connected to each other. A semiconductor device characterized by being
7. In a semiconductor device, a plurality of basic cells are composed of two types of field effect transistors having different gate widths arranged side by side in the first direction.
Of the two types of field-effect transistors having different gate widths, the field-effect transistor having a relatively small gate width is composed of a plurality of p-channel type field-effect transistors and a plurality of n-channel type field-effect transistors. , Each of the gate electrodes is integrally formed with a wide pattern arranged in the region between the plurality of p-channel type field effect transistors and the plurality of n-channel type field effect transistors and electrically connected to each other. A semiconductor device characterized by being
8. A semiconductor device having multiple layers of wiring.
Multiple basic cells formed on a semiconductor substrate and
A first region of the first conductive type formed on the semiconductor substrate and in which the first field effect transistor of the basic cell is arranged, and
A second region of the second conductive type formed on the semiconductor substrate and in which the second field effect transistor of the basic cell is arranged, and
A first power supply wiring that supplies a predetermined potential to the first region and extends along a first direction in which the plurality of basic cells are arranged side by side.
A second power supply wiring that supplies a predetermined potential to the second region and extends along the first direction in which the plurality of basic cells are arranged side by side.
A power supply wiring for supplying the first operating voltage of the element formed in the basic cell, the power supply wiring extending along the first direction, and the power supply wiring.
A power supply wiring for supplying a second operating voltage of an element formed in the basic cell, the power supply wiring extending along the first direction, and a power supply wiring.
A third power supply wiring that supplies a predetermined potential to the first power supply wiring, is formed in a layer above the first power supply wiring, and extends in a second direction intersecting the first direction. Power supply wiring and
A power supply wiring that supplies a predetermined potential to the second power supply wiring, which is formed in a layer above the second power supply wiring and extends in the second direction intersecting the first direction. 4 power supply wiring and
For forming a switch element for converting a potential for supplying a basic cell arranged directly under at least one of the third power feeding wiring or the fourth power feeding wiring to the first region or the second region. A semiconductor device characterized by being used as a cell.
9. A semiconductor device having a multilayer wiring,
Multiple basic cells formed on a semiconductor substrate and
The semiconductor region formed on the semiconductor substrate and
A region that supplies a voltage of a predetermined potential to the semiconductor region, is of the same conductive type as the semiconductor region, and is formed with an impurity concentration higher than the impurity concentration of the semiconductor region, and is formed in the first direction of the basic cell. With the power supply area extended along
A power supply wiring for supplying the operating voltage of the element formed in the basic cell, which is arranged in the first wiring layer of the upper layer of the semiconductor substrate and extends along the first direction of the basic cell. 1 power supply wiring and
A power supply wiring for supplying the operating voltage of an element formed in the basic cell, which is arranged in a second wiring layer above the first wiring layer and extends along the first direction of the basic cell. The second power supply wiring that was done,
A connection hole for electrically connecting the first power supply wiring and the second power supply wiring,
It has a wiring layer between the first wiring layer and the second wiring layer, and has signal wiring arranged in a third wiring layer having a second direction intersecting the first direction as a channel direction. A semiconductor device characterized by this.
10. The semiconductor device according to any one of claims 4 to 9 , wherein a switching means for switching a voltage applied to the semiconductor region to an operating voltage or a substrate voltage is provided.
11. A method of manufacturing a semiconductor device having a multilayer wiring,
(A) A process of arranging a plurality of basic cells on the main surface of the semiconductor substrate, and
(B) A step of arranging the first power supply wiring composed of the first wiring layer on the channel in the first direction, and
(C) In the second wiring layer above the first wiring layer, a second power supply wiring for reinforcing the first power supply wiring is arranged in a channel parallel to the first direction. Process and
(D) A step of arranging signal wiring in a channel in a second direction intersecting with the first direction in a third wiring layer between the first wiring layer and the second wiring layer.
(E) A method for manufacturing a semiconductor device, which comprises, after the step (d), a step of arranging a connection hole for electrically connecting the first power supply wiring and the second power supply wiring.
12. In the method for manufacturing a semiconductor device according to claim 11 , the basic cell is formed in a semiconductor region formed on the semiconductor substrate, and extends to the semiconductor region along a first direction of the basic cell. A method for manufacturing a semiconductor device, which comprises a step of arranging a feeding region which is present and is formed in the same conductive type as the semiconductor region and is formed with an impurity concentration higher than the impurity concentration of the semiconductor region.