JP2000215681A - マスクｒｏｍ及びこれを用いたマイクロコンピュ―タ - Google Patents
マスクｒｏｍ及びこれを用いたマイクロコンピュ―タInfo
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Abstract
(57)【要約】
【課題】 外部から供給されるアドレス信号にスクラン
ブル処理を施し、マスクＲＯＭの記憶内容の守秘性を高
める。 【解決手段】 アドレスバッファ２５と行デコーダ２１
及び列デコーダ２３との間にスクランブル回路２７を設
け、スクランブル回路２７によって外部から供給される
アドレス信号にスクランブル処理を施し、そのスクラン
ブル処理されたアドレス信号に従って、メモリセルアレ
イ１７の中から一つのメモリセル１９を選択する。
ブル処理を施し、マスクＲＯＭの記憶内容の守秘性を高
める。 【解決手段】 アドレスバッファ２５と行デコーダ２１
及び列デコーダ２３との間にスクランブル回路２７を設
け、スクランブル回路２７によって外部から供給される
アドレス信号にスクランブル処理を施し、そのスクラン
ブル処理されたアドレス信号に従って、メモリセルアレ
イ１７の中から一つのメモリセル１９を選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、製造工程で記憶内
容を書き込むマスクＲＯＭに関する。特に、本発明は、
記憶内容の守秘性に優れたマスクＲＯＭ、及びそのマス
クＲＯＭを搭載したマイクロコンピュータに関する。
容を書き込むマスクＲＯＭに関する。特に、本発明は、
記憶内容の守秘性に優れたマスクＲＯＭ、及びそのマス
クＲＯＭを搭載したマイクロコンピュータに関する。
【０００２】
【従来の技術】マスクＲＯＭ（Mask Read Only Memory
略してＭＲＯＭ）は情報データの記憶をＬＳＩのチップ
製造工程で用いるマスクによってプログラムを行う半導
体メモリである。マスクＲＯＭのプログラム方式として
たとえばイオン注入方式がある。図８に示すように、こ
のイオン注入方式では、イオン注入された部分のトラン
ジスタがデプレッションタイプ（Ｄタイプ）となり、イ
オン注入されていない部分のトランジスタがエンハンス
メントタイプ（Ｅタイプ）となる。そして、これら２種
類のトランジスタを情報の“０"、“１"にそれぞれ対応
させるものである。プログラム工程であるイオン注入プ
ロセスはゲート形成後に実施される。Ｄタイプのトラン
ジスタはゲートを貫いてチャネルに不純物を導入するこ
とで形成される。プログラム工程がチップ製造プロセス
の後半部分に位置するので、ＴＡＴ（Turn Around Tim
e）が短いという有利な特徴を有している。
略してＭＲＯＭ）は情報データの記憶をＬＳＩのチップ
製造工程で用いるマスクによってプログラムを行う半導
体メモリである。マスクＲＯＭのプログラム方式として
たとえばイオン注入方式がある。図８に示すように、こ
のイオン注入方式では、イオン注入された部分のトラン
ジスタがデプレッションタイプ（Ｄタイプ）となり、イ
オン注入されていない部分のトランジスタがエンハンス
メントタイプ（Ｅタイプ）となる。そして、これら２種
類のトランジスタを情報の“０"、“１"にそれぞれ対応
させるものである。プログラム工程であるイオン注入プ
ロセスはゲート形成後に実施される。Ｄタイプのトラン
ジスタはゲートを貫いてチャネルに不純物を導入するこ
とで形成される。プログラム工程がチップ製造プロセス
の後半部分に位置するので、ＴＡＴ（Turn Around Tim
e）が短いという有利な特徴を有している。
【０００３】近年、ＬＳＩの高集積化に伴い、ゲートに
使われるポリシリコンの抵抗値がデバイスの高速動作の
障害になってきている。そのため、ポリシリコンを低抵
抗のシリサイドに置き換え、ゲートの低抵抗化が図られ
ている。実際には、図９に示すように、ゲートを、下層
にポリシリコン４９、上層にシリサイド５１を配するポ
リサイド構造とするのが一般的である。シリサイド５１
としてはＷＳｉ2やＴａＳｉ2が用いられる。
使われるポリシリコンの抵抗値がデバイスの高速動作の
障害になってきている。そのため、ポリシリコンを低抵
抗のシリサイドに置き換え、ゲートの低抵抗化が図られ
ている。実際には、図９に示すように、ゲートを、下層
にポリシリコン４９、上層にシリサイド５１を配するポ
リサイド構造とするのが一般的である。シリサイド５１
としてはＷＳｉ2やＴａＳｉ2が用いられる。
【０００４】ところが、図９に示したポリサイドゲート
のＭＯＳトランジスタをメモリセルトランジスタとして
用いたマスクＲＯＭにあっては、上述したイオン注入方
式によってマスクＲＯＭのプログラムを行うことができ
ない。イオン注入方式ではゲート形成後にイオン注入プ
ロセスを行うが、ポリサイド構造のゲートではシリサイ
ド層がイオン注入のマスクとなってしまう。そのため、
ゲートを貫いて不純物をチャネルに導入することが不可
能だからである。
のＭＯＳトランジスタをメモリセルトランジスタとして
用いたマスクＲＯＭにあっては、上述したイオン注入方
式によってマスクＲＯＭのプログラムを行うことができ
ない。イオン注入方式ではゲート形成後にイオン注入プ
ロセスを行うが、ポリサイド構造のゲートではシリサイ
ド層がイオン注入のマスクとなってしまう。そのため、
ゲートを貫いて不純物をチャネルに導入することが不可
能だからである。
【０００５】このため、図９のＭＯＳトランジスタをメ
モリセルトランジスタとして用いたマスクＲＯＭのプロ
グラム方式として、図１０に示すように、ＭＯＳトラン
ジスタのドレイン・ソース間をアルミ配線によって短絡
することで、情報データを書き込むものがある。この方
式ではプログラム工程であるアルミ配線工程がチップ製
造工程の最終工程に近く、ＴＡＴは上記イオン注入方式
と同様短いものとなっている。
モリセルトランジスタとして用いたマスクＲＯＭのプロ
グラム方式として、図１０に示すように、ＭＯＳトラン
ジスタのドレイン・ソース間をアルミ配線によって短絡
することで、情報データを書き込むものがある。この方
式ではプログラム工程であるアルミ配線工程がチップ製
造工程の最終工程に近く、ＴＡＴは上記イオン注入方式
と同様短いものとなっている。
【０００６】
【発明が解決しようとする課題】通常、アルミ配線の経
路は顕微鏡観察等によってチップ表面から容易に知るこ
とができる。従って、図１０に示したプログラム方式で
は、マスクＲＯＭの記憶内容がチップ表面から第三者に
容易に解読されてしまうという問題があった。
路は顕微鏡観察等によってチップ表面から容易に知るこ
とができる。従って、図１０に示したプログラム方式で
は、マスクＲＯＭの記憶内容がチップ表面から第三者に
容易に解読されてしまうという問題があった。
【０００７】本発明は上記事情に鑑みて成されたもので
あり、その目的は、記憶内容の守秘性に優れたマスクＲ
ＯＭを提供することである。
あり、その目的は、記憶内容の守秘性に優れたマスクＲ
ＯＭを提供することである。
【０００８】本発明の他の目的は、記憶内容の守秘性に
優れたマスクＲＯＭを搭載したマイクロコンピュータを
提供することである。
優れたマスクＲＯＭを搭載したマイクロコンピュータを
提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の特徴は、複数個の半導体記憶素子を
配列したアレイ部と、外部から供給される第１の選択信
号を入力し、第１の選択信号にスクランブル処理を施し
て第２の選択信号を生成し、第２の選択信号を出力する
スクランブル回路と、第２の選択信号に従ってアレイ部
の中から一つの半導体素子を選択するデコード回路とを
有するマスクＲＯＭであることである。
に、本発明の第１の特徴は、複数個の半導体記憶素子を
配列したアレイ部と、外部から供給される第１の選択信
号を入力し、第１の選択信号にスクランブル処理を施し
て第２の選択信号を生成し、第２の選択信号を出力する
スクランブル回路と、第２の選択信号に従ってアレイ部
の中から一つの半導体素子を選択するデコード回路とを
有するマスクＲＯＭであることである。
【００１０】ここで、半導体記憶素子はマスクＲＯＭの
メモリセルを意味し、ＭＯＳトランジスタ１個で構成さ
れる。また、配線抵抗低下のためＭＯＳトランジスタの
ゲートはポリサイド構造を有している。アレイ部はこの
複数個のメモリセルを行列状に規則正しく配列したもの
である。第１の選択信号及び第２の選択信号はアドレス
信号と呼ばれるメモリセル選択用の信号である。これら
２つの選択信号は共にアレイ部のうち行方向のメモリセ
ルを選択する行アドレス信号と列方向を選択する列アド
レス信号を含んでいる。外部から供給される第１の選択
信号はスクランブル回路によってスクランブル処理が施
されて第２の選択信号となる。デコード部は行アドレス
信号を受けて行方向のメモリセルを選択する行デコード
部と列アドレス信号を受けて列方向のメモリセルを選択
する列デコード部で構成される。これら２つのデコード
部は各アドレス信号を受けて一つのメモリセルを選択す
る。
メモリセルを意味し、ＭＯＳトランジスタ１個で構成さ
れる。また、配線抵抗低下のためＭＯＳトランジスタの
ゲートはポリサイド構造を有している。アレイ部はこの
複数個のメモリセルを行列状に規則正しく配列したもの
である。第１の選択信号及び第２の選択信号はアドレス
信号と呼ばれるメモリセル選択用の信号である。これら
２つの選択信号は共にアレイ部のうち行方向のメモリセ
ルを選択する行アドレス信号と列方向を選択する列アド
レス信号を含んでいる。外部から供給される第１の選択
信号はスクランブル回路によってスクランブル処理が施
されて第２の選択信号となる。デコード部は行アドレス
信号を受けて行方向のメモリセルを選択する行デコード
部と列アドレス信号を受けて列方向のメモリセルを選択
する列デコード部で構成される。これら２つのデコード
部は各アドレス信号を受けて一つのメモリセルを選択す
る。
【００１１】本発明の第１の特徴によれば、情報データ
を各ＭＯＳトランジスタのソース・ドレイン間をアルミ
配線によってショートすることによって書き込んだ場合
であっても、第三者が単にアルミ配線の経路を調べるだ
けで書き込まれた情報を読み込むことはできなくなる。
すなわち、外部から供給される第１の選択信号が示す入
力アドレスとデコード部に入力される第２の選択信号が
示すアレイ部の物理アドレスとはスクランブル処理によ
って一致しないので、そのスクランブル処理の内容を知
らない第三者は情報データを正確に知ることはできない
のである。
を各ＭＯＳトランジスタのソース・ドレイン間をアルミ
配線によってショートすることによって書き込んだ場合
であっても、第三者が単にアルミ配線の経路を調べるだ
けで書き込まれた情報を読み込むことはできなくなる。
すなわち、外部から供給される第１の選択信号が示す入
力アドレスとデコード部に入力される第２の選択信号が
示すアレイ部の物理アドレスとはスクランブル処理によ
って一致しないので、そのスクランブル処理の内容を知
らない第三者は情報データを正確に知ることはできない
のである。
【００１２】本発明の第１の特徴において、スクランブ
ル回路は、所定の制御信号と第１の選択信号を用いて所
定の論理演算を実行することによって第２の選択信号を
生成する構成とすることが望ましい。なぜなら、一つの
制御信号と簡単な論理回路でスクランブル処理を実行さ
せることができるからである。具体的には、直列接続さ
れたインバータ及び第１のクロックドインバータと第２
のクロックドインバータとが入力端子と出力端子との間
に互いに並列に接続して構成され、第１のクロックドイ
ンバータに制御信号を入力し、第２のクロックドインバ
ータに制御信号の反転信号を入力するように構成すれば
スクランブル回路を簡単な構成で確実に動作させること
ができる。
ル回路は、所定の制御信号と第１の選択信号を用いて所
定の論理演算を実行することによって第２の選択信号を
生成する構成とすることが望ましい。なぜなら、一つの
制御信号と簡単な論理回路でスクランブル処理を実行さ
せることができるからである。具体的には、直列接続さ
れたインバータ及び第１のクロックドインバータと第２
のクロックドインバータとが入力端子と出力端子との間
に互いに並列に接続して構成され、第１のクロックドイ
ンバータに制御信号を入力し、第２のクロックドインバ
ータに制御信号の反転信号を入力するように構成すれば
スクランブル回路を簡単な構成で確実に動作させること
ができる。
【００１３】本発明の第２の特徴は、各種命令を実行す
るＣＰＵと、ＣＰＵが実行する命令を保持するマスクＲ
ＯＭと、ＣＰＵの実行に必要な情報を一時的に保持する
ＲＡＭと、外部から入力される情報を一時的に保持する
ＥＥＰＲＯＭとを有するマイクロコンピュータにおい
て、マスクＲＯＭが、複数個の半導体記憶素子を配列し
たアレイ部と、外部から供給される第１の選択信号を入
力し、第１の選択信号にスクランブル処理を施して第２
の選択信号を生成し、第２の選択信号を出力するスクラ
ンブル回路と、第２の選択信号に従ってアレイ部の中か
ら一つの半導体素子を選択するデコード回路とを有する
ことである。
るＣＰＵと、ＣＰＵが実行する命令を保持するマスクＲ
ＯＭと、ＣＰＵの実行に必要な情報を一時的に保持する
ＲＡＭと、外部から入力される情報を一時的に保持する
ＥＥＰＲＯＭとを有するマイクロコンピュータにおい
て、マスクＲＯＭが、複数個の半導体記憶素子を配列し
たアレイ部と、外部から供給される第１の選択信号を入
力し、第１の選択信号にスクランブル処理を施して第２
の選択信号を生成し、第２の選択信号を出力するスクラ
ンブル回路と、第２の選択信号に従ってアレイ部の中か
ら一つの半導体素子を選択するデコード回路とを有する
ことである。
【００１４】本発明の第２の特徴によれば、記憶内容の
守秘性に優れたマスクＲＯＭを用いているので、ＣＰＵ
が実行する命令が第三者に漏れてしまうことを防止でき
る。
守秘性に優れたマスクＲＯＭを用いているので、ＣＰＵ
が実行する命令が第三者に漏れてしまうことを防止でき
る。
【００１５】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を説明する。なお、以下の図面の記載におい
て、同一又は類似の部分には同一又は類似の符号を付し
ている。
実施の形態を説明する。なお、以下の図面の記載におい
て、同一又は類似の部分には同一又は類似の符号を付し
ている。
【００１６】図１は、本発明の実施形態にかかるマスク
ＲＯＭが搭載されたマイクロコンピュータの一構成例を
示すブロック図である。図１に示すように、このマイク
ロコンピュータ１は、各種の命令（プログラム）を実行
する中央処理装置（以下、単にＣＰＵと記す）３と、Ｃ
ＰＵ３が実行するプログラムを設置するためのＲＯＭ５
と、ＣＰＵ３の実行に必要なデータを一時的に保持する
ためのＲＡＭ７と、外部コントローラ１５から転送され
る各種のデータを一時的に保持するためのＥＥＰＲＯＭ
９と、外部コントローラ１５とのインターフェースを取
るためのＩ／Ｏ１１とを有し、これらはバス１３にそれ
ぞれ接続されている。本実施形態にかかるマスクＲＯＭ
５はマイクロコンピュータ１のプログラムメモリとして
用いられる。マスクＲＯＭ５は読み出し専用のＲＯＭで
あり、他のメモリと比較して単価が安いという特徴を有
する。ＲＡＭ７は随時書換え可能なメモリである。たと
えばＲＡＭ７はリフレッシュ作業を必要としないＳＲＡ
Ｍで構成される。ＥＥＰＲＭは電気的に自由にデータの
書換えができ、電源を切ってもデータを保持することの
できるメモリである。ＩＣカードにマイクロコンピュー
タ１が搭載された場合、ＥＥＰＲＯＭ９にはたとえばＩ
Ｄ番号や電話番号といった個人情報が書き込まれる。
ＲＯＭが搭載されたマイクロコンピュータの一構成例を
示すブロック図である。図１に示すように、このマイク
ロコンピュータ１は、各種の命令（プログラム）を実行
する中央処理装置（以下、単にＣＰＵと記す）３と、Ｃ
ＰＵ３が実行するプログラムを設置するためのＲＯＭ５
と、ＣＰＵ３の実行に必要なデータを一時的に保持する
ためのＲＡＭ７と、外部コントローラ１５から転送され
る各種のデータを一時的に保持するためのＥＥＰＲＯＭ
９と、外部コントローラ１５とのインターフェースを取
るためのＩ／Ｏ１１とを有し、これらはバス１３にそれ
ぞれ接続されている。本実施形態にかかるマスクＲＯＭ
５はマイクロコンピュータ１のプログラムメモリとして
用いられる。マスクＲＯＭ５は読み出し専用のＲＯＭで
あり、他のメモリと比較して単価が安いという特徴を有
する。ＲＡＭ７は随時書換え可能なメモリである。たと
えばＲＡＭ７はリフレッシュ作業を必要としないＳＲＡ
Ｍで構成される。ＥＥＰＲＭは電気的に自由にデータの
書換えができ、電源を切ってもデータを保持することの
できるメモリである。ＩＣカードにマイクロコンピュー
タ１が搭載された場合、ＥＥＰＲＯＭ９にはたとえばＩ
Ｄ番号や電話番号といった個人情報が書き込まれる。
【００１７】図２は、本発明の実施形態にかかるマスク
ＲＯＭの構成を示す図である。図２に示すように、本発
明の実施形態にかかるマスクＲＯＭは、複数個のメモリ
セル１９を行列状に配列したメモリセルアレイ１７と、
メモリセルアレイ１７のうちの行方向のメモリセル１９
を選択する行デコーダ２１と、メモリセルアレイ１７の
うちの列方向のメモリセル１９を選択する列デコーダ２
３と、アドレス信号を入力して、ラッチするアドレスバ
ッファ２５と、アドレスバッファ２５が出力するアドレ
ス信号をスクランブル処理して出力するスクランブル回
路２７とを有している。メモリセル１９はメモリセルア
レイ１７のうちの行方向の信号線であるワード線と列方
向の信号線であるデータ線の両方の選択によって選ばれ
る。行デコーダ２１はアドレス信号から振り分けられた
行アドレス信号を受けて、特定のワード線を選択する。
列デコーダ２３はアドレス信号から振り分けられた列ア
ドレス信号を受けて、特定のデータ線を選択する。選択
されたメモリセル１９のデータが出力データとして出力
される。
ＲＯＭの構成を示す図である。図２に示すように、本発
明の実施形態にかかるマスクＲＯＭは、複数個のメモリ
セル１９を行列状に配列したメモリセルアレイ１７と、
メモリセルアレイ１７のうちの行方向のメモリセル１９
を選択する行デコーダ２１と、メモリセルアレイ１７の
うちの列方向のメモリセル１９を選択する列デコーダ２
３と、アドレス信号を入力して、ラッチするアドレスバ
ッファ２５と、アドレスバッファ２５が出力するアドレ
ス信号をスクランブル処理して出力するスクランブル回
路２７とを有している。メモリセル１９はメモリセルア
レイ１７のうちの行方向の信号線であるワード線と列方
向の信号線であるデータ線の両方の選択によって選ばれ
る。行デコーダ２１はアドレス信号から振り分けられた
行アドレス信号を受けて、特定のワード線を選択する。
列デコーダ２３はアドレス信号から振り分けられた列ア
ドレス信号を受けて、特定のデータ線を選択する。選択
されたメモリセル１９のデータが出力データとして出力
される。
【００１８】図３は、図２のスクランブル回路２７の一
構成例を示す図である。図３（ａ）に示すように、スク
ランブル回路２７は外部から加えられたアドレス信号Ａ
を入力し、スクランブル処理をしてアドレス信号Ｂとし
て出力する。このスクランブル処理されたアドレス信号
Ｂが行デコーダ２１及び列デコーダ２３に入力される。
従って、アドレス信号Ａが示す入力アドレスとアドレス
信号Ｂが示すメモリセルアレイ１７の物理アドレスとは
一致しないことになる。このスクランブル回路２７は、
直列接続されたインバータ２９及びクロックドインバー
タ３１と、クロックドインバータ３３とが並列に接続し
て構成されている。クロックドインバータ３１及び３３
が入力する制御信号、例えばクロック信号φ及びφの反
転信号φバーはマスクＲＯＭ外部から供給される。その
供給先は特に限定されないが、たとえば図３（ｂ）に示
すように、マイクロコンピュータ１のＥＥＰＲＯＭ９の
所定の領域に“１"又は“０"のデータを予め記憶してお
き、そのデータをクロック信号φとして用いればよい。
この場合、クロック信号φは“１"、クロック信号φバ
ーは“０"としてクロックドインバータ３１及び３３に
それぞれ入力される。また、制御信号の電位レベルは所
定の高電位又は低電位であればよい。
構成例を示す図である。図３（ａ）に示すように、スク
ランブル回路２７は外部から加えられたアドレス信号Ａ
を入力し、スクランブル処理をしてアドレス信号Ｂとし
て出力する。このスクランブル処理されたアドレス信号
Ｂが行デコーダ２１及び列デコーダ２３に入力される。
従って、アドレス信号Ａが示す入力アドレスとアドレス
信号Ｂが示すメモリセルアレイ１７の物理アドレスとは
一致しないことになる。このスクランブル回路２７は、
直列接続されたインバータ２９及びクロックドインバー
タ３１と、クロックドインバータ３３とが並列に接続し
て構成されている。クロックドインバータ３１及び３３
が入力する制御信号、例えばクロック信号φ及びφの反
転信号φバーはマスクＲＯＭ外部から供給される。その
供給先は特に限定されないが、たとえば図３（ｂ）に示
すように、マイクロコンピュータ１のＥＥＰＲＯＭ９の
所定の領域に“１"又は“０"のデータを予め記憶してお
き、そのデータをクロック信号φとして用いればよい。
この場合、クロック信号φは“１"、クロック信号φバ
ーは“０"としてクロックドインバータ３１及び３３に
それぞれ入力される。また、制御信号の電位レベルは所
定の高電位又は低電位であればよい。
【００１９】このような構成とすれば、スクランブル設
定はＥＥＰＲＯＭ９のデータ書き込みによって容易にで
き、またユーザ自身がスクランブルを任意に設定変更す
ることが可能となる。さらに、既存のＥＥＰＲＯＭ９を
用いてスクランブル設定するので、回路構成が複雑にな
ることもない。
定はＥＥＰＲＯＭ９のデータ書き込みによって容易にで
き、またユーザ自身がスクランブルを任意に設定変更す
ることが可能となる。さらに、既存のＥＥＰＲＯＭ９を
用いてスクランブル設定するので、回路構成が複雑にな
ることもない。
【００２０】図４は、図３のスクランブル回路２７の真
理値表を示す図である。
理値表を示す図である。
【００２１】（Ａ）アドレス信号Ａが“１"、クロック
信号φが“１"の場合、クロックドインバータ３１の入
力に“０"が、クロックドインバータ３３の入力に“１"
が出力される。“１"のクロック信号φを入力するクロ
ックドインバータ３３は通常のインバータと同様“１"
の入力信号を反転して“０"の出力信号を出力する。一
方、“０"のクロック信号φバーを入力するクロックド
インバータ３１は入力信号の値の如何にかかわらず、出
力はハイ・インピーダンス状態となる。従って、スクラ
ンブル回路２７は“０"のアドレス信号Ｂを出力する。
信号φが“１"の場合、クロックドインバータ３１の入
力に“０"が、クロックドインバータ３３の入力に“１"
が出力される。“１"のクロック信号φを入力するクロ
ックドインバータ３３は通常のインバータと同様“１"
の入力信号を反転して“０"の出力信号を出力する。一
方、“０"のクロック信号φバーを入力するクロックド
インバータ３１は入力信号の値の如何にかかわらず、出
力はハイ・インピーダンス状態となる。従って、スクラ
ンブル回路２７は“０"のアドレス信号Ｂを出力する。
【００２２】（Ｂ）アドレス信号Ａが“１"、クロック
信号φが“０"の場合、クロックドインバータ３１の入
力に“０"が、クロックドインバータ３３の入力に“１"
が出力される。“０"のクロック信号φを入力するクロ
ックドインバータ３３は入力信号の値の如何にかかわら
ず、出力はハイ・インピーダンス状態となる。一方、
“１"のクロック信号φバーを入力するクロックドイン
バータ３１は通常のインバータと同様“０"の入力信号
を反転して“１"の出力信号を出力する。従って、スク
ランブル回路２７は“１"のアドレス信号Ｂを出力す
る。
信号φが“０"の場合、クロックドインバータ３１の入
力に“０"が、クロックドインバータ３３の入力に“１"
が出力される。“０"のクロック信号φを入力するクロ
ックドインバータ３３は入力信号の値の如何にかかわら
ず、出力はハイ・インピーダンス状態となる。一方、
“１"のクロック信号φバーを入力するクロックドイン
バータ３１は通常のインバータと同様“０"の入力信号
を反転して“１"の出力信号を出力する。従って、スク
ランブル回路２７は“１"のアドレス信号Ｂを出力す
る。
【００２３】（Ｃ）アドレス信号Ａが“０"、クロック
信号φが“１"の場合、クロックドインバータ３１の入
力に“１"が、クロックドインバータ３３の入力に“０"
が出力される。“１"のクロック信号φを入力するクロ
ックドインバータ３３は通常のインバータと同様“０"
の入力信号を反転して“１"の出力信号を出力する。一
方、“０"のクロック信号φバーを入力するクロックド
インバータ３１は入力信号の値の如何にかかわらず、出
力はハイ・インピーダンス状態となる。従って、スクラ
ンブル回路２７は“１"のアドレス信号Ｂを出力する。
信号φが“１"の場合、クロックドインバータ３１の入
力に“１"が、クロックドインバータ３３の入力に“０"
が出力される。“１"のクロック信号φを入力するクロ
ックドインバータ３３は通常のインバータと同様“０"
の入力信号を反転して“１"の出力信号を出力する。一
方、“０"のクロック信号φバーを入力するクロックド
インバータ３１は入力信号の値の如何にかかわらず、出
力はハイ・インピーダンス状態となる。従って、スクラ
ンブル回路２７は“１"のアドレス信号Ｂを出力する。
【００２４】（Ｄ）アドレス信号Ａが“０"、クロック
信号φが“０"の場合、クロックドインバータ３１の入
力に“１"が、クロックドインバータ３３の入力に“０"
が出力される。“０"のクロック信号φを入力するクロ
ックドインバータ３３は入力信号の値の如何にかかわら
ず、出力はハイ・インピーダンス状態となる。一方、
“１"のクロック信号φバーを入力するクロックドイン
バータ３１は通常のインバータと同様“１"の入力信号
を反転して“０"の出力信号を出力する。従って、スク
ランブル回路２７は“０"のアドレス信号Ｂを出力す
る。
信号φが“０"の場合、クロックドインバータ３１の入
力に“１"が、クロックドインバータ３３の入力に“０"
が出力される。“０"のクロック信号φを入力するクロ
ックドインバータ３３は入力信号の値の如何にかかわら
ず、出力はハイ・インピーダンス状態となる。一方、
“１"のクロック信号φバーを入力するクロックドイン
バータ３１は通常のインバータと同様“１"の入力信号
を反転して“０"の出力信号を出力する。従って、スク
ランブル回路２７は“０"のアドレス信号Ｂを出力す
る。
【００２５】図５は、図１のメモリセル１９の一構成例
を示す平面図、図６は、図５の線Ａ−Ａに関する断面
図、図７は、図５の等価回路を示す図である。これらの
図においては、５個のｎ型ＭＯＳトランジスタＮ１乃至
Ｎ５が示されている。拡散層３７が列方向に配置される
データ線に、シリサイド／ポリサイド３９が行方向に配
置されるワード線にそれぞれ相当する。ここでは、ＭＯ
ＳトランジスタＮ２，Ｎ３及びＮ５のソース又はドレイ
ンであるｎ＋拡散層４７がアルミ配線４３によって短絡
されている。
を示す平面図、図６は、図５の線Ａ−Ａに関する断面
図、図７は、図５の等価回路を示す図である。これらの
図においては、５個のｎ型ＭＯＳトランジスタＮ１乃至
Ｎ５が示されている。拡散層３７が列方向に配置される
データ線に、シリサイド／ポリサイド３９が行方向に配
置されるワード線にそれぞれ相当する。ここでは、ＭＯ
ＳトランジスタＮ２，Ｎ３及びＮ５のソース又はドレイ
ンであるｎ＋拡散層４７がアルミ配線４３によって短絡
されている。
【００２６】このように本発明の実施形態によれば、マ
スクＲＯＭのアドレスバッファ２５と行デコーダ２１及
び列デコーダ２３との間にスクランブル回路２７を設
け、メモリセルアレイ１７の物理アドレスと外部から入
力される入力アドレスをスクランブルするので、記憶さ
れたデータのセキュリティーを高めることができる。
スクＲＯＭのアドレスバッファ２５と行デコーダ２１及
び列デコーダ２３との間にスクランブル回路２７を設
け、メモリセルアレイ１７の物理アドレスと外部から入
力される入力アドレスをスクランブルするので、記憶さ
れたデータのセキュリティーを高めることができる。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
第三者に記憶内容を容易に知られず、守秘性の高いマス
クＲＯＭを実現することができる。
第三者に記憶内容を容易に知られず、守秘性の高いマス
クＲＯＭを実現することができる。
【００２８】また、本発明によれば、実行プログラムの
守秘性が優れたマイクロコンピュータを提供できる。
守秘性が優れたマイクロコンピュータを提供できる。
【図１】本発明の実施形態にかかるマスクＲＯＭが搭載
されたマイクロコンピュータの一構成例を示すブロック
図である。
されたマイクロコンピュータの一構成例を示すブロック
図である。
【図２】本発明の実施形態にかかるマスクＲＯＭの構成
を示す図である。
を示す図である。
【図３】図２のスクランブル回路２７の一構成例を示す
回路図である。
回路図である。
【図４】図３のスクランブル回路２７の真理値表を示す
図である。
図である。
【図５】図１のメモリセルアレイ１７を構成するメモリ
セル１９の平面図である。
セル１９の平面図である。
【図６】図５の線Ａ−Ａに関する断面図である。
【図７】図５の等価回路図である。
【図８】イオン注入方式でプログラムが行われたメモリ
セルの等価回路を示す図である。
セルの等価回路を示す図である。
【図９】ポリサイドゲートＭＯＳトランジスタの断面図
である。
である。
【図１０】ドレイン・ソース間の短絡によってプログラ
ムが行われたメモリセルの等価回路を示す図である。
ムが行われたメモリセルの等価回路を示す図である。
【符号の説明】 １ マイクロコンピュータ ３ 中央処理装置（ＣＰＵ） ５ ＲＯＭ ７ ＲＡＭ ９ ＥＥＰＲＯＭ １１ Ｉ／Ｏ １３ バス １５ 外部コントローラ １７ メモリセルアレイ １９ メモリセル ２１ 行デコーダ ２３ 列デコーダ ２５ アドレスバッファ ２７ スクランブル回路 ２９，３５ インバータ ３１，３３ クロックドインバータ ３７ 拡散層 ３９ シリサイド／ポリサイド ４１ コンタクト ４３ アルミ配線 ４５ ｐ型基板 ４７ ｎ＋型拡散層 ４９ ポリシリコン ５１ シリサイド ５３ シリコン酸化膜
Claims (5)
- 【請求項１】 複数個の半導体記憶素子を配列したアレ
イ部と、 外部から供給される第１の選択信号を入力し、該第１の
選択信号にスクランブル処理を施して第２の選択信号を
生成し、該第２の選択信号を出力するスクランブル回路
と、 前記第２の選択信号に従って前記アレイ部の中から一つ
の半導体素子を選択するデコード回路とを有することを
特徴とするマスクＲＯＭ。 - 【請求項２】 前記スクランブル回路は、所定の制御信
号と前記第１の選択信号を用いて所定の論理演算を実行
することによって前記第２の選択信号を生成することを
特徴とする請求項１に記載のマスクＲＯＭ。 - 【請求項３】 前記スクランブル回路は、直列接続され
たインバータ及び第１のクロックドインバータと、第２
のクロックドインバータとが入力端子と出力端子との間
に互いに並列に接続して構成され、前記第１のクロック
ドインバータに前記制御信号を入力し、前記第２のクロ
ックドインバータに前記制御信号の反転信号を入力する
ことを特徴とする請求項２に記載のマスクＲＯＭ。 - 【請求項４】 前記半導体記憶素子は、ＭＯＳトランジ
スタで構成され、このＭＯＳトランジスタのゲートはポ
リサイド構造であることを特徴とする請求項１に記載の
マスクＲＯＭ。 - 【請求項５】 各種命令を実行するＣＰＵと、 前記ＣＰＵが実行する命令を保持するマスクＲＯＭと、 前記ＣＰＵの実行に必要な情報を一時的に保持するＲＡ
Ｍと、 外部から入力される情報を一時的に保持するＥＥＰＲＯ
Ｍとを有するマイクロコンピュータにおいて、 前記マスクＲＯＭは、複数個の半導体記憶素子を配列し
たアレイ部と、外部から供給される第１の選択信号を入
力し、該第１の選択信号にスクランブル処理を施して第
２の選択信号を生成し、該第２の選択信号を出力するス
クランブル回路と、前記第２の選択信号に従って前記ア
レイ部の中から一つの半導体素子を選択するデコード回
路とを有することを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1224999A JP2000215681A (ja) | 1999-01-20 | 1999-01-20 | マスクｒｏｍ及びこれを用いたマイクロコンピュ―タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1224999A JP2000215681A (ja) | 1999-01-20 | 1999-01-20 | マスクｒｏｍ及びこれを用いたマイクロコンピュ―タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000215681A true JP2000215681A (ja) | 2000-08-04 |
Family
ID=11800103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1224999A Pending JP2000215681A (ja) | 1999-01-20 | 1999-01-20 | マスクｒｏｍ及びこれを用いたマイクロコンピュ―タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000215681A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009025852A (ja) * | 2007-07-17 | 2009-02-05 | Meidensha Corp | 通信制御装置 |
| JP2009301691A (ja) * | 2008-06-17 | 2009-12-24 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| KR101194838B1 (ko) | 2006-01-20 | 2012-10-25 | 삼성전자주식회사 | 하이 시큐리티 마스크 롬 및 이의 마스크 롬 데이터스크램블/디스크램블 방법 |
| US8534563B2 (en) | 2009-10-15 | 2013-09-17 | Renesas Electronics Corporation | Interface IC and memory card including the same |
-
1999
- 1999-01-20 JP JP1224999A patent/JP2000215681A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101194838B1 (ko) | 2006-01-20 | 2012-10-25 | 삼성전자주식회사 | 하이 시큐리티 마스크 롬 및 이의 마스크 롬 데이터스크램블/디스크램블 방법 |
| JP2009025852A (ja) * | 2007-07-17 | 2009-02-05 | Meidensha Corp | 通信制御装置 |
| JP2009301691A (ja) * | 2008-06-17 | 2009-12-24 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US8534563B2 (en) | 2009-10-15 | 2013-09-17 | Renesas Electronics Corporation | Interface IC and memory card including the same |
| US9305253B2 (en) | 2009-10-15 | 2016-04-05 | Renesas Electronics Corporation | Interface IC and memory card including the same |
| US9846831B2 (en) | 2009-10-15 | 2017-12-19 | Renesas Electronics Corporation | Interface IC and memory card including the same |
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