JP2000215057A - デ―タ処理装置及び電気通信装置及び情報処理方法及びハ―ドウェア高速化を使用する方法 - Google Patents

Abstract

(57)【要約】 【課題】 データ処理システムにおけるプロセッサが単
一サイクルにより多重オペレーションを実行できるよう
にした装置及び方法を提供する。 【解決手段】 データ処理装置において、ランダム・ア
クセス・メモリ（１０４）と、プロセッサ（１２、１６
８）と、前記ランダム・アクセス・メモリ（１０４）を
前記プロセッサ（１２、１６８）に接続して単一サイク
ルにおいて多重オペレーションを実行する能力を有する
インターフェース（１０２）とを備え、前記インターフ
ェース（１０２）はハードウェア・アクセラレータから
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号プ
ロセッサを含むデータ処理装置及びその情報の処理を高
速化する方法に関し、特にデータ処理装置、電気通信装
置、情報処理方法、及びハードウェア高速化を使用する
方法に関する。

【０００２】

【従来の技術】通常、信号処理は、データ・ストリーム
上でのリアル・タイム・オペレーションを指している。
従って、典型的な信号処理アプリケーションには、電気
通信、画像処理、音声処理及び発生において、スペクト
ル解析と、音声処理及びフィルタリングとが含まれ又は
見出される。通常、これらのアプリケーションのそれぞ
れにおいて、データ・ストリームは連続している。従っ
て、信号プロセッサは、データ・ストリームの最大速度
で結果即ち「スループット」を発生しなければならな
い。

【０００３】従来、アナログ・システム及びデータ・シ
ステムの両者は、多くの信号処理機能を実行するために
使用された。これらのアナログ信号プロセッサは、高い
スループット速度を典型的にサポート可能であるが、一
般的にこれらの長期間での精度、及びそれらが実行でき
る機能の複雑さの点で限界がある。その上、アナログ信
号処理システムは、典型的には、ひとたび構築されれば
極めて柔軟性のないものであり、従ってそれらの初期設
計段階で想定されていたアプリケーションのみで最適と
なっている。

【０００４】ディジタル信号プロセッサは、非現実的な
複雑さのものでなければ、アナログ・システムでは実行
するのが非常に困難となるオペレーションのパフォーマ
ンスにおいて精度及び柔軟性を高める機会を提供する。
加えて、ディジタル信号プロセッサ・システムは、典型
的には、これらのアナログのものよりも高い程度の事後
構築の柔軟性を提供し、従って、より広範な種々のアプ
リケーションにおいてその後の利用で更なる機能拡張変
更を実施可能にする。従って、ディジタル信号プロセッ
サは、多くのアプリケーションにおいて優れている。

【０００５】オペレーションによっては、２以上のプロ
セッサの協働使用を必要とすることがある。異なるタス
ク上で並列に動作しているいくつかのプロセッサは、統
合的な処理パワーを増加させることを可能にしている。
アプリケーションは、情報を交換しなければならない種
々のプロセッサ間で共有されている。通常、交換手段
は、直列リンク又は通信メモリからなる。このような構
成を図１に示す。図１は、第１のプロセッサ１２（この
場合に、ディジタル信号プロセッサ「ＤＳＰ」（例え
ば、ＴＩ−ＤＳＰ＃Ｃ５４ｘ）を備え、これに第２のプ
ロセッサ１４（例えば、ＡＲＭ ＴＭＳ４７０プロセッ
サ）（この場合は、プロトコル・プロセッサ）が接続さ
れた２重プロセッサ構成を開示している。ＤＳＰ１２の
コア１８は、同期回路１６によりプロトコル・プロセッ
サ１４のコア２０に接続されている。更に、ＤＳＰ１２
には、プログラムＲＯＭメモリ２２及びローカルＲＡＭ
メモリ２４が含まれる。プロトコル・プロセッサ１４に
は、プログラムＲＯＭメモリ２６及びローカルＲＡＭメ
モリ２８が含まれる。ＤＳＰ１２のローカルＲＡＭメモ
リ２４、及びプロトコル・プロセッサ１４のローカルＲ
ＡＭメモリ２８は、二重ポートを有する共通のＤＰＲＡ
Ｍメモリ３０により接続されている。プロセッサＰ１及
びＰ２の同期は、テスト及びセット命令ＴＡＳにより実
行され、これらが、図２に示すように、単一のプロセッ
サが任意の時点でＤＰＲＡＭメモリ３０（又はメモリ・
ゾーン）を利用するのを保証できるようにしている。

【０００６】更に、他の処理同期機構も存在する。例え
ば、プログラムＰ１は、図２のＴＡＳ命令により、プロ
グラムＰ２用のパラメータをＤＰＲＡＭメモリ３０に書
き込む。これらのパラメータは関連されているので、プ
ログラムＰ１による変更中にプログラムＰ２がＤＰＲＡ
Ｍメモリ３０をアクセスすると、エラーの危険性があ
る。プログラムＰ１は、ＴＡＳ命令により、ＤＰＲＡＭ
メモリ３０が利用可能か否かをテストして、占有信号を
発生する。ＤＰＲＡＭメモリ３０内にあるパラメータ
ａ、ｂ、ｃ及びｄの変更中に、プログラムＰ２がこのメ
モリ・ゾーンに対するアクセスを要求すると、そのＴＡ
Ｓ命令がこれに占有信号を返送する。アクセスの終了時
に、プログラムＰ１はＤＰＲＡＭメモリ３０を開放し、
従ってプログラムＰ２は、新しい要求を出せば、ＤＰＲ
ＡＭメモリ３０をアクセスすることができる。

【０００７】図１に示すように、各プロセッサは、それ
自身のプログラムＲＯＭメモリ２２、２６、プログラム
ＲＯＭメモリ２４、２８及びプロセッサ・コア１８、２
０をそれぞれ有する。同期手段１６及びＤＰＲＡＭメモ
リ３０は両プロセッサに共通である。プロセッサ１４の
総合ブロック図を図３に示す。このプロセッサ１４は、
プログラム・メモリ３４にアドレス・バス３６及び命令
バス３８により接続された固有のプロトコル・プロセッ
サ３２を含む。プロトコル・プロセッサ３２は、データ
・ストリーム・レベルで、データ・バス４４、４６及び
対応するアドレス・バス４８、５０により各プロセッサ
に接続されている共通ＲＡＭメモリ４２を通り、メイン
・プロセッサ４０に接続されている。プロトコル・プロ
セッサ３２は、更に、データ・バス５４と、選択及びア
ドレス・バス５６とにより、ハードワイヤ・ロジック・
ブロック５２に接続されてもよく、これによってプロト
コル・プロセッサ３２によって実行するのにはコストが
掛かり過ぎるものとなる特定の処理のために信号の成形
を可能にする。更に、ハードワイヤ・ロジック・ブロッ
ク５２は、割込ライン５８によりプロセッサ３２に接続
されている。

【０００８】図４は、実際において、３つの部分からな
るプロトコル・プロセッサを更に詳細に示す。概要参照
番号６０により表すプログラム部は、バス６４により即
時値ＰＭＡがロードされる場合を除き、各サイクルによ
り増加される増分レジスタ６２を内蔵している。このレ
ジスタ６２は、プログラム６６の成形により、メモリ・
アドレスを発生し、プログラム６６そのものはバス６８
に命令を発生する。更に、このプロトコル・プロセッサ
は、概要参照番号７０により表され、プログラムＲＯＭ
メモリ６６からの命令のコードを受け取っているデコー
ダ部を備えている。この命令は、図５の波形図に示すよ
うに、パイプ・ライン・モードによるサイクルで実行さ
れる。

【０００９】この図に示すサイクル１において、プログ
ラムＲＯＭメモリ６６は増分レジスタ６２のアドレスＰ
Ｃ１により読み出される。サイクル１の終端で、プログ
ラム・メモリ６０から送出された命令Ｉ１がデコードさ
れる。サイクル２において、命令のオペレータがコード
により指定されたアドレスから読み出され、かつプロセ
ッサを補佐し、かつ以下で説明するデータ部７２が命令
を実行する。その結果は、サイクル２の終端で命令のコ
ードにより指定されたアドレスに記憶される。サイクル
２において、デコード部のデコーダ７４は、増分レジス
タ６２のアドレスＰＣ２に配置されている命令Ｉ２によ
り同一の処理を実行する。

【００１０】各サイクルでは、デコーダがバス７６上に
命令により使用されたレジスタのアドレス、及び／又は
バス７８上にＲＡＭメモリ・アドレスを発生する。監視
装置の役割も行うデコーダ７４は、両側から割込信号、
及び同期を意図するテスト及びセット信号ＴＡＳを受け
取る。プロセッサのデータ部７２は、算術論理シフト・
ユニット８６の入力で種々のレジスタ又はＲＡＭメモリ
を選択することを意図するマルチプレクサＭＵＸ Ａ８
２及びＭＵＸ Ｂ８４に接続されたレジスタ・バンク８
０からなる。命令のフィールド内に定義されているオペ
レーションは、算術論理シフト・ユニット８６の入力Ａ
及びＢにおける２つの値間で実行され、その結果は同一
のサイクル内で行先アドレスに搬送される。この行先ア
ドレスは、プロトコル・プロセッサと、これと関連され
るメイン処理ユニットＣＰＵ９０とに共通する二重ポー
ト・メモリ８８により、図４のブロック内に含まれてい
る。二重ポート・メモリ８８は、データ・バス９２及び
アドレス・バス９４によりメイン処理ユニットＣＰＵ９
０に接続されている。

【００１１】プロトコル・プロセッサ１４の１例は、Ａ
ＲＭ７Ｘプロセッサである。ＡＲＭプロセッサは、コプ
ロセッサ「データ・オペレーション」、「データ転
送」、及び「レジスタ転送」を実行する。このプロセッ
サは、条件フィールド、４ビットによるコプロセッサ・
オペレーション、コプロセッサ・オぺランド・レジス
タ、行先、及びこれを識別する３ビットのコプロセッサ
番号を利用する。ＡＲＭ７Ｘプロセッサの総命令サイズ
は、８コプロセッサ、及び１６オペレーション・コード
をサポートするのに十分である。更に、コプロセッサ情
報及びコプロセッサ・オぺランド・レジスタ即ち２オぺ
ランド・レジスタ及び１つの行先が存在する。例えば、
ＡＲＭ装置は、「このタスクを開始せよ」のような命令
をプロセッサに送出することができる。この命令は、典
型的には、マルチ・サイクルである。命令は、コプロセ
ッサ（この場合はＤＳＰ１２）をロードし、通信バスを
確保し、その計算を行い、何らかの結果値を計算し、次
に任意のＡＲＭに任意の情報（例えば値はレディーであ
ることを知らせる）を送出するために全ての同期信号を
有する。インターフェース（値及びｖ）を動作可能にす
るのに最小コストが存在する。従って、「ｓ」はオペレ
ーションを実行するための時間であり、「ｖ」はコプロ
セッサのビジー待機により費やすサイクル数である。更
に、ビジー待機からの復帰時間が存在する。その結果、
これを使用するのにペナルティーが存在する。

【００１２】

【発明が解決しようとする課題】従来技術（図１〜５を
参照）では、プロトコル・プロセッサ（この場合はＡＲ
Ｍ（７ｘ））が存在し、このプロトコル・プロセッサに
おいて、データ（バスを介する命令など）に関してコプ
ロセッサ（この場合は、ＤＳＰ１２）内の何らかの変化
は、プロトコル・プロセッサがメモリ・バス及びＲＡＭ
を使用することを必要とする。第１に、コプロセッサ
（ＣＤＰ）内の処理を実行する。次に、レジスタ・ツー
・レジスタ転送（ＭＣＲ）を実行し、その後に全部で３
サイクルの（ＬＤＣ／ＳＴＣ）転送がある。この全体を
通じて、コプロセッサ（ＤＳＰ）は、プロトコル・プロ
セッサ（ＡＲＭ７Ｘ）内のリソースを見ることはない。
一方、コプロセッサ（ＤＳＰ１２）は、それ自身の一組
のリソースを有し、これらがそれ自身でいくらかの処理
を実行可能にし、プロトコル・プロセッサ（ＡＲＭ７
Ｘ）の環境に対して通話に関係するあらゆるもの、即ち
ソフトウェア、バス、ＲＡＭ等は、特殊命令によりプロ
トコル・プロセッサ（ＡＲＭ７Ｘ）によって制御され、
かつ多重オペレーションを実行するために必要とする時
間に追加的なサイクルを加える。必要とするのは、プロ
セッサが単一サイクル・オペレーションにより多重オペ
レーションを実行できるように改善した技術である。そ
のように改善された技術は、コプロセッサと連係して、
プロトコル・プロセッサにより現在実行されている機能
のうちのいくつかを現在必要とされよりも少ない命令に
より実行するように使用可能であるか、又は単一プロセ
ッサ・システムに連係して使用可能とされる。

【００１３】

【課題を解決するための手段】本発明は、データ処理シ
ステムにおけるプロセッサが単一サイクルにより多重オ
ペレーションを実行できるようにする装置及び方法を開
示する。本発明の好ましい実施例において、データ処理
装置は、ランダム・アクセス・メモリ、プロセッサ、前
記ランダム・アクセス・メモリを前記プロセッサに接続
したインターフェースとを備え、前記データ処理装置
は、単一サイクルにより多重オペレーションを処理する
能力を有する。本発明の一実施例において、前記インタ
ーフェースは、ハードウェア・アクセラレータ（ｈａｒ
ｄｗａｒｅ ａｃｃｅｌｅｒａｔｏｒ）であるとして説
明する。本発明は、第１のプロセッサと並列に第２のプ
ロセッサが作動する二重即ちコプロセッサ・システムを
必要とすることなく、単一サイクルにおいて多重オペレ
ーションを実行する能力を提供する。本発明のインター
フェースは、更に、データ処理効率を高めるために２重
即ちコプロセッサ・システムと組み合わせることができ
る。

【００１４】本発明のより完全な理解のため、及び更な
るその効果のために、ここで、図面と関連させて以下の
詳細な説明を参照する。

【００１５】

【実施例】図６は、本発明の一実施例により、従来技術
により得られる処理効率を改善する構成において、ハー
ドウェア・アクセラレータ１０２がプロセッサ１２（本
発明の好ましい一実施例によるＴＩ−ＤＳＰ Ｃ５５
Ｘ）をデータＲＡＭ１０４に接続する装置を示す。１６
ビット・データ・バス１５１、１５２及び１５３は、ハ
ードウェア・アクセラレータ１０２をランダム・アクセ
ス・メモリ”ＲＡＭ”１０４及びデータ・アドレス１１
８に接続する。１３ビットのデータ・バス１０６は、ハ
ードウェア・アクセラレータ１０２をプロセッサ１０８
のコプロセッサ命令Ｉ／Ｆに接続する。４ビット・デー
タ・バス１１０は、ハードウェア・アクセラレータ１０
２をプロセッサ１０８のステータス・フラグ１１２に接
続する。２ビット・データ・バス１１４、及び２×４０
ビット読み出し及び２×４０ビット書き込みデータ・バ
ス１１６は、ハードウェア・アクセラレータ１０２をデ
ータ・アキュムレータ１１８に接続し、また３×２４ビ
ット・アドレス・バス１２０はアドレス発生ユニット１
２２をＲＡＭ１０４に接続する。このモジュールのピン
・リスト及び意味を表１に示す。

【００１６】

【表１】

【００１７】図７は本発明の一実施例によるハードウェ
ア・アクセラレータ１０２のブロック図である。バス１
２４はデコーダ１２６をレジスタ１２８に接続する。バ
ス１３０はレジスタ１２８を浮動小数点乗算カーネル１
３２のＲｎｄ入力に接続する。リード線１３４はデコー
ダ１２６をクロック制御１３６に接続する。リード線１
１７はクロック制御１３６をレジスタ１３８に接続す
る。バス１４０は、レジスタ１３８を浮動小数点乗算カ
ーネル１３２のＸポートに接続する。バス１４２はレジ
スタ１３８をＤバス及びＣバス（図示なし）に接続す
る。浮動小数点乗算カーネル１３２のＹポートは、バス
１９９（ＡＣｘｒ）に接続されている。浮動小数点乗算
カーネル１３２のＰポートは、バス１２１に接続され、
これはバス１２７（ＡＣｘｗ）に接続されている。浮動
小数点乗算カーネル１３２のフラグ出力は、バス１２３
に接続され、これはバス１２７に接続され、浮動小数点
乗算カーネル１３２の他のフラグ出力は信号線１２５に
接続され、これはバス１２９（ＡＣｘｚ）に接続されて
「ＡＣｘｒ」バスを受け取るように、かつ「ＡＣｘｗ」
バス及び「ＡＣｘｚ」信号を出力するように接続されて
いる。デコーダ１２６は、「Ｈｗｉｎｓｔ」信号及び
「ＨＷＳｔｒｏｂｅ」信号を受け取るように接続され、
かつ「ＨＷｅｒｒｏ」信号を出力するように接続されて
いる。デコーダ１２６、レジスタ１２８及びクロック制
御１３６は全てクロック信号を受け取るように接続され
ている。

【００１８】図８は本発明の他の実施例によるハードウ
ェア・アクセラレータ１０２のブロック図であり、図に
おいてデータ・フロー・モードは［ＡＣｘ、ＡＣｙ］=
ｃｏｐｒ（ＡＣｘ，ＡＣｙ，Ｘｍｅｍ，Ｙｍｅｍ，Ｃｏ
ｅｆ）である。バス１２４は、デコーダ１２６をレジス
タ１２８に接続している。バス１３０は、レジスタ１２
８をオペレータ・カーネル１３３に接続している。リー
ド線１３４はデコーダ１２６をクロック制御１３６に接
続している。リード線１１７はクロック制御１３６をレ
ジスタ１３９及びオペレータ・カーネル１３３のクロッ
ク・ポートに接続している。バス１４５はレジスタ１１
１をオペレータ・カーネル１３３のＢポートに接続して
いる。バス１４７はレジスタ１１３をオペレータ・カー
ネル１３３のＤポートに接続している。バス１４９はレ
ジスタ１１５をオペレータ・カーネル１３３のＣポート
に接続している。レジスタ１１１はバス１５１（Ｂバ
ス）に接続され、レジスタ１１３はバス１５３（Ｄバ
ス）に接続され、レジスタ１１５はバス１５５（Ｃバ
ス）に接続され、更にレジスタ１１１、１１３、及び１
１５は、相互に接続されている。オペレータ・カーネル
１３３のＸＲポートは、バス（ＡＣｘｒ）に接続されて
いる。オペレータ・カーネル１３３のＹＲポートは、バ
ス（ＡＣｙｒ）に接続されている。オペレータ・カーネ
ル１３３のＹＷポートは、バス１６１（ＡＣｙｗ）接続
されている。オペレータ・カーネル１３３のＸＷポート
は、バス１６３（ＡＣｘｗ）に接続されている。オペレ
ータ・カーネル１３３のフラグ出力は、バス（ＡＣｘ
ｚ、ＡＣｙｚ）に接続されている。デコーダ１２６は
「Ｈｗｉｎｓｔ」信号及び「Ｈｓｔｒｏｂ」信号を受け
取るように接続され、かつ「ＨＷｅｒｒｏ」信号を出力
するように接続されている。デコーダ１２６、レジスタ
１２８及びクロック制御１３６は全てクロック信号を受
け取るように接続されている。

【００１９】図９は本発明の他の実施例によるハードウ
ェア・アクセラレータ１０２のブロック図であり、図に
おいてデータ・フロー・モードは［ＡＣｘ、ＡＣｙ］=
ｃｏｐｒ（ＡＣｙ，Ｘｍｅｍ，Ｙｍｅｍ，Ｃｏｅｆ）又
は［ＡＣｘ、ＡＣｙ］=ｃｏｐｒ（ＡＣｘ，Ｘｍｅｍ，
Ｙｍｅｍ，Ｃｏｅｆ）である。バス１２４は、デコーダ
１２６をレジスタ１２８に接続している。バス１３０
は、レジスタ１２８をオペレータ・カーネル１３５に接
続している。リード線１３４はデコーダ１２６をクロッ
ク制御１３６に接続している。リード線１１７はクロッ
ク制御１３６をレジスタ１１１及びオペレータ・カーネ
ル１３５のクロック・ポートに接続している。バス１４
５はレジスタ１１１をオペレータ・カーネル１３５のＢ
ポートに接続している。バス１４７はレジスタ１１３を
オペレータ・カーネル１３５のＤポートに接続してい
る。バス１４９はバス１１５をオペレータ・カーネル１
３５のＣポートに接続している。レジスタ１１１はバス
１５１（Ｂバス）に接続され、レジスタ１１３はバス１
５３（Ｄバス）に接続され、レジスタ１１５はバス１５
５（Ｃバス）に接続され、更にレジスタ１１１、１１
３、及び１１５は、相互に接続されている。ＹＲポート
又はＸＲポートのうちの１つは、バス１５７（ＹＲポー
トの場合にＡＣｙｒ、及びＸＲポートの場合にＡＣｘ
ｒ）に接続されている。オペレータ・カーネル１３５の
ＹＷポートは、バス１６１（ＡＣｙｗ）に接続されてい
る。オペレータ・カーネル１３５のＸＷポートはバス１
６３（ＡＣｘｗ）に接続されている。オペレータ・カー
ネル１３５のフラグ出力は、バス１６５（ＡＣｘｚ、Ａ
Ｃｙｚ）に接続されている。デコーダ１２６は「Ｈｗｉ
ｎｓｔ」信号及び「ＨＷｓｔｒｏｂ」信号を受け取るよ
うに接続され、かつ「ＨＷｅｒｒｏ」信号を出力するよ
うに接続されている。デコーダ１２６、レジスタ１２８
及びクロック制御１３６は、全てクロック信号を受け取
るように接続されている。

【００２０】図１０は本発明の他の実施例によるハード
ウェア・アクセラレータ１０２のブロック図であり、図
においてデータ・フロー・モードが［ＡＣｘ、ＡＣｙ］
=ｃｏｐｒ（Ｘｍｅｍ，Ｙｍｅｍ，Ｃｏｅｆ）である。
バス１２４は、デコーダ１２６をレジスタ１２８に接続
している。バス１３０は、レジスタ１２８をオペレータ
・カーネル１３７に接続している。リード線１３４はデ
コーダ１２６をクロック制御１３６に接続している。リ
ード線１１７はクロック制御１３６をレジスタ１３９及
びオペレータ・カーネル１３７のクロック・ポートに接
続している。バス１４５はレジスタ１３９をオペレータ
・カーネル１３７のＢポートに接続している。バス１４
７はレジスタ１４１をオペレータ・カーネル１３７のＤ
ポートに接続している。バス１４９はレジスタ１４３を
オペレータ・カーネル１３７のＣポートに接続してい
る。レジスタ１１１はバス１５１（Ｂバス）に接続さ
れ、レジスタ１１３はバス１５３（Ｄバス）に接続さ
れ、レジスタ１１５はバス１５５（Ｃバス）に接続さ
れ、更にレジスタ１１１、１１３、及び１１５は、相互
に接続されている。ＹＲポート又はＸＲポートのうちの
１つは、バス１５７（ＹＲポートの場合にＡＣｙｒ、及
びＸＲポートの場合にＡＣｘｒ）に接続されている。オ
ペレータ・カーネル１３７のＹＷポートはバス１６１
（ＡＣｙｗ）に接続されている。オペレータ・カーネル
１３７のＸＷポートはバス１６３（ＡＣｘｗ）に接続さ
れている。オペレータ・カーネル１３７のフラグ出力
は、バス１６５（ＡＣｘｚ、ＡＣｙｓ）に接続されてい
る。デコーダ１２６は「Ｈｗｉｎｓｔ」信号及び「ＨＷ
ｓｔｒｏｂ」信号を受け取るように接続され、かつ「Ｈ
Ｗｅｒｒｏ」信号を出力するように接続されている。デ
コーダ１２６、レジスタ１２８及びクロック制御１３６
は全てクロック信号を受け取るように接続されている。

【００２１】図１１は本発明の更に他の実施例によるハ
ードウェア・アクセラレータ１０２のブロック図であ
り、図においてデータ・フロー・モードが［ＡＣｘ、Ａ
Ｃｙ］=ｃｏｐｒ（ＡＣｘ，ＡＣｙ，Ｘｍｅｍ，Ｙｍｅ
ｍ）である。バス１２４は、デコーダ１２６をレジスタ
１２８に接続している。バス１３０は、レジスタ１２８
をオペレータ・カーネル１３９に接続している。リード
線１３４はデコーダ１２６をクロック制御１３６に接続
している。リード線１１７はクロック制御１３６をレジ
スタ１４１及びオペレータ・カーネル１３９のクロック
・ポートに接続している。バス１４７はレジスタ１４１
をオペレータ・カーネル１３９のＤポートに接続してい
る。バス１４９はレジスタ１４３をオペレータ・カーネ
ル１３９のＣポートに接続している。レジスタ１１３は
バス１５３（Ｄバス）に接続され、レジスタ１１５はバ
ス１５５（Ｃバス）に接続され、更にレジスタ１１３及
び１１５は、相互に接続されている。オペレータ・カー
ネル１３９のＸＲポートはバス１５７（ＡＣｘｒ）に接
続されている。オペレータ・カーネル１３９のＹＲポー
トはバス１５９（ＡＣｙｒ）に接続されている。オペレ
ータ・カーネル１３９のＹＷポートはバス１６１（ＡＣ
ｙｗ）に接続されている。オペレータ・カーネル１３９
のＸＷポートはバス１６３（ＡＣｘｗ）に接続されてい
る。オペレータ・カーネル１３９のフラグ出力は、バス
１６５（ＡＣｘｚ、ＡＣｙｚ）に接続されている。デコ
ーダ１２６は「Ｈｗｉｎｓｔ」信号及び「ＨＷｓｔｒｏ
ｂ」信号を受け取るように接続され、かつ「ＨＷｅｒｒ
ｏ」信号を出力するように接続されている。デコーダ１
２６、レジスタ１２８及びクロック制御１３６は全てク
ロック信号を受け取るように接続されている。

【００２２】図１２は本発明の他の実施例によるハード
ウェア・アクセラレータ１０２のブロック図であり、図
においてデータ・フロー・モードがＡＣｙ=ｃｏｐｒ
（ＡＣｘ、Ｘｍｅｍ，Ｙｍｅｍ）又はＡＣｙ=ｃｏｐｒ
（ＡＣｘ、Ｌｍｅｍ）である。バス１２４は、デコーダ
１２６をレジスタ１２８に接続している。バス１３０
は、レジスタ１２８をオペレータ・カーネル１４１に接
続している。リード線１３４はデコーダ１２６をクロッ
ク制御１３６に接続している。リード線１１７はクロッ
ク制御１３６をレジスタ１１３及びオペレータ・カーネ
ル１４１のクロック・ポートに接続している。バス１４
７はレジスタ１１３をオペレータ・カーネル１４１のＤ
ポートに接続している。バス１４９はレジスタ１１５を
オペレータ・カーネル１４１のＣポートに接続してい
る。レジスタ１１３はバス１５３（Ｄバス）に接続さ
れ、レジスタ１１５はバス１５５（Ｃバス）に接続さ
れ、レジスタ１１５はバス１５５（Ｃバス）に接続さ
れ、更にレジスタ１１３及び１１５は、相互に接続され
ている。オペレータ・カーネル１４１のＸＲポートはバ
ス１５７（ＡＣｘｒ）に接続されている。オペレータ・
カーネル１４１のＹＷポートはバス１６１（ＡＣｙｗ）
に接続されている。オペレータ・カーネル１４１のフラ
グ出力は、バス１６５（ＡＣｙｚ）に接続されている。
デコーダ１２６は「Ｈｗｉｎｓｔ」信号及び「ＨＷｓｔ
ｒｏｂ」信号を受け取るように接続され、かつ「ＨＷｅ
ｒｒｏ」信号を出力するように接続されている。デコー
ダ１２６、レジスタ１２８及びクロック制御１３６は全
てクロック信号を受け取るように接続されている。

【００２３】図１３は本発明の他の実施例によるハード
ウェア・アクセラレータ１０２のブロック図であり、図
においてデータ・フロー・モードがＡＣｙ=ｃｏｐｒ
（ＡＣｘ、Ｙｍｅｍ，Ｃｏｅｆ）である。バス１２４
は、デコーダ１２６をレジスタ１２８に接続している。
バス１３０は、レジスタ１２８をオペレータ・カーネル
１４３に接続している。リード線１３４はデコーダ１２
６をクロック制御１３６に接続している。リード線１１
７はクロック制御１３６をレジスタ１１１及びオペレー
タ・カーネル１４３のクロック・ポートに接続してい
る。バス１４５はレジスタ１１１をオペレータ・カーネ
ル１４３のＢポートに接続している。バス１４９はレジ
スタ１１５をオペレータ・カーネル１４３のＣポートに
接続している。レジスタ１１１はバス１５１（Ｂバス）
に接続され、レジスタ１１５はバス１５５（ＤＣバス）
に接続され、更にレジスタ１１１及び１１５は、相互に
接続されている。オペレータ・カーネル１４３のＸＲポ
ートはバス１５７（ＡＣｘｒ）に接続されている。オペ
レータ・カーネル１４３のＹＷポートはバス１６１（Ａ
Ｃｙｗ）に接続されている。オペレータ・カーネル１４
３のフラグ出力は、バス１６５（ＡＣｙｚ）に接続され
ている。デコーダ１２６は「Ｈｗｉｎｓｔ」信号及び
「ＨＷｓｔｒｏｂ」信号を受け取るように接続され、か
つ「ＨＷｅｒｒｏ」信号を出力するように接続されてい
る。デコーダ１２６、レジスタ１２８及びクロック制御
１３６は全てクロック信号を受け取るように接続されて
いる。

【００２４】図１４は本発明の他の実施例によるハード
ウェア・アクセラレータ１０２のブロック図であり、図
においてデータ・フロー・モードがＡＣｙ=ｃｏｐｒ
（Ｙｍｅｍ，Ｃｏｅｆ）=ｃｏｐｒ（Ｙｍｅｍ，Ｃｏｅ
ｆ）である。バス１２４は、デコーダ１２６をレジスタ
１２８に接続している。バス１３０は、レジスタ１２８
をオペレータ・カーネル１４５に接続している。リード
線１３４はデコーダ１２６をクロック制御１３６に接続
している。リード線１１７はクロック制御１３６をレジ
スタ１１３及びオペレータ・カーネル１４５のクロック
・ポートに接続している。バス１４７はレジスタ１１３
をオペレータ・カーネル１４５のＤポートに接続してい
る。バス１４９はレジスタ１１５をオペレータ・カーネ
ル１４５のＣポートに接続している。レジスタ１１３は
バス１５３（Ｄバス）に接続され、レジスタ１１５はバ
ス１５５（Ｃバス）に接続され、更にレジスタ１１３及
び１１５は、相互に接続されている。オペレータ・カー
ネル１４５のＹＷポートはバス１６１（ＡＣｙｗ）に接
続されている。オペレータ・カーネル１４５のフラグ出
力は、バス１６５（ＡＣｙｚ）に接続されている。デコ
ーダ１２６は「Ｈｗｉｎｓｔ」信号及び「Ｈｓｔｒｏ
ｂ」信号を受け取るように接続され、かつ「ＨＷｅｒｒ
ｏ」信号を出力するように接続されている。デコーダ１
２６、レジスタ１２８及びクロック制御１３６は全てク
ロック信号を受け取るように接続されている。

【００２５】図１５は本発明の他の実施例によるハード
ウェア・アクセラレータ１０２のブロック図であり、図
においてデータ・フロー・モードがＡＣｙ=ｃｏｐｒ
（ＡＣｘ，Ｓｍｅｍ）である。バス１２４は、デコーダ
１２６をレジスタ１２８に接続している。バス１３０
は、レジスタ１２８をオペレータ・カーネル１４７に接
続している。リード線１３４はデコーダ１２６をクロッ
ク制御１３６に接続している。リード線１１７はクロッ
ク制御１３６をレジスタ１１３及びオペレータ・カーネ
ル１４７のクロック・ポートに接続している。バス１４
７はレジスタ１１３をオペレータ・カーネル１４７のＤ
ポートに接続している。レジスタ１１３は更にバス１５
３（Ｄバス）に接続されている。オペレータ・カーネル
１４７のＸＲポートはバス１５７（ＡＣｘｒ）に接続さ
れている。オペレータ・カーネル１４７のＹＷポートは
バス１６１（ＡＣｙｗ）に接続されている。オペレータ
・カーネル１４７のフラグ出力は、バス１６５（ＡＣｙ
ｚ）に接続されている。デコーダ１２７は「Ｈｗｉｎｓ
ｔ」信号及び「ＨＷｓｔｒｏｂ」信号を受け取るように
接続され、かつ「ＨＷｅｒｒｏ」信号を出力するように
接続されている。デコーダ１２６、レジスタ１２８及び
クロック制御１３６は全てクロック信号を受け取るよう
に接続されている。

【００２６】図１６は本発明の他の実施例によるハード
ウェア・アクセラレータ１０２のブロック図であり、図
においてデータ・フロー・モードが［ＡＣｘ、ＡＣｙ］
=ｃｏｐｒ（ＡＣｘ、ＡＣｙ）である。バス１２４はデ
コーダ１２６をレジスタ１２８に接続している。バス１
３０はレジスタ１２８をオペレータ・カーネル１４９に
接続している。リード線１３４はデコーダ１２６をクロ
ック制御１３６に接続している。リード線１１７はクロ
ック制御１３６をオペレータ・カーネル１４９のクロッ
ク・ポートに接続している。オペレータ・カーネル１４
９のＸＲポートはバス１５７（ＡＣｘｒ）に接続されて
いる。オペレータ・カーネル１４９のＹＲポートはバス
１５９（ＡＣｙｒ）に接続されている。オペレータ・カ
ーネル１４９のＹＷポートはバス１６１（ＡＣｙｗ）に
接続されている。オペレータ・カーネル１４９のＸＷポ
ートはバス１６３（ＡＣｘｗ）に接続されている。オペ
レータ・カーネル１４９のフラグ出力は、バス１６５
（ＡＣｘｚ，ＡＣｙｚ）に接続されている。デコーダ１
２６は「Ｈｗｉｎｓｔ」信号及び「ＨＷｓｔｒｏｂ」信
号を受け取るように接続され、かつ「ＨＷｅｒｒｏ」信
号を出力するように接続されている。デコーダ１２６、
レジスタ１２８及びクロック制御１３６は全てクロック
信号を受け取るように接続されている。

【００２７】図１７は本発明の他の実施例によるハード
ウェア・アクセラレータ１０２のブロック図であり、図
においてデータ・フロー・モードがＡＣｙ=ｃｏｐｒ
（ＡＣｘ、ＡＣｙ）である。バス１２４はデコーダ１２
６をレジスタ１２８に接続している。バス１３０はレジ
スタ１２８をオペレータ・カーネル１５１に接続してい
る。リード線１３４はデコーダ１２６をクロック制御１
３６に接続している。リード線１１７はクロック制御１
３６をレジスタ１５１に接続している。オペレータ・カ
ーネル１５１のＸＲポートはバス１５７（ＡＣｘｒ）に
接続されている。オペレータ・カーネル１５１のＹＲポ
ートはバス１５９（ＡＣｙｒ）に接続されている。オペ
レータ・カーネル１５１のＹＷポートはバス１６１（Ａ
Ｃｙｗ）に接続されている。オペレータ・カーネル１５
１のフラグ出力は、バス１６５（ＡＣｘｚ，ＡＣｙｚ）
に接続されている。デコーダ１２６は「Ｈｗｉｎｓｔ」
信号及び「ＨＷｓｔｒｏｂ」信号を受け取るように接続
され、かつ「ＨＷｅｒｒｏ」信号を出力するように接続
されている。デコーダ１２６、レジスタ１２８及びクロ
ック制御１３６は全てクロック信号を受け取るように接
続されている。

【００２８】更に、図７〜図１７において、ハードウェ
ア・アクセラレータ１０２の任意の構成を混成して単一
のハードウェア・アクセラレータを形成することもでき
る。どのハードウェア・アクセラレータの構成を選択し
ても、プロセッサ１２の命令セットにおける一組の修飾
子(＜＜ｃｏｐｒ（）＞＞ｃｌａｓｓ）がＤＳＰコアの
データ処理ユニット（Ｄｕｎｉｔ）内のオペレーション
を実行する命令の意味を再定義する。これらの命令は以
下を許容する参照を含むことができる。 −２ポインタを介してデータに対する二重アクセスに対
する制御、 −他のメモリ・バンクからの第３のデータ値に対する制
御、 −アキュムレータからの更なるデータ・ソースの制御、 −再定義したオペレーションの行き先に対する制御、 −新しいオペレータに対する制御。

【００２９】＜＜ｃｏｐｒ（）＞＞修飾子クラスは、異
なる方法により８ビット命令フィールドがハードウェア
・アクセラレータ１０２へ通過できるように並列化可能
な４オペレーション・コードからなり、かつストア・オ
ペレーションがハードウェア・アクセラレータの実行と
並行して発生するのを許容する。全てのプロパティ及び
オペレーション・コード・フォーマットは以下の表２に
要約される。

【００３０】

【表２】

【００３１】前記修飾子をＤユニットと組み合わせる
と、ハードウェア・アクセラレータ１０２により使用可
能とされる一組のデータフローを作り出す。これらは、
ハードウェア・アクセラレータ／１データフロー当たり
の数、及び修飾対のバイトにおけるコストを与える以下
の表に要約される。あるアプリケーションに多数のアク
セラレータが存在する場合に、コアにハードウェアを接
続を実施するときは、ハードウェア・アクセラレータ１
０２命令フィールドは、２つの部分に分割される。即
ち、 −ビット７〜６は、ハードウェア・アクセラレータ数
（８個まで接続可能）を表し、 −ビット５〜０は、選択されたＨＷＡに対する命令コー
ド（３２までの命令ＨＷＡ）を表す。

【００３２】ハードウェア・アクセラレータ１０２にエ
クスポートされた命令フィールドが上位３ビットを埋め
られないときは、８以下のハードウェア・アクセラレー
タがこのようなデータフローに利用可能である。

【００３３】データフロー・モードは、ハードウェア・
アクセラレータ１０２に対する呼出しを説明している。
表３に使用している構文は、修飾命令及び修飾子オペレ
ーション・コード対の略式形として、総称キーワード
「ｃｏｐｒ（）」を使用する。組み込み並列構文（ｅｘ
＝ＡＣｙ＝ｃｏｐｒ（ＡＣｘ）、Ｓｍｅｍ＝ＡＣｚ）
は、ハードウェア・アクセラレータ１０２内で並列の実
行を許容するＳｍｅｍ又はＬｍｅｍ書き込みに使用され
る。

【００３４】

【表３】

【００３５】ハードウェア・アクセラレータ１０２の制
御フィールドは、各修飾命令の専用位置から抽出され得
る。これらのビットを連結すると、それ自体が修飾子か
ら来るフィールドに連結可能とされ、かつ外部カスタム
・デコードに使用される値を生成する。下記の表４〜表
７は、この符号化をエクスポートするために使用する命
令フォーマット及びフィールドを説明している（ＴＩ−
ＤＳＰ＃Ｃ５５用命令セットのユーザ・ガイドを参
照）。

【００３６】

【表４】

【００３７】

【表５】

【００３８】これは、「ｃｏｒｐ（）」修飾子用の表で
ある。

【００３９】

【表６】

【００４０】これは、「Ｓ（Ｌ）ｍｅｍ＝ＡＣｘ、ｃｏ
ｐｒ（）」用の表である（ｃｃｃｃフィールドはこれら
の修飾子から来ている）。

【００４１】

【表７】

【００４２】更に、以下のように、いくつかのデフォー
ルト・ルールが定義される。 １．上記の表に存在しない「ｃｏｒｐ（）」クラスによ
り構築された他のどのような命令対もハードウェアによ
り拒否され、代わって「ｎｏｐ」が実行される。 ２．スタンドアローンＤユニットから来るステート・ビ
ット更新は、この命令が「ｃｏｒｐ（）」クラスにより
修飾とされたときは、禁止される。このルールに対する
唯一の例外は、ゼロ・フラグに対するものである。行先
アキュムレータ内のこれらビットについての更新は、ハ
ードウェア・アクセラレータから可能であり、またこれ
らは、ハードウェア・アクセラレータにより計算された
ゼロ・フラグ信号により搬送された内容を受け取る。 ３．ＨＷＡ命令を構築するために使用されるフィールド
以外のフィールドは、スタンドアローン命令上で定義さ
れたように処理される。更に、上記「ｅ」又は「ｗ」フ
ィールドのうちのいくつかがこれらのオペレーション・
コードとオバーラップするときは、これらのオペレーシ
ョン・コードは、マシン・パイプ・ラインにおいて通常
の命令処理として使用される。

【００４３】単一サイクル・オペレーションに関するタ
イミング図を図１８に示す。入力容量、出力駆動力、ク
ロックから出力への遅延及び傾斜、入力セットアップ、
及び保持時間は、ＣＰＵタイミング抽出の一部として特
徴付けられる。更に、本発明は１以上のハードウェア・
アクセラレータをこのバス機構に接続できることを予測
しているので、ＡＣ_x［ｗ，ｚ］及びＡＣ_y［ｗ，ｚ］を
トライステート信号とすることができる。その命令フィ
ールドを認識するハードウェア・アクセラレータは、ク
ロック・サイクルの終端でバスを駆動する。

【００４４】ハードウェア・アクセラレータのソフトウ
ェア・ビュー ハードウェア・アクセラレータ及びその機能基準を使用
するようにソフトウェアを共通設計するために、プロセ
ッサ１２のＣモデル（ＴＩ−ＤＳＰ＃Ｃ５５ｘ）は、ハ
ードウェアのビューを組み込むためのテンプレート及び
フックを提供する。これは、「ｃｏｐｒ（）」の制御に
関連した機能呼出、及びモデル・パイプラインの実行フ
ェーズにおいて動作する命令ディスパッチ・デコードに
より、実行される。機能テンプレートは、パラメータの
定義及び形式を含む。ユーザはハードウェア・アクセラ
レータの挙動に対応したＣコードを備える必要がある。
インターフェースにアクセラレータが接続されていない
ときはデフォールトにより、その機能は、アキュムレー
タ・バス上で０結果に復帰し、対応するゼロ・フラグが
「１」にセットされる。

【００４５】ソフトウェア開発に関して、ＭＡＣＲステ
ートメントにより「ｃｏｐｒ（）」の修飾をサポートす
ることができる。下記は、このようなアプローチの一例
である。

【００４６】

【数１】

【００４７】ハードウェア・アクセラレータのハードウ
ェア・ビュー ハードウェア・アクセラレータは、ＣＰＵのＶＨＤＬモ
デル（機能及びタイミング・モデル）に現れる。全ての
信号は、「ｃｌｋ」に関して以下の表により特徴付けら
れる。

【００４８】

【表８】

【００４９】ビデオ・アプリケーション分野においてハ
ードウェア・アクセラレータ接続機構をどのように使用
するか、及びソフトウェア対ハードウェアのトレードオ
フをどのようにして実施できるかについての１例を以下
に開示する。動き予測における大抵のサイクル・カウン
トは、フル・サーチ（ＦＳ：Ｆｕｌｌ Ｓｅａｒｃｈ）
タスクによっており、このタスクは、マクロブロックを
基準イメージ内の一定面積の画素と比較することにより
得られる歪みを計算し、かつこの処理を動きを予測する
必要があるイメージ内の全てのマクロブロックについて
反復することからなる。ｈ２６１アルゴリズムの場合、
マクロブロック周辺のウィンドウは、±１５画素により
展開している。単一のマクロブロックの場合、計算は、
それぞれがマクロブロック画素と基準ウィンドウの画素
との間の絶対差の２５６和から構築された２５６歪みか
らなる。画素は８ビット（輝度）上で符号化され、また
歪みは１６ビットにより符号化される。

【００５０】イメージ・レベルで純粋に計算帯域幅を減
少させる１方法は、階層フル・サーチ（ＨＦＳ）を適用
することである。これは、前のサブイメージからサブイ
メージを両方向で２によるダウンサンプリングするため
に、最初のイメージから、フィルタリングにより得られ
たサブイメージを発生することを含む。４レベルのサブ
イメージにより、マクロブロック（２５歪みのみを必要
とする）周辺の±２画素によってのみ拡張するウィンド
ウ上にフル・サーチ・アルゴリズムを適用することがで
きる。これは、この例に関して選択された実施となる。
ハードウェア・アクセラレータ１０２は、歪みを得るた
めに基本的な計算を実施する。これらは、アキュムレー
タに記憶される（４×２＝８歪みが適合可能である）。
サーチ・ウィンドウは二重アクセス・メモリ・バンクに
記憶される。基準イメージのマクロブロックは、単一ア
クセス・メモリ・バンクに記憶される。基準イメージの
マクロブロックは、単一アクセス・メモリ・バンクに記
憶される。ｃｏｐｒ（）修飾子により再定義される形式
１の命令を使用することにより、各サイクルにおいて基
準マクロブロックから２画素、及びサーチ・ウィンドウ
から４画素をフェッチできる。従って、３歪みを並列に
処理することができる。

【００５１】図１９は概要的に１４４に２０×２０画素
によるサーチ・ウィンドウを示す。図２は概要的に１４
６に１６×１６画素によるサーチ・ウィンドウを示す。

【００５２】

【数２】

【００５３】歪みはアキュムレータの上位部及び下位部
に記憶される。ハードウェア・アクセラレータにおける
モード１及び２は、必要に応じて、上位部及び下位部に
歪みを挿入可能にされている。例えば、モード選択に対
してハードウェア命令００及び０１を選択すると、この
拡張を管理するメイン・ループが以下のように与えられ
る。

【００５４】

【数３】

【００５５】メイン・ループはＤＳＰコア命令バッファ
に適合しないときは、再定義した命令上のサイクル・ペ
ネナルティーにより第１の内部反復を実行する。その結
果、以上のループの実効時間を２７７５サイクルと評価
することができる。平均絶対エラー計算の総数（引算に
ａｂｓ（）及び加算が続く）は、２５×１６×１６＝６
４００であり、これは２．３計算／サイクルを意味す
る。

【００５６】従って、本発明の効果は、全ての基本的な
機構がハードウェア・アクセラレータ１０２、ＲＡＭ１
０４及びＤＳＰコア１８内にあるということである。ハ
ードウェア・アクセラレータは、命令セットによりＤＳ
Ｐリソースと見られるので、ＤＳＰ内の他のオペレータ
と同様にしてデータを受け取る。これは、メモリから３
値／サイクルまで受け取る。これは、２回の読み出し及
び２回の書き込みにより内部リソースについて知り、ア
キュムレータ内容のうちの２つを得る。これは、システ
ムの一部から他へのデータ転送について知る必要はな
い。ハードウェア・アクセラレータ制御は、ＤＳＰ命令
からプロセッサ端間でエクスポートされる。１ビットか
らなるストローブ信号（Ｈｗｓｒｏｂｅ）、８ビットか
らなるマイクロ命令（Ｈｗｉｎｓｔ）、ＤＳＰパイプラ
インにおいてパイプライン活動と同期が確保されるべき
アクセラレータの内部ステート・マシンを任意選択的に
制御するための一組のストール・インジケータ（Ｈｗｓ
ｔａｌｌ）、及びプロセッサに戻されてそのバス・エラ
ー管理に組み込まれるバス・エラー・フラグがある。マ
イクロ命令ワードのデコードは、上位３ビットが与えら
れたハードウェア・アクセラレータを識別し、かつ会ビ
ットが３２命令／アクセラレータを定義するように行わ
れてもよい。ユーザは、ハードウェア・アクセラレータ
を選択するためにこれらの３ビットを使用することによ
り、（トライステートによるか又はマルチプレクサに基
づいて実施したものによる）アキュムレータ書き込みバ
スへの接続を管理することができる。

【００５７】その上、本発明は、丸めモードのように、
ＤＳＰから来る一組のステータス・ラインをエクスポー
トすることにより、ＤＳＰにより使用される算術モード
について、及びハードウェア・アクセラレータ・モデル
が２×４０ビット結果に関連した「ゼロ結果フラグ」を
返送していることについて認識することができる。

【００５８】ハードウェア・アクセラレータは、開示し
たように、典型的にはＤＳＰコアから物理的に独立して
いる。本発明のユーザは、ソフトウェアの観点からは、
ハードウェア・アクセラレータ及びＤＳＰを相互に接続
でき、かつハードウェア・アクセラレータがあたかも命
令セットの一部であるかのように、ハードウェア・アク
セラレータを使用できる必要がある。本発明は、いくつ
かのクラスの命令を開示し、かつ他のクラスを意図して
いる。しかし、ソフトウェアの観点から、ユーザはこれ
らの制御をソフトウェア・ループに置くことができる。
このモデルをソフトウェア・シミュレータに接続してそ
のソフトウェアをデバッグすることもできる。従って、
ユーザは、ゲート・レベルのビューを発生するためにハ
ードウェア・アクセラレータ機能ビューをＶＨＤＬに移
動させることができる。その結果、その影響は、設計フ
ローにおけるいくつかのステップ、即ちアプリケーショ
ン・レベル及び設計レベルに及ぶ。

【００５９】本発明のどのような実施例においても、ユ
ーザは、ループにいくつかの標準ＤＳＰ機能を使用する
ことにより、常にハードウェア・アクセラレータ内容を
標準にすることができる。例えば、全ての機能をＡＬＵ
により実施することができる。ハードウェア・アクセラ
レータに移動しているときは、アプリケーションによっ
て４と２０との間の係数により、「ソフトウェア」バー
ジョンを加速することができる。加速レベルは、アクセ
ラレータに加わるハードウェアの複雑さとソフトウェア
との間のトレードオフの一部である。

【００６０】本発明の新しい他の特徴は、データ・フロ
ーにある。その命令インターフェースは、例えば「３つ
の８ビット値を全て一緒に乗算してある数を発生し、こ
のバスを介してアキュムレータに戻す」ような動きのエ
クスポートを容易にするために使用される。命令及びビ
ット・フィールドはコントローラにエクスポートされる
が、ソース及び行先はエクスポートされない。本発明
は、ＤＳＰの全ての内部リソースに対するアクセスを提
供し、これらは、使用している最中のアクセラレータに
エクスポートされて、値が元に戻される。この値は、実
行が完了するとコア内に記憶される。その結果、本発明
は、ハードウェア・アクセラレータにおいて計算され、
このバスを介して内部コアに戻される値を移動させる従
来技術のＭＣＲモードを使用する必要はない。本発明に
対して、従来技術は、ソース及び行先をエクスポートし
ない。

【００６１】その結果、本発明は、３回のメモリ読み出
しプラス２回のアキュムレータ読み出しを使用し、かつ
同一のサイクルでアキュムレータに戻す単一サイクル・
オペレーションを容易にする。転送は存在せず、転送は
コピー内で構築される。同じことがデータＲＡＭ１０４
を使用するときに反復される。従来技術では、その逆
に、ＲＡＭ内のバッファからの処理を行うために、ＡＲ
Ｍがまずバッファをインストールし、その後に、制御オ
ペレーション及びＲＡＭを介する処理を実行し、その後
に、結果をＤＳＰに移動させる。本発明はその全てを１
命令内で実行可能である。

【００６２】最終的に選択されたＤＳＰがＴＩーＤＳＰ
＃Ｃ５５ｘファミリーのものでないとき、又はその代わ
りに、ＤＳＰ（ＴＩーＤＳＰ＃Ｃ５５ｘ）における命令
クラスの機能性が使用されないときは、本発明は、プロ
セッサ「ｃｏｐｒ」命令の使用を意図しており、この命
令は、命令のいくつかの命令フィールドから抽出するど
のような命令とも並列に配置され得るプロセッサの命令
表内に発生することができる。例えば、オペレーション
・コード及びメモリ・アクセスに対する何らかの基準が
存在する（オペレーション・コード・フィールドは、前
述のように、ページ上で全てゼロである）。その結果
は、第３のアクセスである（ｍｍ）コードと共にメモリ
二重メモリ（ＸＸＸ ＭＭＭ ＹＹＹ ＭＭＭ）に対す
る基準となる。この上端に、アキュムレータのソース及
び行先（ｏｏＤＤ及びｕｕＤＤ）、及び処理機能を制御
するオペレーション・コードを定義する（例えば、二重
ｍａｃにおける）残りの全てのフィールドが存在する。
４×２ビットは、このインターフェース境界でエクスポ
ートされ、８ビットを定義してハードウェア・アクセラ
レータを制御する。

【００６３】更に、本発明によれば、ハードウェア・ア
クセラレータのデコードは、命令フィールド及びストロ
ーブを管理する。これにより、ハードウェア・アクセラ
レータは、必要なクロックを発生し、従ってアクセラレ
ータを使用しないときに、電力消費を軽減することがで
きる。

【００６４】要するに、発明のハードウェア・アクセラ
レータの概念は、２つの部分、即ち１）インターフェー
スであるハードウェア部及び能力と、２）インターフェ
ース、異なるモード及び分担を制御するために使用され
る命令セット部とを有する。本発明は、多くの機能がマ
シン・パイプライン内で実行されるので、ソフトウェア
とハードウェアとの間の種々の形式のトレードオフを可
能にする。

【００６５】本発明は、単一サイクル及び多重サイクル
・オペレーションにおいて多重オペレーションを提供す
る単一処理システムにより開示されたが、本発明は、更
に他の実施例も意図している。例えば、単一コア実施例
において可能とするものを多重コア実施例に使用して、
一方のコアの内部リソースをハードウェア・アクセラレ
ータ・プロトコルを使用している他方へ転送するのを同
期できるので、２つのＤＳＰ（この場合は、図２１内の
１４８に概要的に示すように、ＴＩＣ５５ｘ）を接続す
るために、このハードウェア・アクセラレータを使用す
ることができる。従って、オペレータが値を交換するＳ
ＩＭＤマシンにおいて可能とするものに類似した、デイ
ジー・チェーンを介していくつかの計算を交換する必要
があるとき、特に、同一のプログラムを共有する又は同
一の形式のプログラムを実行するときは、同一チップ上
に２個のコア及びハードウェア・アクセラレータを備え
るのが望ましいことになる。

【００６６】図２２は、本発明に関連する携帯電話（概
要的に１５０に示す）を示す。図２３は、本発明によ
り、プロセッサ１６８に接続される種々の周辺装置のブ
ロック図を示す。図２４は、携帯電話１５０の基本的な
ブロック図である。電話１５０には、アンテナ１５２，
ＬＣＤディスプレイ、スピーカ１５６，マイクロホン１
５８及びキーボード１６０が含まれる。携帯電話１５０
は、更に、アンテナ１５２に、アナログ・フロント・エ
ンド（アナログ・ベースバンド・チップ）１６４、及び
ディジタル・ベースバンド・エレクトロニックス（ディ
ジタル・ベースバンド・チップ）１６６を接続するＲＦ
フロント・エンド（ＲＦチップ）１６２を備えている。
電源１６７は、ＲＦフロント・エンド１６２、アナログ
・フロント・エンド１６４、及びディジタル・ベースバ
ンド１６６に接続されている。

【００６７】図２５〜図２９は図２４に示した携帯電話
１５０の概要ブロック図である。プロセッサ１６８（Ｔ
ＩＣ５５ｘＤＳＰ）は、プログラム・メモリ又はキャッ
シュ１７０、データ・メモリ１７２、ＲＨＥＡバス・ブ
リッジ１７４、及びハードウェア・アクセラレータ１０
２に接続されている。これらのハードウェア・アクセラ
レータは、更に、データ・メモリ１７２に接続されてい
る。ＤＭＡ１７６は、データ・メモリ１７２をバス・ブ
リッジ１７４に接続されている。図２５〜図２９は、セ
ルラ基地局と通信するために符号分割多元接続（ＣＤＭ
Ａ）技術を利用するセルラ電話１５０の概要ブロック図
である。ハードウェア・アクセラレータ１０２は、ディ
ジタル・ベースバンド１６６内に配置されている。ＣＤ
ＭＡ技術を利用したセルラ電話を開示したが、他の通信
技術を使用することもできる。

【００６８】本発明を特定の実施例に関連して説明した
が、この説明は、限定する意味に解釈されるべきでな
い。種々の交換及び変更はこの説明を参照することによ
り当該技術分野において習熟する者とって明らかであ
る。従って、請求の範囲は本発明の真の範囲内に入るど
のような変更即ち実施例を含むことを意図している。

【００６９】この出願は、１９９８年１０月６日、ヨー
ロッパにおいて出願された第９８４０２４６３．８号
（ＴＩ−２７６８０ＥＵ）、及び１９９８年１０月６
日、ヨーロッパにおいて出願された第９８４０２４５
５．４号（ＴＩ−２８４３３ＥＵ）に対して優先権を主
張する。

【図面の簡単な説明】

【図１】従来技術の二重プロセッサ・データ処理システ
ムのブロック図。

【図２】図１のデータ処理システムのメモリ内のプログ
ラムＰ１によりプログラムＰ２用のパラメータを書き込
む処理を示す図。

【図３】図１のプロトコル・プロセッサ１４の概要的な
総合ブロック図。

【図４】図１のプロトコル・プロセッサ１４の更に詳細
な総合ブロック図。

【図５】図４のプロトコル・プロセッサ１４の異なる複
数点における信号を表す波形図。

【図６】本発明の一実施例によるデータ処理システムの
ブロック図。

【図７】本発明の一実施例による図６のハードウェア・
アクセラレータ１０２の概要ブロック図。

【図８】データ・フロー・モードが［ＡＣｘ、ＡＣｙ］
=ｃｏｐｒ（ＡＣｘ，ＡＣｙ，Ｘｍｅｍ，Ｙｍｅｍ，Ｃ
ｏｅｆ）である本発明の他の実施例によるハードウェア
・アクセラレータ１０２のブロック図。

【図９】データ・フロー・モードが［ＡＣｘ、ＡＣｙ］
=ｃｏｐｒ（ＡＣｙ，Ｘｍｅｍ，Ｙｍｅｍ，Ｃｏｅｆ）
又は［ＡＣｘ、ＡＣｙ］=ｃｏｐｒ（ＡＣｘ，Ｘｍｅ
ｍ，Ｙｍｅｍ，Ｃｏｅｆ）である本発明の他の実施例に
よるハードウェア・アクセラレータ１０２のブロック
図。

【図１０】データ・フロー・モードが［ＡＣｘ、ＡＣ
ｙ］=ｃｏｐｒ（Ｘｍｅｍ，Ｙｍｅｍ，Ｃｏｅｆ）であ
る本発明の更に他の実施例によるハードウェア・アクセ
ラレータ１０２のブロック図。

【図１１】データ・フロー・モードが［ＡＣｘ、ＡＣ
ｙ］=ｃｏｐｒ（ＡＣｘ、ＡＣｙ，Ｘｍｅｍ，Ｙｍｅ
ｍ）であり、バス１２４がデコーダ１２６をレジスタ１
２８に接続した本発明の更に他の実施例によるハードウ
ェア・アクセラレータ１０２のブロック図。

【図１２】データ・フロー・モードがＡＣｙ=ｃｏｐｒ
（ＡＣｘ、Ｘｍｅｍ，Ｙｍｅｍ）又はＡＣｙ=ｃｏｐｒ
（ＡＣｘ、Ｌｍｅｍ）である本発明の更に他の実施例に
よるハードウェア・アクセラレータ１０２のブロック
図。

【図１３】データ・フロー・モードがＡＣｙ=ｃｏｐｒ
（ＡＣｘ、Ｙｍｅｍ，Ｃｏｅｆ）である本発明の更に他
の実施例によるハードウェア・アクセラレータ１０２の
ブロック図。

【図１４】データ・フロー・モードがＡＣｙ=ｃｏｐｒ
（Ｙｍｅｍ，Ｃｏｅｆ）である本発明の更に他の実施例
によるハードウェア・アクセラレータ１０２のブロック
図。

【図１５】データ・フロー・モードがＡＣｙ=ｃｏｐｒ
（ＡＣｘ，Ｓｍｅｍ）である本発明の更に他の実施例に
よるハードウェア・アクセラレータ１０２のブロック
図。

【図１６】データ・フロー・モードが［ＡＣｘ、ＡＣ
ｙ］=ｃｏｐｒ（ＡＣｘ、ＡＣｙ）である本発明の更に
他の実施例によるハードウェア・アクセラレータ１０２
のブロック図。

【図１７】データ・フロー・モードがＡＣｙ=ｃｏｐｒ
（ＡＣｘ、ＡＣｙ）である本発明の更に他の実施例によ
るハードウェア・アクセラレータ１０２のブロック図。

【図１８】単一サイクル・オペレーションのタイミング
図。

【図１９】２０×２０画素による参照ウィンドウを示す
図。

【図２０】１６×１６画素によるソース・マクロブロッ
クを示す図。

【図２１】本発明の他の実施例によるデータ処理システ
ムのブロック図。

【図２２】本発明に関連する携帯電話の外観を示す斜視
図。

【図２３】プロセッサ１６８に接続された種々の周辺装
置のブロック図。

【図２４】電話１５０の主要部品のブロック図。

【図２５】図２４の電話１５０のブロック配置図。

【図２６】図２４の電話１５０のブロック配置図。

【図２７】図２４の電話１５０のブロック配置図。

【図２８】図２４の電話１５０のブロック配置図。

【図２９】図２４の電話１５０のブロック配置図。

【符号の説明】

１２、１６８ プロセッサ ３６、４８、５６、９４、１２０ アドレス・バス ３８ 命令バス ４４、４６、５４、１０６、１１０、１１４、１１６、
１５１、１５２、１５３、１９２ データ・バス ６４、６８、７６、７８、１１５、１２１、１２３、１
２４、１２７、１２９、１３０、１４０、１４２、１４
５、１４７、１４９、１５１、１５３、１５５、１５
７、１６１、１６３、１６５、１９９ バス １０２ ハードウェア・アクセラレータ １０４ ランダム・アクセス・メモリ １２４、１２６ デコーダ １７３ データ・メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 カリム ドジャファリアン フランス国 ベンセ，バティメント ビー １，レス トスカネス，ボウレバルド ド ゥ ラ レイネ ジーン 453 (72)発明者 ジーン − ピエレ ジアカローネ フランス国 ベンセ，シェマン デ エコ リエルス，484 (72)発明者 アルメレ ライネ フランス国 アンティベス，ル オウベル ノン 13

Claims (49)

【特許請求の範囲】
1. 【請求項１】 データ処理装置において、 ランダム・アクセス・メモリと、 前記ランダム・アクセス・メモリに接続されたハードウ
   ェア・アクセラレータと、 前記ランダム・アクセス・メモリに前記ハードウェア・
   アクセラレータを接続するプロセッサとを備えたデータ
   処理装置。
2. 【請求項２】 前記データ処理装置は、単一サイクルに
   おいて多重オペレーションを実行する請求項１記載のデ
   ータ処理装置。
3. 【請求項３】 前記多重オペレーションは、メモリ・ア
   クセス、オペレーション及びレジスタ転送を含む請求項
   ２記載のデータ処理装置。
4. 【請求項４】 前記のうちの少なくとも１つのバスは、
   前記ランダム・アクセス・メモリを前記ハードウェア・
   アクセラレータに接続する請求項１記載のデータ処理装
   置。
5. 【請求項５】 前記のうちの少なくとも１つのバスは、
   １６ビット・バスである請求項４記載のデータ処理装
   置。
6. 【請求項６】 多重バスが前記プロセッサを前記ハード
   ウェア・アクセラレータに接続する請求項１記載のデー
   タ処理装置。
7. 【請求項７】 前記多重バスは、１３ビット・バス、４
   ビット・バス、２ビット・バス及び２×２０ビット・バ
   スを含む請求項６記載のデータ処理装置。
8. 【請求項８】 前記１３ビット・バスは双方向であり、
   前記４ビット・バスは単方向であり、前記２ビット・バ
   スは単方向であり、かつ前記２×２０ビット・バスであ
   る請求項８記載のデータ処理装置。
9. 【請求項９】 前記プロセッサは、ディジタル信号プロ
   セッサである請求項１記載のデータ処理装置。
10. 【請求項１０】 前記ディジタル信号プロセッサは、前
    記ランダム・アクセス・メモリに接続されたアドレス発
    生ユニット、前記ハードウェア・アクセラレータに接続
    されたデータ・アキュムレータ、前記ハードウェア・ア
    クセラレータに接続されたステータス・フラグ、及び前
    記ハードウェア・アクセラレータに接続されたコプロセ
    ッサ命令インターフェースを含む請求項９記載のデータ
    処理装置。
11. 【請求項１１】 前記ハードウェア・アクセラレータ
    は、 デコーダと、 前記デコーダをオペレータ・カーネルに接続され第１の
    レジスタと、 前記オペレータ・カーネルに接続されたクロック・コン
    トローラとを備えている請求項１記載のデータ処理装
    置。
12. 【請求項１２】 前記デコーダは、命令信号及びストロ
    ーブ信号を受け取るように、かつ誤り信号を出力するよ
    うに接続されている請求項１１記載のデータ処理装置。
13. 【請求項１３】 前記第１のレジスタ及び前記クロック
    ・コントローラは、クロック信号を受け取るように接続
    されている請求項１１記載のデータ処理装置。
14. 【請求項１４】 更に、前記オペレータ・カーネルに接
    続され、かつ前記クロック・コントローラに接続された
    第２のレジスタを備えている請求項１１記載のデータ処
    理装置。
15. 【請求項１５】 更に、第３のレジスタを含み、前記第
    ３のレジスタは前記オペレータ・カーネルに接続され、
    かつ前記第２のレジスタに接続されている請求項１４記
    載のデータ処理装置。
16. 【請求項１６】 更に、第３のレジスタ、及び第４のレ
    ジスタを含み、前記第３のレジスタは前記オペレータ・
    カーネルに接続され、前記第４のレジスタは前記オペレ
    ータ・カーネルに接続され、かつ前記第３のレジスタに
    接続された請求項１１記載のデータ処理装置。
17. 【請求項１７】 前記第２、第３及び第４のレジスタ
    は、データＲＡＭを更に接続されている請求項１６記載
    のデータ処理装置。
18. 【請求項１８】 更に、前記オペレータ・カーネル上の
    ＸＲポートに接続されたバスを含む請求項１１記載のデ
    ータ処理装置。
19. 【請求項１９】 更に、前記オペレータ・カーネル上の
    ＹＷポートに接続されたバスを含む請求項１１記載のデ
    ータ処理装置。
20. 【請求項２０】 更に、前記オペレータ・カーネル上の
    ＸＷポートに接続されたバスを含む請求項１１記載のデ
    ータ処理装置。
21. 【請求項２１】 更に、前記オペレータ・カーネル上の
    フラグ・ポートに接続されたバスを含む請求項１１記載
    のデータ処理装置。
22. 【請求項２２】 データ処理装置は、 ランダム・アクセス・メモリと、 前記ランダム・アクセス・メモリに接続された第１のプ
    ロセッサと、 前記ランダム・アクセス・メモリに接続された第２のプ
    ロセッサと、 前記ランダム・アクセス・メモリを前記第１及び第２の
    プロセッサに接続されたハードウェア・アクセラレータ
    とを備えたデータ処理装置。
23. 【請求項２３】 前記データ処理装置は、単一サイクル
    内で多重オペレーションを実行する請求項２２記載のデ
    ータ処理装置。
24. 【請求項２４】 前記多重オペレーションは、メモリ・
    アクセス、オペレーション及びレジスタ転送を備えてい
    る請求項２２のデータ処理装置。
25. 【請求項２５】 少なくとも１つのバスは、前記ランダ
    ム・アクセス・メモリを前記ハードウェア・アクセラレ
    ータに接続している請求項２２記載のデータ処理装置。
26. 【請求項２６】 少なくとも１つのバスは、１６ビット
    ・バスである請求項２５記載のデータ処理装置。
27. 【請求項２７】 多重バスは、前記プロセッサを前記ハ
    ードウェア・アクセラレータに接続されている請求項２
    ２記載のデータ処理装置。
28. 【請求項２８】 前記多重バスは、１３ビット・バス、
    ４ビット・バス、２ビット・バス及び２×４０ビット・
    バスを含む請求項２７記載のデータ処理装置。
29. 【請求項２９】 前記１３ビット・バスは双方向であ
    り、前記４ビット・バスは単方向であり、前記２ビット
    ・バスは単方向であり、かつ前記２×４０ビット・バス
    は双方向である請求項２８記載のデータ処理装置。
30. 【請求項３０】 前記第１のプロセッサは、ディジタル
    信号プロセッサである請求項２２記載のデータ処理装
    置。
31. 【請求項３１】 前記ディジタル信号プロセッサは、前
    記ランダム・アクセス・メモリに接続されたアドレス発
    生ユニット、前記ハードウェア・アクセラレータに接続
    されたデータ・アキュムレータ、前記ハードウェア・ア
    クセラレータに接続されたステータス・フラグ、及び前
    記ハードウェア・アクセラレータに接続されたコプロセ
    ッサ命令インターフェースを備えている請求項３０記載
    のデータ処理装置。
32. 【請求項３２】 前記ハードウェア・アクセラレータ
    は、 デコーダと、 前記デコーダをオペレータ・カーネルに接続した第１の
    レジスタと、 前記オペレータ・カーネルに接続されたクロック・コン
    トローラとを備えている請求項２２記載のデータ処理装
    置。
33. 【請求項３３】 前記デコーダは、命令信号、及びスト
    ローブ信号を受け取るように、かつ誤り信号を出力する
    ように接続されている請求項３２記載のデータ処理装
    置。
34. 【請求項３４】 前記第４のレジスタ及び前記クロック
    ・コントローラは、クロック信号を受け取るように接続
    されている請求項３２記載のデータ処理装置。
35. 【請求項３５】 更に、前記オペレータ・カーネルに接
    続され、かつ前記クロック・コントローラに接続された
    第２のレジスタを備えている請求項３２記載のデータ処
    理装置。
36. 【請求項３６】 更に、第３のレジスタを含み、前記第
    ３のレジスタは、前記オペレータ・カーネルに接続さ
    れ、かつ前記レジスタに接続されている請求項３５記載
    のデータ処理装置。
37. 【請求項３７】 更に、第３のレジスタ及び第４のレジ
    スタを含み、前記第３のレジスタは前記オペレータ・カ
    ーネルに接続されると共に、前記第２のレジスタに接続
    され、かつ前記第４のレジスタは前記オペレータ・カー
    ネルに接続されると共に、前記第３のレジスタに接続さ
    れている請求項３２記載のデータ処理装置。
38. 【請求項３８】 前記第２、第３及び第４のレジスタ
    は、更にデータＲＡＭに接続されている請求項３７記載
    のデータ処理装置。
39. 【請求項３９】 更に、前記オペレータ・カーネル上の
    ＸＲポートに接続されたバスを含む請求項３２記載のデ
    ータ処理装置。
40. 【請求項４０】 更に、前記オペレータ・カーネル上の
    ＹＷポートに接続されたバスを含む請求項３２記載のデ
    ータ処理装置。
41. 【請求項４１】 更に、前記オペレータ・カーネル上の
    ＸＷポートに接続されたバスを含む請求項３２記載のデ
    ータ処理装置。
42. 【請求項４２】 更に、前記オペレータ・カーネル上の
    フラグに接続されたバスを含む請求項３２記載のデータ
    処理装置。
43. 【請求項４３】 データ処理装置において、 ランダム・アクセス・メモリと、 プロセッサと、 前記ランダム・アクセス・メモリを前記プロセッサに接
    続したインターフェースとを備え、単一サイクル内で多
    重オペレーションを処理する能力を有する前記データ処
    理装置。
44. 【請求項４４】 命令セットが前記インターフェース及
    び異なるモードを制御するために使用され、かつ前記プ
    ロセッサと前記インターフェースとの間でデータを共有
    している請求項４３記載のデータ処理装置。
45. 【請求項４５】 電気通信装置において、 アナログ回路及びディジタル回路をアンテナに接続し、
    前記ディジタル回路はプロセッサに接続したハードウェ
    ア・アクセラレータを含むＲＦ回路と、 前記ＲＦ回路、前記アナログ回路及び前記ディジタル回
    路に接続された電源とを備えた電気通信装置。
46. 【請求項４６】 前記ＲＦ回路はＲＦフロント・エンド
    を備え、前記アナログ回路はアナログ・フロント・エン
    ドを備え、前記ディジタル回路はディジタル・ベース・
    バンド・エレクトロニックスを備えている請求項４５記
    載の電気通信装置。
47. 【請求項４７】 更に、ディスプレイ、前記ディジタル
    回路に接続されたキーボード、及び前記アナログ回路に
    接続されたスピーカ及びマイクロホンを含む請求項４５
    記載の電気通信装置。
48. 【請求項４８】 単一プロセッサデータ処理システムに
    おける情報を処理する方法において、多重オペレーショ
    ンは単一サイクル内で処理される方法。
49. 【請求項４９】 単一サイクル内の多重オペレーション
    を容易にするように、データ処理システムにハードウェ
    ア高速化を使用する方法。