JP2000209088A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JP2000209088A JP2000209088A JP1070899A JP1070899A JP2000209088A JP 2000209088 A JP2000209088 A JP 2000209088A JP 1070899 A JP1070899 A JP 1070899A JP 1070899 A JP1070899 A JP 1070899A JP 2000209088 A JP2000209088 A JP 2000209088A
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- Japan
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- digital
- circuit
- multiplier
- semiconductor integrated
- integrated circuit
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Abstract
(57)【要約】
【課題】本発明は複数のデジタル−アナログ変換回路ま
たはアナログ−デジタル変換回路を具備した半導体集積
回路において、特性のばらつきを改善し、高い精度で合
わせる手段を提供することにある。 【解決手段】映像信号処理回路からの出力データを微調
整する手段を具備する。微調整データ格納領域を複数具
備する。 【効果】複数のデジタル−アナログ変換回路を有する構
成において、特性のばらつきを概ね０．１％以内に改善
することができる。ばらつきを補正するだけでなく積極
的に特性を変化させることも可能である。
たはアナログ−デジタル変換回路を具備した半導体集積
回路において、特性のばらつきを改善し、高い精度で合
わせる手段を提供することにある。 【解決手段】映像信号処理回路からの出力データを微調
整する手段を具備する。微調整データ格納領域を複数具
備する。 【効果】複数のデジタル−アナログ変換回路を有する構
成において、特性のばらつきを概ね０．１％以内に改善
することができる。ばらつきを補正するだけでなく積極
的に特性を変化させることも可能である。
Description
【０００１】
【発明の属する技術分野】本発明は複数のデジタル−ア
ナログ変換回路を具備した半導体集積回路に関するもの
で、複数のデジタル−アナログ変換回路の特性を揃えた
り、または故意に特性を変更する方法に関するものであ
る。
ナログ変換回路を具備した半導体集積回路に関するもの
で、複数のデジタル−アナログ変換回路の特性を揃えた
り、または故意に特性を変更する方法に関するものであ
る。
【０００２】
【従来の技術】複数のデジタル−アナログ変換回路を使
用する場合の従来の回路方式を図２と図３に示す。
用する場合の従来の回路方式を図２と図３に示す。
【０００３】一般にデジタル−アナログ変換回路（１０
２で示される）は、ある基準レベルをもとにして変換を
行う。
２で示される）は、ある基準レベルをもとにして変換を
行う。
【０００４】基準レベルとしては、たとえば電流源、電
圧源、抵抗、または容量などが用いられる。あるいはク
ロック時間を容量と併用する場合もある。基準レベルの
選択に関してはどの方式であっても本質的に同一の作用
をもたらすので特に限定せず「基準レベル」として説明
する。
圧源、抵抗、または容量などが用いられる。あるいはク
ロック時間を容量と併用する場合もある。基準レベルの
選択に関してはどの方式であっても本質的に同一の作用
をもたらすので特に限定せず「基準レベル」として説明
する。
【０００５】オーディオ用・ビデオ用・計測用などのア
プリケーションにおいて、特性のそろったデジタル−ア
ナログ変換回路が多数個必要になる場合がある。このよ
うな場合、もっとも有効な方法は、図３のように同一の
半導体集積回路の中に必要数を組み込んでしまい、同一
の基準レベルを用いて動作させることである。同一の半
導体集積回路の中に同一のデジタル−アナログ変換回路
を複数組み込んだ場合、原則的にはきわめて均一の特性
が得られると期待できからである。
プリケーションにおいて、特性のそろったデジタル−ア
ナログ変換回路が多数個必要になる場合がある。このよ
うな場合、もっとも有効な方法は、図３のように同一の
半導体集積回路の中に必要数を組み込んでしまい、同一
の基準レベルを用いて動作させることである。同一の半
導体集積回路の中に同一のデジタル−アナログ変換回路
を複数組み込んだ場合、原則的にはきわめて均一の特性
が得られると期待できからである。
【０００６】セグメント方式電流加算型デジタル−アナ
ログ変換回路を使えば、基準電流レベルを調整してフル
スケールレベルを合わせればその他の特性（オフセット
や直線性誤差）は実用上十分そろうことが知られてい
る。
ログ変換回路を使えば、基準電流レベルを調整してフル
スケールレベルを合わせればその他の特性（オフセット
や直線性誤差）は実用上十分そろうことが知られてい
る。
【０００７】また配置配線に特に留意して設計すれば、
フルスケールレベル変動を１パーセント以下に抑えられ
ることも知られている。
フルスケールレベル変動を１パーセント以下に抑えられ
ることも知られている。
【０００８】しかしそれでも、実際には、特定の傾向を
もたないランダムな分布を持つ特性ばらつきが認められ
た。フルスケール差が１パーセント以下ではあるが正規
分布をしているのである。
もたないランダムな分布を持つ特性ばらつきが認められ
た。フルスケール差が１パーセント以下ではあるが正規
分布をしているのである。
【０００９】発明者らは、これは、製造工程中の微少な
変動が影響しているのであろうと結論づけている。この
ような変動は、ランダムであるから設計の作り込みでは
補正のしようがない。
変動が影響しているのであろうと結論づけている。この
ような変動は、ランダムであるから設計の作り込みでは
補正のしようがない。
【００１０】従来は、このようなランダムばらつきを補
正するためには、図２のように外付け回路にてフルスケ
ールをアジャストする方法が採用されていた。あるいは
完成した半導体集積回路をテストしてデータを収集し、
トリミングと呼ばれる方法で１個１個微調整をする方法
もあった。しかしいずれの場合であっても経済性・時間
・サイズの増大からデメリットであることは明白であ
る。
正するためには、図２のように外付け回路にてフルスケ
ールをアジャストする方法が採用されていた。あるいは
完成した半導体集積回路をテストしてデータを収集し、
トリミングと呼ばれる方法で１個１個微調整をする方法
もあった。しかしいずれの場合であっても経済性・時間
・サイズの増大からデメリットであることは明白であ
る。
【００１１】また、別の用途として、故意に特性に差を
つけたい場合もあるが、複数のデジタル−アナログ変換
回路を同一チップ上に集積した半導体集積回路では、対
応が困難であったので、図３のように外付け回路にて実
現していた。例えばパーソナルコンピュータのＲＧＢデ
ィスプレイにおいて、ディスプレイ側ではなくパーソナ
ルコンピュータの側で３チャンネルの色バランスを調整
する場合がある。
つけたい場合もあるが、複数のデジタル−アナログ変換
回路を同一チップ上に集積した半導体集積回路では、対
応が困難であったので、図３のように外付け回路にて実
現していた。例えばパーソナルコンピュータのＲＧＢデ
ィスプレイにおいて、ディスプレイ側ではなくパーソナ
ルコンピュータの側で３チャンネルの色バランスを調整
する場合がある。
【００１２】
【発明が解決しようとする課題】本発明は前記のような
特性ばらつきを改善するための微調整を可能にしようと
するものであり、より高い精度、おおむね０．１％以下
の精度を実現することを目的としている。
特性ばらつきを改善するための微調整を可能にしようと
するものであり、より高い精度、おおむね０．１％以下
の精度を実現することを目的としている。
【００１３】また微調整して補正するのみでなく、調整
を積極的に利用して更なる効果を得ようとするものであ
る。
を積極的に利用して更なる効果を得ようとするものであ
る。
【００１４】
【課題を解決するための手段】本発明による半導体集積
回路は、複数のビットから成るデータ入力端子と基準レ
ベル入力端子と、出力端子とを有するデジタル−アナロ
グ変換回路を２個以上有し、微調整制御回路を有し、デ
ジタル乗算器を有し、該微調整制御回路の出力が該デジ
タル乗算器の一方の入力に接続され、該デジタル乗算器
の出力が前記デジタル−アナログ変換器のデータ入力端
子に接続され、アナログデータを出力端子に出力するよ
うに構成されており、デジタル−アナログ変換器に入力
される信号を微調整制御回路並びに乗算器を用いて補正
することでフルスケールをアジャストしようとするのが
特徴である。
回路は、複数のビットから成るデータ入力端子と基準レ
ベル入力端子と、出力端子とを有するデジタル−アナロ
グ変換回路を２個以上有し、微調整制御回路を有し、デ
ジタル乗算器を有し、該微調整制御回路の出力が該デジ
タル乗算器の一方の入力に接続され、該デジタル乗算器
の出力が前記デジタル−アナログ変換器のデータ入力端
子に接続され、アナログデータを出力端子に出力するよ
うに構成されており、デジタル−アナログ変換器に入力
される信号を微調整制御回路並びに乗算器を用いて補正
することでフルスケールをアジャストしようとするのが
特徴である。
【００１５】
【作用】このように、２個以上のデジタル−アナログ変
換回路を有する構成の場合、それぞれのデジタル−アナ
ログ変換回路に一定の基準レベルを印可するのはもちろ
ん、微調整制御回路と乗算器によって微調整された信号
を供給することにより、それぞれのチャンネルを独立に
調整することが可能になる。
換回路を有する構成の場合、それぞれのデジタル−アナ
ログ変換回路に一定の基準レベルを印可するのはもちろ
ん、微調整制御回路と乗算器によって微調整された信号
を供給することにより、それぞれのチャンネルを独立に
調整することが可能になる。
【００１６】
【発明の実施の形態】以下、実施例に基づいて本発明の
動作を詳細に説明する。
動作を詳細に説明する。
【００１７】図１は本発明の実施例である。映像信号処
理装置を半導体集積回路にて実現し、本発明を実施した
ものである。
理装置を半導体集積回路にて実現し、本発明を実施した
ものである。
【００１８】この例では、基準レベル発生回路１０８は
半導体集積回路の外にあり、基準レベル入力端子１１３
から供給され、デジタル−アナログ変換回路に印可され
る。また乗算器の出力を本実施例ではデジタル−アナロ
グ変換回路１０２に印可し、微調整制御回路と乗算器に
より、フルスケールをアジャストしている。１０２は３
個使用されており、それぞれＲ（赤）、Ｇ（緑）、Ｂ
（青）の映像信号を分担し、デジタルの映像信号をアナ
ログに変換している。乗算器を制御するための微調整制
御回路が１０７で示される。
半導体集積回路の外にあり、基準レベル入力端子１１３
から供給され、デジタル−アナログ変換回路に印可され
る。また乗算器の出力を本実施例ではデジタル−アナロ
グ変換回路１０２に印可し、微調整制御回路と乗算器に
より、フルスケールをアジャストしている。１０２は３
個使用されており、それぞれＲ（赤）、Ｇ（緑）、Ｂ
（青）の映像信号を分担し、デジタルの映像信号をアナ
ログに変換している。乗算器を制御するための微調整制
御回路が１０７で示される。
【００１９】本実施例では８ビットのＲＧＢデータを１
０ビットのデジタル−アナログ変換機によりアナログデ
ータに変換する。
０ビットのデジタル−アナログ変換機によりアナログデ
ータに変換する。
【００２０】補正を加えない場合には以下のような乗算
結果になる。
結果になる。
【００２１】 ＩＮ ＯＵＴ ８ビット ×３．８０ ＩＮＴＥＧＡＲ 増加分 ０ ０ ０ １ ４ ４ ４ ２ ８ ８ ４ ３ １２ １２ ４ ４ １６ １６ ４ ５ ２０ ２０ ４ ６ ２４ ２４ ４ ７ ２８ ２８ ４ ８ ３２ ３２ ４ ９ ３６ ３６ ４ １０ ４０ ４０ ４ ↓ ↓ ↓ ２２５ １０２０ １０２０ これに対し、微調整回路を介してデジタル乗算器により
−５％補正された場合以下のようになる。
−５％補正された場合以下のようになる。
【００２２】８ビットで表現できる数は０〜２５５であ
り１０ビットでは０〜１０２３であるが、−５％補正の
場合０．９５×４＝３．８で０〜９６９までを使用す
る。
り１０ビットでは０〜１０２３であるが、−５％補正の
場合０．９５×４＝３．８で０〜９６９までを使用す
る。
【００２３】 ＩＮ ＯＵＴ ８ビット ×３．８０ ＩＮＴＥＧＡＲ 増加分 ０ ０ ０ １ ３．８ ４ ４ ２ ７．６ ８ ４ ３ １１．４ １１ ３ ４ １５．２ １５ ４ ５ １９．０ １９ ４ ６ ２２．８ ２３ ４ ７ ２６．６ ２７ ４ ８ ３０．４ ３０ ３ ９ ３４．２ ３４ ４ １０ ３８．０ ３８ ４ ↓ ↓ ↓ ２５５ ９６９ ９６９ 上からもわかるように、１０ビット分解能の１ビット以
下のずれに押さえることができる。１０ビット分解能の
１ビットは約０．１％に相当するので、ずれは約０．１
％以内に保たれる。
下のずれに押さえることができる。１０ビット分解能の
１ビットは約０．１％に相当するので、ずれは約０．１
％以内に保たれる。
【００２４】
【発明の効果】以上、本発明の半導体集積回路によれ
ば、同一半導体集積回路内におけるデジタル−アナログ
変換回路およびアナログ−デジタル変換回路の特性ばら
つきが、１％ないし２％以内であったものを、概ね０．
１％以内の誤差に改善することが可能となる。また誤差
の調整だけでなく特性の差を積極的に活用することも可
能になった。
ば、同一半導体集積回路内におけるデジタル−アナログ
変換回路およびアナログ−デジタル変換回路の特性ばら
つきが、１％ないし２％以内であったものを、概ね０．
１％以内の誤差に改善することが可能となる。また誤差
の調整だけでなく特性の差を積極的に活用することも可
能になった。
【図１】本発明の実施例の半導体集積回路の構成図。
【図２】従来の技術による半導体集積回路の第一の例を
示す図。
示す図。
【図３】従来の技術による半導体集積回路の第二の例を
示す図。
示す図。
１０１・・・・・・半導体集積回路 １０２・・・・・・デジタル−アナログ変換回路 １０３・・・・・・デジタル乗算器 １０４・・・・・・記憶回路 １０５・・・・・・映像信号処理回路 １０６・・・・・・ホストインターフェイス回路 １０７・・・・・・微調整制御回路 １０８・・・・・・基準レベル発生回路 １１１・・・・・・映像信号入力端子 １１２・・・・・・ホストインターフェイス端子 １１３・・・・・・基準レベル入力端子 １１４・・・・・・Ｒ映像信号出力端子 １１５・・・・・・Ｇ映像信号出力端子 １１６・・・・・・Ｂ映像信号出力端子 ２０１・・・・・・従来の技術による半導体集積回路 ２０２・・・・・・基準レベル微調整回路 ３０１・・・・・・従来の技術による半導体集積回路 ３０２・・・・・・ＲＧＢ出力微調整回路
Claims (1)
- 【請求項１】半導体集積回路において、複数のビットか
ら成るデータ入力端子と基準レベル入力端子と、出力端
子とを有するデジタル−アナログ変換回路を２個以上有
し、微調整制御回路を有し、デジタル乗算器を有し、該
微調整制御回路の出力が該デジタル乗算器の一方の入力
に接続され、該デジタル乗算器の出力が前記デジタル−
アナログ変換器のデータ入力端子に接続されていること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070899A JP2000209088A (ja) | 1999-01-19 | 1999-01-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1070899A JP2000209088A (ja) | 1999-01-19 | 1999-01-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000209088A true JP2000209088A (ja) | 2000-07-28 |
Family
ID=11757816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1070899A Withdrawn JP2000209088A (ja) | 1999-01-19 | 1999-01-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000209088A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002099259A (ja) * | 2000-09-26 | 2002-04-05 | Sony Corp | デジタル信号処理回路およびその処理方法、並びに表示装置、液晶表示装置および液晶プロジェクタ |
-
1999
- 1999-01-19 JP JP1070899A patent/JP2000209088A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002099259A (ja) * | 2000-09-26 | 2002-04-05 | Sony Corp | デジタル信号処理回路およびその処理方法、並びに表示装置、液晶表示装置および液晶プロジェクタ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060404 |