JP2000209085A - Input clamp circuit - Google Patents
Input clamp circuitInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、特に端子からの入
力電流に依存せず任意のクランプ電圧を設定するために
構成された入力クランプ回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input clamp circuit configured to set an arbitrary clamp voltage without depending on an input current from a terminal.
【０００２】入力クランプ回路には、特に端子からの入
力電流に依存せず任意のクランプ電圧を設定するために
構成されているものがある。この目的のために、入力ク
ランプ回路を構成するＰＮＰトランジスタ（Ｔｒ）の構
造をＭＯＳ構成とし、特に電流増幅度（以下、ｈFE）を
向上させる手段を得ている。2. Description of the Related Art Some input clamp circuits are configured to set an arbitrary clamp voltage without depending on an input current from a terminal. For this purpose, the structure of the PNP transistor (Tr) constituting the input clamp circuit is made to be a MOS structure, and in particular, means for improving the current amplification (hereinafter, h FE ) has been obtained.
【０００３】ＰＮＰトランジスタ（Ｔｒ）のｈFEはバイ
ポーラプロセス，ｂｉ−ＣＭＯＳでは容易に実現するこ
とできるが、フルＣＭＯＳにおける標準的なプロセス条
件の下では、性能の良いＰＮＰトランジスタ（Ｔｒ）を
得ることがかなり困難である。[0003] h FE bipolar process PNP transistor (Tr), can be realized easily in bi-CMOS, under standard process conditions in the full CMOS, to obtain a PNP transistor (Tr) good performance Is quite difficult.
【０００４】このような、入力クランプ回路は等価回路
には同じであるが、ＰＮＰトランジスタ（Ｔｒ）を実現
するために一般的には図４のような構成としている。Such an input clamp circuit is the same as an equivalent circuit, but is generally configured as shown in FIG. 4 to realize a PNP transistor (Tr).
【０００５】図４において、１はＰ型半導体基板、２は
Ｎウエル、３はＰウエル、４はコレクタ、５はベース、
６はエミッタである。図４に示す構造においては、ＭＯ
Ｓ構造で等価ＰＮＰトランジスタＱ１であり、かつＮウ
エル２の領域内に寄生的にできるため、必要なｈFE特性
が０．１〜１と非常に低い、むしろｈFEを抑えて誤動作
等が起きないようにするのが一般的である。In FIG. 4, 1 is a P-type semiconductor substrate, 2 is an N well, 3 is a P well, 4 is a collector, 5 is a base,
6 is an emitter. In the structure shown in FIG.
An equivalent PNP transistor Q1 in the S configuration, and because it can be parasitic in the region of the N-well 2, h FE characteristic is very low and 0.1-1 necessary, malfunctions can occur rather suppressed h FE It is common not to do so.
【０００６】[0006]
【発明が解決しようとする課題】ところで、後述する式
１から明らかのように、ＰＮＰトランジスタ（Ｔｒ）の
ｈFEに関係する第３項が入力電流に依存して変化する。Meanwhile [0007] As apparent from the equation 1 to be described later, the third term relating to the h FE of the PNP transistor (Tr) changes depending on the input current.
【０００７】したがって図４に示す構造では図３に点線
Ｌ１で示すように、クランプ電圧ＶＣＬが入力電流Ｉと
共に上昇してしまい、一定のクランプ電圧が確保できな
いという問題がある。Therefore, the structure shown in FIG. 4 has a problem that the clamp voltage VCL increases together with the input current I as shown by a dotted line L1 in FIG.
【０００８】本発明の目的は、入力電流に依存せず、一
定な電圧を確保し、かつ任意のクランプ電圧を設定でき
る入力クランプ回路を提供することにある。An object of the present invention is to provide an input clamp circuit which can secure a constant voltage without depending on an input current and can set an arbitrary clamp voltage.
【０００９】[0009]
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る入力クランプ回路は、ＭＯＳ構造の等
価サブストレート型トランジスタと、該トランジスタの
ベースに結線された分圧抵抗とから構成し、前記トラン
ジスタの電流増幅度（ｈFE）を高電流増幅度（ｈFE）に
設定したものである。In order to achieve the above object, an input clamp circuit according to the present invention comprises an equivalent substrate type transistor having a MOS structure and a voltage dividing resistor connected to the base of the transistor. , The current amplification (h FE ) of the transistor is set to a high current amplification (h FE ).
【００１０】また前記トランジスタの電流増幅度
（ｈFE）を１００以上に設定したものである。The current amplification (h FE ) of the transistor is set to 100 or more.
【００１１】また前記トランジスタは、Ｐ型半導体基板
に形成したＰウェルをエミッタとし、Ｎウェルをベース
とし、Ｐ型半導体基板をコレクタとするＭＯＳ構造の等
価サブストレート型ＰＮＰトランジスタである。The transistor is an equivalent substrate type PNP transistor having a MOS structure in which a P well formed in a P type semiconductor substrate is used as an emitter, an N well is used as a base, and a P type semiconductor substrate is used as a collector.
【００１２】また前記トランジスタは、前記エミッタ領
域を形成するＰウェルの深層部に接触する深層型Ｎウェ
ルを配置する構造とし、深層型Ｎウェルについてのイオ
ン注入エネルギー及びトーズ量をコントロールすること
により、ＭＯＳ構造のＰＮＰトランジスタ（Ｔｒ）のｈ
FEを向上させたものである。Further, the transistor has a structure in which a deep N well in contact with a deep part of a P well forming the emitter region is arranged, and the ion implantation energy and the amount of toes for the deep N well are controlled. H of PNP transistor (Tr) with MOS structure
FE is improved.
【００１３】また前記深層型Ｎウェルは、前記エミッタ
領域を形成するＰウェルと前記Ｐ型半導体基板との間に
介装したものである。The deep N-well is interposed between a P-well forming the emitter region and the P-type semiconductor substrate.
【００１４】[0014]
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below with reference to the drawings.
【００１５】図１は、本発明の一実施形態に係る入力ク
ランプ回路を示す構成図、図２は、本発明の一実施形態
に係る入力クランプ回路におけるＰＮＰトランジスタ
（Ｔｒ）を示す断面図である。FIG. 1 is a block diagram showing an input clamp circuit according to one embodiment of the present invention, and FIG. 2 is a cross-sectional view showing a PNP transistor (Tr) in the input clamp circuit according to one embodiment of the present invention. .
【００１６】図１に示す本発明の一実施形態に係る入力
クランプ回路は、ＰＮＰトランジスタ（Ｔｒ）Ｑ１と、
ＰＮＰトランジスタ（Ｔｒ）Ｑ１のベースに結線された
分圧抵抗Ｒ１，Ｒ２とから構成されている。An input clamp circuit according to an embodiment of the present invention shown in FIG. 1 includes a PNP transistor (Tr) Q 1,
It comprises voltage dividing resistors R1 and R2 connected to the base of a PNP transistor (Tr) Q1.
【００１７】図２に示すように本発明の一実施形態に係
る入力クランプ回路を構成するＰＮＰトランジスタ（Ｔ
ｒ）Ｑ１は、Ｐ型半導体基板１に形成したＰウェル３を
エミッタ６とし、Ｎウェル２をベース５とし、Ｐ型半導
体基板１をコレクタ４とするＭＯＳ構造の等価サブスト
レート型ＰＮＰトランジスタとし、エミッタ６の領域を
形成するＰウェル３の深層部に接触する深層型Ｎウェル
（Ｄ−Ｎウェル）７をＰ型半導体基板１との間に介装し
たことを特徴とするものである。As shown in FIG. 2, a PNP transistor (T) constituting an input clamp circuit according to one embodiment of the present invention
r) Q1 is an equivalent substrate type PNP transistor having a MOS structure having a P well 3 formed in a P type semiconductor substrate 1 as an emitter 6, an N well 2 as a base 5, and a P type semiconductor substrate 1 as a collector 4, A deep N-well (D-N well) 7 in contact with a deep portion of the P-well 3 forming the region of the emitter 6 is interposed between the deep N-well 7 and the P-type semiconductor substrate 1.
【００１８】図１に示すように本発明の一実施形態に係
る入力クランプ回路は、ＰＮＰトランジスタ（Ｔｒ）Ｑ
１と、分圧抵抗Ｒ１，Ｒ２とから構成されるため、その
クランプ電圧（ＶＣＬ）は次の式１のように決定され
る。As shown in FIG. 1, an input clamp circuit according to an embodiment of the present invention includes a PNP transistor (Tr) Q
1 and the voltage dividing resistors R1 and R2, the clamp voltage (VCL) is determined as in the following equation 1.
【００１９】 ＶＣＬ＝ＶＢＥ＋（Ｒ１／（Ｒ１＋Ｒ２））＊ＶＤＤ＋（１／ｈFE）＊Ｉ＊Ｒ２ （式１） ここで、ＶＢＥはＰＮＰトランジスタ（Ｔｒ）Ｑ１のベ
ース−エミッタ間の電圧、ＶＤＤは分圧抵抗に印加する
の電源電圧、ｈFEはトランジスタ（Ｔｒ）Ｑ１の電流増
幅度である。VCL = VBE + (R1 / (R1 + R2)) * VDD + (1 / h FE ) * I * R2 (Equation 1) where VBE is the voltage between the base and the emitter of the PNP transistor (Tr) Q1, and VDD is The power supply voltage applied to the voltage dividing resistor, hFE, is the current amplification of the transistor (Tr) Q1.
【００２０】つまり、図１に示すように本発明の一実施
形態に係る入力クランプ回路におけるクランプ電圧（Ｖ
ＣＬ）は、ＰＮＰトランジスタＱ１に固有のＶＢＥ電圧
と電源電圧ＶＤＤと、抵抗Ｒ１及びＲ２による固定分圧
電圧と、ＰＮＰトランジスタ（Ｔｒ）Ｑ１のベース電流
と抵抗Ｒ２とにより発生する電圧とから決定される。That is, as shown in FIG. 1, the clamp voltage (V) in the input clamp circuit according to one embodiment of the present invention is
CL) is determined from the VBE voltage inherent to the PNP transistor Q1, the power supply voltage VDD, the fixed divided voltage by the resistors R1 and R2, and the voltage generated by the base current of the PNP transistor (Tr) Q1 and the resistor R2. You.
【００２１】図１において、端子から入力電流Ｉが流れ
ると、入力電流Ｉに対応してＰＮＰトランジスタ（Ｔ
ｒ）Ｑ１のＶＢＥ電圧が生じ、電源電圧ＶＤＤを抵抗Ｒ
１とＲ２の比で分圧された分圧電圧がＰＮＰトランジス
タ（Ｔｒ）Ｑ１のベース電圧となるが、さらにＰＮＰト
ランジスタ（Ｔｒ）Ｑ１に入力する入力電流Ｉの１／ｈ
FEの電流すなわちＰＮＰトランジスタ（Ｔｒ）Ｑ１のベ
ース電流分が抵抗Ｒ２に流れるため、この分がＰＮＰト
ランジスタ（Ｔｒ）Ｑ１のベース電圧として加算され、
最終的なクランプ電圧ＶＣＬとなる。In FIG. 1, an input current I flows from a terminal.
Then, the PNP transistor (T
r) The VBE voltage of Q1 is generated, and the power supply voltage VDD is
The divided voltage divided by the ratio of 1 and R2 is a PNP transistor.
Base voltage of the transistor (Tr) Q1,
1 / h of input current I input to transistor (Tr) Q1
FEOf the PNP transistor (Tr) Q1
Source current flows through the resistor R2, and this
It is added as the base voltage of the transistor (Tr) Q1,
It becomes the final clamp voltage VCL.
【００２２】したがって図１に示すように本発明の一実
施形態に係る入力クランプ回路では、分圧抵抗Ｒ１とＲ
２の分圧比を変更することにより、クランプ電圧ＶＣＬ
を任意に設定することができる。Therefore, as shown in FIG. 1, in the input clamp circuit according to the embodiment of the present invention, the voltage dividing resistors R1 and R
2, the clamp voltage VCL is changed.
Can be set arbitrarily.
【００２３】さらに本発明の一実施形態に係る入力クラ
ンプ回路を構成するＰＮＰトランジスタＱ１は図２に示
すように、Ｐウェル３をエミッタ６とし、Ｎウェル２を
ベース５とし、Ｐ型半導体基板１をコレクタ４とするる
ＭＯＳ構造の等価サブストレート型ＰＮＰトランジスタ
とし、かつエミッタ領域を形成するＰウェル２の深層部
に接触する深層型Ｎウェル（Ｄ−Ｎウェル）７を配置す
る構成であるため、Ｄ−Ｎウェル７についてのイオン注
入エネルギー及びトーズ量を最適にコントロールするこ
とにより、ＭＯＳ構造のＰＮＰトランジスタ（Ｔｒ）Ｑ
１のｈFEを１００以上に決定することができる。Further, as shown in FIG. 2, a PNP transistor Q1 constituting an input clamp circuit according to an embodiment of the present invention has a P well 3 as an emitter 6, an N well 2 as a base 5, a P type semiconductor substrate 1 Is a MOS type equivalent substrate type PNP transistor having a collector 4 and a deep type N well (D-N well) 7 which is in contact with a deep portion of the P well 2 forming an emitter region. , The D-N well 7 by controlling the ion implantation energy and the amount of toe optimally, the PNP transistor (Tr) Q
The hFE of 1 can be determined to be 100 or more.
【００２４】したがって、従来のＰＮＰトランジスタに
おけるｈFEが０．１〜１であるのに対して、本発明の実
施形態によれば、ＰＮＰトランジスタ（Ｔｒ）Ｑ１のｈ
FEを充分大きくする（１００以上）ことにより、式１の
第３項の変化量を１／１０００〜１／１００に抑えるこ
とができ、入力電流Ｉに対する依存性を押えて上記式１
の第３項も固定値となり、ＰＮＰトランジスタ（Ｔｒ）
Ｑ１に入力する広範囲の入力電流Ｉに対して一定のクラ
ンプ電圧ＶＣＬを確保することができる。Accordingly, while h FE of the conventional PNP transistor is 0.1 to 1, according to the embodiment of the present invention, h FE of the PNP transistor (Tr) Q1 is
By making FE sufficiently large (100 or more), the amount of change in the third term of Equation 1 can be suppressed to 1/1000 to 1/100, and the dependency on the input current I can be suppressed while the above equation 1
Of the PNP transistor (Tr)
A constant clamp voltage VCL can be secured for a wide range of input current I input to Q1.
【００２５】したがって本発明の実施形態によれば、式
１から明らかなように入力電流Ｉ及びｈFEに依存する第
３項が固定値化されるため、図３に実線Ｌ２で示すよう
に広範囲の入力電流Ｉに対して一定のクランプ電圧ＶＣ
Ｌを確保することができる。Therefore, according to the embodiment of the present invention, since the third term depending on the input current I and h FE is fixed as apparent from the equation 1, a wide range as shown by the solid line L2 in FIG. Constant clamp voltage VC for the input current I of
L can be secured.
【００２６】[0026]
【発明の効果】以上のように本発明によれば、ＭＯＳ構
造の等価サブストレート型トランジスタと、該トランジ
スタのベースに結線された分圧抵抗とから構成し、前記
トランジスタの電流増幅度（ｈFE）を充分大きく（例え
ば１００以上）設定したため、入力電流に対応して前記
トランジスタの電源電圧ＶＤＤを分圧抵抗で分圧した分
圧電圧が前記トランジスタのベース電圧となるが、さら
に前記トランジスタに入力する入力電流Ｉの１／ｈFEの
電流が分圧抵抗に流れて、この分が前記トランジスタの
ベース電圧として加算され、最終的なクランプ電圧とな
り、分圧抵抗の分圧比を変更することにより、クランプ
電圧を任意に設定することができる。According to the present invention as described above, according to the present invention, the equivalent substrate type transistor of MOS structure, and composed of a base voltage-dividing resistances that are connected in the transistor, the current amplification factor of the transistor (h FE ) Is set to be sufficiently large (for example, 100 or more), so that a divided voltage obtained by dividing the power supply voltage VDD of the transistor by a voltage dividing resistor in accordance with the input current becomes a base voltage of the transistor. 1 / h FE of the input current I flows through the voltage dividing resistor, and this amount is added as the base voltage of the transistor to become a final clamp voltage. By changing the voltage dividing ratio of the voltage dividing resistor, The clamp voltage can be set arbitrarily.
【００２７】さらに、入力クランプ回路を構成するトラ
ンジスタは、Ｐウェルをエミッタとし、Ｎウェルをベー
スとし、Ｐ型半導体基板をコレクタとするＭＯＳ構造の
等価サブストレート型ＰＮＰトランジスタとし、エミッ
タ領域を形成するＰウェルの深層部に接触する深層型Ｎ
ウェル（Ｄ−Ｎウェル）を配置する構成とし、Ｄ−Ｎウ
ェルについてのイオン注入エネルギー及びトーズ量を最
適にコントロールすることにより、ＭＯＳ構造のＰＮＰ
トランジスタＱ１のｈFEを１００以上にすることがで
き、入力電流に対する依存性を押えて、広範囲の入力電
流に対して一定のクランプ電圧を確保することができ
る。The transistor constituting the input clamp circuit is an equivalent substrate type PNP transistor having a MOS structure using a P well as an emitter, an N well as a base, and a P type semiconductor substrate as a collector to form an emitter region. Deep N contacting the deep part of P well
Wells (DN wells) are arranged, and the ion implantation energy and the amount of toes for the DN wells are optimally controlled.
The h FE of the transistor Q1 can be set to 100 or more, and the dependency on the input current can be suppressed, and a constant clamp voltage can be secured for a wide range of input current.
【図１】本発明の一実施形態に係る入力クランプ回路を
示す構成図である。FIG. 1 is a configuration diagram illustrating an input clamp circuit according to an embodiment of the present invention.
【図２】本発明の一実施形態に係る入力クランプ回路に
おけるＰＮＰトランジスタを示す断面図である。FIG. 2 is a sectional view showing a PNP transistor in the input clamp circuit according to one embodiment of the present invention.
【図３】本発明の実施形態による効果を示す特性図であ
る。FIG. 3 is a characteristic diagram showing an effect according to the embodiment of the present invention.
【図４】従来例に係る入力クランプ回路を示す構成図で
ある。FIG. 4 is a configuration diagram showing an input clamp circuit according to a conventional example.
【符号の説明】 １ Ｐ型半導体基板 ２ Ｎウエル ３ Ｐウエル ４ コレクタ ５ ベース ６ エミッタ ７ 深層型Ｎウエル[Description of Signs] 1 P-type semiconductor substrate 2 N-well 3 P-well 4 Collector 5 Base 6 Emitter 7 Deep N-well
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 BA25 BJ03 BJ15 BJ20 BJ99 BP23 BP41 5F082 AA11 BA02 BA41 BC01 BC09 BC15 EA03 EA09 FA11 GA03 GA04 5J056 AA00 BB21 CC12 DD02 DD24 EE05 FF08 HH00 KK02 KK03 ──────────────────────────────────────────────────続 き Continued on front page F term (reference) 5F003 BA25 BJ03 BJ15 BJ20 BJ99 BP23 BP41 5F082 AA11 BA02 BA41 BC01 BC09 BC15 EA03 EA09 FA11 GA03 GA04 5J056 AA00 BB21 CC12 DD02 DD24 EE05 FF08 HH00 KK02 KK03
Claims (5)
ンジスタと、該トランジスタのベースに結線された分圧
抵抗とから構成し、 前記トランジスタの電流増幅度（ｈFE）を高電流増幅度
（ｈFE）に設定したものであることを特徴とする入力ク
ランプ回路。1. A equivalent substrate type transistor of MOS structure, and composed of a base voltage-dividing resistances that are connected in the transistor, the current amplification factor of the transistor (h FE) high current amplification factor (h FE) An input clamp circuit characterized in that the input clamp circuit is set to:
を１００以上に設定したものであることを特徴とする請
求項１に記載の入力クランプ回路。2. The current amplification factor (h FE ) of the transistor.
The input clamp circuit according to claim 1, wherein is set to 100 or more.
形成したＰウェルをエミッタとし、Ｎウェルをベースと
し、Ｐ型半導体基板をコレクタとするＭＯＳ構造の等価
サブストレート型ＰＮＰトランジスタであることを特徴
とする請求項１に記載の入力クランプ回路。3. The transistor is an equivalent substrate type PNP transistor having a MOS structure in which a P well formed in a P type semiconductor substrate is used as an emitter, an N well is used as a base, and a P type semiconductor substrate is used as a collector. The input clamp circuit according to claim 1, wherein
を形成するＰウェルの深層部に接触する深層型Ｎウェル
を配置する構造とし、深層型Ｎウェルについてのイオン
注入エネルギー及びトーズ量をコントロールすることに
より、ＭＯＳ構造のＰＮＰトランジスタのｈFEを向上さ
せたものであることを特徴とする請求項３に記載の入力
クランプ回路。4. The transistor has a structure in which a deep N-well in contact with a deep part of a P-well forming the emitter region is arranged, and by controlling ion implantation energy and a toe amount for the deep N-well. , input clamp circuit according to claim 3, characterized in that with improved h FE of the PNP transistor of MOS structure.
域を形成するＰウェルと前記Ｐ型半導体基板との間に介
装したものであることを特徴とする請求項３に記載の入
力クランプ回路。5. The input clamp circuit according to claim 3, wherein said deep N-well is interposed between a P-well forming said emitter region and said P-type semiconductor substrate. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01159499A JP3573638B2 (en) | 1999-01-20 | 1999-01-20 | Input clamp circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000209085A true JP2000209085A (en) | 2000-07-28 |
| JP3573638B2 JP3573638B2 (en) | 2004-10-06 |
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ID=11782245
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004179747A (en) * | 2002-11-25 | 2004-06-24 | Denso Corp | Clamp circuit |
| WO2014164182A1 (en) * | 2013-03-11 | 2014-10-09 | Qualcomm Incorporated | Devices and methods for calibrating and operating a snapback clamp circuit |
-
1999
- 1999-01-20 JP JP01159499A patent/JP3573638B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2004179747A (en) * | 2002-11-25 | 2004-06-24 | Denso Corp | Clamp circuit |
| WO2014164182A1 (en) * | 2013-03-11 | 2014-10-09 | Qualcomm Incorporated | Devices and methods for calibrating and operating a snapback clamp circuit |
| US9182767B2 (en) | 2013-03-11 | 2015-11-10 | Qualcomm Incorporated | Devices and methods for calibrating and operating a snapback clamp circuit |
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| JP3573638B2 (en) | 2004-10-06 |
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