JP2000200788A - Structure of fine semiconductor element and its manufacture - Google Patents
Structure of fine semiconductor element and its manufactureInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、ナノオーダーの超
微細配線や半導体素子部などを実現可能とする微細半導
体素子用構造体およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure for a fine semiconductor device capable of realizing a nano-order ultrafine wiring or a semiconductor device portion, and a method for manufacturing the same.
【0002】[0002]
【従来の技術】DRAMに代表される半導体デバイスの
集積度は年々増加している。例えば、DRAMの集積度
は16Mbitから64Mbitや 256Mbitまで高まっており、さら
にGbit以上の集積度を有する半導体デバイスの開発が進
められている。このような半導体デバイスの高集積化
は、単位素子サイズをサブミクロンオーダーまで減少さ
せることにより達成されたものである。単位素子サイズ
の微細化には、リソグラフィー技術の進歩が大きく貢献
している。また、リソグラフィー技術の向上に加えて、
素子構造の改良なども進められている。2. Description of the Related Art The degree of integration of semiconductor devices represented by DRAMs is increasing year by year. For example, the degree of integration of DRAMs has increased from 16 Mbits to 64 Mbits and 256 Mbits, and the development of semiconductor devices having an integration degree of Gbits or more has been advanced. Such high integration of semiconductor devices has been achieved by reducing the unit element size to the order of submicrons. Advances in lithography technology have greatly contributed to the miniaturization of unit element sizes. In addition to improving lithography technology,
Improvements in the element structure are also being made.
【0003】リソグラフィー技術に関しては、例えば0.
25μm ルール対応のKrFエキシマレーザーを用いた露
光技術が開発されたことによって、 64Mbit-DRAMが
量産化されていると共に、256Mbit-DRAMの実用化が
進められている。さらに、KrFエキシマレーザーを用
いた露光技術の改良による0.18μm ルールへの対応や、
SOR光を用いた露光技術の開発などが進められてい
る。しかしながら、現状のリソグラフィー技術では 0.1
μm ルール程度が限界とされている。従って、さらなら
高集積化を達成するために、将来的にはナノオーダーの
単位素子サイズや配線幅を実現することが望まれてい
る。Regarding lithography technology, for example,
With the development of an exposure technique using a KrF excimer laser complying with the 25 μm rule, a 64 Mbit-DRAM has been mass-produced and a 256 Mbit-DRAM has been put into practical use. In addition, the improvement of the exposure technology using the KrF excimer laser supports the 0.18 μm rule,
Exposure technology using SOR light is being developed. However, with current lithography technology, 0.1
The μm rule is the limit. Therefore, in order to achieve higher integration, it is desired to realize a unit element size and a wiring width on the order of nanometers in the future.
【0004】一方、量子サイズデバイスは、将来のLS
I技術の候補として期待を集めている。例えば、断面寸
法が電子の量子力学的波長と同程度の細線や箱構造を利
用した量子細線デバイスや量子箱デバイス、量子井戸を
利用した共鳴トンネル効果デバイスや共鳴トンネル素子
など、量子的なサイズ効果やトンネル効果などを利用し
て、新しいデバイスを実現する試みがなされている。On the other hand, quantum size devices will be used in future LS
It is expected to be a candidate for I technology. For example, quantum size effects such as quantum wire devices and quantum box devices using thin wires or box structures whose cross-sectional dimensions are comparable to the quantum mechanical wavelength of electrons, resonance tunnel effect devices and resonance tunnel devices using quantum wells, etc. Attempts have been made to realize new devices by utilizing the tunnel effect and the tunnel effect.
【0005】量子効果を積極的に利用して新たなデバイ
スを開発するためには、素子の特性寸法を位相波長(0.1
〜 1μm)のオーダー、つまりミクロスコピック領域にと
どまらせずに、電子波長(10〜100nm)のオーダー、すな
わちナノスコピック領域にまで持ち込むことが重要とな
る。さらに、量子効果デバイスをより有効に利用するた
めには、単位素子サイズや配線幅を例えば10〜 100nm、
さらには10nm以下というように超微細化する必要があ
る。しかしながら、現状のリソグラフィー技術では到底
達成することはできない。In order to develop a new device by actively utilizing the quantum effect, the characteristic dimensions of the device must be adjusted to the phase wavelength (0.1%).
It is important to bring them to the order of electron wavelength (10 to 100 nm), that is, the nanoscopic region, without being limited to the order of 1 μm, that is, the microscopic region. Furthermore, in order to use the quantum effect device more effectively, the unit element size and the wiring width are, for example, 10 to 100 nm,
Further, it is necessary to reduce the size to 10 nm or less. However, the current lithography technology cannot achieve this at all.
【0006】さらに、最近では超微粒子を量子サイズデ
バイスなどに応用することも進められているが、従来の
製造方法では超微粒子をたとえ粒子単体として得ること
ができても、その形成位置までは十分に制御することが
できない。従って、超微粒子を利用した超微細配線や超
微細デバイスなどを再現性よく得ることは極めて困難で
ある。さらに、単に超微粒子を利用しただけでは、例え
ば半導体基板との界面整合性などを十分に高めることが
できない。Further, recently, ultrafine particles have been applied to quantum size devices and the like. However, even if ultrafine particles can be obtained as a single particle in the conventional manufacturing method, the formation position is not sufficient. Can not be controlled. Therefore, it is extremely difficult to obtain ultrafine wiring or ultrafine devices using ultrafine particles with good reproducibility. Furthermore, the mere use of ultrafine particles cannot sufficiently enhance, for example, interface matching with a semiconductor substrate.
【0007】[0007]
【発明が解決しようとする課題】上述したように、超高
集積半導体デバイスや将来のLSI技術の候補として期
待されている量子サイズデバイスなどに関する研究・開
発が進められている。このような超微細デバイスを実現
するためには、ナノオーダーの単位素子サイズや配線幅
を達成することが必要となる。このようなことから、超
高集積半導体デバイスや量子サイズデバイスなどを実現
する上で、ナノオーダーの配線ルールなどを達成するこ
とを可能にした超微細配線技術の出現が望まれている。As described above, research and development on ultra-high-integration semiconductor devices and quantum-size devices, which are expected as candidates for future LSI technology, are underway. In order to realize such an ultrafine device, it is necessary to achieve a unit element size and a wiring width on the order of nanometers. For this reason, there is a demand for the emergence of an ultrafine wiring technology that can achieve a wiring rule on the order of nanometers in realizing an ultra-highly integrated semiconductor device or a quantum size device.
【0008】本発明はこのような課題に対処するために
なされたもの、例えばナノオーダーの超微細配線や半導
体素子部などを実現可能とする微細半導体素子用構造体
およびその製造方法を提供することを目的としている。An object of the present invention is to provide a structure for a fine semiconductor element capable of realizing a nano-order ultrafine wiring, a semiconductor element portion, and the like, and a method of manufacturing the same, which have been made to address such problems. It is an object.
【0009】[0009]
【課題を解決するための手段】本発明の微細半導体素子
用構造体は、請求項1に記載したように、半導体基板
と、前記半導体基板上に形成され、前記半導体基板に対
してエピタキシャル関係を有しつつ所望のパターンに応
じて成長させた連続形状を有する半導体突起部と、前記
半導体突起部上に選択的に配置された金属層とを具備す
ることを特徴としている。According to a first aspect of the present invention, there is provided a structure for a fine semiconductor device, wherein the structure is formed on a semiconductor substrate and has an epitaxial relationship with the semiconductor substrate. The semiconductor device further comprises a semiconductor protrusion having a continuous shape grown according to a desired pattern and a metal layer selectively disposed on the semiconductor protrusion.
【0010】本発明の微細半導体素子用構造体におい
て、半導体突起部は例えば請求項2に記載したように、
断面台形状の突起形状でかつその最大幅が 100nm以下と
いうような形状を有するものである。また、金属層の構
成元素としては、請求項3に記載したように、半導体基
板の構成元素と高温域で固溶し、かつ低温域で実質的に
分離するものが用いられる。In the structure for a fine semiconductor device according to the present invention, the semiconductor projection may be, for example,
The projection has a trapezoidal cross section and a maximum width of 100 nm or less. Further, as the constituent element of the metal layer, as described in claim 3, a constituent element which forms a solid solution with the constituent element of the semiconductor substrate in a high temperature region and is substantially separated in a low temperature region is used.
【0011】また、本発明の微細半導体素子用構造体の
製造方法は、請求項7に記載したように、半導体基板上
に複数の金属超微粒子を所望のパターンに応じて連続的
に配置する工程と、前記複数の金属超微粒子が配置され
た前記半導体基板を真空雰囲気中で熱処理し、前記金属
超微粒子中に前記半導体基板の構成元素を固溶または溶
解させる工程と、前記固溶・液相に対して徐冷処理を施
し、前記固溶・液相から前記半導体基板の構成元素を沈
降分離させつつ前記半導体基板に対してエピタキシャル
成長させて、前記半導体基板上に連続形状を有する半導
体突起部を形成すると共に、前記半導体突起部上にそれ
と分離された金属層を形成する工程とを有することを特
徴としている。According to a seventh aspect of the present invention, there is provided a method for manufacturing a structure for a fine semiconductor element, wherein a plurality of ultrafine metal particles are continuously arranged on a semiconductor substrate according to a desired pattern. Heat-treating the semiconductor substrate in which the plurality of metal ultra-fine particles are arranged in a vacuum atmosphere to dissolve or dissolve constituent elements of the semiconductor substrate in the metal ultra-fine particles; and Is subjected to a slow cooling process, the constituent elements of the semiconductor substrate are sedimented and separated from the solid solution / liquid phase and epitaxially grown on the semiconductor substrate to form a semiconductor projection having a continuous shape on the semiconductor substrate. And forming a metal layer separated from the semiconductor protrusion on the semiconductor protrusion.
【0012】本発明の微細半導体素子用構造体の製造方
法において、複数の金属超微粒子の配置工程は、例えば
請求項8に記載したように、半導体基板上に所望のパタ
ーンに応じたスリットを有するターゲット材を配置し、
このスリットの内壁に対して高エネルギービームを斜め
方向から照射して、ターゲット材の構成原子または構成
分子を離脱させることにより実施される。このような工
程によれば、複数の金属超微粒子を所望のパターンに再
現性よく配置することができる。In the method of manufacturing a structure for a fine semiconductor element according to the present invention, the step of arranging the plurality of ultrafine metal particles has a slit according to a desired pattern on the semiconductor substrate. Place the target material,
This is performed by irradiating the inner wall of the slit with a high-energy beam from an oblique direction to separate constituent atoms or constituent molecules of the target material. According to such a process, a plurality of metal ultrafine particles can be arranged in a desired pattern with good reproducibility.
【0013】本発明においては、まず所望の配線パター
ンなどに応じて複数の金属超微粒子を配置した半導体基
板に対して、真空雰囲気中にて半導体基板の構成原子が
金属超微粒子中に固溶する温度、さらには半導体基板の
構成原子と金属超微粒子とが均一に溶解した液相が形成
される温度以上で加熱処理を施す。このような状態、す
なわち固溶相または液相(固溶・液相)を形成した状態
から徐冷することによって、固溶・液相状態から半導体
基板の構成元素が沈降析出する。In the present invention, constituent atoms of a semiconductor substrate are dissolved in ultrafine metal particles in a vacuum atmosphere with respect to a semiconductor substrate on which a plurality of ultrafine metal particles are arranged according to a desired wiring pattern or the like. Heat treatment is performed at a temperature higher than a temperature at which a liquid phase in which constituent atoms of the semiconductor substrate and the metal ultrafine particles are uniformly dissolved is formed. By gradually cooling from such a state, that is, a state in which a solid solution phase or a liquid phase (solid solution / liquid phase) is formed, constituent elements of the semiconductor substrate are precipitated from the solid solution / liquid phase state.
【0014】このような固溶・液相状態からの沈降析出
によって、半導体基板の構成元素は半導体基板に対して
エピタキシャル成長すると共に、半導体基板の構成元素
と金属超微粒子とが分離する。従って、当初の複数の金
属超微粒子の配置位置に応じて、半導体基板に対してエ
ピタキシャル成長させた連続形状を有する半導体突起部
を形成することができる。さらに、半導体基板の構成元
素を沈降析出させた後、金属超微粒子の構成元素は半導
体突起部の上部に金属層として残存する。従って、連続
形状を有する半導体層(半導体突起部)と金属層とのヘ
テロ接合界面を有する微細半導体素子用構造体が得られ
る。By the precipitation from such a solid solution / liquid phase state, the constituent elements of the semiconductor substrate grow epitaxially on the semiconductor substrate, and the constituent elements of the semiconductor substrate and the ultrafine metal particles are separated. Therefore, a semiconductor protrusion having a continuous shape epitaxially grown on a semiconductor substrate can be formed according to the initial arrangement positions of the plurality of ultrafine metal particles. Further, after the constituent elements of the semiconductor substrate are precipitated and precipitated, the constituent elements of the ultrafine metal particles remain as a metal layer on the semiconductor protrusions. Accordingly, a structure for a fine semiconductor element having a heterojunction interface between a semiconductor layer (semiconductor projection) having a continuous shape and a metal layer can be obtained.
【0015】半導体突起部の形状は、例えば断面台形状
となる。この断面台形状の半導体突起部は、当初の金属
超微粒子の大きさなどに応じて、最大幅を例えば 100nm
以下とすることができる。半導体突起部の上部に存在す
る金属層の幅も、ほぼ同様とすることができる。なお、
上部の金属層を除去することによって、半導体突起部の
みを得ることもできる。このような微細半導体素子用構
造体によれば、例えば超高集積半導体デバイスや量子サ
イズデバイスなどに求められる、ナノオーダーの単位素
子サイズや配線幅を実現することが可能となる。The semiconductor projection has, for example, a trapezoidal cross section. This trapezoidal semiconductor projection has a maximum width of, for example, 100 nm depending on the size of the initial metal ultrafine particles.
It can be: The width of the metal layer existing above the semiconductor protrusion can be substantially the same. In addition,
By removing the upper metal layer, only the semiconductor protrusion can be obtained. According to such a structure for a fine semiconductor element, it is possible to realize a nano-order unit element size and a wiring width required for, for example, an ultra-highly integrated semiconductor device and a quantum size device.
【0016】[0016]
【発明の実施の形態】以下、本発明を実施するための形
態について説明する。Embodiments of the present invention will be described below.
【0017】図1および図2は本発明の微細半導体素子
用構造体の作製工程の一実施形態を模式的に示す図であ
る。なお、図2は図1のX−X線に沿った断面を示す図
である。まず、図1(a)および図2(a)に示すよう
に、半導体基板1上に複数の金属超微粒子2を所望のパ
ターンに応じて連続的に配置する。FIG. 1 and FIG. 2 are diagrams schematically showing one embodiment of a manufacturing process of a structure for a fine semiconductor device of the present invention. FIG. 2 is a diagram showing a cross section taken along line XX of FIG. First, as shown in FIGS. 1A and 2A, a plurality of metal ultrafine particles 2 are continuously arranged on a semiconductor substrate 1 according to a desired pattern.
【0018】半導体基板1と金属超微粒子2としては、
熱力学的に吸熱型反応を示す組合せ、すなわち高温域で
は固溶限が大きいものの、室温域では固溶限が大きく減
少する組合せが用いられる。例えば、半導体基板1とし
てSi基板を用いる場合、金属超微粒子2の構成材料と
してはAu、Ag、Cu、Alなどが挙げられる。これ
らのうち、特にSiに対する固溶度と拡散係数が大きい
Au、Ag、Cuが好ましく用いられる。また、半導体
基板1としてGe基板を用いる場合、金属超微粒子2の
構成材料としては、Zn、Cd、Au、Ag、Alなど
が使用される。As the semiconductor substrate 1 and the ultrafine metal particles 2,
A combination that exhibits an endothermic reaction thermodynamically, that is, a combination in which the solid solubility limit is large in a high temperature range but the solid solubility limit is greatly reduced in a room temperature range is used. For example, when a Si substrate is used as the semiconductor substrate 1, Au, Ag, Cu, Al, or the like may be used as a constituent material of the ultrafine metal particles 2. Of these, Au, Ag, and Cu, which have a particularly high solid solubility in Si and a high diffusion coefficient, are preferably used. When a Ge substrate is used as the semiconductor substrate 1, Zn, Cd, Au, Ag, Al, or the like is used as a constituent material of the metal ultrafine particles 2.
【0019】金属超微粒子2の形成にあたって、半導体
基板1の表面は十分清浄な状態とすることが好ましい。
このような半導体基板1の表面に、例えば減圧下もしく
は真空下で複数の金属超微粒子2を形成する。金属超微
粒子2の形成方法は特に限定されるものではないが、常
温状態の半導体基板1上に金属超微粒子2を形成するこ
とが可能な方法を適用する。加熱状態の半導体基板1上
に金属超微粒子2を形成すると、半導体基板1と金属超
微粒子2との界面に反応層などが形成され、その後の工
程に悪影響を及ぼすおそれがある。In forming the ultrafine metal particles 2, the surface of the semiconductor substrate 1 is preferably kept sufficiently clean.
A plurality of ultrafine metal particles 2 are formed on the surface of the semiconductor substrate 1 under reduced pressure or vacuum, for example. The method for forming the metal ultrafine particles 2 is not particularly limited, but a method capable of forming the metal ultrafine particles 2 on the semiconductor substrate 1 in a normal temperature state is applied. When the ultrafine metal particles 2 are formed on the semiconductor substrate 1 in a heated state, a reaction layer or the like is formed at the interface between the semiconductor substrate 1 and the ultrafine metal particles 2, which may adversely affect subsequent steps.
【0020】なお、半導体基板1の表面は、例えば原子
拡散を妨げない材料からなる被覆層で予め覆っておいて
もよい。このような被覆層は、半導体突起部4を形成し
た後に電子障壁として機能させることもできる。Incidentally, the surface of the semiconductor substrate 1 may be covered in advance with a coating layer made of a material which does not hinder the diffusion of atoms. Such a coating layer can also function as an electron barrier after forming the semiconductor protrusion 4.
【0021】複数の金属超微粒子2の形成方法として
は、例えば図3に示すような方法を適用することが好ま
しい。すなわち、まず図3(a)に示すように、半導体
基板1上に超微粒子の形成原料となるターゲット材11
を配置する。このターゲット材11は、図4に示すよう
に、目的とする金属超微粒子2の配置形状に応じたスリ
ット12を有しており、このスリット12の内壁13に
対して後述するように高エネルギービーム14が上方斜
め方向から照射され、この高エネルギービーム14の斜
め照射により複数の金属超微粒子2が形成される。As a method for forming the plurality of ultrafine metal particles 2, for example, a method as shown in FIG. 3 is preferably applied. That is, first, as shown in FIG. 3A, a target material 11 serving as a raw material for forming ultrafine particles is formed on a semiconductor substrate 1.
Place. As shown in FIG. 4, the target material 11 has a slit 12 corresponding to the target shape of the metal ultrafine particles 2, and a high-energy beam is applied to an inner wall 13 of the slit 12 as described later. 14 is irradiated from above in an oblique direction, and a plurality of metal ultrafine particles 2 are formed by the oblique irradiation of the high energy beam 14.
【0022】スリット12の形状は、図4に示したよう
な直線形状に限らず、例えば図5に示すように曲折部を
有するようなものであってもよく、またさらに複雑な形
状を有するスリット12を適用することも可能である。
このようなターゲット材11としては、所望の金属材料
からなるフィルムなどにエッチングなどの化学的方法や
電気化学的方法でスリット12を形成したり、あるいは
レーザビームなどでスリット12を形成したものを使用
することができる。なお、使用するターゲット材11は
1つに限られるものではなく、複数のターゲット材を組
合せて使用することもできる。The shape of the slit 12 is not limited to a linear shape as shown in FIG. 4, but may be a shape having a bent portion as shown in FIG. 5, for example, or a slit having a more complicated shape. It is also possible to apply 12.
As such a target material 11, a material in which a slit 12 is formed on a film made of a desired metal material by a chemical method such as etching or an electrochemical method, or a slit 12 formed by a laser beam or the like is used. can do. The target material 11 used is
It is not limited to one, and a plurality of target materials can be used in combination.
【0023】ターゲット材11には、上述した半導体基
板1に応じて選択される各種金属材料が用いられる。こ
こで、各種条件はターゲット材11の高エネルギービー
ム14に対する耐衝撃性、言い換えるとターゲット材1
1の結晶の結合エネルギーによりほぼ決定される、ター
ゲット材11からの構成原子の離脱性なとを考慮して設
定するものとする。As the target material 11, various metal materials selected according to the above-described semiconductor substrate 1 are used. Here, various conditions are the impact resistance of the target material 11 to the high energy beam 14, in other words, the target material 1
The setting is made in consideration of the detachability of the constituent atoms from the target material 11, which is almost determined by the binding energy of the crystal 1.
【0024】ターゲット材11のスリット12は、複数
の金属超微粒子2の形成位置を提供すると共に、その内
壁13が金属超微粒子2の形成材料、すなわちターゲッ
ト材11の構成原子の供給面となる。従って、スリット
12の形状やターゲット材11の厚さなどは、形成する
金属超微粒子2の形状および配置位置、さらには高エネ
ルギービーム14の入射角θなどを考慮して設定するも
のとする。具体的には、スリット12の高エネルギービ
ーム14の照射方向に対して平行方向の幅wは0.1〜 10
0μm 、ターゲット材11の厚さtは 0.1〜 100μm 程
度とすることが好ましい。The slits 12 of the target material 11 provide a position for forming the plurality of ultrafine metal particles 2, and the inner wall 13 serves as a material for forming the ultrafine metal particles 2, that is, a supply surface of constituent atoms of the target material 11. Therefore, the shape of the slit 12 and the thickness of the target material 11 are set in consideration of the shape and the arrangement position of the metal ultrafine particles 2 to be formed, the incident angle θ of the high energy beam 14, and the like. Specifically, the width w of the slit 12 in the direction parallel to the irradiation direction of the high energy beam 14 is 0.1 to 10
It is preferable that the thickness t of the target material 11 is about 0.1 to 100 μm.
【0025】また、スリット12の幅wとターゲット材
11の厚さtは、高エネルギービーム14の入射角θに
影響を及ぼす。高エネルギービーム14の入射角θは、
例えば直径 100nm以下程度の金属超微粒子2を得る上
で、15〜60°の範囲となるように設定することが好まし
いことから、スリット12の幅wおよびターゲット材1
1の厚さtは、tan-1(t/w)が15〜60°の範囲と
なるように設定することが好ましい。さらに好ましく
は、tan-1(t/w)が30〜45°の範囲となるよう
に、スリット12の幅wおよびターゲット材11の厚さ
tを設定する。The width w of the slit 12 and the thickness t of the target material 11 affect the incident angle θ of the high energy beam 14. The incident angle θ of the high energy beam 14 is
For example, in order to obtain the ultrafine metal particles 2 having a diameter of about 100 nm or less, it is preferable to set the angle to be in the range of 15 to 60 °.
The thickness t of 1 is preferably set so that tan -1 (t / w) is in the range of 15 to 60 °. More preferably, the width w of the slit 12 and the thickness t of the target material 11 are set so that tan -1 (t / w) is in the range of 30 to 45 °.
【0026】上述したようなターゲット材11のスリッ
ト内壁13に対して、図3(b)および図6に示すよう
に、高エネルギービーム14を上方斜め方向から照射す
る。この高エネルギービーム14の斜め照射は、スリッ
ト内壁13全体に対して同時に(一括して)行ってもよ
いし、またビーム径を絞った高エネルギービーム14
を、スリット内壁13に沿って繰り返し連続的に照射し
てもよい。As shown in FIG. 3B and FIG. 6, a high energy beam 14 is applied to the slit inner wall 13 of the target material 11 from an oblique direction from above. The oblique irradiation of the high energy beam 14 may be performed simultaneously (collectively) on the entire inner wall 13 of the slit, or the high energy beam 14 having a reduced beam diameter may be used.
May be repeatedly and continuously irradiated along the slit inner wall 13.
【0027】さらに、スリット内壁13のある位置に対
して所望直径の金属超微粒子2が半導体基板1上に形成
されるまで高エネルギービーム14の斜め照射を実施し
た後、スリット12の長手方向に照射位置をずらして同
様にスリット内壁13に対して高エネルギービーム14
を照射し、これをスリット12の形状に沿って連続して
実施するなど、種々の照射形態を採用することができ
る。Further, a high-energy beam 14 is obliquely applied to a certain position of the slit inner wall 13 until the ultrafine metal particles 2 having a desired diameter are formed on the semiconductor substrate 1, and then irradiated in the longitudinal direction of the slit 12. Similarly, by shifting the position, the high energy beam 14
Irradiation is performed continuously along the shape of the slit 12, and various irradiation modes can be adopted.
【0028】上記したスリット内壁13に対する高エネ
ルギービーム14の斜め照射によって、ターゲット材1
1の構成原子が離脱(図中、点線矢印で示す)し、これ
らが半導体基板1上に付着して金属超微粒子2が形成さ
れる。The oblique irradiation of the slit inner wall 13 with the high energy beam 14 causes the target material 1
The constituent atoms of 1 depart from each other (indicated by dotted arrows in the figure), and these adhere to the semiconductor substrate 1 to form the ultrafine metal particles 2.
【0029】ここで、照射する高エネルギービーム14
は、特に限定されるものではなく、ターゲット材11か
ら構成原子を離脱させ得るエネルギーを有していればよ
い。例えば、加速電圧 2〜 5kV、ビーム電流 0.1〜 1mA
程度のアルゴンイオンビームのようなイオンビーム、こ
のイオンビームと同等の衝撃をターゲット材11に与え
ることができる電子線、レーザビーム、X線、γ線、中
性子線などが挙げられる。高エネルギービーム14の照
射雰囲気は使用ビームに応じて設定すればよく、例えば
真空雰囲気、アルゴン雰囲気のような不活性雰囲気など
が挙げられる。Here, the high energy beam 14 to be irradiated
Is not particularly limited as long as it has an energy capable of releasing constituent atoms from the target material 11. For example, acceleration voltage 2-5kV, beam current 0.1-1mA
An ion beam such as an argon ion beam of a certain degree, an electron beam, a laser beam, an X-ray, a γ-ray, and a neutron beam capable of giving the same impact to the target material 11 as the ion beam are exemplified. The irradiation atmosphere of the high energy beam 14 may be set according to the beam to be used, and examples thereof include a vacuum atmosphere and an inert atmosphere such as an argon atmosphere.
【0030】上記した高エネルギービーム14の斜め照
射を一定時間継続して、ターゲット材11から連続して
構成原子を離脱させることによって、金属超微粒子2を
目的形状まで成長させる。ここで、金属超微粒子2の個
々の大きさは、後述するように熱処理時に半導体基板1
の表面を拡散する半導体原子(例えばSi原子)を取り
込んで、半導体−金属固溶相を形成し得る大きさであれ
ばよいが、半導体突起部4を所望の幅に制御する上で、
金属超微粒子2の直径は 100nm以下とすることが好まし
く、さらには50nm以下とすることが望ましい。The above-described oblique irradiation of the high-energy beam 14 is continued for a certain period of time to continuously separate constituent atoms from the target material 11, whereby the metal ultrafine particles 2 are grown to a target shape. Here, the individual size of the metal ultrafine particles 2 is determined by the semiconductor substrate 1 during the heat treatment as described later.
Any size may be used as long as semiconductor atoms (e.g., Si atoms) diffusing on the surface of the semiconductor substrate can be taken in and a semiconductor-metal solid solution phase can be formed.
The diameter of the ultrafine metal particles 2 is preferably 100 nm or less, more preferably 50 nm or less.
【0031】そして、上述した金属超微粒子2の形成を
スリット内壁13全体に対して同時にもしくは連続して
行うことによって、図3(c)に示すように、スリット
12の長手方向の形状に沿って金属超微粒子2を連続配
置することができる。また、高エネルギービーム14を
スリット内壁13に沿って順に照射する場合において
も、高エネルギービーム14の各照射位置を制御するこ
とによって、複数の金属超微粒子2を所望形状に連続配
置することができる。By forming the above-described metal ultrafine particles 2 simultaneously or continuously on the entire inner wall 13 of the slit, as shown in FIG. The metal ultrafine particles 2 can be continuously arranged. In addition, even when the high energy beam 14 is sequentially irradiated along the slit inner wall 13, by controlling each irradiation position of the high energy beam 14, the plurality of ultrafine metal particles 2 can be continuously arranged in a desired shape. .
【0032】なお、高エネルギービーム14の斜め照射
により形成した複数の金属超微粒子2は、例えば図3
(d)に示すように、これら全体に例えば電子線15を
照射することによって、隣接する金属超微粒子2間を融
合させることもできる。このような金属超微粒子融合体
16を用いて、後述する半導体突起部を形成することも
可能である。金属超微粒子2間の融合に使用する電子線
15としては、例えば 1×1019e/cm2 ・sec 以上の強度
を有するものが好ましい。The plurality of metal ultrafine particles 2 formed by oblique irradiation of the high energy beam 14 are, for example, shown in FIG.
As shown in (d), by irradiating the whole with, for example, an electron beam 15, it is also possible to fuse the adjacent metal ultrafine particles 2 with each other. By using such a metal ultrafine particle fusion body 16, it is also possible to form a semiconductor projection described later. The electron beam 15 used for fusion between the ultrafine metal particles 2 preferably has an intensity of, for example, 1 × 10 19 e / cm 2 · sec or more.
【0033】上述したような工程により複数の金属超微
粒子2を半導体基板1上に連続配置した後、真空雰囲気
中において半導体基板1の構成原子が金属超微粒子2中
に固溶もしくは溶解する温度以上の温度で加熱処理を施
す。図2(b)に示すように、真空雰囲気下で金属超微
粒子2が配置された半導体基板1に熱処理を施すと、例
えば昇温過程で半導体基板1の表面において、半導体基
板1の構成原子1aの高速拡散が起こる。拡散原子(半
導体原子)1aは金属超微粒子2中に取り込まれ、半導
体−金属固溶相さらには半導体−金属液相が形成され
る。After the plurality of ultrafine metal particles 2 are continuously arranged on the semiconductor substrate 1 by the above-described process, the temperature is higher than the temperature at which the constituent atoms of the semiconductor substrate 1 are dissolved or dissolved in the ultrafine metal particles 2 in a vacuum atmosphere. Heat treatment at a temperature of As shown in FIG. 2B, when the semiconductor substrate 1 on which the ultrafine metal particles 2 are arranged is subjected to a heat treatment in a vacuum atmosphere, for example, the constituent atoms 1a of the semiconductor substrate 1 Fast diffusion occurs. The diffusion atoms (semiconductor atoms) 1a are taken into the ultrafine metal particles 2, and a semiconductor-metal solid solution phase and a semiconductor-metal liquid phase are formed.
【0034】熱処理は、特に金属超微粒子2と半導体原
子1aとが均一に溶解した液相が形成される温度以上で
実施することが好ましく、これによって均一な半導体−
金属の液相3が得られる。熱処理温度は、半導体基板1
と金属超微粒子2とが共晶を形成する場合、少なくとも
その共晶温度以上とすることが好ましい。いずれにして
も、半導体−金属固溶・液相3が形成される温度以上で
あればよい。なお、半導体−金属相の状態は液相である
ことが好ましいが、半導体原子と金属原子とが固溶状態
でかつ高速で拡散(易動)しているような疑似液相であ
ってもよい。The heat treatment is preferably carried out at a temperature not lower than a temperature at which a liquid phase in which the ultrafine metal particles 2 and the semiconductor atoms 1a are uniformly dissolved is formed.
A liquid phase 3 of the metal is obtained. The heat treatment temperature is set at the semiconductor substrate 1
When eutectic is formed between the metal and the ultrafine metal particles 2, it is preferable that the eutectic temperature be at least the eutectic temperature or higher. In any case, the temperature may be higher than the temperature at which the semiconductor-metal solid solution / liquid phase 3 is formed. The state of the semiconductor-metal phase is preferably a liquid phase, but may be a pseudo liquid phase in which semiconductor atoms and metal atoms are in a solid solution state and diffuse (move) at high speed. .
【0035】半導体−金属の固溶・液相3を形成した
後、これを徐冷する。図2(c)に示すように、徐冷過
程で半導体基板1の構成原子は半導体−金属固溶・液相
3中から、固溶・液相3と半導体基板1との間の例えば
固−液界面に沈降し、さらに半導体基板1に対してエピ
タキシャル関係を維持しつつ析出する。この半導体基板
1の構成原子の沈降析出は、半導体−金属固溶・液相3
のサイズ効果、加熱処理温度、冷却速度などに基くもの
と考えられる。冷却速度は構成材料などによって異なる
ものの、約 2℃/min以下程度とすることが好ましい。After the semiconductor-metal solid solution / liquid phase 3 is formed, it is gradually cooled. As shown in FIG. 2C, in the slow cooling process, the constituent atoms of the semiconductor substrate 1 are changed from the semiconductor-metal solid solution / liquid phase 3 to the solid-solution / liquid phase 3 between the semiconductor solution 1 and the semiconductor substrate 1. It precipitates at the liquid interface and further precipitates while maintaining an epitaxial relationship with the semiconductor substrate 1. The sedimentation and precipitation of the constituent atoms of the semiconductor substrate 1 are carried out by the semiconductor-metal solid solution
It is considered to be based on the size effect, heat treatment temperature, cooling rate and the like. The cooling rate varies depending on the constituent materials and the like, but is preferably about 2 ° C./min or less.
【0036】上記したように、半導体基板1の構成原子
は半導体−金属固溶・液相3から徐々に沈降し、半導体
基板1に対してエピタキシャル関係を維持しつつ析出す
るため、半導体−金属固溶・液相3と半導体基板1との
間には半導体層4′が突起状に成長する。すなわち、半
導体基板1の構成原子は半導体−金属固溶・液相3から
の液相エピタキシャルにより成長する。半導体基板1上
には、突起状の半導体層4′が徐々に形成されていく。
この突起状の半導体層4′の成長は、各金属超微粒子2
が接触配置されている場合には一括して生じ、各金属超
微粒子2が離れて配置されている場合には個々に生じ
る。As described above, the constituent atoms of the semiconductor substrate 1 gradually settle out of the semiconductor-metal solid solution / liquid phase 3 and precipitate while maintaining an epitaxial relationship with the semiconductor substrate 1. A semiconductor layer 4 'grows between the solution / liquid phase 3 and the semiconductor substrate 1 in a projecting manner. That is, the constituent atoms of the semiconductor substrate 1 are grown by liquid phase epitaxy from the semiconductor-metal solid solution / liquid phase 3. On the semiconductor substrate 1, a protruding semiconductor layer 4 'is gradually formed.
The growth of the protruding semiconductor layer 4 ′ depends on each metal ultrafine particle 2.
Occur collectively when they are arranged in contact with each other, and occur individually when the metal ultrafine particles 2 are arranged apart from each other.
【0037】そして、半導体−金属固溶・液相3からの
半導体原子の沈降析出を冷却工程内に終了させることに
よって、図1(b)および図2(d)に示すように、金
属マトリックス(金属超微粒子2)からほぼ完全に分離
された連続形状を有する半導体突起部4が形成される。
一方、複数の金属超微粒子2は半導体突起部4の上部に
金属層5として残る。このようにして半導体基板1の表
面に、連続形状を有する半導体突起部4と、この半導体
突起部4上に選択的に配置された金属層5との2層構造
の微細半導体素子用構造体6を形成することができる。By terminating the precipitation of semiconductor atoms from the semiconductor-metal solid solution / liquid phase 3 in the cooling step, as shown in FIGS. 1 (b) and 2 (d), the metal matrix ( A semiconductor protrusion 4 having a continuous shape almost completely separated from the metal ultrafine particles 2) is formed.
On the other hand, the plurality of ultrafine metal particles 2 remain as the metal layer 5 above the semiconductor protrusion 4. In this manner, the structure 6 for a fine semiconductor element having a two-layer structure of the semiconductor protrusion 4 having a continuous shape and the metal layer 5 selectively disposed on the semiconductor protrusion 4 is formed on the surface of the semiconductor substrate 1. Can be formed.
【0038】微細半導体素子用構造体6における半導体
突起部4と金属層5とは、ほぼ完全に分離した状態とす
ることができる。半導体突起部4の全体形状は、図7に
示すように、当初の複数の金属超微粒子2の配置位置に
応じた連続形状とすることができる。言い換えると、当
初の複数の金属超微粒子2を所望のパターンに応じて配
置することによって、所望のパターンに応じて成長させ
た連続形状を有する半導体突起部4を得ることができ
る。The semiconductor projection 4 and the metal layer 5 in the structure 6 for a fine semiconductor element can be almost completely separated from each other. As shown in FIG. 7, the overall shape of the semiconductor projection 4 can be a continuous shape according to the initial arrangement positions of the plurality of ultrafine metal particles 2. In other words, by arranging the initial plurality of ultrafine metal particles 2 according to a desired pattern, it is possible to obtain a semiconductor projection 4 having a continuous shape grown according to the desired pattern.
【0039】また、当初の複数の金属超微粒子2を離し
て配置した場合には、図8に示すように、半導体突起部
4は部分的に凹みを有するような形状、言い換えると切
頭円錐形状の突起の裾野部分のみを融合させたような連
続形状となる。この場合、金属層5は半導体突起部4上
に不連続に形成される。When the plurality of metal ultrafine particles 2 are arranged apart from each other, as shown in FIG. 8, the semiconductor projection 4 has a partially concave shape, in other words, a truncated conical shape. It becomes a continuous shape as if only the skirt part of the projection was fused. In this case, the metal layer 5 is formed discontinuously on the semiconductor protrusion 4.
【0040】半導体突起部4の幅方向の断面形状は、半
導体原子が半導体−金属固溶・液相3から徐々に沈降析
出して成長するため、断面が略台形状の突起となる。半
導体突起部4は、当初の金属超微粒子2の大きさに応じ
て、最大幅が 100nm以下で最小幅が50nm以下程度という
ような断面形状となる。また、金属層5については、例
えば半導体突起部4の最小幅とほぼ同様な幅を有する形
状(断面略三角形状)となる。The cross section of the semiconductor projection 4 in the width direction is a projection having a substantially trapezoidal cross section because the semiconductor atoms gradually precipitate and grow from the semiconductor-metal solid solution / liquid phase 3 and grow. The semiconductor projection 4 has a cross-sectional shape such that the maximum width is 100 nm or less and the minimum width is about 50 nm or less according to the size of the metal ultrafine particles 2 at the beginning. Further, the metal layer 5 has a shape (substantially triangular in cross section) having a width substantially similar to the minimum width of the semiconductor protrusion 4, for example.
【0041】なお、複数の金属超微粒子2が配置された
半導体基板1の表面に、金属超微粒子2の配置位置を除
いて表面酸化層などの被覆層を形成することによって、
半導体原子1aの表面拡散が抑制される。このような場
合には、金属超微粒子2への半導体原子1aの供給が制
限され、熱処理工程で半導体基板1の構成原子と金属超
微粒子2の構成原子とがそれらの界面のみを介して相互
拡散する。このような方法によって、半導体−金属固溶
・液相3を形成してもよい。By forming a coating layer such as a surface oxide layer on the surface of the semiconductor substrate 1 on which the plurality of ultrafine metal particles 2 are disposed, except for the position where the ultrafine metal particles 2 are disposed.
The surface diffusion of the semiconductor atoms 1a is suppressed. In such a case, the supply of the semiconductor atoms 1a to the metal ultrafine particles 2 is limited, and the constituent atoms of the semiconductor substrate 1 and the constituent atoms of the metal ultrafine particles 2 interdiffuse only through their interface in the heat treatment step. I do. The semiconductor-metal solid solution / liquid phase 3 may be formed by such a method.
【0042】また、連続形状を有する半導体突起部4と
金属層5との 2層構造の微細半導体素子用構造体6を形
成した後に、半導体突起部4と半導体基板1との界面に
電子障壁を形成することもできる。このような電子障壁
は、例えば金属超微粒子2を配置する以前に、半導体基
板1の表面にその構成原子と金属超微粒子2の構成原子
との相互拡散を妨げないような被覆層を予め形成してお
くことにより得ることができる。さらに、半導体突起部
4を形成した後に、界面拡散しやすい材料をその周囲に
(例えば前述した被覆層として)配置し、このような材
料を半導体突起部4と半導体基板1との間に拡散させる
ことによって形成してもよい。After forming the fine semiconductor element structure 6 having a two-layer structure of the semiconductor projection 4 having a continuous shape and the metal layer 5, an electron barrier is formed at the interface between the semiconductor projection 4 and the semiconductor substrate 1. It can also be formed. For example, before disposing the metal ultrafine particles 2, a coating layer that does not hinder the mutual diffusion between the constituent atoms of the electron barrier and the constituent atoms of the metal ultrafine particles 2 is formed on the surface of the semiconductor substrate 1. Can be obtained. Further, after forming the semiconductor protrusion 4, a material which is liable to diffuse at the interface is arranged around the semiconductor protrusion 4 (for example, as the above-described coating layer), and such a material is diffused between the semiconductor protrusion 4 and the semiconductor substrate 1. May be formed.
【0043】このように、本発明の製造方法を適用する
ことによって、半導体基板1の表面の所望のパターンに
応じた位置に、例えば最大幅が 100nm以下(さらには50
nm以下)で、かつ半導体基板1に対して選択的にエピタ
キシャル成長させた連続形状の半導体突起部4を形成す
ることができ、さらにこの半導体突起部4上に選択的に
配置され、かつ半導体突起部4とはほぼ完全に分離され
た金属層5を配置することができる。言い換えると、ほ
ぼ完全に分離された半導体/金属のヘテロ接合界面を有
する 2層構造の微細半導体素子用構造体6が得られる。As described above, by applying the manufacturing method of the present invention, for example, the maximum width is set to 100 nm or less (or 50 nm or less) at a position corresponding to a desired pattern on the surface of the semiconductor substrate 1.
nm or less) and a continuous semiconductor projection 4 selectively epitaxially grown with respect to the semiconductor substrate 1 can be formed. Further, the semiconductor projection 4 is selectively disposed on the semiconductor projection 4, and A metal layer 5 that is almost completely separated from 4 can be arranged. In other words, a two-layered structure for a fine semiconductor element 6 having a semiconductor / metal heterojunction interface almost completely separated is obtained.
【0044】半導体基板1の表面上における半導体突起
部4の配置形状(配置パターン)は、当初の複数の金属
超微粒子2を所望のパターンに応じて配置することによ
り制御することができる。さらに、半導体突起部4の幅
は、当初の金属超微粒子2の大きさや加熱処理温度など
により制御することができる。The arrangement shape (arrangement pattern) of the semiconductor protrusions 4 on the surface of the semiconductor substrate 1 can be controlled by arranging a plurality of metal ultrafine particles 2 in accordance with a desired pattern. Further, the width of the semiconductor projection 4 can be controlled by the initial size of the metal ultrafine particles 2 and the heat treatment temperature.
【0045】このような 2層構造の微細半導体素子用構
造体6によれば、例えばナノオーダーの単位素子サイズ
や配線幅などを実現することが可能となる。これは超高
集積半導体デバイスや量子サイズデバイスなどを実現す
る上で極めて有効である。これら以外にも各種の超微細
半導体デバイスに適用することができる。なお、半導体
突起部4のみを必要とする場合には、金属層5を除去し
て使用してもよい。According to the structure 6 for a fine semiconductor element having a two-layer structure, it is possible to realize, for example, a unit element size and a wiring width on the order of nanometers. This is extremely effective in realizing an ultra-highly integrated semiconductor device or a quantum size device. In addition to these, the present invention can be applied to various ultrafine semiconductor devices. When only the semiconductor protrusion 4 is required, the metal layer 5 may be removed before use.
【0046】[0046]
【実施例】次に、本発明の具体的な実施例について述べ
る。Next, specific examples of the present invention will be described.
【0047】実施例1 まず、Si(111) 単結晶基板(ノンドープ,a0 =0.54
31nm)を用意し、このSi(111) 単結晶基板を化学洗浄
した後、自然酸化膜を除去すると共に水素終端Si表面
を得るために、希HF溶液(2重量%)に30秒浸漬した。こ
のような前処理を施したSi(111) 単結晶基板上に、直
径10nm程度の複数のAu超微粒子を所望の配線パターン
に応じて連続的に配置した。Example 1 First, an Si (111) single crystal substrate (non-doped, a 0 = 0.54
After the Si (111) single crystal substrate was chemically cleaned, the substrate was immersed in a dilute HF solution (2% by weight) for 30 seconds to remove the natural oxide film and obtain a hydrogen-terminated Si surface. A plurality of Au ultrafine particles having a diameter of about 10 nm were continuously arranged on a Si (111) single crystal substrate having been subjected to such a pretreatment according to a desired wiring pattern.
【0048】複数のAu超微粒子は、図3に示したよう
に、まずAu超微粒子2の配置形状(幅 0.5μm の直線
形状)に応じたスリット12を有するAuターゲット1
1(厚さ 0.5μm )を、Si単結晶基板1上に配置し
た。これを真空室内の室温ステージ上にセットした後、
Auターゲット11のスリット内壁13全体に対して、
加速電圧 3.5kV、ビーム電流 0.5mAのArイオンビーム
14を斜め方向から 180秒間照射した。Arイオンビー
ムの入射角θは40°とした。また、Arイオンビーム照
射時の雰囲気は、 1×10-3Pa程度の真空(Arを含む)
とした。As shown in FIG. 3, a plurality of Au ultrafine particles are prepared by first forming an Au target 1 having a slit 12 corresponding to the arrangement shape (linear shape having a width of 0.5 μm) of the Au ultrafine particles 2.
1 (thickness: 0.5 μm) was placed on the Si single crystal substrate 1. After setting this on the room temperature stage in the vacuum chamber,
For the entire slit inner wall 13 of the Au target 11,
An Ar ion beam 14 having an acceleration voltage of 3.5 kV and a beam current of 0.5 mA was irradiated from an oblique direction for 180 seconds. The incident angle θ of the Ar ion beam was 40 °. The atmosphere during Ar ion beam irradiation is a vacuum of about 1 × 10 −3 Pa (including Ar).
And
【0049】上記したArイオンビーム14の照射後
に、Si単結晶基板1上をTEM観察したところ、図1
(a)、図2(a)、図3(c)および図6に示したよ
うに、Si単結晶基板1上にはスリット12の形状に対
応して、直径10nm程度の複数のAu超微粒子2が連続し
て形成されていることが確認された。After the irradiation with the Ar ion beam 14 described above, the TEM observation of the Si single crystal substrate 1 showed that FIG.
As shown in FIGS. 2 (a), 2 (a), 3 (c) and 6, a plurality of Au ultrafine particles having a diameter of about 10 nm are formed on the Si single crystal substrate 1 in accordance with the shape of the slit 12. It was confirmed that 2 was continuously formed.
【0050】このように、Auターゲット11のスリッ
ト内壁13に対して、Arイオンビーム14を斜め方向
から、スリット12の形状に沿って照射することによっ
て、Auターゲット11からAu原子(Auクラスタ
ー)を離脱させてAu超微粒子2が形成されると共に、
形成されたAu超微粒子2はスリット12の形状に沿っ
て連続配置されるため、所望形状に複数のAu超微粒子
2を連続配置することができる。As described above, by irradiating the inner wall 13 of the Au target 11 with the Ar ion beam 14 obliquely along the shape of the slit 12, Au atoms (Au clusters) are emitted from the Au target 11. As a result, the Au ultrafine particles 2 are formed,
Since the formed Au ultrafine particles 2 are continuously arranged along the shape of the slit 12, a plurality of Au ultrafine particles 2 can be continuously arranged in a desired shape.
【0051】次に、複数のAu超微粒子2を連続配置し
たSi単結晶基板1を 1×10-8Torr以下の高真空チャン
バ内で熱処理した。この熱処理は、まず15℃/minの昇温
速度で 800℃まで加熱し、その温度で30分間維持した。
この後、-2℃/minの冷却速度で室温まで徐々に冷却し
た。Next, the Si single crystal substrate 1 on which a plurality of Au ultrafine particles 2 were continuously arranged was heat-treated in a high vacuum chamber of 1 × 10 −8 Torr or less. This heat treatment was first heated to 800 ° C. at a rate of 15 ° C./min and maintained at that temperature for 30 minutes.
Thereafter, it was gradually cooled to room temperature at a cooling rate of -2 ° C / min.
【0052】上記した熱処理後の試料の構造および組成
を、高解像度透過型電子顕微鏡(HRTEM,JEOL-201
0)および分散X線分光器(EDX,オックスフォードリ
ンクISIS)で評価した。その結果、図1(b)、図2
(d)および図7に示したように、Si単結晶基板1の
表面には当初のAu超微粒子の配置形状(形成パター
ン)に応じて、 2層構造の連続突起6が形成されている
ことを確認した。この 2層構造の連続突起6において、
下層部分4は断面台形状の突起形状を有しており、その
最大幅は20nm程度、最小幅は10nm程度であった。The structure and composition of the heat-treated sample were measured using a high-resolution transmission electron microscope (HRTEM, JEOL-201).
0) and a dispersive X-ray spectrometer (EDX, Oxford Link ISIS). As a result, FIGS. 1 (b) and 2
As shown in (d) and FIG. 7, continuous projections 6 having a two-layer structure are formed on the surface of the Si single crystal substrate 1 in accordance with the initial configuration (formation pattern) of the Au ultrafine particles. It was confirmed. In the continuous projection 6 having the two-layer structure,
The lower layer portion 4 had a projection shape with a trapezoidal cross section, and had a maximum width of about 20 nm and a minimum width of about 10 nm.
【0053】これら各層4、5の組成を評価するため
に、EDX分析を実施した。その結果、Si基板部分の
測定結果からはSiのピークのみが出現し、熱処理後に
おいてもSi(111) 単結晶基板1はその状態を維持して
いることが分かった。In order to evaluate the composition of each of the layers 4 and 5, EDX analysis was performed. As a result, only the Si peak appeared from the measurement result of the Si substrate portion, and it was found that the Si (111) single crystal substrate 1 maintained that state even after the heat treatment.
【0054】下層部分4の測定結果からはほぼSiのピ
ークのみが出現し、この下層部分4がSiの単結晶層か
らなることが分かった。事実、TEM像においては、 2
層構造の連続突起6の下層部分4でSiの格子像が明瞭
に得られた。加えて、TEM像は連続突起6の下層部分
(Si層部分)4がSi(111) 単結晶基板1に対して同
結晶方位を有していることを明確に示していた。このよ
うに、Si突起部4はSi(111) 単結晶基板1に対して
エピタキシャル成長したものである。From the measurement result of the lower layer portion 4, almost only the Si peak appeared, and it was found that the lower layer portion 4 was composed of a single crystal layer of Si. In fact, in the TEM image, 2
A lattice image of Si was clearly obtained in the lower layer portion 4 of the continuous protrusion 6 having a layer structure. In addition, the TEM image clearly shows that the lower layer portion (Si layer portion) 4 of the continuous projection 6 has the same crystal orientation with respect to the Si (111) single crystal substrate 1. As described above, the Si protrusion 4 is formed by epitaxial growth on the Si (111) single crystal substrate 1.
【0055】さらに、上層部分5における測定結果か
ら、 2層構造の連続突起6の上層部分5はAuが支配的
な成分であることが分かった。このように、連続突起6
はSi(111) 単結晶基板1に対してエピタキシャル成長
した連続形状のSi突起部4と、このSi突起部4上に
選択的に配置され、かつSi突起部4とは分離してAu
単独で構成されたAu層5とから構成されたものであ
る。すなわち、ほぼ完全に分離したSi/Au界面を有
するSi−Auナノ複合配線が得られた。Further, from the measurement results of the upper layer portion 5, it was found that Au is the dominant component in the upper layer portion 5 of the continuous projection 6 having the two-layer structure. Thus, the continuous projection 6
Is a continuous Si projection 4 epitaxially grown on the Si (111) single crystal substrate 1, and Au is selectively disposed on the Si projection 4 and separated from the Si projection 4.
And the Au layer 5 formed alone. That is, a Si-Au nanocomposite wiring having a Si / Au interface almost completely separated was obtained.
【0056】上述したようなSi−Auナノ複合配線
は、超微細配線、超微細素子、超微細デバイスなどとし
て種々の微細半導体素子に利用することができる。具体
的には、超高集積半導体デバイスや将来のLSI技術の
候補として期待されている量子サイズデバイスなどへの
応用が考えられる。The Si-Au nanocomposite wiring as described above can be used for various fine semiconductor elements such as ultrafine wiring, ultrafine element, ultrafine device and the like. Specifically, application to ultra-highly integrated semiconductor devices and quantum size devices that are expected as candidates for future LSI technology can be considered.
【0057】[0057]
【発明の効果】以上説明したように、本発明によれば半
導体基板上にナノオーダーの配線幅や素子サイズなどを
達成した連続形状の半導体突起部を形成することができ
る。このような微細半導体素子用構造体は、例えば超高
集積半導体デバイスや量子サイズデバイスなどの実現に
大きく貢献するものである。As described above, according to the present invention, it is possible to form a continuous semiconductor projection having a nano-order wiring width and an element size on a semiconductor substrate. Such a structure for a fine semiconductor element greatly contributes to the realization of, for example, an ultra-highly integrated semiconductor device or a quantum size device.
【図1】 本発明の一実施形態による微細半導体素子用
構造体の作製工程の要部を模式的に示す斜視図である。FIG. 1 is a perspective view schematically showing a main part of a manufacturing process of a fine semiconductor element structure according to one embodiment of the present invention.
【図2】 本発明の一実施形態による微細半導体素子用
構造体の作製工程を模式的に示す幅方向断面図である。FIG. 2 is a cross-sectional view schematically illustrating a manufacturing process of a structure for a fine semiconductor device according to an embodiment of the present invention.
【図3】 本発明の微細半導体素子用構造体の作製過程
で使用する複数の金属超微粒子の形成工程の一例を示す
断面図である。FIG. 3 is a cross-sectional view showing an example of a process of forming a plurality of ultrafine metal particles used in the process of manufacturing the fine semiconductor element structure of the present invention.
【図4】 複数の金属超微粒子の形成工程で使用するタ
ーゲット材の一例を示す斜視図である。FIG. 4 is a perspective view showing an example of a target material used in a process of forming a plurality of ultrafine metal particles.
【図5】 複数の金属超微粒子の形成工程で使用するタ
ーゲット材の他の例を示す斜視図である。FIG. 5 is a perspective view showing another example of a target material used in a process of forming a plurality of ultrafine metal particles.
【図6】 複数の金属超微粒子の形成工程の要部を一部
断面で示す斜視図である。FIG. 6 is a perspective view showing a partial cross section of a main part of a process of forming a plurality of ultrafine metal particles.
【図7】 本発明の微細半導体素子用構造体の一実施形
態の概略構造を長手方向断面で示す図である。FIG. 7 is a view showing a schematic structure of an embodiment of a structure for a fine semiconductor element of the present invention in a longitudinal section.
【図8】 本発明の微細半導体素子用構造体の他の実施
形態の概略構造を長手方向断面で示す図である。FIG. 8 is a view showing a schematic structure of another embodiment of the structure for a fine semiconductor element of the present invention in a longitudinal section.
1……半導体基板 2……金属超微粒子 4……半導体突起部 5……金属層 6……微細半導体素子用構造体 DESCRIPTION OF SYMBOLS 1 ... Semiconductor substrate 2 ... Ultrafine metal particles 4 ... Semiconductor protrusion 5 ... Metal layer 6 ... Structure for fine semiconductor element
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F033 HH08 HH11 HH13 HH14 MM26 PP07 PP31 QQ53 QQ68 QQ85 XX03 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F033 HH08 HH11 HH13 HH14 MM26 PP07 PP31 QQ53 QQ68 QQ85 XX03
Claims (8)
エピタキシャル関係を有しつつ所望のパターンに応じて
成長させた連続形状を有する半導体突起部と、 前記半導体突起部上に選択的に配置された金属層とを具
備することを特徴とする微細半導体素子用構造体。A semiconductor substrate formed on the semiconductor substrate and having a continuous shape grown according to a desired pattern while having an epitaxial relationship with the semiconductor substrate; and the semiconductor projection. And a metal layer selectively disposed on the portion.
において、 前記半導体突起部は、断面台形状の突起形状を有し、か
つその最大幅が 100nm以下であることを特徴とする微細
半導体素子用構造体。2. The micro-semiconductor element structure according to claim 1, wherein said semiconductor protrusion has a trapezoidal cross section and a maximum width of 100 nm or less. Element structure.
において、 前記金属層の構成元素は、前記半導体基板の構成元素と
高温域で固溶し、かつ低温域で実質的に分離することを
特徴とする微細半導体素子用構造体。3. The structure for a fine semiconductor element according to claim 1, wherein constituent elements of the metal layer are solid-dissolved with constituent elements of the semiconductor substrate in a high temperature range and are substantially separated in a low temperature range. A structure for a fine semiconductor element characterized by the above-mentioned.
において、 前記半導体基板および前記半導体突起部はSiを含み、
かつ前記金属層はAu、AgおよびAlから選ばれる少
なくとも 1種を含むことを特徴とする微細半導体素子用
構造体。4. The structure for a fine semiconductor element according to claim 1, wherein the semiconductor substrate and the semiconductor protrusion include Si.
In addition, the metal layer contains at least one selected from Au, Ag and Al.
において、 前記半導体基板および前記半導体突起部はGeを含み、
かつ前記金属層はZn、Cd、Au、AgおよびAlか
ら選ばれる少なくとも 1種を含むことを特徴とする微細
半導体素子用構造体。5. The structure for a fine semiconductor device according to claim 1, wherein the semiconductor substrate and the semiconductor protrusion include Ge.
In addition, the metal layer contains at least one selected from Zn, Cd, Au, Ag and Al.
において、 前記半導体突起部と前記金属層との間には、電子障壁層
が介在されていることを特徴とする微細半導体素子用構
造体。6. The structure for a fine semiconductor device according to claim 1, wherein an electron barrier layer is interposed between the semiconductor protrusion and the metal layer. body.
望のパターンに応じて連続的に配置する工程と、 前記複数の金属超微粒子が配置された前記半導体基板を
真空雰囲気中で熱処理し、前記金属超微粒子中に前記半
導体基板の構成元素を固溶または溶解させる工程と、 前記固溶・液相に対して徐冷処理を施し、前記固溶・液
相から前記半導体基板の構成元素を沈降分離させつつ前
記半導体基板に対してエピタキシャル成長させて、前記
半導体基板上に連続形状を有する半導体突起部を形成す
ると共に、前記半導体突起部上にそれと分離された金属
層を形成する工程とを有することを特徴とする微細半導
体素子用構造体の製造方法。7. A step of continuously arranging a plurality of ultrafine metal particles on a semiconductor substrate according to a desired pattern; and heat-treating the semiconductor substrate on which the plurality of ultrafine metal particles are arranged in a vacuum atmosphere; A step of solid-solving or dissolving the constituent elements of the semiconductor substrate in the metal ultrafine particles; and performing a slow cooling treatment on the solid-solution / liquid phase to convert the constituent elements of the semiconductor substrate from the solid-solution / liquid phase. Forming a semiconductor protrusion having a continuous shape on the semiconductor substrate by epitaxially growing the semiconductor substrate while sedimentation and separation, and forming a metal layer separated from the semiconductor protrusion on the semiconductor protrusion. A method for producing a structure for a fine semiconductor element, characterized by comprising:
の製造方法において、 前記半導体基板上に前記所望の
パターンに応じたスリットを有するターゲット材を配置
し、前記スリットの内壁に対して高エネルギービームを
斜め方向から照射して、前記ターゲット材の構成原子ま
たは構成分子を離脱させることにより、前記半導体基板
上に複数の金属超微粒子を連続的に配置することを特徴
とする微細半導体素子用構造体の製造方法。8. The method for manufacturing a structure for a fine semiconductor element according to claim 7, wherein a target material having a slit according to the desired pattern is arranged on the semiconductor substrate, and a target material having a height higher than an inner wall of the slit is provided. By irradiating an energy beam from an oblique direction to detach constituent atoms or constituent molecules of the target material, a plurality of ultrafine metal particles are continuously arranged on the semiconductor substrate, for a fine semiconductor element. The method of manufacturing the structure.
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JP101499A JP3532431B2 (en) | 1999-01-06 | 1999-01-06 | Method for manufacturing structure for fine semiconductor element |
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---|---|---|---|---|
JP2006142393A (en) * | 2004-11-16 | 2006-06-08 | Nagoya Institute Of Technology | Micro nano-pattern structure and its manufacturing method |
JP2008147618A (en) * | 2006-11-13 | 2008-06-26 | Sony Corp | Method of manufacturing semiconductor device |
-
1999
- 1999-01-06 JP JP101499A patent/JP3532431B2/en not_active Expired - Lifetime
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