JP2000174224A - Dielectric capacitor, semiconductor device, and mix- integrated logic - Google Patents
Dielectric capacitor, semiconductor device, and mix- integrated logicInfo
- Publication number
- JP2000174224A JP2000174224A JP10341336A JP34133698A JP2000174224A JP 2000174224 A JP2000174224 A JP 2000174224A JP 10341336 A JP10341336 A JP 10341336A JP 34133698 A JP34133698 A JP 34133698A JP 2000174224 A JP2000174224 A JP 2000174224A
- Authority
- JP
- Japan
- Prior art keywords
- metal element
- dielectric
- film
- alloy
- lower electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体表面に形成
した酸化物誘電体キャパシタの電極構造に係わり、特に
酸化物誘電体をキャパシタに用いたＤＲＡＭ等に代表さ
れる半導体装置に好適なものに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrode structure of an oxide dielectric capacitor formed on a semiconductor surface, and more particularly to a structure suitable for a semiconductor device such as a DRAM using an oxide dielectric as a capacitor. .
【０００２】[0002]
【従来の技術】半導体メモリとしては、データの高速書
き換えに特徴を持つＤＲＡＭ(DynamicRandom Access Me
mory）がある。このＤＲＡＭは、高密度，高集積技術の
進歩に伴い、２５６Ｍ，１Ｇビットの大容量化時代を迎
えている。このため、回路構成素子の微細化が要求さ
れ、特に情報を蓄積するコンデンサの微細化が行われて
いる。素子当たりのコンデンサ面積が縮小していくこと
に伴い、メモリとして作動させるためには、コンデンサ
の蓄積容量の大きい酸化物高誘電体材料が用いられてい
る。2. Description of the Related Art As a semiconductor memory, a DRAM (Dynamic Random Access Memory) characterized by high-speed rewriting of data is used.
mory). This DRAM has entered the era of increasing the capacity of 256 M and 1 G bits with the progress of high density and high integration technology. For this reason, miniaturization of circuit components is required, and in particular, miniaturization of capacitors for storing information is performed. As the capacitor area per element is reduced, an oxide high-dielectric material having a large storage capacity of the capacitor is used to operate as a memory.
【０００３】例えば、ＳｉＯ2／Ｓｉ3Ｎ4 が比べて大き
な誘電率を有する、結晶構造がペロブスカイト構造のチ
タン酸バリウム・ストロンチウム（(Ｂａ／Ｓｒ）Ｔｉ
Ｏ3、以下ＢＳＴと略す）を使用する例が、ジャパン・
ジャーナル・オブ・アプライド・フィジックス１９９５
年５０７７頁（Jpn.J.Appl.Phys.,３４，５０７７，
(１９５５)）で報告されている。For example, barium strontium titanate ((Ba / Sr) Ti having a perovskite crystal structure, which has a larger dielectric constant than SiO 2 / Si 3 N 4.
O 3 (hereinafter abbreviated as BST) is an example using Japan
Journal of Applied Physics 1995
5077 (Jpn. J. Appl. Phys., 34, 5077,
(1955)).
【０００４】ここでは、ＭＯＳトランジスタを形成した
半導体基板上を層間絶縁膜で覆い、その上に誘電体キャ
パシタを形成する。そして、誘電体キャパシタの下部電
極とＭＯＳトランジスタのソース／ドレイン部との接続
は、層間絶縁膜に形成したコンタクトホール内部に導電
性物質を埋め込んだプラグによって図られている。Here, a semiconductor substrate on which a MOS transistor is formed is covered with an interlayer insulating film, and a dielectric capacitor is formed thereon. The connection between the lower electrode of the dielectric capacitor and the source / drain portion of the MOS transistor is achieved by a plug in which a conductive material is embedded in a contact hole formed in an interlayer insulating film.
【０００５】前記プラグの材料としては多結晶Ｓｉが、
また誘電体キャパシタの下部電極としては、Ｐｔ等の貴
金属元素が一般に用いられる。しかし、多結晶Ｓｉプラ
グに直接Ｐｔ等の貴金属下部電極を形成すると、Ｓｉが
下部電極中に拡散して下部電極表面にＳｉ酸化膜が形成
される等の問題が生じる。そこで、多結晶Ｓｉプラグと
下部電極の間にＴｉＮ等の拡散防止層を設ける方法が特
開平4−181766 号公報等に記載されている。As a material of the plug, polycrystalline Si is used.
In addition, a noble metal element such as Pt is generally used as the lower electrode of the dielectric capacitor. However, if a noble metal lower electrode such as Pt is formed directly on the polycrystalline Si plug, there arises a problem that Si diffuses into the lower electrode and a Si oxide film is formed on the surface of the lower electrode. Therefore, a method of providing a diffusion preventing layer of TiN or the like between a polycrystalline Si plug and a lower electrode is described in Japanese Patent Application Laid-Open No. 4-181766.
【０００６】[0006]
【発明が解決しようとする課題】上記従来技術では、次
の様な問題があった。すなわち、酸化物誘電体膜を形成
するためには、高温での酸素含有雰囲気下で成膜し、さ
らに高温酸素雰囲気下で熱処理する必要があるが、その
ような雰囲気では下部電極を介して酸素が侵入し、拡散
防止層が酸化され、コンタクト不良が発生する等の問題
があった。The above prior art has the following problems. That is, in order to form an oxide dielectric film, it is necessary to form a film in an oxygen-containing atmosphere at a high temperature and then to perform a heat treatment in a high-temperature oxygen atmosphere. Penetrate, the diffusion prevention layer is oxidized, and a contact failure occurs.
【０００７】本発明の目的は、誘電体薄膜形成プロセス
を経ても、Ｓｉプラグや拡散防止層の酸化によるコンタ
クト不良が生じないような下部電極構造を有する誘電体
キャパシタを提供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a dielectric capacitor having a lower electrode structure such that a contact failure due to oxidation of a Si plug or a diffusion prevention layer does not occur even after a dielectric thin film forming process.
【０００８】本発明の他の目的は、導通不良のない高集
積半導体装置を提供することである。Another object of the present invention is to provide a highly integrated semiconductor device free from poor conduction.
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するため
に本発明では、メモリセルトランジスタを有する半導体
基板上の層間絶縁膜に設けられたコンタクトホール内に
形成されたプラグ電極を介して、前記トランジスタのソ
ース／ドレイン領域に接続された下部電極と、前記下部
電極上に順次積層された誘電体膜，上部電極膜を備えた
誘電体キャパシタにおいて、前記下部電極と前記プラグ
電極が酸化バリア層を介して接続されており、前記酸化
バリア層が貴金属元素と卑金属元素からなる合金である
ことを特徴とする。In order to achieve the above object, according to the present invention, there is provided a semiconductor device having a memory cell transistor, comprising: a plug electrode formed in a contact hole provided in an interlayer insulating film on a semiconductor substrate; In a dielectric capacitor having a lower electrode connected to a source / drain region of a transistor, a dielectric film and an upper electrode film sequentially laminated on the lower electrode, the lower electrode and the plug electrode form an oxidation barrier layer. The oxidation barrier layer is an alloy comprising a noble metal element and a base metal element.
【００１０】また、メモリセルトランジスタを有する半
導体基板上の層間絶縁膜に設けられたコンタクトホール
内に形成されたプラグ電極を介して、前記トランジスタ
のソース／ドレイン領域に接続された下部電極と、前記
下部電極上に順次積層された誘電体膜，上部電極膜を備
えた誘電体キャパシタにおいて、前記下部電極と前記プ
ラグ電極が拡散防止層及び酸化バリア層を介して接続さ
れており、前記酸化バリア層が貴金属元素と卑金属元素
からなる合金であることを特徴とする。A lower electrode connected to a source / drain region of the transistor via a plug electrode formed in a contact hole provided in an interlayer insulating film on the semiconductor substrate having the memory cell transistor; In a dielectric capacitor having a dielectric film and an upper electrode film sequentially laminated on a lower electrode, the lower electrode and the plug electrode are connected via a diffusion prevention layer and an oxidation barrier layer, and the oxidation barrier layer Is an alloy comprising a noble metal element and a base metal element.
【００１１】また、メモリセルトランジスタを有する半
導体基板上の層間絶縁膜に設けられたコンタクトホール
内に形成されたプラグ電極を介して、前記トランジスタ
のソース／ドレイン領域に接続された下部電極と、前記
下部電極上に順次積層された誘電体膜，上部電極膜を備
えた誘電体キャパシタにおいて、前記下部電極を貴金属
元素と卑金属元素からなる合金であることを特徴とす
る。A lower electrode connected to a source / drain region of the transistor via a plug electrode formed in a contact hole provided in an interlayer insulating film on the semiconductor substrate having the memory cell transistor; In a dielectric capacitor having a dielectric film and an upper electrode film sequentially laminated on a lower electrode, the lower electrode is made of an alloy comprising a noble metal element and a base metal element.
【００１２】また、メモリセルトランジスタを有する半
導体基板上の層間絶縁膜に設けられたコンタクトホール
内に形成されたプラグ電極を介して前記トランジスタの
ソース／ドレイン領域に接続された下部電極と、前記下
部電極上に順次積層された誘電体膜，上部電極膜を備え
た誘電体キャパシタにおいて、前記下部電極と前記プラ
グ電極が酸化バリア層を介して接続されており、前記酸
化バリア層が貴金属元素と卑金属元素からなる合金であ
り、かつ前記コンタントホール内に形成されていること
を特徴とする。A lower electrode connected to a source / drain region of the transistor via a plug electrode formed in a contact hole provided in an interlayer insulating film on the semiconductor substrate having the memory cell transistor; In a dielectric capacitor having a dielectric film and an upper electrode film sequentially laminated on an electrode, the lower electrode and the plug electrode are connected via an oxidation barrier layer, and the oxidation barrier layer is formed of a noble metal element and a base metal. It is an alloy made of an element and is formed in the contact hole.
【００１３】ここで、前記貴金属元素がＰｔ，Ｉｒ，Ｒ
ｕ，Ｐｄ，Ａｕ，Ａｇ，Ｃｕ，Ｎｉ，Ｃｏ，Ｒｅのうち
から選ばれた一種以上の金属元素であり、かつ前記卑金
属元素が、Ｐｂ，Ａｌ，Ｓｉ，Ｃｒ，Ｔｉ，Ｂｅの中か
ら選ばれた一種以上の金属元素であることが望ましい。Here, the noble metal element is Pt, Ir, R
at least one metal element selected from u, Pd, Au, Ag, Cu, Ni, Co, and Re, and the base metal element is selected from Pb, Al, Si, Cr, Ti, Be It is desirable that it be at least one kind of metal element.
【００１４】貴金属元素とは、一般的にＡｕ，Ａｇ、及
び白金族元素であるＰｔ，Ｉｒ，Ｏｓ，Ｒｕ，Ｒｈ，Ｐ
ｄを示すものであるが、本発明における貴金属元素は、
これらに限定するものでは無く、他の金属元素に比較し
て熱力学的に酸化物が不安定な元素を指すものとする。
すなわち、前述のＡｕ，Ａｇ，Ｐｔ，Ｉｒ，Ｏｓ，Ｒ
ｕ，Ｒｈ，Ｐｄの他にもＮｉ，Ｃｏ，Ｃｒ，Ｃｕ，Ｒｅ
も含む。The noble metal elements generally include Au, Ag, and platinum group elements such as Pt, Ir, Os, Ru, Rh, and P.
d, the noble metal element in the present invention,
It is not limited to these, but refers to an element whose oxide is thermodynamically unstable as compared with other metal elements.
That is, Au, Ag, Pt, Ir, Os, R
u, Rh, Pd, Ni, Co, Cr, Cu, Re
Including.
【００１５】本発明における卑金属元素とは、貴金属元
素に比べその酸化物が安定に存在する元素、すなわち酸
化しやすい元素である。The base metal element in the present invention is an element whose oxide is more stably present than a noble metal element, that is, an element which is easily oxidized.
【００１６】また、前記卑金属元素の含有量が原子％で
１％以上４０％以下であることが望ましい。It is desirable that the content of the base metal element is 1% or more and 40% or less in atomic%.
【００１７】さらに、本発明では、前記貴金属元素がＰ
ｔであり、前記卑金属元素がＰｂであり、Ｐｂの含有量
が原子％で５０％以下であるような合金であり、前記合
金が、Ｐｔ3Ｐｂ の組成式で表されるＬ１2 型結晶構造
を有する金属間化合物を備えていることが有効である。Further, in the present invention, the noble metal element is P
a t, the base metal element is Pb, an alloy such as Pb content is less than 50% by atomic%, the alloy is, L1 2 type crystal structure expressed by a composition formula of Pt 3 Pb It is effective to provide an intermetallic compound having the following formula:
【００１８】また、その他にも前記貴金属元素がＰｔ，
Ｉｒ，Ｒｕのうちから選ばれた一種以上の金属元素であ
り、前記卑金属元素がＡｌであり、Ａｌの含有量が原子
％で３０％以下であるような合金であっても好適であ
る。In addition, the noble metal element may be Pt,
It is also preferable that the alloy is one or more metal elements selected from Ir and Ru, wherein the base metal element is Al and the content of Al is 30% or less in atomic%.
【００１９】また、本発明では前記拡散防止層が、Ｔｉ
Ｎ，ＴｉＡｌＮ，ＷＮ，ＣｏＮ、のうちより選ばれた物
質であり、前記誘電体膜は、チタン酸バリウム・ストロ
ンチウム、あるいはチタン酸ジルコン酸鉛からなること
を特徴とする。In the present invention, the diffusion preventing layer is made of Ti
N, TiAlN, WN, CoN, wherein the dielectric film is made of barium strontium titanate or lead zirconate titanate.
【００２０】ここで、本発明において、酸素バリア層あ
るいは下部電極の構成層として貴金属元素と卑金属元素
の合金層を用いる理由を説明する。貴金属元素は、酸化
物が安定に存在しない、すなわち酸化し難い元素であ
る。貴金属元素単独で下部電極の酸素バリアを担うこと
も考えられるが、前述したように粒界拡散により酸素を
透過してしまう。図４に、酸素がＰｔ薄膜の粒界を介し
て拡散する様子を模式的に示した。このように、Ｐｔ薄
膜の粒界を通って基板に到達した酸素は、基板表面と反
応し、導通不良の原因となる酸化物膜を形成してしま
う。本発明ではこのような貴金属元素中に卑金属元素を
含有させる。Here, the reason why an alloy layer of a noble metal element and a base metal element is used as the oxygen barrier layer or the constituent layer of the lower electrode in the present invention will be described. The noble metal element is an element in which an oxide does not exist stably, that is, is hardly oxidized. It is conceivable that the noble metal element alone serves as an oxygen barrier for the lower electrode, but as described above, oxygen is transmitted through grain boundary diffusion. FIG. 4 schematically shows how oxygen diffuses through the grain boundaries of the Pt thin film. As described above, oxygen that has reached the substrate through the grain boundary of the Pt thin film reacts with the substrate surface to form an oxide film that causes poor conduction. In the present invention, such a noble metal element contains a base metal element.
【００２１】本発明における卑金属元素とは、貴金属元
素に比べその酸化物が安定に存在する元素、すなわち酸
化しやすい元素である。このような合金を酸素雰囲気で
熱処理すると、貴金属マトリックス中の卑金属元素が酸
素雰囲気との境界面において酸化して酸化物を形成す
る。酸化物形成で卑金属元素が消費されることによっ
て、雰囲気との境界面近傍付近の合金中では卑金属元素
が欠乏し、合金内部で表面付近での濃度勾配に起因する
拡散がおこる。拡散によって、更に雰囲気境界近傍に卑
金属元素が供給され、非金属元素の酸化物が境界面に沿
って形成されることになる。The base metal element in the present invention is an element whose oxide exists more stably than a noble metal element, that is, an element which is easily oxidized. When such an alloy is heat-treated in an oxygen atmosphere, the base metal element in the noble metal matrix is oxidized at an interface with the oxygen atmosphere to form an oxide. When the base metal element is consumed in the formation of the oxide, the base metal element is depleted in the alloy near the interface with the atmosphere, and diffusion occurs inside the alloy due to the concentration gradient near the surface. Due to the diffusion, the base metal element is further supplied near the atmosphere boundary, and an oxide of the nonmetal element is formed along the boundary surface.
【００２２】ここで述べた雰囲気境界とは、本発明の場
合、酸素バリア層表面および膜中の粒界である。以上の
ように、酸素バリア層に貴金属元素と卑金属元素との合
金を用いた場合、膜表面に酸素の透過をブロックするよ
うな酸化物皮膜を形成できることに加え、酸素透過経路
となる膜中の粒界にも酸化物を形成することで、上部か
らの酸素の侵入を防ぎ、キャパシタのコンタクト不良を
防ぐことが可能となる。In the present invention, the atmosphere boundary described here is the surface of the oxygen barrier layer and the grain boundaries in the film. As described above, when an alloy of a noble metal element and a base metal element is used for the oxygen barrier layer, in addition to being able to form an oxide film that blocks oxygen permeation on the film surface, in addition to the film in the film that serves as an oxygen transmission path, By forming an oxide also at the grain boundary, it is possible to prevent oxygen from entering from above and prevent contact failure of the capacitor.
【００２３】卑金属元素としてＡｌを用いた場合、合金
膜表面や粒界に極薄いＡｌ2Ｏ3皮膜が形成する。Ａｌ2
Ｏ3中の酸素の拡散速度は、酸化物中では最も小さいも
のの一つであり、その皮膜は高い酸素バリア性を有す
る。その一方で、高い絶縁性を併せ持っているため、コ
ンタクト不良が発生する可能性がある。そこで、Ａｌの
含有量を原子％で３０％以下とする。前述したように、
一旦Ａｌ2Ｏ3皮膜が形成されれば、酸素の侵入をブロッ
クするので、このようなＡｌ含有量の合金膜であれば、
生成するＡｌ2Ｏ3皮膜の膜厚は極めて薄くなる。このよ
うな薄い絶縁膜であれば、トンネル効果により通電が可
能となり、酸素は遮断するがコンタクト不良は生じない
ようなバリア層として機能する。When Al is used as the base metal element, an extremely thin Al 2 O 3 film is formed on the surface of the alloy film or on the grain boundaries. Al 2
The diffusion rate of oxygen in O 3 is one of the smallest among oxides, and the film has a high oxygen barrier property. On the other hand, since it has high insulating properties, there is a possibility that a contact failure occurs. Therefore, the content of Al is set to 30% or less in atomic%. As previously mentioned,
Once the Al 2 O 3 film is formed, it blocks oxygen from entering, so if the alloy film has such an Al content,
The thickness of the generated Al 2 O 3 film becomes extremely thin. With such a thin insulating film, it becomes possible to conduct electricity by the tunnel effect, and it functions as a barrier layer that blocks oxygen but does not cause contact failure.
【００２４】図５に、一例としてＰｔ−Ａｌ薄膜の酸素
雰囲気プロセス後における、Al2O3皮膜形成の様子を模
式的に示した。Ｐｔ−Ａｌ薄膜の表面及び粒界に沿っ
て、Ａｌ2Ｏ3皮膜が形成され、酸素の侵入をブロックす
る。なお本図では、説明のために、Ａｌ2Ｏ3皮膜の膜厚
を大きく示しているが、実際は極めて小さい膜厚とな
る。FIG. 5 schematically shows the formation of an Al 2 O 3 film after an oxygen atmosphere process of a Pt—Al thin film as an example. Along the surface and grain boundaries of the Pt-Al thin film, Al 2 O 3 film is formed, blocking the entry of oxygen. Although the thickness of the Al 2 O 3 film is shown large in this figure for the sake of explanation, the film thickness is actually extremely small.
【００２５】卑金属元素種の選定や添加量によっては、
合金膜表面に酸素バリア性皮膜が形成されなかったり、
仮に形成されていても皮膜の連続性が無く、部分的に皮
膜が存在しない領域があることがある。このような場合
でも、主となる酸素透過経路である粒界には酸化物が形
成されていることに加え、合金の主構成元素である貴金
属元素自身が酸素バリア性を有するため、トータルとし
てコンタクト不良を引き起こすような現象は抑制可能で
ある。Depending on the selection and addition amount of the base metal element,
No oxygen barrier film is formed on the alloy film surface,
Even if it is formed, there is a case where there is no continuity of the film and there is a region where the film does not exist partially. Even in such a case, the oxide is formed at the grain boundary, which is the main oxygen transmission path, and the noble metal element itself, which is the main constituent element of the alloy, has an oxygen barrier property. A phenomenon that causes a defect can be suppressed.
【００２６】ここで説明した機能は、Ｐｔ，Ｉｒ，Ｒ
ｕ，Ｐｄ，Ａｕ，Ａｇ，Ｃｕ，Ｎｉ，Ｃｏ，Ｒｅのうち
から選ばれた一種以上の金属元素と、Ｐｂ，Ａｌ，Ｓ
ｉ，Ｃｒ，Ｔｉ，Ｂｅから選ばれた一種以上の金属元素
との組み合わせの合金で発揮できるものである。The functions described here are: Pt, Ir, R
one or more metal elements selected from u, Pd, Au, Ag, Cu, Ni, Co, Re, and Pb, Al, S
It can be exhibited by an alloy in combination with one or more metal elements selected from i, Cr, Ti, and Be.
【００２７】さらに合金層中の卑金属添加元素のもう一
つの作用として、結晶粒径の抑制がある。固溶限以上添
加した場合の合金中の卑金属元素は、エネルギー的に安
定な結晶粒界に偏析する。結晶粒成長は、熱処理等で高
温に保持された状態で結晶粒が移動することで進行す
る。従って、合金化することで結晶粒成長が抑制され
る。結晶粒が微細な状態で存在すれば、酸素透過の経路
が長くなり、結果として酸素バリア性が向上することに
なる。Further, another effect of the base metal addition element in the alloy layer is to suppress the crystal grain size. The base metal element in the alloy when added in excess of the solid solution limit segregates at an energy stable crystal grain boundary. The crystal grain growth proceeds as the crystal grains move while being kept at a high temperature by heat treatment or the like. Therefore, crystal grain growth is suppressed by alloying. If the crystal grains exist in a fine state, the path of oxygen permeation becomes longer, and as a result, the oxygen barrier property is improved.
【００２８】以上述べたように、本発明による合金層を
誘電体素子の下部電極に配置することによって、誘電体
薄膜形成時、あるいは結晶化熱処理時に曝される高温酸
化雰囲気において、酸素がプラグ電極まで透過すること
を防止し、コンタクト不良のないメモリ素子を提供する
ことが可能となる。As described above, by arranging the alloy layer according to the present invention on the lower electrode of the dielectric element, oxygen can be removed from the plug electrode in a high-temperature oxidizing atmosphere exposed during formation of a dielectric thin film or crystallization heat treatment. It is possible to provide a memory element that is prevented from penetrating into the memory element and has no contact failure.
【００２９】[0029]
【発明の実施の形態】以下、本発明を実施例により具体
的に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described specifically with reference to examples.
【００３０】（実施例１）図１に、本発明による誘電体
素子のキャパシタ部の断面模式図を示す。基板１１０は
Ｓｉ基板で表面部にＭＯＳトランジスタ１１２が形成さ
れている。この基板上にＳｉＯ2 からなる層間絶縁膜１
０８をＣＶＤ法で形成する。この層間絶縁膜には、パタ
ーニングしてエッチングすることでコンタクトホール１
１４が形成され、このコンタクトホール内をＣＶＤ法に
より多結晶シリコンよりなるプラグ電極１０６で埋め込
む。このプラグ電極は、Ｓｉ基板のＭＯＳ部のうち、ソ
ース／ドレイン領域１０７に接続されている。多結晶シ
リコンプラグを形成後、ＴｉＮよりなる拡散バリア層１
０５を形成し、その後酸素バリア合金層１０４を順次形
成していく。Embodiment 1 FIG. 1 is a schematic sectional view of a capacitor portion of a dielectric element according to the present invention. The substrate 110 is a Si substrate on which a MOS transistor 112 is formed. On this substrate, an interlayer insulating film 1 made of SiO 2
08 is formed by a CVD method. In this interlayer insulating film, a contact hole 1 is formed by patterning and etching.
14 are formed, and the inside of the contact hole is filled with a plug electrode 106 made of polycrystalline silicon by the CVD method. This plug electrode is connected to the source / drain region 107 in the MOS portion of the Si substrate. After forming a polycrystalline silicon plug, a diffusion barrier layer 1 of TiN
Thereafter, an oxygen barrier alloy layer 104 is sequentially formed.
【００３１】本実施例における酸素バリア合金層は、貴
金属元素としてＰｔ，卑金属元素としてＡｌを用いたＰ
ｔ−Ａｌ合金である。Ａｌの添加量は原子％で１０％と
した。この酸素バリア合金層は、ＴｉＮ拡散防止層まで
形成されたＳｉ基板を高周波スパッタ装置にセットして
３００℃に加熱し、Ｐｔ−Ａｌ合金ターゲットを用いて
スパッタ成膜することにより形成した。The oxygen barrier alloy layer in this embodiment is made of Pt using Pt as a noble metal element and Al as a base metal element.
It is a t-Al alloy. The addition amount of Al was 10% in atomic%. This oxygen barrier alloy layer was formed by setting the Si substrate on which the TiN diffusion preventing layer had been formed in a high-frequency sputtering device, heating the substrate to 300 ° C., and forming a film by sputtering using a Pt—Al alloy target.
【００３２】その後、Ｒｕをスパッタ法により成膜し、
加工により段差を有する形で下部電極１０３を形成す
る。その後、ＭＯＣＶＤ法によりＢＳＴを誘電体薄膜１
０２として形成した。ＭＯＣＶＤ法を用いることで、段
差を有する下部電極上に誘電体薄膜を段差被覆性良く形
成することができる。この誘電体薄膜はＭＯＣＶＤ成膜
段階では結晶性が悪く、高い誘電率が得られないので、
結晶化アニールを行う。従来は、この時の酸素が下部電
極を透過して拡散防止層ＴｉＮや多結晶シリコンプラグ
を酸化させていた。本実施例による誘電体素子では、拡
散防止層ＴｉＮと下部電極の境界面に酸素バリア合金層
を設けてあるので、誘電体薄膜結晶化熱処理中に下部電
極を通して侵入する酸素を透過することを防ぐことがで
きる。その結果、導電性を劣化させる絶縁層が形成され
ず、コンタクト不良のない素子が提供できる。Thereafter, Ru is deposited by a sputtering method.
The lower electrode 103 is formed to have a step by processing. After that, BST is applied to the dielectric thin film 1 by MOCVD.
02. By using the MOCVD method, a dielectric thin film can be formed with good step coverage on the lower electrode having a step. This dielectric thin film has poor crystallinity at the MOCVD film formation stage and cannot obtain a high dielectric constant.
A crystallization anneal is performed. Conventionally, oxygen at this time permeates the lower electrode and oxidizes the diffusion preventing layer TiN and the polycrystalline silicon plug. In the dielectric element according to the present embodiment, since the oxygen barrier alloy layer is provided at the interface between the diffusion preventing layer TiN and the lower electrode, it is possible to prevent the penetration of oxygen penetrating through the lower electrode during the dielectric thin film crystallization heat treatment. be able to. As a result, an insulating layer which deteriorates conductivity is not formed, and an element free from contact failure can be provided.
【００３３】このＰｔ−Ａｌ合金による酸素バリア合金
層の作用は、以下の通りである。The function of the oxygen barrier alloy layer by the Pt-Al alloy is as follows.
【００３４】Ｐｔ−Ａｌ合金層では酸素雰囲気との境界
側に位置する表面部において、合金中のＡｌが酸化して
Ａｌ2Ｏ3を形成する。酸化が問題となるＢＳＴ成膜時や
ＢＳＴ薄膜結晶化熱処理時では、Ｐｔ−Ａｌ合金層の表
面部はＲｕの下部電極と接しており、酸素雰囲気にさら
されていない。Ｒｕ下部電極を介して酸素が進入するこ
とになるので、Ｐｔ−Ａｌ合金層表面部での酸素分圧を
低いものとなる。このことは、合金表面部に酸素バリア
性のＡｌ2Ｏ3皮膜を形成する上でも有利である。合金中
の卑金属酸化物によるバリア性を有する連続的な皮膜が
形成されるかどうかは、酸素の拡散量と、酸化する卑金
属元素の拡散速度，合金中への酸素の固溶度が関係して
いる。すなわち、合金内部への酸素の拡散量（拡触速
度，酸素分圧が直接関係する）や、合金内部での酸素の
固溶度が大きければ、形成される酸化物は、合金表面で
は無く、内部酸化の形態を取る。内部酸化物は、合金中
に粒状あるいは板状に形成されるため、連続的に合金を
覆うことで酸素バリアとなる皮膜のような機能は持たな
い。In the Pt-Al alloy layer, Al in the alloy is oxidized to form Al 2 O 3 at the surface located on the boundary side with the oxygen atmosphere. During BST film formation or BST thin film crystallization heat treatment in which oxidation is a problem, the surface of the Pt-Al alloy layer is in contact with the Ru lower electrode and is not exposed to an oxygen atmosphere. Since oxygen enters through the Ru lower electrode, the oxygen partial pressure at the surface of the Pt—Al alloy layer is reduced. This is also advantageous in forming an oxygen barrier Al 2 O 3 film on the alloy surface. The formation of a continuous film having barrier properties due to the base metal oxide in the alloy depends on the diffusion amount of oxygen, the diffusion rate of the oxidizing base metal element, and the solid solubility of oxygen in the alloy. I have. That is, if the amount of diffusion of oxygen into the alloy (the contact speed and oxygen partial pressure are directly related) and the solid solubility of oxygen inside the alloy are large, the oxide formed is not the alloy surface, Takes the form of internal oxidation. Since the internal oxide is formed in the form of particles or a plate in the alloy, it does not have the function of a film that becomes an oxygen barrier by continuously covering the alloy.
【００３５】一方、本実施例では、合金の主成分が酸素
の固溶度が小さいＰｔであり、前述のように合金に対す
る雰囲気の酸素分圧が小さいので、Ａｌ2Ｏ3の形成は、
合金元素であるＡｌの表面への拡散に律速される。従っ
て合金表面に緻密な保護性を持つＡｌ2Ｏ3皮膜が形成さ
れる。また、合金の粒界が酸素の透過経路となっている
場合、粒界も表面と同様なふるまいを示すと考えられる
ので、粒界にも薄いＡｌ2Ｏ3皮膜が形成される。On the other hand, in this embodiment, the main component of the alloy is solid solubility of oxygen is small Pt, the oxygen partial pressure in the atmosphere for the alloy as described above is small, the formation of the Al 2 O 3 is
The rate is determined by the diffusion of Al, which is an alloy element, to the surface. Accordingly, a dense protective Al 2 O 3 film is formed on the alloy surface. Further, when the grain boundary of the alloy is an oxygen permeation path, the grain boundary is considered to exhibit the same behavior as the surface, so that a thin Al 2 O 3 film is also formed on the grain boundary.
【００３６】一旦緻密なＡｌ2Ｏ3皮膜が形成されれば、
Ａｌ2Ｏ3は酸素を透過させにくいので、合金の酸化はほ
とんど進行しない。従って、Ａｌ2Ｏ3皮膜の膜厚も増大
することは無く、酸化バリア層自身の酸化による導通不
良は発生せず、メモリーとしてコンタクト性を維持でき
る。Once a dense Al 2 O 3 film is formed,
Since al 2 O 3 is less likely to transmit oxygen, oxidation of the alloy hardly proceeds. Therefore, the thickness of the Al 2 O 3 film does not increase, and conduction failure due to oxidation of the oxidation barrier layer itself does not occur, and the contact property can be maintained as a memory.
【００３７】このように、多結晶シリコンプラグ電極
や、ＴｉＮの拡散防止層の酸化を引き起こすことなく誘
電体薄膜を形成した後、ＲｕＯ2 による上部電極層１０
１を被覆段差性に優れたＭＯＣＶＤ法で形成して誘電体
素子とした。After the dielectric thin film is formed without causing oxidation of the polycrystalline silicon plug electrode and the TiN diffusion preventing layer, the upper electrode layer 10 of RuO 2 is formed.
1 was formed by a MOCVD method having excellent coating step characteristics to obtain a dielectric element.
【００３８】上部電極形成のＭＯＣＶＤ法の成膜時は、
酸素含有雰囲気が必要になることがあるが、この場合に
も、既に酸素バリア合金層に酸素バリア性が付与されて
いるので、コンタクト不良等の問題が発生することは無
い。At the time of film formation by the MOCVD method for forming the upper electrode,
In some cases, an oxygen-containing atmosphere is required. However, in this case, since the oxygen barrier properties have already been imparted to the oxygen barrier alloy layer, problems such as poor contact do not occur.
【００３９】なお、ここでは誘電体膜としてＢＳＴの場
合を説明したが、ＢＳＴの代わりにチタン酸ジルコン酸
鉛（Ｐｂ(Ｚｒ，Ｔｉ)Ｏ3)やその他の酸化物誘電体材料
を用いても同様の効果が得られるものである。Although the case where BST is used as the dielectric film has been described here, lead zirconate titanate (Pb (Zr, Ti) O 3 ) or another oxide dielectric material may be used instead of BST. A similar effect can be obtained.
【００４０】以上の効果により、誘電体薄膜形成時、あ
るいは結晶化熱処理時に曝される高温酸化雰囲気におい
て、酸素がプラグ電極まで透過することを防止し、コン
タクト不良のないメモリ素子を提供することが可能とな
った。According to the above effects, it is possible to prevent oxygen from penetrating to the plug electrode in a high-temperature oxidizing atmosphere exposed at the time of forming a dielectric thin film or at the time of crystallization heat treatment, and to provide a memory element free from contact failure. It has become possible.
【００４１】（実施例２）図２に、本発明による誘電体
素子のキャパシタ部の断面模式図を示す。基板１１０か
ら多結晶シリコンプラグ電極１０６までは実施例１と同
様である。すなわち、基板１１０はＳｉ基板で表面部に
ＭＯＳトランジスタ１１２が形成されている。この基板
上にＳｉＯ2 からなる層間絶縁膜１０８をＣＶＤ法で形
成する。この層間絶縁膜には、パターニングしてエッチ
ングすることでコンタクトホール１１４が形成され、そ
の中にＣＶＤ法により多結晶シリコンよりなるプラグ電
極１０６で埋め込む。この多結晶シリコンプラグは、Ｓ
ｉ基板のＭＯＳ部のうち、ソース／ドレイン領域１０７
に接続されている。(Embodiment 2) FIG. 2 is a schematic sectional view of a capacitor portion of a dielectric element according to the present invention. The steps from the substrate 110 to the polycrystalline silicon plug electrode 106 are the same as in the first embodiment. That is, the substrate 110 is a Si substrate, and the MOS transistor 112 is formed on the surface. On this substrate, an interlayer insulating film 108 made of SiO 2 is formed by a CVD method. A contact hole 114 is formed in the interlayer insulating film by patterning and etching, and the contact hole 114 is filled with a plug electrode 106 made of polycrystalline silicon by a CVD method. This polycrystalline silicon plug is
source / drain region 107 of the MOS portion of the i-substrate
It is connected to the.
【００４２】本実施例では、多結晶シリコンプラグを形
成後、ＴｉＮよりなる拡散バリア層１０５を形成せず
に、直接酸素バリア合金層１０４を形成する。ここで酸
素バリア合金層は、貴金属元素としてＩｒ、卑金属元素
としてＡｌを用いたＩｒ−Ａｌ合金である。Ａｌの添加
量は原子％で５％とした。この酸素バリア合金層は、ま
ずＴｉＮ拡散防止層まで形成されたＳｉ基板を高周波ス
パッタ装置にセットして３００℃に加熱し、Ｉｒ−Ａｌ
合金ターゲットを用いてスパッタ成膜することで形成し
た。In this embodiment, after forming the polycrystalline silicon plug, the oxygen barrier alloy layer 104 is formed directly without forming the diffusion barrier layer 105 made of TiN. Here, the oxygen barrier alloy layer is an Ir-Al alloy using Ir as a noble metal element and Al as a base metal element. The addition amount of Al was 5% in atomic%. This oxygen barrier alloy layer is prepared by first setting an Si substrate on which a TiN diffusion preventing layer has been formed in a high-frequency sputtering apparatus and heating it to 300 ° C.
The film was formed by sputtering using an alloy target.
【００４３】その後、実施例１と同様な方法でＲｕによ
る下部電極１０３及びＢＳＴ誘電体薄膜１０２を形成し
た。本実施例による誘電体素子では、プラグ電極と下部
電極の境界にＩｒ−Ａｌによる酸素バリア合金層を設け
てあるので、誘電体薄膜結晶化熱処理中に下部電極を通
して侵入する酸素を透過することを防ぐことができる。
その結果、導電性を劣化させる絶縁層が形成されず、コ
ンタクト不良のない素子が提供できる。Thereafter, a lower electrode 103 made of Ru and a BST dielectric thin film 102 were formed in the same manner as in Example 1. In the dielectric element according to the present embodiment, since the oxygen barrier alloy layer of Ir-Al is provided at the boundary between the plug electrode and the lower electrode, it is necessary to prevent the penetration of oxygen penetrating through the lower electrode during the dielectric thin film crystallization heat treatment. Can be prevented.
As a result, an insulating layer which deteriorates conductivity is not formed, and an element free from contact failure can be provided.
【００４４】このＩｒ−Ａｌ合金による酸素バリア合金
層の作用は、実施例１のＰｔ−Ａｌ酸素バリア合金層の
場合と同様、表面及び粒界での緻密な保護性を持つＡｌ
2Ｏ3皮膜の形成によるものである。The function of the oxygen barrier alloy layer of this Ir—Al alloy is similar to that of the Pt—Al oxygen barrier alloy layer of the first embodiment.
This is due to the formation of a 2 O 3 film.
【００４５】本実施例では、拡散防止層を用いていな
い。これは酸素バリア層にＩｒ−Ａｌ合金を適用してい
るので、プラグ電極に用いている多結晶シリコンとの反
応がＰｔと比べて抑制できることから可能となった。In this embodiment, no diffusion preventing layer is used. This is possible because the Ir-Al alloy is applied to the oxygen barrier layer, so that the reaction with polycrystalline silicon used for the plug electrode can be suppressed as compared with Pt.
【００４６】このように、多結晶シリコンプラグ電極の
酸化を引き起こすことなく誘電体薄膜を形成した後、Ｒ
ｕＯ2 による上部電極層１０１を被覆段差性に優れたMO
CVD法で形成して誘電体素子とした。この場合も、既に
酸素バリア合金層に酸素バリア性が付与されているの
で、コンタクト不良等の問題が発生することは無い。After forming a dielectric thin film without causing oxidation of the polycrystalline silicon plug electrode,
MO covering the upper electrode layer 101 with uO 2
A dielectric element was formed by a CVD method. Also in this case, since the oxygen barrier property has already been given to the oxygen barrier alloy layer, problems such as contact failure do not occur.
【００４７】以上の効果により、誘電体薄膜形成時、あ
るいは結晶化熱処理時に曝される高温酸化雰囲気におい
て、酸素がプラグ電極まで透過することを防止し、コン
タクト不良のないメモリ素子を提供することが可能とな
った。According to the above effects, it is possible to prevent oxygen from penetrating to the plug electrode in a high-temperature oxidizing atmosphere exposed during the formation of the dielectric thin film or the crystallization heat treatment, and to provide a memory element free from contact failure. It has become possible.
【００４８】（実施例３）図３に、本発明による誘電体
素子のキャパシタ部の断面模式図を示す。基板１１０か
ら多結晶シリコンプラグ電極１０６までは実施例１と同
様である。すなわち、基板１１０はＳｉ基板で表面部に
ＭＯＳトランジスタ１１２が形成されている。この基板
上にＳｉＯ2 からなる層間絶縁膜１０８をＣＶＤ法で形
成する。この層間絶縁膜には、パターニングしてエッチ
ングすることでコンタクトホール１１４が形成され、そ
の中にＣＶＤ法により多結晶シリコンよりなるプラグ電
極１０６で埋め込む。この多結晶シリコンプラグは、Ｓ
ｉ基板のＭＯＳ部のうち、ソース／ドレイン領域１０７
に接続されている。(Embodiment 3) FIG. 3 is a schematic sectional view of a capacitor portion of a dielectric element according to the present invention. The steps from the substrate 110 to the polycrystalline silicon plug electrode 106 are the same as in the first embodiment. That is, the substrate 110 is a Si substrate, and the MOS transistor 112 is formed on the surface. On this substrate, an interlayer insulating film 108 made of SiO 2 is formed by a CVD method. A contact hole 114 is formed in the interlayer insulating film by patterning and etching, and the contact hole 114 is filled with a plug electrode 106 made of polycrystalline silicon by a CVD method. This polycrystalline silicon plug is
source / drain region 107 of the MOS portion of the i-substrate
It is connected to the.
【００４９】本実施例では、多結晶シリコンプラグを形
成後、直接酸素バリア機能を有する合金からなる下部電
極１２０を形成する。ここでは、下部電極に用いる合金
を、貴金属元素としてＲｕ、卑金属元素としてＡｌを用
いたＲｕ−Ａｌ合金とした。Ａｌの添加量は原子％で５
％とした。この下部電極は、基板を高周波スパッタ装置
にセットして３００℃に加熱し、Ｒｕ−Ａｌ合金ターゲ
ットを用いてスパッタ成膜することで形成した。In this embodiment, after forming the polycrystalline silicon plug, the lower electrode 120 made of an alloy having an oxygen barrier function is directly formed. Here, the alloy used for the lower electrode was a Ru—Al alloy using Ru as the noble metal element and Al as the base metal element. The addition amount of Al is 5% in atomic%.
%. This lower electrode was formed by setting the substrate in a high frequency sputtering apparatus, heating the substrate to 300 ° C., and forming a film by sputtering using a Ru—Al alloy target.
【００５０】その後、この下部電極を段差を有する形状
に加工し、実施例１と同様な方法でＢＳＴ誘電体薄膜１
０２及びＲｕＯ2 上部電極層１０１を形成して誘電体素
子とした。本実施例による誘電体素子では、下部電極そ
のものに、酸素バリア性を有するＲｕ−Ａｌ合金を用い
ているので、誘電体薄膜成膜中もしくは結晶化熱処理中
に下部電極を通して侵入する酸素を透過することを防ぐ
ことができる。その結果、導電性を劣化させる絶縁層が
形成されず、コンタクト不良のない素子が提供できる。Thereafter, the lower electrode is processed into a shape having a step, and the BST dielectric thin film 1 is formed in the same manner as in the first embodiment.
02 and the RuO 2 upper electrode layer 101 were formed to obtain a dielectric element. In the dielectric element according to the present embodiment, a Ru—Al alloy having an oxygen barrier property is used for the lower electrode itself, so that oxygen penetrating through the lower electrode during the formation of the dielectric thin film or the crystallization heat treatment is transmitted. Can be prevented. As a result, an insulating layer which deteriorates conductivity is not formed, and an element free from contact failure can be provided.
【００５１】本実施例の場合、プラグ電極上に直接下部
電極を形成しているが、プラグ電極と下部電極の間にＴ
ｉＮ，（ＴｉＡｌ）Ｎ等の拡散防止層を備えていても同
様な効果が得られる。In this embodiment, the lower electrode is formed directly on the plug electrode.
Similar effects can be obtained even if a diffusion preventing layer such as iN or (TiAl) N is provided.
【００５２】このＲｕ−Ａｌ合金による下部電極の酸素
バリアとしての作用は、実施例１のＰｔ−Ａｌ酸素バリ
ア合金層の場合と同様、表面及び粒界での緻密な保護性
を持つＡｌ2Ｏ3皮膜の形成によるものである。[0052] acts as an oxygen barrier of the lower electrode by the Ru-Al alloy, as in the case of Pt-Al oxygen barrier alloy layer of Example 1, Al 2 O having a dense protective at the surface and grain boundaries 3 This is due to the formation of a film.
【００５３】以上の効果により、誘電体薄膜形成時、あ
るいは結晶化熱処理時に曝される高温酸化雰囲気におい
て、酸素がプラグ電極まで透過することを防止し、コン
タクト不良のないメモリ素子を提供することが可能とな
った。According to the above effects, it is possible to prevent a permeation of oxygen to the plug electrode in a high-temperature oxidizing atmosphere exposed at the time of forming a dielectric thin film or at the time of crystallization heat treatment, and to provide a memory element free from contact failure. It has become possible.
【００５４】[0054]
【発明の効果】本発明によれば、誘電体をキャパシタに
用いた半導体メモリ装置において、誘電体形成プロセス
後のコンタクト不良を防止できる。According to the present invention, in a semiconductor memory device using a dielectric as a capacitor, contact failure after a dielectric formation process can be prevented.
【図１】本発明の実施例による誘電体素子の断面図であ
る。FIG. 1 is a sectional view of a dielectric device according to an embodiment of the present invention.
【図２】本発明の別の実施例による誘電体素子の断面図
である。FIG. 2 is a sectional view of a dielectric device according to another embodiment of the present invention.
【図３】本発明の別の実施例による誘電体素子の断面図
である。FIG. 3 is a sectional view of a dielectric element according to another embodiment of the present invention.
【図４】Ｐｔ膜の酸素バリア性を模式的に示した図であ
る。FIG. 4 is a diagram schematically showing an oxygen barrier property of a Pt film.
【図５】本発明によるＰｔ−Ａｌ合金膜の酸素バリア性
を模式的に示した図である。FIG. 5 is a diagram schematically showing an oxygen barrier property of a Pt—Al alloy film according to the present invention.
２５…基板、３０…Ｐｔ薄膜、３５…Ｐｔ−Ａｌ薄膜、
４０…Ａｌ2Ｏ3皮膜、１０１…上部電極、１０２…誘電
体薄膜、１０３…下部電極、１０４…酸素バリア層、１
０５…拡散防止層、１０６…プラグ電極、１０７…ソー
ス／ドレイン領域、１０８…層間絶縁膜、１１０…Ｓｉ
基板、１１２…ＭＯＳトランジスタ、１１４…コンタク
トホール、１２０…酸素バリア性下部電極。25 ... substrate, 30 ... Pt thin film, 35 ... Pt-Al thin film,
40: Al 2 O 3 coating, 101: upper electrode, 102: dielectric thin film, 103: lower electrode, 104: oxygen barrier layer, 1
05: diffusion prevention layer, 106: plug electrode, 107: source / drain region, 108: interlayer insulating film, 110: Si
Substrate, 112: MOS transistor, 114: contact hole, 120: oxygen-barrier lower electrode.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8247 29/788 29/792 (72)発明者 鈴木 孝明 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 東山 和寿 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5F001 AD12 AF10 AG21 AG27 5F038 AC02 AC15 AV06 BH07 5F083 AD42 GA30 JA01 JA15 JA31 JA38 JA40 JA43 MA06 MA17 PR21 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification FI FI Theme Court ゛ (Reference) H01L 21/8247 29/788 29/792 (72) Inventor Takaaki Suzuki 7-1 Omikacho, Hitachi City, Ibaraki Prefecture 1 Hitachi, Ltd. Hitachi Research Laboratory (72) Inventor Kazuhisa Higashiyama 7-1-1, Omika-cho, Hitachi City, Ibaraki Prefecture F-term in Hitachi Research Laboratory Hitachi, Ltd. F-term (reference) AV06 BH07 5F083 AD42 GA30 JA01 JA15 JA31 JA38 JA40 JA43 MA06 MA17 PR21
Claims (17)
板上の層間絶縁膜に設けられたコンタクトホール内に形
成されたプラグ電極を介して、前記トランジスタのソー
ス／ドレイン領域に接続された下部電極と、前記下部電
極上に順次積層された誘電体膜，上部電極膜を備えた誘
電体キャパシタにおいて、前記下部電極と前記プラグ電
極が酸化バリア層を介して接続されており、前記酸化バ
リア層が貴金属元素と卑金属元素からなる合金であるこ
とを特徴とする誘電体キャパシタ。A lower electrode connected to a source / drain region of the transistor via a plug electrode formed in a contact hole provided in an interlayer insulating film on a semiconductor substrate having a memory cell transistor; In a dielectric capacitor including a dielectric film and an upper electrode film sequentially laminated on a lower electrode, the lower electrode and the plug electrode are connected via an oxidation barrier layer, and the oxidation barrier layer is formed of a noble metal element. A dielectric capacitor, which is an alloy made of a base metal element.
板上の層間絶縁膜に設けられたコンタクトホール内に形
成されたプラグ電極を介して前記トランジスタのソース
／ドレイン領域に接続された下部電極と、前記下部電極
上に順次積層された誘電体膜，上部電極膜を備えた誘電
体キャパシタにおいて、前記下部電極と前記プラグ電極
が拡散防止層及び酸化バリア層を介して接続されてお
り、前記酸化バリア層が貴金属元素と卑金属元素からな
る合金であることを特徴とする誘電体キャパシタ。2. A lower electrode connected to a source / drain region of a transistor via a plug electrode formed in a contact hole provided in an interlayer insulating film on a semiconductor substrate having a memory cell transistor; In a dielectric capacitor having a dielectric film and an upper electrode film sequentially laminated on an electrode, the lower electrode and the plug electrode are connected via a diffusion prevention layer and an oxidation barrier layer, and the oxidation barrier layer is A dielectric capacitor comprising an alloy comprising a noble metal element and a base metal element.
板上の層間絶縁膜に設けられたコンタクトホール内に形
成されたプラグ電極を介して、前記トランジスタのソー
ス／ドレイン領域に接続された下部電極と、前記下部電
極上に順次積層された誘電体膜，上部電極膜を備えた誘
電体キャパシタにおいて、前記下部電極は貴金属元素と
卑金属元素からなる合金であることを特徴とする誘電体
キャパシタ。A lower electrode connected to a source / drain region of the transistor via a plug electrode formed in a contact hole provided in an interlayer insulating film on the semiconductor substrate having the memory cell transistor; A dielectric capacitor comprising a dielectric film and an upper electrode film sequentially laminated on a lower electrode, wherein the lower electrode is an alloy comprising a noble metal element and a base metal element.
板上の層間絶縁膜に設けられたコンタクトホール内に形
成されたプラグ電極を介して前記トランジスタのソース
／ドレイン領域に接続された下部電極と、前記下部電極
上に順次積層された誘電体膜，上部電極膜を備えた誘電
体キャパシタにおいて、前記下部電極と前記プラグ電極
が酸化バリア層を介して接続されており、前記酸化バリ
ア層が貴金属元素と卑金属元素からなる合金であり、か
つ前記コンタクトホール内に形成されていることを特徴
とする誘電体キャパシタ。4. A lower electrode connected to a source / drain region of said transistor via a plug electrode formed in a contact hole provided in an interlayer insulating film on a semiconductor substrate having a memory cell transistor; In a dielectric capacitor having a dielectric film and an upper electrode film sequentially laminated on an electrode, the lower electrode and the plug electrode are connected via an oxidation barrier layer, and the oxidation barrier layer is formed of a noble metal element and a base metal. A dielectric capacitor, which is an alloy made of an element and is formed in the contact hole.
ｄ，Ａｕ，Ａｇ，Ｃｕ，Ｎｉ，Ｃｏ，Ｒｅのうちから選
ばれた一種以上の金属元素であり、かつ前記卑金属元素
が、Ｐｂ，Ａｌ，Ｓｉ，Ｃｒ，Ｔｉ，Ｂｅの中から選ば
れた一種以上の金属元素であることを特徴とする請求項
１から４のいずれか１項記載の誘電体キャパシタ。5. The method according to claim 1, wherein the noble metal element is Pt, Ir, Ru, P
at least one metal element selected from d, Au, Ag, Cu, Ni, Co, and Re, and the base metal element is selected from Pb, Al, Si, Cr, Ti, and Be. The dielectric capacitor according to any one of claims 1 to 4, wherein the dielectric capacitor is at least one metal element.
ちから選ばれた一種以上の金属元素であり、かつ前記卑
金属元素が、Ｐｂ，Ｓｉ，Ｔｉ，Ｂｅの中から選ばれた
一種以上の金属元素であることを特徴とする請求項１か
ら４のいずれか１項記載の誘電体キャパシタ。6. The method according to claim 1, wherein the noble metal element is at least one metal element selected from Pt, Ir, and Ru, and the base metal element is at least one metal element selected from Pb, Si, Ti, Be. 5. The dielectric capacitor according to claim 1, wherein the dielectric capacitor is a metal element.
ｕ，Ａｇ，Ｃｕ，Ｎｉ，Ｃｏ，Ｒｅのうちから選ばれた
一種以上の金属元素であり、かつ前記卑金属元素が、Ｐ
ｂ，Ａｌ，Ｓｉ，Ｃｒ，Ｔｉ，Ｂｅの中から選ばれた一
種以上の金属元素であることを特徴とする請求項１から
４のいずれか１項記載の誘電体キャパシタ。7. The method according to claim 1, wherein the noble metal element is Ir, Ru, Pd, A
u, Ag, Cu, Ni, Co, Re, and at least one metal element selected from the group consisting of
The dielectric capacitor according to any one of claims 1 to 4, wherein the dielectric capacitor is at least one metal element selected from b, Al, Si, Cr, Ti, and Be.
て、前記卑金属元素の含有量が原子％で１％以上４０％
以下であることを特徴とする誘電体キャパシタ。8. The dielectric element according to claim 6, wherein the content of said base metal element is 1% or more and 40% or less in atomic%.
A dielectric capacitor characterized by the following.
体素子において、前記貴金属元素がＰｔであり、前記卑
金属元素がＰｂであり、Ｐｂの含有量が原子％で５０％
以下であるような合金であることを特徴とする誘電体キ
ャパシタ。9. The dielectric element according to claim 1, wherein said noble metal element is Pt, said base metal element is Pb, and the content of Pb is 50% by atomic%.
A dielectric capacitor, which is an alloy as described below.
前記合金が、Ｐｔ3Ｐｂ の組成式で表されるＬｌ2 型結
晶構造を有する金属間化合物を備えていることを特徴と
する誘電体キャパシタ。10. The ferroelectric device according to claim 9, wherein
A dielectric capacitor, wherein the alloy includes an intermetallic compound having an Ll 2 type crystal structure represented by a composition formula of Pt 3 Pb.
電体素子において、前記貴金属元素がＰｔ，Ｉｒ，Ｒｕ
のうちから選ばれた一種以上の金属元素であり、前記卑
金属元素がＡｌであり、Ａｌの含有量が原子％で３０％
以下であるような合金であることを特徴とする誘電体キ
ャパシタ。11. The dielectric element according to claim 1, wherein said noble metal element is Pt, Ir, Ru.
At least one metal element selected from the group consisting of Al, wherein the base metal element is Al, and the content of Al is 30% by atomic%.
A dielectric capacitor, which is an alloy as described below.
電体素子において、前記拡散防止層が、ＴｉＮ，ＴｉＡ
ｌＮ，ＷＮ，ＣｏＮ、のうちより選ばれた物質であるこ
とを特徴とする誘電体キャパシタ。12. The dielectric device according to claim 1, wherein said diffusion preventing layer is made of TiN, TiO.
A dielectric capacitor, which is a material selected from the group consisting of 1N, WN, and CoN.
トロンチウムからなることを特徴とする請求項１から４
のいずれか１項記載の誘電体キャパシタ。13. The method according to claim 1, wherein said dielectric film is made of barium strontium titanate.
The dielectric capacitor according to any one of the preceding claims.
からなることを特徴とする請求項１から４のいずれか１
項記載の誘電体キャパシタ。14. The method according to claim 1, wherein said dielectric film is made of lead zirconate titanate.
Item 7. The dielectric capacitor according to Item 1.
誘電体キャパシタが、半導体ＭＯＳ部のキャパシタとし
て形成されていることを特徴とする誘電体メモリーセ
ル。15. A dielectric memory cell, wherein the dielectric capacitor according to claim 1 is formed as a capacitor of a semiconductor MOS unit.
有することを特徴とする半導体装置。16. A semiconductor device comprising the dielectric memory cell according to claim 15.
リーセルを有することを特徴とする混載ロジック。17. A mixed logic comprising the ferroelectric memory cell according to claim 15.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10341336A JP2000174224A (en) | 1998-12-01 | 1998-12-01 | Dielectric capacitor, semiconductor device, and mix- integrated logic |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10341336A JP2000174224A (en) | 1998-12-01 | 1998-12-01 | Dielectric capacitor, semiconductor device, and mix- integrated logic |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174224A true JP2000174224A (en) | 2000-06-23 |
Family
ID=18345279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10341336A Pending JP2000174224A (en) | 1998-12-01 | 1998-12-01 | Dielectric capacitor, semiconductor device, and mix- integrated logic |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000174224A (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043440A (en) * | 2000-06-30 | 2002-02-08 | Hynix Semiconductor Inc | Semiconductor memory and its manufacturing method |
| KR100387262B1 (en) * | 2000-12-29 | 2003-06-12 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor in a semiconductor device |
| KR100498588B1 (en) * | 2002-05-18 | 2005-07-01 | 주식회사 하이닉스반도체 | Oxygen barrier and semiconductor devcie having the same |
| US7221015B2 (en) | 2002-03-18 | 2007-05-22 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US8910511B2 (en) | 2010-09-14 | 2014-12-16 | Michelin Recherche Et Technique S.A. | Tire inner liner anomaly probe grounding apparatus and method |
| JP2022525725A (en) * | 2019-02-27 | 2022-05-19 | ケプラー コンピューティング インコーポレイテッド | High density low voltage NVM with unidirectional plate line and bit line as well as pillar capacitors |
| US11659714B1 (en) | 2021-05-07 | 2023-05-23 | Kepler Computing Inc. | Ferroelectric device film stacks with texturing layer, and method of forming such |
| US11765908B1 (en) | 2023-02-10 | 2023-09-19 | Kepler Computing Inc. | Memory device fabrication through wafer bonding |
| US11810608B1 (en) | 2021-06-04 | 2023-11-07 | Kepler Computing Inc. | Manganese or scandium doped multi-element non-linear polar material gain memory bit-cell |
-
1998
- 1998-12-01 JP JP10341336A patent/JP2000174224A/en active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043440A (en) * | 2000-06-30 | 2002-02-08 | Hynix Semiconductor Inc | Semiconductor memory and its manufacturing method |
| KR100387262B1 (en) * | 2000-12-29 | 2003-06-12 | 주식회사 하이닉스반도체 | Method of manufacturing a capacitor in a semiconductor device |
| US7221015B2 (en) | 2002-03-18 | 2007-05-22 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| KR100498588B1 (en) * | 2002-05-18 | 2005-07-01 | 주식회사 하이닉스반도체 | Oxygen barrier and semiconductor devcie having the same |
| US8910511B2 (en) | 2010-09-14 | 2014-12-16 | Michelin Recherche Et Technique S.A. | Tire inner liner anomaly probe grounding apparatus and method |
| JP2022525725A (en) * | 2019-02-27 | 2022-05-19 | ケプラー コンピューティング インコーポレイテッド | High density low voltage NVM with unidirectional plate line and bit line as well as pillar capacitors |
| JP7420822B2 (en) | 2019-02-27 | 2024-01-23 | ケプラー コンピューティング インコーポレイテッド | High density low voltage NVM with unidirectional plate lines and bit lines and pillar capacitors |
| US11659714B1 (en) | 2021-05-07 | 2023-05-23 | Kepler Computing Inc. | Ferroelectric device film stacks with texturing layer, and method of forming such |
| US11716858B1 (en) | 2021-05-07 | 2023-08-01 | Kepler Computing Inc. | Ferroelectric device film stacks with texturing layer which is part of a bottom electrode and a barrier, and method of forming such |
| US11744081B1 (en) | 2021-05-07 | 2023-08-29 | Kepler Computing Inc. | Ferroelectric device film stacks with texturing layer which is part of a bottom electrode, and method of forming such |
| US11810608B1 (en) | 2021-06-04 | 2023-11-07 | Kepler Computing Inc. | Manganese or scandium doped multi-element non-linear polar material gain memory bit-cell |
| US11765908B1 (en) | 2023-02-10 | 2023-09-19 | Kepler Computing Inc. | Memory device fabrication through wafer bonding |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3319994B2 (en) | Semiconductor storage element | |
| US6180974B1 (en) | Semiconductor storage device having a capacitor electrode formed of at least a platinum-rhodium oxide | |
| KR100753574B1 (en) | Process for producing high quality pzt films for ferroelectric memory integrated circuits | |
| US6351006B1 (en) | Ferroelectric capacitor with means to prevent deterioration | |
| US6740533B2 (en) | Semiconductor device having a ferroelectric capacitor and fabrication process thereof | |
| JPH09260600A (en) | Manufacture of semiconductor memory device | |
| JP2000138350A (en) | Manufacture of semiconductor memory device | |
| JP3581114B2 (en) | Diffusion prevention film, method of manufacturing the same, semiconductor memory element and method of manufacturing the same | |
| JP3570153B2 (en) | Electronic material, manufacturing method thereof, dielectric capacitor, nonvolatile memory, and semiconductor device | |
| JP4214553B2 (en) | Dielectric capacitor and nonvolatile memory | |
| JP2000174224A (en) | Dielectric capacitor, semiconductor device, and mix- integrated logic | |
| JP4508492B2 (en) | Semiconductor device having ferroelectric capacitor and method for manufacturing the same | |
| JP2000260954A (en) | Ferroelectrics capacitor, semiconductor device, and manufacture thereof | |
| JP2001127262A (en) | Ferroelectrics capacitor, manufacturing method therefor, and semiconductor device | |
| JPH09246490A (en) | Semiconductor device and manufacture thereof | |
| JP2000022105A (en) | Manufacture of semiconductor device | |
| JP3292699B2 (en) | Semiconductor device and manufacturing method thereof | |
| US6346424B1 (en) | Process for producing high-epsilon dielectric layer or ferroelectric layer | |
| JPH11307736A (en) | Manufacture of semiconductor memory element | |
| JP2002289810A (en) | Semiconductor device and its manufacturing method | |
| JP2000156473A (en) | Semiconductor device, fabrication thereof and fabrication of capacitor | |
| JPH10173149A (en) | Semiconductor device and its manufacture | |
| JP3248475B2 (en) | Method of manufacturing ferroelectric nonvolatile memory cell structure | |
| JPH10107218A (en) | Electrode wiring | |
| JP2003197772A (en) | Capacitor, semiconductor storage device and its manufacturing method |