JP2000137828A - シェーディング演算装置及びこれを用いた画像処理装置 - Google Patents
シェーディング演算装置及びこれを用いた画像処理装置Info
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- JP2000137828A JP2000137828A JP10309740A JP30974098A JP2000137828A JP 2000137828 A JP2000137828 A JP 2000137828A JP 10309740 A JP10309740 A JP 10309740A JP 30974098 A JP30974098 A JP 30974098A JP 2000137828 A JP2000137828 A JP 2000137828A
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Abstract
(57)【要約】
【課題】簡単なハードウエア構成により３次元ＣＧのシ
ェーディングを高速処理する。 【解決手段】 ２n倍された入射光強度（整数）と２n倍
された反射係数（整数）と方向係数（固定小数点数）と
がレジスタＲ１〜Ｒ３に保持され、これらの出力値の積
が乗算回路２１で算出されてレジスタＲ４に保持され
る。環境光、拡散反射光及び鏡面反射光についてこれら
３数が順次レジスタＲ１〜Ｒ３に保持される。環境光は
反射係数が１．０であるとみなす。加算回路２２は、レ
ジスタＲ４とＲ５の出力の和を算出する。レジスタＲ４
には、乗算回路２１の算出結果の第１回と第２回で加算
回路２２の出力値が保持され、第３回でレジスタＲ５が
ゼロクリアされると共に加算回路２２の出力値が反射光
強度値としてレジスタＲ６に保持される。この第１回で
は、１つ前の反射光強度計算の第３回においてレジスタ
Ｒ５がクリアされている。レジスタＲ１〜Ｒ６はいずれ
もｎビットであり、乗算回路２１は積の上位ｎビットの
み算出する。
ェーディングを高速処理する。 【解決手段】 ２n倍された入射光強度（整数）と２n倍
された反射係数（整数）と方向係数（固定小数点数）と
がレジスタＲ１〜Ｒ３に保持され、これらの出力値の積
が乗算回路２１で算出されてレジスタＲ４に保持され
る。環境光、拡散反射光及び鏡面反射光についてこれら
３数が順次レジスタＲ１〜Ｒ３に保持される。環境光は
反射係数が１．０であるとみなす。加算回路２２は、レ
ジスタＲ４とＲ５の出力の和を算出する。レジスタＲ４
には、乗算回路２１の算出結果の第１回と第２回で加算
回路２２の出力値が保持され、第３回でレジスタＲ５が
ゼロクリアされると共に加算回路２２の出力値が反射光
強度値としてレジスタＲ６に保持される。この第１回で
は、１つ前の反射光強度計算の第３回においてレジスタ
Ｒ５がクリアされている。レジスタＲ１〜Ｒ６はいずれ
もｎビットであり、乗算回路２１は積の上位ｎビットの
み算出する。
Description
【０００１】
【発明の属する技術分野】本発明は、３次元ＣＧ処理に
用いられるシェーディング演算装置及びこれを用いた画
像処理装置に関する。
用いられるシェーディング演算装置及びこれを用いた画
像処理装置に関する。
【０００２】
【従来の技術】３次元ＣＧでは、図７に示す如く、物体
を多面体のモデル１０で近似し、これを座標変換によ
り、視点１１からモデル１０への視線方向と直角なスク
リーン１２に投影し、隠面処理を行い、次に光源１３を
考慮してシェーディングを行う。
を多面体のモデル１０で近似し、これを座標変換によ
り、視点１１からモデル１０への視線方向と直角なスク
リーン１２に投影し、隠面処理を行い、次に光源１３を
考慮してシェーディングを行う。
【０００３】スムーズシェーディングでは、多面体近似
されたモデル１０の面が曲面らしく滑らかに見えるよう
にするために、多面体の頂点カラーを決定し、面内のカ
ラーを補間法で決定する。
されたモデル１０の面が曲面らしく滑らかに見えるよう
にするために、多面体の頂点カラーを決定し、面内のカ
ラーを補間法で決定する。
【０００４】OpenGL(Open Graphics Library)では、頂
点Ｐのカラーを次のような項の和として計算する。
点Ｐのカラーを次のような項の和として計算する。
【０００５】 （頂点カラー）＝（その頂点の材質からの放射）＋（その頂点での材質の環境 光特性で拡大縮小される全体的な環境光）＋Σ（光源から適当に減衰された環境 光、拡散反射光及び鏡面反射光の影響） ・・・（１） ここにΣは、各光源についての総和を意味する。この式
（１）の右辺第３項は、１つの光源について、次式で表
される。
（１）の右辺第３項は、１つの光源について、次式で表
される。
【０００６】 （影響）＝（減衰係数）×（スポットライト効果）×（反射光強度Ｌ） ・・・（２） この反射光強度Ｌは、モデル１０の頂点Ｐでのベクトル
ｅの方向への反射光光強度であり、次式で表される。
ｅの方向への反射光光強度であり、次式で表される。
【０００７】 Ｌ＝（環境光の項）＋（拡散反射光の項）＋（鏡面反射光の項） ＝Ａml×Ａmm＋Ｍln×Ｄil×Ｄim＋Ｍsn×Ｓpl×Ｓpm ・・・（３） ここに、Ａmlは環境光の強さであり、Ｄil及びＳplは光
源１３から頂点Ｐへの入射光の強度である。Ａml、Ｄim
及びＳpmはそれぞれ環境光反射係数、拡散反射係数及び
鏡面反射係数である。また、方向係数Ｍln及びＭsnは次
式で表される。
源１３から頂点Ｐへの入射光の強度である。Ａml、Ｄim
及びＳpmはそれぞれ環境光反射係数、拡散反射係数及び
鏡面反射係数である。また、方向係数Ｍln及びＭsnは次
式で表される。
【０００８】Ｍln＝Ｍａｘ［ｌ・ｎ，０］ Ｍsn＝Ｍａｘ［ｓ・ｎ，０］ これらの式中の記号の意味は次の通りである。すなわ
ち、図７に示す如く、頂点Ｐから視点１１への単位ベク
トルをｅ、頂点Ｐから光源１３への単位ベクトルをｌ、
頂点Ｐの法線ベクトルをｎ（頂点Ｐを有する平面１０１
〜１０４の各単位法線ベクトルの平均値）、ベクトルｓ
をベクトルｌとベクトルｅの和の方向の単位ベクトルと
定義する。また、任意のベクトルａとベクトルｂとの内
積をａ・ｂで表し、２数ｃとｄの大きい方の値をＭａｘ
［ｃ，ｄ］で表す。
ち、図７に示す如く、頂点Ｐから視点１１への単位ベク
トルをｅ、頂点Ｐから光源１３への単位ベクトルをｌ、
頂点Ｐの法線ベクトルをｎ（頂点Ｐを有する平面１０１
〜１０４の各単位法線ベクトルの平均値）、ベクトルｓ
をベクトルｌとベクトルｅの和の方向の単位ベクトルと
定義する。また、任意のベクトルａとベクトルｂとの内
積をａ・ｂで表し、２数ｃとｄの大きい方の値をＭａｘ
［ｃ，ｄ］で表す。
【０００９】
【発明が解決しようとする課題】３次元ＣＧのシェーデ
ィングでは、多面体モデルの１つの頂点について、３原
色の各々につき反射光強度Ｌの計算を行い、これらに重
みを付けて加算し、光源が複数ある場合にはその各々に
ついてこのような計算を行う必要がある。また、算出さ
れた反射光強度Ｌを用いて上式（１）を計算する必要が
ある。さらに、多面体モデルの各頂点についてこの計算
を繰り返し、面内での補間計算を行う必要があるので、
高速処理が要求される。
ィングでは、多面体モデルの１つの頂点について、３原
色の各々につき反射光強度Ｌの計算を行い、これらに重
みを付けて加算し、光源が複数ある場合にはその各々に
ついてこのような計算を行う必要がある。また、算出さ
れた反射光強度Ｌを用いて上式（１）を計算する必要が
ある。さらに、多面体モデルの各頂点についてこの計算
を繰り返し、面内での補間計算を行う必要があるので、
高速処理が要求される。
【００１０】従来では、このような計算をソフトウエア
により行っていたので、処理速度が遅いという問題があ
った。頂点カラーの計算を全てハードウェアで行うと、
その構成が複雑になる。
により行っていたので、処理速度が遅いという問題があ
った。頂点カラーの計算を全てハードウェアで行うと、
その構成が複雑になる。
【００１１】本発明の目的は、このような問題点に鑑
み、簡単なハードウエア構成により３次元ＣＧのシェー
ディングを高速処理することが可能なシェーディング演
算装置及びこれを用いた画像処理装置を提供することに
ある。
み、簡単なハードウエア構成により３次元ＣＧのシェー
ディングを高速処理することが可能なシェーディング演
算装置及びこれを用いた画像処理装置を提供することに
ある。
【００１２】
【課題を解決するための手段及びその作用効果】請求項
１のシェーディング演算装置では、第１〜第３入力値の
積を算出する乗算回路と、該乗算回路の出力値と累積加
算値との和を算出する加算回路と、該乗算回路の算出結
果の第１回と第２回で該加算回路の出力値を該累積加算
値とし、該乗算回路の算出結果の第３回で該累積加算値
をゼロクリアすると共に該加算回路の出力値をシェーデ
ィング演算装置の出力値とする制御回路とを有する。
１のシェーディング演算装置では、第１〜第３入力値の
積を算出する乗算回路と、該乗算回路の出力値と累積加
算値との和を算出する加算回路と、該乗算回路の算出結
果の第１回と第２回で該加算回路の出力値を該累積加算
値とし、該乗算回路の算出結果の第３回で該累積加算値
をゼロクリアすると共に該加算回路の出力値をシェーデ
ィング演算装置の出力値とする制御回路とを有する。
【００１３】例えば、２n倍された入射光強度（整数）
と２n倍された反射係数（整数）と方向係数（固定小数
点数）とがそれぞれ第１〜第３入力値として乗算回路に
供給される。環境光、拡散反射光及び鏡面反射光につい
て順次、これら３数が乗算回路に供給される。環境光は
反射係数が１．０であるとみなす。上記第１回では、１
つ前の反射光強度計算の第３回において累積加算値がゼ
ロクリアされている。
と２n倍された反射係数（整数）と方向係数（固定小数
点数）とがそれぞれ第１〜第３入力値として乗算回路に
供給される。環境光、拡散反射光及び鏡面反射光につい
て順次、これら３数が乗算回路に供給される。環境光は
反射係数が１．０であるとみなす。上記第１回では、１
つ前の反射光強度計算の第３回において累積加算値がゼ
ロクリアされている。
【００１４】請求項１のシェーディング演算装置によれ
ば、簡単なハードウエア構成により上式（３）の反射光
強度Ｌの値を、ソフトウェアによる場合よりも高速に算
出することができる。さらに、このシェーディング演算
装置と組み合わされて使用される画像プロセッサはシェ
ーディング演算装置と並列して他の処理を行うことがで
きるので、３次元ＣＧのシェーディング（上式（１）の
計算）を高速処理することが可能となる。
ば、簡単なハードウエア構成により上式（３）の反射光
強度Ｌの値を、ソフトウェアによる場合よりも高速に算
出することができる。さらに、このシェーディング演算
装置と組み合わされて使用される画像プロセッサはシェ
ーディング演算装置と並列して他の処理を行うことがで
きるので、３次元ＣＧのシェーディング（上式（１）の
計算）を高速処理することが可能となる。
【００１５】請求項２のシェーディング演算装置では、
請求項１において、上記第１〜第３値をそれぞれ保持し
て上記乗算回路に供給する第１〜第３レジスタと、該乗
算回路の出力値を保持して上記加算回路に供給する第４
レジスタと、上記累積加算値を保持して該加算回路に供
給する第５レジスタと、上記シェーディング演算装置の
出力値を保持する第６レジスタとを有する。
請求項１において、上記第１〜第３値をそれぞれ保持し
て上記乗算回路に供給する第１〜第３レジスタと、該乗
算回路の出力値を保持して上記加算回路に供給する第４
レジスタと、上記累積加算値を保持して該加算回路に供
給する第５レジスタと、上記シェーディング演算装置の
出力値を保持する第６レジスタとを有する。
【００１６】請求項３のシェーディング演算装置では、
請求項２において、上記制御回路は、周期的な第１クロ
ックを上記第１〜４レジスタのクロック入力端に供給
し、該第１クロックのパルスを２個毎に１個間引いたも
のに相当する第２クロックを上記第５レジスタのクロッ
ク入力端に供給し、該第１クロックと該第２クロックと
の排他的論理和に相当する第３クロックを上記第６レジ
スタのクロック入力端及び該第５レジスタのクリア入力
端に供給する。
請求項２において、上記制御回路は、周期的な第１クロ
ックを上記第１〜４レジスタのクロック入力端に供給
し、該第１クロックのパルスを２個毎に１個間引いたも
のに相当する第２クロックを上記第５レジスタのクロッ
ク入力端に供給し、該第１クロックと該第２クロックと
の排他的論理和に相当する第３クロックを上記第６レジ
スタのクロック入力端及び該第５レジスタのクリア入力
端に供給する。
【００１７】このシェーディング演算装置によれば、制
御回路の構成が簡単になる。
御回路の構成が簡単になる。
【００１８】請求項４のシェーディング演算装置では、
請求項３において、上記乗算回路は、上記第１入力値と
上記第２入力値との積を算出する第１乗算回路と、この
積と上記第３入力値との積を算出する第２乗算回路とを
有する。
請求項３において、上記乗算回路は、上記第１入力値と
上記第２入力値との積を算出する第１乗算回路と、この
積と上記第３入力値との積を算出する第２乗算回路とを
有する。
【００１９】このシェーディング演算装置によれば、３
入力乗算回路の構成が簡単になる。
入力乗算回路の構成が簡単になる。
【００２０】請求項５のシェーディング演算装置では、
請求項４において、上記第１〜第３入力値はいずれもｎ
ビットであり、上記第１及び第２乗算回路はいずれも上
位ｎビットのみ出力する。
請求項４において、上記第１〜第３入力値はいずれもｎ
ビットであり、上記第１及び第２乗算回路はいずれも上
位ｎビットのみ出力する。
【００２１】このシェーディング演算装置によれば、第
１及び第２乗算回路をいずれも、積の上位ｎビットのみ
算出するように構成すればよいので、その構成が簡単に
なる。また、積の上位ｎビットのみ算出することによ
り、積←積／２nの除算と近似とを同時に行ったことに
なるので、計算が簡単化される。
１及び第２乗算回路をいずれも、積の上位ｎビットのみ
算出するように構成すればよいので、その構成が簡単に
なる。また、積の上位ｎビットのみ算出することによ
り、積←積／２nの除算と近似とを同時に行ったことに
なるので、計算が簡単化される。
【００２２】請求項６のシェーディング演算装置では、
請求項５において、上記第１及び第２入力値は整数であ
り、上記第３入力値は固定小数点数である。
請求項５において、上記第１及び第２入力値は整数であ
り、上記第３入力値は固定小数点数である。
【００２３】このシェーディング演算装置によれば、１
である場合も含めて第３入力値を固定小数点数とするこ
とにより、累積加算において小数点位置合わせが不要に
なるので、ハードウエア構成がさらに簡単になる。
である場合も含めて第３入力値を固定小数点数とするこ
とにより、累積加算において小数点位置合わせが不要に
なるので、ハードウエア構成がさらに簡単になる。
【００２４】請求項７のシェーディング演算装置では、
請求項１乃至６のいずれか１つにおいて、３次元ＣＧの
スムーズシェーディングにおける頂点カラーを計算する
ために、３原色の各々のデータに対応して上記乗算回路
及び上記加算回路を３組有し、上記制御回路が該３組に
ついて共通に用いられる。
請求項１乃至６のいずれか１つにおいて、３次元ＣＧの
スムーズシェーディングにおける頂点カラーを計算する
ために、３原色の各々のデータに対応して上記乗算回路
及び上記加算回路を３組有し、上記制御回路が該３組に
ついて共通に用いられる。
【００２５】このシェーディング演算装置によれば、１
つのシェーディング演算装置で３原色の各々に対する反
射光強度Ｌの値を同時に算出することができる。また、
制御回路を３原色の各々について共通に用いることがで
きるので、構成が簡単になる。
つのシェーディング演算装置で３原色の各々に対する反
射光強度Ｌの値を同時に算出することができる。また、
制御回路を３原色の各々について共通に用いることがで
きるので、構成が簡単になる。
【００２６】請求項８のシェーディング演算装置では、
請求項２乃至７のいずれか１つにおいて、上記第１〜３
レジスタの前段に備えられたＦＩＦＯバッファ記憶部を
さらに有する。
請求項２乃至７のいずれか１つにおいて、上記第１〜３
レジスタの前段に備えられたＦＩＦＯバッファ記憶部を
さらに有する。
【００２７】請求項９の画像処理装置では、シェーディ
ング処理を行う画像プロセッサと、該画像プロセッサか
ら供給される上記第１〜第３入力値に基づいて反射光強
度を算出しこれを該画像プロセッサへ供給する請求項８
記載のシェーディング演算装置とを有する。
ング処理を行う画像プロセッサと、該画像プロセッサか
ら供給される上記第１〜第３入力値に基づいて反射光強
度を算出しこれを該画像プロセッサへ供給する請求項８
記載のシェーディング演算装置とを有する。
【００２８】
【発明の実施の形態】以下、図面に基づいて本発明の実
施形態を説明する。
施形態を説明する。
【００２９】［第１実施形態］上述の頂点カラーの計算
式（１）においては、上式（３）の反射光強度Ｌの計算
時間が最も長くなる。そこで、この反射光強度Ｌの値を
ハードウエアで計算する。
式（１）においては、上式（３）の反射光強度Ｌの計算
時間が最も長くなる。そこで、この反射光強度Ｌの値を
ハードウエアで計算する。
【００３０】式（３）において、環境光の項は、（入射
光強度）×（反射係数）であって、２数の積であるが、
拡散反射光の項及び鏡面反射光の項は、（入射光強度）
×（反射係数）×（方向係数）であって、いずれも３数
の積である。また、方向係数は１以下の数である。そこ
で、環境光の項については、（方向係数）＝１を乗じて
３数の積とし、各項の計算を同一ハードウエアで順次行
うことにより、ハードウエア構成を簡単化する。
光強度）×（反射係数）であって、２数の積であるが、
拡散反射光の項及び鏡面反射光の項は、（入射光強度）
×（反射係数）×（方向係数）であって、いずれも３数
の積である。また、方向係数は１以下の数である。そこ
で、環境光の項については、（方向係数）＝１を乗じて
３数の積とし、各項の計算を同一ハードウエアで順次行
うことにより、ハードウエア構成を簡単化する。
【００３１】前記１も含め方向係数はすべて固定小数点
数とする。このようにすれば、累積加算において小数点
位置合わせが不要になるので、ハードウエア構成がさら
に簡単になる。
数とする。このようにすれば、累積加算において小数点
位置合わせが不要になるので、ハードウエア構成がさら
に簡単になる。
【００３２】図１は、このような考えを採用したシェー
ディング演算装置２０の概略構成を示すブロック図であ
る。
ディング演算装置２０の概略構成を示すブロック図であ
る。
【００３３】シェーディング演算装置２０は、演算回路
として乗算回路２１と加算回路２２とを備えている。乗
算回路２１は、上記各項の３数の積を算出するためのも
のであり、加算回路２２は、この積と、前回までの積の
累積加算値との和を算出するためのものである。
として乗算回路２１と加算回路２２とを備えている。乗
算回路２１は、上記各項の３数の積を算出するためのも
のであり、加算回路２２は、この積と、前回までの積の
累積加算値との和を算出するためのものである。
【００３４】シェーディング演算装置２０はさらに、デ
ータ保持用のレジスタＲ１〜Ｒ６を備えている。レジス
タＲ１〜Ｒ３はそれぞれ、入力される入射光強度、反射
係数及び方向係数を保持し、データＤ１〜Ｄ３として乗
算回路２１に供給する。レジスタＲ４は、乗算回路２１
から出力される積を保持し、データＤ４として加算回路
２２の一方の入力端に供給する。レジスタＲ５は、加算
回路２２から出力される前回までの累積加算値を保持
し、データＤ５として加算回路２２の他方の入力端に供
給する。この累積加算値は、レジスタＲ６にも供給され
る。
ータ保持用のレジスタＲ１〜Ｒ６を備えている。レジス
タＲ１〜Ｒ３はそれぞれ、入力される入射光強度、反射
係数及び方向係数を保持し、データＤ１〜Ｄ３として乗
算回路２１に供給する。レジスタＲ４は、乗算回路２１
から出力される積を保持し、データＤ４として加算回路
２２の一方の入力端に供給する。レジスタＲ５は、加算
回路２２から出力される前回までの累積加算値を保持
し、データＤ５として加算回路２２の他方の入力端に供
給する。この累積加算値は、レジスタＲ６にも供給され
る。
【００３５】レジスタＲ１〜Ｒ６はいずれもｎビット、
例えばｎ＝８である。レジスタＲ１及びＲ２に供給され
るデータはいずれも（２n−１）倍された整数である。
これに対し、レジスタＲ３に供給されるＭln及びＳpmは
いずれも、固定少数点数である。
例えばｎ＝８である。レジスタＲ１及びＲ２に供給され
るデータはいずれも（２n−１）倍された整数である。
これに対し、レジスタＲ３に供給されるＭln及びＳpmは
いずれも、固定少数点数である。
【００３６】乗算回路２１は、積の上位ｎビットのみ算
出するように、構成が簡単化されている。また、積の上
位ｎビットのみ算出することにより、積←積／２nの除
算と近似とを同時に行ったことになるので、計算が簡単
化される。乗算回路２１の出力は、整数値である。
出するように、構成が簡単化されている。また、積の上
位ｎビットのみ算出することにより、積←積／２nの除
算と近似とを同時に行ったことになるので、計算が簡単
化される。乗算回路２１の出力は、整数値である。
【００３７】乗算回路２１は、例えば図２に示す如く、
データＤ１とＤ２の積を算出する乗算回路２１１と、こ
の積とデータＤ３との積を算出する乗算回路２１２とを
備えている。乗算回路２１１及び２１２はいずれも、そ
の積の上位ｎビットのみ算出するように、構成が簡単化
されている。
データＤ１とＤ２の積を算出する乗算回路２１１と、こ
の積とデータＤ３との積を算出する乗算回路２１２とを
備えている。乗算回路２１１及び２１２はいずれも、そ
の積の上位ｎビットのみ算出するように、構成が簡単化
されている。
【００３８】乗算回路２１及び加算回路２２は、クロッ
クと非同期で動作する。これに対し、レジスタＲ１〜Ｒ
６は制御回路２３からのクロックに同期して動作する。
クと非同期で動作する。これに対し、レジスタＲ１〜Ｒ
６は制御回路２３からのクロックに同期して動作する。
【００３９】レジスタＲ１〜Ｒ４のクロック入力端ＣＫ
には、制御回路２３から図３に示すような周期的なクロ
ックＣＬＫ１が供給される。レジスタＲ５のクロック入
力端ＣＫには、制御回路２３から図３に示すような、ク
ロックＣＬＫ１のパルスを２個毎に１個間引いたものに
相当するクロックＣＬＫ２が供給される。レジスタＲ５
のクリア入力端ＣＬＲ及びレジスタＲ６のクロック入力
端ＣＫには、制御回路２３から図３に示すような、クロ
ックＣＬＫ１とクロックＣＬＫ２との排他的論理和に相
当するクロックＣＬＫ３が供給される。
には、制御回路２３から図３に示すような周期的なクロ
ックＣＬＫ１が供給される。レジスタＲ５のクロック入
力端ＣＫには、制御回路２３から図３に示すような、ク
ロックＣＬＫ１のパルスを２個毎に１個間引いたものに
相当するクロックＣＬＫ２が供給される。レジスタＲ５
のクリア入力端ＣＬＲ及びレジスタＲ６のクロック入力
端ＣＫには、制御回路２３から図３に示すような、クロ
ックＣＬＫ１とクロックＣＬＫ２との排他的論理和に相
当するクロックＣＬＫ３が供給される。
【００４０】本第１実施形態では、３原色の各々に対す
る上式（３）の計算を並列処理するために、上記のよう
に構成されたシェーディング演算装置２０を３個用い
る。
る上式（３）の計算を並列処理するために、上記のよう
に構成されたシェーディング演算装置２０を３個用い
る。
【００４１】次に、このシェーディング演算装置２０の
動作を、図３及び図４に示すタイムチャートを参照して
説明する。図３及び図４中のＤｉｊは、Ｔ＝ｊで変化し
たデータＤｉを示している。
動作を、図３及び図４に示すタイムチャートを参照して
説明する。図３及び図４中のＤｉｊは、Ｔ＝ｊで変化し
たデータＤｉを示している。
【００４２】（Ｔ＝０）クロックＣＬＫ１の立ち上がり
のタイミングで、レジスタＲ１〜Ｒ３にそれぞれＡml、
Ａmm及び１．０が保持され、これらがデータＤ１〜Ｄ３
として乗算回路２１に供給される。
のタイミングで、レジスタＲ１〜Ｒ３にそれぞれＡml、
Ａmm及び１．０が保持され、これらがデータＤ１〜Ｄ３
として乗算回路２１に供給される。
【００４３】（Ｔ＝１）クロックＣＬＫ１の立ち上がり
時点迄に、乗算回路２１から出力される積が確定してお
り、これがクロックＣＬＫ１の立ち上がりのタイミング
でレジスタＲ４に保持され、その値Ｄ４＝Ａml×Ａmm×
１．０が加算回路２２の一方の入力端に供給される。ま
た、クロックＣＬＫ３の立ち上がりのタイミングでレジ
スタＲ５がゼロクリアされ、Ｄ５＝０が加算回路２２の
他方の入力端に供給される。他方では、クロックＣＬＫ
１の立ち上がりのタイミングでレジスタＲ１〜Ｒ３にそ
れぞれＤil、Ｄim及びＭlnが保持され、これらがデータ
Ｄ１〜Ｄ３として乗算回路２１に供給される。
時点迄に、乗算回路２１から出力される積が確定してお
り、これがクロックＣＬＫ１の立ち上がりのタイミング
でレジスタＲ４に保持され、その値Ｄ４＝Ａml×Ａmm×
１．０が加算回路２２の一方の入力端に供給される。ま
た、クロックＣＬＫ３の立ち上がりのタイミングでレジ
スタＲ５がゼロクリアされ、Ｄ５＝０が加算回路２２の
他方の入力端に供給される。他方では、クロックＣＬＫ
１の立ち上がりのタイミングでレジスタＲ１〜Ｒ３にそ
れぞれＤil、Ｄim及びＭlnが保持され、これらがデータ
Ｄ１〜Ｄ３として乗算回路２１に供給される。
【００４４】（Ｔ＝２）クロックＣＬＫ２の立ち上がり
時点迄に、加算回路２２から出力される和Ａml×Ａmmが
確定しており、これが累積加算値としてクロックＣＬＫ
２の立ち上がりのタイミングでレジスタＲ５に保持され
る。これと同時に、すなわち、クロックＣＬＫ１の立ち
上がりのタイミングで、レジスタＲ４にＤil×Ｄim×Ｍ
lnが保持され、レジスタＲ１〜Ｒ３にそれぞれＳpl、Ｓ
pm及びＭsnが保持される。
時点迄に、加算回路２２から出力される和Ａml×Ａmmが
確定しており、これが累積加算値としてクロックＣＬＫ
２の立ち上がりのタイミングでレジスタＲ５に保持され
る。これと同時に、すなわち、クロックＣＬＫ１の立ち
上がりのタイミングで、レジスタＲ４にＤil×Ｄim×Ｍ
lnが保持され、レジスタＲ１〜Ｒ３にそれぞれＳpl、Ｓ
pm及びＭsnが保持される。
【００４５】（Ｔ＝３）クロックＣＬＫ２の立ち上がり
のタイミングでレジスタＲ５に累積加算値（Ａml×Ａmm
＋Ｄil×Ｄim×Ｍln）が保持される。クロックＣＬＫ１
の立ち上がりのタイミングで、レジスタＲ４にＳpl×Ｓ
pm×Ｍsnが保持され、レジスタＲ１〜Ｒ３にそれぞれ次
の反射光強度Ｌの値を計算するための（第２組の）Ａm
l、Ａmm及び１が保持され、これらがデータＤ１〜Ｄ３
として乗算回路２１に供給される。
のタイミングでレジスタＲ５に累積加算値（Ａml×Ａmm
＋Ｄil×Ｄim×Ｍln）が保持される。クロックＣＬＫ１
の立ち上がりのタイミングで、レジスタＲ４にＳpl×Ｓ
pm×Ｍsnが保持され、レジスタＲ１〜Ｒ３にそれぞれ次
の反射光強度Ｌの値を計算するための（第２組の）Ａm
l、Ａmm及び１が保持され、これらがデータＤ１〜Ｄ３
として乗算回路２１に供給される。
【００４６】（Ｔ＝４）クロックＣＬＫ３の立ち上がり
のタイミングでレジスタＲ６に、反射光強度である累積
加算値Ｌ＝（Ａml×Ａmm＋Ｄil×Ｄim×Ｍln＋Ｓpl×Ｓ
pm×Ｍsn）が保持され、データＤ６としてシェーディン
グ演算装置２０から出力される。また、クロックＣＬＫ
３の立ち上がりのタイミングでレジスタＲ５がゼロクリ
アされ、Ｄ５＝０が加算回路２２の他方の入力端に供給
される。他方では、クロックＣＬＫ１の立ち上がりのタ
イミングで、レジスタＲ４に第２組のＤ４＝Ａml×Ａmm
が保持され、レジスタＲ１〜Ｒ３にそれぞれ第２組のＤ
il、Ｄim及びＭlnが保持され、これらがデータＤ１〜Ｄ
３として乗算回路２１に供給される。
のタイミングでレジスタＲ６に、反射光強度である累積
加算値Ｌ＝（Ａml×Ａmm＋Ｄil×Ｄim×Ｍln＋Ｓpl×Ｓ
pm×Ｍsn）が保持され、データＤ６としてシェーディン
グ演算装置２０から出力される。また、クロックＣＬＫ
３の立ち上がりのタイミングでレジスタＲ５がゼロクリ
アされ、Ｄ５＝０が加算回路２２の他方の入力端に供給
される。他方では、クロックＣＬＫ１の立ち上がりのタ
イミングで、レジスタＲ４に第２組のＤ４＝Ａml×Ａmm
が保持され、レジスタＲ１〜Ｒ３にそれぞれ第２組のＤ
il、Ｄim及びＭlnが保持され、これらがデータＤ１〜Ｄ
３として乗算回路２１に供給される。
【００４７】このような処理が繰り返して行われること
により反射光強度Ｌの値が順次算出される。第１組のデ
ータを用いて反射光強度Ｌの値を得るのにクロックＣＬ
Ｋ１の４周期を必要とするが、パイプライン処理が行わ
れているので、第２組以降のデータを用いて反射光強度
Ｌの値を得るのに必要な時間は、図３及び図４に示す如
く、クロックＣＬＫ１の３周期である。
により反射光強度Ｌの値が順次算出される。第１組のデ
ータを用いて反射光強度Ｌの値を得るのにクロックＣＬ
Ｋ１の４周期を必要とするが、パイプライン処理が行わ
れているので、第２組以降のデータを用いて反射光強度
Ｌの値を得るのに必要な時間は、図３及び図４に示す如
く、クロックＣＬＫ１の３周期である。
【００４８】本第１実施形態によれば、図１に示すよう
な簡単なハードウエア構成により上式（３）の反射光強
度Ｌの値を、ソフトウェアによる場合よりも高速に算出
することができる。
な簡単なハードウエア構成により上式（３）の反射光強
度Ｌの値を、ソフトウェアによる場合よりも高速に算出
することができる。
【００４９】なお、１つのシェーディング演算装置２０
を用い、三原色の各々に対応した反射光強度Ｌの値をシ
ーケンシャルに算出してもよい。
を用い、三原色の各々に対応した反射光強度Ｌの値をシ
ーケンシャルに算出してもよい。
【００５０】［第２実施形態］図５は、本発明の第２実
施形態のシェーディング演算装置２０Ａと画像プロセッ
サ３０との組の画像装置概略構成を示すブロック図であ
る。
施形態のシェーディング演算装置２０Ａと画像プロセッ
サ３０との組の画像装置概略構成を示すブロック図であ
る。
【００５１】シェーディング演算装置２０Ａは、レジス
タＲ１〜Ｒ３の前段に、ＦＩＦＯのバッファメモリ又は
バッファレジスタ（データキュー）２３を備えている。
タＲ１〜Ｒ３の前段に、ＦＩＦＯのバッファメモリ又は
バッファレジスタ（データキュー）２３を備えている。
【００５２】画像プロセッサ３０は、シェーディング演
算装置２０Ａの助けを借りて３次元ＣＧのシェーディン
グ処理を行う。画像プロセッサ３０は、シェーディング
演算装置２０ＡのＦＩＦＯバッファ２３に、図１の装置
２０へのデータを供給し、装置２０Ａから反射光強度Ｌ
を受け取る。
算装置２０Ａの助けを借りて３次元ＣＧのシェーディン
グ処理を行う。画像プロセッサ３０は、シェーディング
演算装置２０ＡのＦＩＦＯバッファ２３に、図１の装置
２０へのデータを供給し、装置２０Ａから反射光強度Ｌ
を受け取る。
【００５３】この第２実施形態によれば、ＦＩＦＯバッ
ファ２３により画像プロセッサ３０とシェーディング演
算装置２０Ａとのシステムの処理速度が向上する。
ファ２３により画像プロセッサ３０とシェーディング演
算装置２０Ａとのシステムの処理速度が向上する。
【００５４】また、画像プロセッサ３０はシェーディン
グ演算装置２０と並列して他の処理を行うことができる
ので、３次元ＣＧのシェーディングを高速処理すること
が可能となる。
グ演算装置２０と並列して他の処理を行うことができる
ので、３次元ＣＧのシェーディングを高速処理すること
が可能となる。
【００５５】［第３実施形態］図６は、本発明の第３実
施形態のシェーディング演算装置２０Ｂを示すブロック
図である。
施形態のシェーディング演算装置２０Ｂを示すブロック
図である。
【００５６】この装置２０Ｂでは、制御回路２３以外に
ついて、３原色の各々に対応して図１のシェーディング
演算装置２０内の構成を３組揃え、制御回路２３をこの
３組に共通に用いている。図６中、符号に付したＲ、Ｇ
及びＢはそれぞれ３原色の赤色、緑色及び青色に関する
ものであることを示している。
ついて、３原色の各々に対応して図１のシェーディング
演算装置２０内の構成を３組揃え、制御回路２３をこの
３組に共通に用いている。図６中、符号に付したＲ、Ｇ
及びＢはそれぞれ３原色の赤色、緑色及び青色に関する
ものであることを示している。
【００５７】乗算回路２１Ａは、３原色の各々に対応し
て３入力の乗算回路２１Ｒ、２１Ｇ及び２１Ｂを備えて
いる。加算回路２２Ａは、３原色の各々に対応して２入
力の加算回路２２Ｒ、２２Ｇ及び２２Ｂを備えている。
ｉ＝１〜６の各々について、レジスタＲｉＡは、３原色
の各々に対応したレジスタフィールドＲｉＲ、ＲｉＧ及
びＲｉＢを備えている。制御回路２３から各レジスタへ
のクロックの供給は、３原色の各々について図１の場合
と同じである。
て３入力の乗算回路２１Ｒ、２１Ｇ及び２１Ｂを備えて
いる。加算回路２２Ａは、３原色の各々に対応して２入
力の加算回路２２Ｒ、２２Ｇ及び２２Ｂを備えている。
ｉ＝１〜６の各々について、レジスタＲｉＡは、３原色
の各々に対応したレジスタフィールドＲｉＲ、ＲｉＧ及
びＲｉＢを備えている。制御回路２３から各レジスタへ
のクロックの供給は、３原色の各々について図１の場合
と同じである。
【００５８】本第３実施形態によれば、１つのシェーデ
ィング演算装置２０Ｂで３原色の各々に対する反射光強
度Ｌの値を同時に算出することができる。また、制御回
路２３を３原色の各々について共通に用いることができ
るので、図１のシェーディング演算装置２０を３組揃え
るよりも構成が簡単になる。
ィング演算装置２０Ｂで３原色の各々に対する反射光強
度Ｌの値を同時に算出することができる。また、制御回
路２３を３原色の各々について共通に用いることができ
るので、図１のシェーディング演算装置２０を３組揃え
るよりも構成が簡単になる。
【図１】本発明の第１実施形態のシェーディング演算装
置概略構成を示すブロック図である。
置概略構成を示すブロック図である。
【図２】図１中の乗算回路の概略構成例を示すブロック
図である。
図である。
【図３】図１の装置の動作を示すタイムチャートであ
る。
る。
【図４】図３の続きを示すタイムチャートである。
【図５】本発明の第２実施形態の画像処理装置の概略構
成を示すブロック図である。
成を示すブロック図である。
【図６】本発明の第３実施形態のシェーディング演算装
置概略構成を示すブロック図である。
置概略構成を示すブロック図である。
【図７】３次元ＣＧのシェーディングにおける従来の頂
点カラー計算の説明図である。
点カラー計算の説明図である。
【符号の説明】 １０ モデル １１ 視点 １２ スクリーン １３ 光源 １０１〜１０４ 平面 ２０、２０Ａ、２０Ｂ シェーディング演算装置 ２１、２１Ａ、２１１、２１２、２１Ｒ、２１Ｇ、２１
Ｂ 乗算回路 ２２、２２Ａ、２２Ｒ、２２Ｇ、２２Ｂ 加算回路 Ｒ１〜Ｒ６、Ｒ１Ａ〜Ｒ６Ａ レジスタ ２３ 制御回路 Ｄ１〜Ｄ６ データ
Ｂ 乗算回路 ２２、２２Ａ、２２Ｒ、２２Ｇ、２２Ｂ 加算回路 Ｒ１〜Ｒ６、Ｒ１Ａ〜Ｒ６Ａ レジスタ ２３ 制御回路 Ｄ１〜Ｄ６ データ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 栄介 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B080 AA13 GA11
Claims (9)
- 【請求項１】 第１〜第３入力値の積を算出する乗算回
路と、 該乗算回路の出力値と累積加算値との和を算出する加算
回路と、 該乗算回路の算出結果の第１回と第２回で該加算回路の
出力値を該累積加算値とし、該乗算回路の算出結果の第
３回で該累積加算値をゼロクリアすると共に該加算回路
の出力値をシェーディング演算装置の出力値とする制御
回路と、 を有することを特徴とするシェーディング演算装置。 - 【請求項２】 上記第１〜第３値をそれぞれ保持して上
記乗算回路に供給する第１〜第３レジスタと、 該乗算回路の出力値を保持して上記加算回路に供給する
第４レジスタと、 上記累積加算値を保持して該加算回路に供給する第５レ
ジスタと、 上記シェーディング演算装置の出力値を保持する第６レ
ジスタと、 を有することを特徴とする請求項１記載のシェーディン
グ演算装置。 - 【請求項３】 上記制御回路は、周期的な第１クロック
を上記第１〜４レジスタのクロック入力端に供給し、該
第１クロックのパルスを２個毎に１個間引いたものに相
当する第２クロックを上記第５レジスタのクロック入力
端に供給し、該第１クロックと該第２クロックとの排他
的論理和に相当する第３クロックを上記第６レジスタの
クロック入力端及び該第５レジスタのクリア入力端に供
給することを特徴とする請求項２記載のシェーディング
演算装置。 - 【請求項４】 上記乗算回路は、 上記第１入力値と上記第２入力値との積を算出する第１
乗算回路と、 この積と上記第３入力値との積を算出する第２乗算回路
と、 を有することを特徴とする請求項３記載のシェーディン
グ演算装置。 - 【請求項５】 上記第１〜第３入力値はいずれもｎビッ
トであり、上記第１及び第２乗算回路はいずれも上位ｎ
ビットのみ出力することを特徴とする請求項４記載のシ
ェーディング演算装置。 - 【請求項６】 上記第１及び第２入力値は整数であり、
上記第３入力値は固定小数点数であることを特徴とする
請求項５記載のシェーディング演算装置。 - 【請求項７】 ３次元ＣＧのスムーズシェーディングに
おける頂点カラーを計算するために、３原色の各々のデ
ータに対応して上記乗算回路及び上記加算回路を３組有
し、上記制御回路が該３組について共通に用いられるこ
とを特徴とする請求項１乃至６のいずれか１つに記載の
シェーディング演算装置。 - 【請求項８】 上記第１〜３レジスタの前段に備えられ
たＦＩＦＯバッファ記憶部をさらに有することを特徴と
する請求項２乃至７のいずれか１つに記載のシェーディ
ング演算装置。 - 【請求項９】 シェーディング処理を行う画像プロセッ
サと、 該画像プロセッサから供給される上記第１〜第３入力値
に基づいて反射光強度を算出しこれを該画像プロセッサ
へ供給する請求項８記載のシェーディング演算装置と、 を有することを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10309740A JP2000137828A (ja) | 1998-10-30 | 1998-10-30 | シェーディング演算装置及びこれを用いた画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10309740A JP2000137828A (ja) | 1998-10-30 | 1998-10-30 | シェーディング演算装置及びこれを用いた画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000137828A true JP2000137828A (ja) | 2000-05-16 |
Family
ID=17996738
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10309740A Withdrawn JP2000137828A (ja) | 1998-10-30 | 1998-10-30 | シェーディング演算装置及びこれを用いた画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000137828A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7786993B2 (en) | 2001-10-10 | 2010-08-31 | Sony Computer Entertainment America Llc | Environment mapping |
| US8133115B2 (en) | 2003-10-22 | 2012-03-13 | Sony Computer Entertainment America Llc | System and method for recording and displaying a graphical path in a video game |
| US8204272B2 (en) | 2006-05-04 | 2012-06-19 | Sony Computer Entertainment Inc. | Lighting control of a user environment via a display device |
| US8243089B2 (en) | 2006-05-04 | 2012-08-14 | Sony Computer Entertainment Inc. | Implementing lighting control of a user environment |
| US8284310B2 (en) | 2005-06-22 | 2012-10-09 | Sony Computer Entertainment America Llc | Delay matching in audio/video systems |
| US8289325B2 (en) | 2004-10-06 | 2012-10-16 | Sony Computer Entertainment America Llc | Multi-pass shading |
| US10786736B2 (en) | 2010-05-11 | 2020-09-29 | Sony Interactive Entertainment LLC | Placement of user information in a game space |
-
1998
- 1998-10-30 JP JP10309740A patent/JP2000137828A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7786993B2 (en) | 2001-10-10 | 2010-08-31 | Sony Computer Entertainment America Llc | Environment mapping |
| US8133115B2 (en) | 2003-10-22 | 2012-03-13 | Sony Computer Entertainment America Llc | System and method for recording and displaying a graphical path in a video game |
| US8289325B2 (en) | 2004-10-06 | 2012-10-16 | Sony Computer Entertainment America Llc | Multi-pass shading |
| US8284310B2 (en) | 2005-06-22 | 2012-10-09 | Sony Computer Entertainment America Llc | Delay matching in audio/video systems |
| US8204272B2 (en) | 2006-05-04 | 2012-06-19 | Sony Computer Entertainment Inc. | Lighting control of a user environment via a display device |
| US8243089B2 (en) | 2006-05-04 | 2012-08-14 | Sony Computer Entertainment Inc. | Implementing lighting control of a user environment |
| US10786736B2 (en) | 2010-05-11 | 2020-09-29 | Sony Interactive Entertainment LLC | Placement of user information in a game space |
| US11478706B2 (en) | 2010-05-11 | 2022-10-25 | Sony Interactive Entertainment LLC | Placement of user information in a game space |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |