JP2000132390A - プロセッサ及び分岐予測器 - Google Patents

プロセッサ及び分岐予測器

Info

Publication number
JP2000132390A
JP2000132390A JP10302976A JP30297698A JP2000132390A JP 2000132390 A JP2000132390 A JP 2000132390A JP 10302976 A JP10302976 A JP 10302976A JP 30297698 A JP30297698 A JP 30297698A JP 2000132390 A JP2000132390 A JP 2000132390A
Authority
JP
Japan
Prior art keywords
branch
instruction
data value
predictor
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10302976A
Other languages
English (en)
Inventor
Hisatomo Satou
寿倫 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP10302976A priority Critical patent/JP2000132390A/ja
Priority to US09/385,449 priority patent/US6516409B1/en
Publication of JP2000132390A publication Critical patent/JP2000132390A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
    • G06F9/3842—Speculative instruction execution
    • G06F9/3844—Speculative instruction execution using dynamic branch prediction, e.g. using branch history tables
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results
    • G06F9/3455—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results using stride
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3824—Operand accessing
    • G06F9/383—Operand prefetching
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3824—Operand accessing
    • G06F9/383—Operand prefetching
    • G06F9/3832—Value prediction for operands; operand history buffers

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)

Abstract

(57)【要約】 【課題】 予測精度の向上した分岐予測を行うことの可
能なプロセッサ及び分岐予測器を提供する。 【解決手段】 分岐予測を行う場合に、過去の分岐の履
歴を用いて予測を行なうのではなく、データ値予測技術
を利用して実際に分岐命令を実行して予測を行なう。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はプロセッサに関し、
特にプロセッサの命令供給の改良に関するものである。
【０００２】
【従来の技術】スーパースカラ度、スーパーパイプライ
ン度の増加に伴い、分岐命令による制御フローの乱れ
が、プロセッサ全体の性能に及ぼす影響が大きくなって
きている。分岐命令による性能低下は、プロセッサにパ
イプラインが導入された当初から認識され検討されてき
たが、近年の命令レベル並列度に対する関心が、ますま
す分岐命令処理の重要度を増している。分岐命令の影響
を軽減するために、従来から分岐予測が用いられてい
る。これは、分岐の履歴を記憶し、それを用いて分岐の
結果を予測するものである。
【０００３】図６に分岐予測器を用いるプロセッサの例
を示す。プロセッサは命令キャッシュ２から命令を読み
だし、命令ウィンドウ１に格納する。命令ウィンドウ１
で待機している命令は、オペランドが揃うと機能ユニッ
ト５で演算が実行される。演算結果は命令ウィンドウ１
内で放送されると同時に、命令の完了時にはレジスタフ
ァイル４に格納される。命令によっては、データキャッ
シュ３からデータを読みだす場合もある、分岐予測器６
は次の命令アドレスを予測し、予測されたアドレスを用
いて命令キャッシュ２から命令が読み出される。
【０００４】分岐予測器のなかでも２レベル適応型分岐
予測器は非常に予測精度が高いと注目されている。２レ
ベル適応型分岐予測器は、ふたつのテーブルから構成さ
れる。図７に2レベル適応型分岐予測器のひとつであるP
Asの例を示す。ひとつめのテーブルは分岐履歴表(Branc
h History Table: BHT)021と呼ばれ、複数のシフトレジ
スタから構成される。各シフトレジスタを分岐履歴レジ
スタ(Branch HistoryRegister: BHR)022と呼ぶ。各ＢＨ
Ｒは一つの分岐命令に対応づけられ、その分岐命令の履
歴を保存している。すなわち、ＢＨＲは分岐命令のアド
レスでインデックスされている。分岐の成立(1)／不成
立(0)が決定されると、その結果がＢＨＲに入力され
る。この際、最も古い結果はＢＨＲから追い出される、
ＢＨＴに保存される履歴のパタンと分岐命令のアドレス
によって、二つめのデーブルがインデックスされる。
【０００５】このデーブルを、パタン履歴表(Pattern H
istory Table; PHT)と呼ぶ、ＰＨＴは、２ビットのカウ
ンタを保存している、このカウンタにより分岐の予測が
行なわれる。分岐が成立した場合にはカウンタをアップ
し、不成立の場合にはダウンする。カウンタは最大値と
最小値で飽和させる。分岐の予測は、カウンタの値の上
位ビットを用いる、上位ビットが１であれば成立と予測
し、０であれば不成立と予測する。この状態遷移機械を
図８に示す。分岐アドレスの下位アドレスによってＢＨ
Ｔがインデックスされ、0110という履歴が得られる。こ
の履歴と分岐アドレスの下位アドレスを用いてＰＨＴが
インデックスされ、網かけの２ビットカウンタがポイン
トされる。このカウンタが示す値により、分岐の成立／
不成立が予測される。ほかの２レベル適応型分岐予測器
に関しては、例えば、T-Y.Yah, Y.N.Patt,"Alternative
lmplementation of Two Level Adaptive Branch Predi
ction", 19th, International Symposium on Computer
architecture (ISCA),1992を参照されたい。
【０００６】一方、近年ではデータ値の予測技術も注目
を集めている。プロセッサの性能向上を妨げる要因の一
つである命令間の依存関係の問題には、上で述べた分岐
命令による制御依存関係(control dependence)の他に資
源依存関係(name dependence)とデータ依存関係(data d
ependence)がある。このうち資源依存関係はレジスタの
数というハードウエア資源の不足により生じるが、レジ
スタ名前替えを施すことにより解消可能である。しかし
データ依存関係は「真の依存関係」とも称されるように解
消できる方法はない。つまりデータ依存関係は、プロセ
ッサの性能を向上する妨げとなる非常に深刻な問題であ
る。
【０００７】データ値の予測技術は、このデータ依存を
投機的に解消しプロセッサの性能を向上させるための技
術である。先行する命令と依存関係にある命令はそのソ
ースオペランドを予測し、予測されたデータを用いて演
算を実行する。そのため依存関係にあり、本来なら同時
に実行できない命令を、同時に実行することが可能にな
る。
【０００８】図９に例を示す。命令I2は命令I1とデータ
依存の関係にあるため、本来は同時に実行できない。し
かし、命令I2のソースオペランドγ2を予測することで
命令I1と同時に実行可能である。図１０にデータ値予測
器を用いたプロセッサの例を示す。オペランドの揃って
いない命令は、データ値予測器７を用いてオペランドを
予測し、機能ユニット５で演算を開始する。図１１にデ
ータ値予測器７の例を示す。データ値予測器７は命令キ
ャッシュ２に似たハードウエア構成をしている、データ
値予測器７には演算結果に関する過去の履歴が保存され
る。データ値予測器７の各エントリはブログラムカウン
タ(Program Counter :PC)でインデックスされており、
以下の情報を保存している。すなわち、最も最近の演算
結果(pred_value)、演算結果のストライド(stride)、そ
して予測の可否を示す状態(state)である。strideは同
じ命令が最近二回に実行した演算結果の差から求められ
る、stateは過去の履歴がエンコードされて保存されて
おり、次回の予測が可能かどうかを示している。
【０００９】状態遷移としては例えば、図８で示される
２ビット飽和型カウンタが用いられる、予測が正しい時
にはカウンタをインクリメントし、そうでない時はデク
リメントする。タグが一致した場合には、PCで示される
エントリからpred_valueとstrideとが得られる。予測デ
ータ値はpred_valueとstrideとの和として計算される。
stateも同時に得られ、もし状態がpredictまたはweakly
predictであれば計算された値は予測データ値として用
いられる。そうでない場合は、データ値の予測を行なわ
ない。データ値予測器７には他の構成方法も存在する。
例えば、M.H.Lipasti, J.P.Shen, "Exceeding the Data
flow Limit via Value Prediction", 29th Internation
al Symposium on Microarchitecture (MICRO), 1996,
Y.Sazeides, J.E.Smith, "The Predictability of Data
Value", 30th International Symposium on Microarch
itecture (MICRO), 1997, K.Wang, M.Franklin, "Highl
y Accurate Data Value Prediction using Hyblid Pred
ictors", 30th International Symposium on Microarch
itecture (MICRO), 1997を参照されたい。
【００１０】
【発明が解決しようとする課題】以上述べたように、プ
ロセッサの性能を向上させる目的で、公知の技術では分
岐予測技術とデータ値予測技術を利用してきた。しか
し、それらの技術には以下のような問題点が存在する。
【００１１】すでに述べたように分岐予測技術はすでに
長期に渡って研究されてきており、その予測精度を向上
させる試みには限界が見えてきている。例えば、J.Eme
r, N.Gloy, "A Language for Describing Predictors a
nd its Application to Automatic Synthesis", 24th I
nternational Symposium on Computer Architecture (I
SCA), 1997では、予測精度の高い分岐予測器を設計する
ために遺伝的アルゴリズムを用いている。これは、従来
の方法では予測精度を向上させることに限界が見えてい
ることの証拠に他ならない。
【００１２】一方データ値予測技術を用いた場合、その
投機的実行の粒度が非常に小さいため、予測精度が非常
に高くても、ハードウエア量にみあった性能向上が達成
できない、例えば、T.Sato, "Load Value Prediction u
sing Two-Hop Reference Address Renaming", 4th Inte
rnational Conference on Computer Science and Infor
matics (IC&S), 1998では90％以上の予測精度にも関わ
らず性能は0．3％しか向上できないケースが報告されて
いる、さらに、上記の二つの技術は独立に研究されてき
たため、両者を同時に利用する際には問題を生じる場合
もある、例えば、T.Sato, "Speculative Resolutionof
Ambiguous Memory Aliasing", International Workshop
on Innovative Architecture for Future Generation
High-Performance Processors and Systems (IWIA), 19
97では、データ依存を投機的に解消すると分岐予測器の
予測精度が低下することが報告されている。
【００１３】従って、本発明の目的は、データ値予測技
術を分岐予測技術に適用させることで、予測精度向上に
限界の見えてきた分岐予測技術の予測精度を更に向上さ
せたプロセッサ及び分岐予測器を提供することである。
これにより、これまで高い予測精度を性能向上に結びつ
けることのできなかったデータ値予測技術を用いてプロ
セッサの性能を飛躍的に向上させることである。
【００１４】
【課題を解決するための手段】上記目的を達成するため
本発明によるプロセッサは、命令を実行する一つ以上の
演算器と、一時的なデータ及び演算結果を保持する一つ
以上のレジスタと、前記演算器に命令を供給する手段
と、データ値予測器を備え、予測データ値を用いて分岐
命令を実行することを特徴とする。
【００１５】即ち、分岐の履歴を用いて予測を行なうの
ではなく、実際に分岐命令を実行して予測を行なうの
で、過去の履歴を用いるよりも容易に予測精度を向上で
きる。
【００１６】又、本発明の分岐予測器は、分岐命令が用
いるオペランドの、過去に確定したデータを用いて、次
回の前記命令が用いるオペランドのデータ値を第１の予
測データ値として予測する手段と、さらに、この確定し
ていない第１の予測データ値を用いて、次回の前記命令
が用いるオペランドのデータ値を予測する手段と、前記
第２の予測データ値を用いて分岐命令を実行する手段
と、その実行結果を分岐予測値として保持する手段と、
前記プログラムカウンタに接続され、前記分岐予測値に
対応するアドレスが前記プログラムカウンタのアドレス
と一致した時、前記分岐予測値を出力する手段とからな
っている。
【００１７】これにより、予測精度の向上した、分岐予
測器が実現される。
【００１８】
【発明の実施の形態】図１に本発明の第１の実施形態に
よる分岐予測器を用いたプロセッサの例を示す。公知例
の分岐予測器６が本発明の分岐予測器８と置き換えられ
ている。本発明の分岐予測器８は分岐演算を実行して予
測を行なうため、機能ユニット５と同じ位置に置かれる
ことになる。また、データ値予測器７も本発明のデータ
値予測器１０と置き換えられている。データ値予測器１
０は公知のデータ値予測器７と異なり、連続する２つの
データ値を予測可能である。すなわち、ある命令が現在
使用するオペランドだけでなく、同じ命令が次に出現し
た時に使用するオペランドを予測できる。
【００１９】データ値予測器１０の予測するデータを利
用する時には、通常の演算を行なう機能ユニット５は、
データ値予測器１０の予測するデータのうち、現在のオ
ペランドを用いる。一方、分岐予測器８は、データ値予
測器が予測するデータのうち、次に出現した時に使用す
べきオペランドを用いて演算を行なう。分岐予測器８の
演算結果、すなわち分岐の成立/不成立は、分岐予測器
８内にあるテーブルに格納される。
【００２０】図２に分岐予測器８の構成を示す、分岐予
測器８は分岐演算器８１０と分岐予測テーブル８２０か
ら構成される。分岐演算器８１０は、分岐演算の種類(o
peration)に応じてオベランド(operands)により分岐結
果(成立／不成立)を決定する。分岐予測テーブル８２０
は、タグアドレスフィールド８２１と分岐予測フィール
ド８２２からなり、分岐演算器８１０の演算結果(成立
／不成立)を保持する。タグアドレスフィールド８２１
には、分岐命令の命令アドレスを特定するためのタグが
保持され、分岐予測フィールド８２２には成立／不成立
（taken/not‐taken）が保持されている、分岐予測テー
ブル８２０はプログラムカウンタ、すなわち命令アドレ
スを用いて参照される。命令アドレスがタグアドレスフ
ィールド８２１と一致すると、分岐予測フィールド８２
２に保持されている値が獲得できる。すなわち、分岐命
令アドレスを用いて分岐予測器８にアクセスすると、予
測された分岐結果(成立/不成立)が獲得できる、図３に
本実施形態で用いるデータ値予測器１０の構成を示す。
図１０のデータ値予測器７と異なり、ストライド(strid
e)を二度加算することでもう一つの予測値(predicted v
alue 2)が得られる。実際の演算を行なう機能ユニット
５は、データ値予測器１０の予測する一方の値predicte
d value １を用い、分岐予測器８はもう一方の値predic
ted value 2を用いて演算を実行する。つまり、分岐予
測器８は次に同じ分岐命令が出現した時の演算を行なう
ことになる、したがって、その分岐命令が次に出現した
時に命令アドレスを用いて分岐予測器８にアクセスする
と分岐予測結果を得ることが出来るわけである、本発明
の分岐予測器の用いるデータ値予測器は、必ずしも上述
したストライドを用いたデータ値予測器でなくてもよ
く、他のデータ値予測器を用いても構わない。その場合
には、データ値予測器を２つカスケイドに接続し、予測
されたデータ値を用いて再度データ値予測を行い、これ
ら２段のデータ値予測器を参照することで、連続する２
つのデータ値を予測可能になる。
【００２１】即ち、あるプログラムカウンタに対応する
命令が用いるオペランドに関して、過去の確定したオペ
ランドを用いて、次回の前記命令が用いるオペランドの
データ値を予測し、第１の予測データ値として出力す
る。ここまでは従来と同様である。本発明の分岐予測器
の場合は、さらに、この確定していない第１の予測デー
タ値を用いて、次々回の前記命令が用いるオペランドの
データ値を予測し、第２の予測データ値として出力する
のである。
【００２２】以上をまとめると、本発明の分岐予測器８
は、データ値予測器１０を用いてオペランドを獲得し、
実際に分岐命令を実行して予測を行なうことを特徴とす
る。
【００２３】図４に本発明の第２の実施形態による分岐
予測器を用いたプロセッサの他の例を示す。ここでは、
公知例の分岐予測器６が本発明の分岐予測器９と置き換
えられており、分岐予測器９は命令ウィンドウ１だけで
なくレジスタファイル４およびデータ値予測器７とも接
続される。分岐予測器９は命令ウィンドウ１、レジスタ
ファイル４およびデータ値予測器７からオペランドを獲
得し、実際の分岐命令を実行することで、分岐命令の結
果を予測する。すなわち、分岐予測器９は機能ユニット
５に含まれる分岐ユニットと同一のハードウエアであ
る。即ち、同一機能のハードウエアが機能ユニット５の
分岐ユニットの他に、分岐予測器としての分岐ユニット
として、重複して設けられている。
【００２４】違いは、分岐ユニットが利用するオペラン
ドが命令ウィンドウ１およびレジスタファイル４から読
み出される確定されたものであるのに対して、分岐予測
器９はデータ値予測器７で予測された値を用いる点であ
る。したがつて、本発明のハードウエア構成要素は公知
のものであり、その利用目的及び接続方法の違いが本発
明の核心である。
【００２５】本実施形態の場合も、用いられるデータ値
予測器は、必ずしも上述したデータ値予測器７でなくて
もよく、どのようなデータ値予測器を用いても構わな
い。本実施形態の場合には、公知のデータ値予測器に手
を加える必要はない。
【００２６】第１の実施形態と比較して本実施形態の異
なる点は以下の通りである。第１の実施形態では分岐命
令の実行時に次回の分岐演算も同時に実行し、演算結果
を分岐予測値として保存している。一方本実施形態では
あらかじめ演算されて保持されている値を用いるのでは
なく、命令フェッチ時に分岐演算を実行して演算結果、
すなわち分岐予測値を求めている。
【００２７】具体的には、命令ウィンドウ１で、分岐命
令と確認されれば、直ちに予測データがデータ値予測器
から直接、分岐予測器に転送され、この分岐予測器とし
ての分岐ユニットで実行し、その結果に基づいて命令の
先読みを行う。
【００２８】したがって、第１の実施形態と比べて第２
の実施形態では演算に必要なオペランドを獲得するため
の配線が非常に込み入ったものとなっている。一方で、
予測結果を保持する必要がなく、第１の実施形態で必要
な分岐予測テーブル８２０を必要としない特徴がある。
【００２９】以上をまとめると、本実施形態の分岐予測
器９は、データ値予測器７を用いてオペランドを獲得
し、実際に分岐命令を実行して予測を行なうことを特徴
とする。
【００３０】図５に本発明の第３の実施形態によるプロ
セッサの例を示す。ここでは、本発明の分岐予測を公知
の分岐予測器の予測判定器として用いている。図１０に
示されるプロセッサのデータ値予測器７を図２に示され
ているような分岐予測器８に置き換え、さらに分岐予測
判定器１１が追加されている。分岐予測判定器１１はデ
ータ値予測器７で予測されたオペランドを用いて分岐命
令を実行し、その実行結果に基づいて、分岐予測器６の
分岐の成功／失敗を判定する。このため、実際に分岐命
令が実行されて分岐予測の成功／失敗が判定されるより
も早期に判定が可能になり、分岐予測が失敗した時のミ
スペナルティを軽減することが出来る。
【００３１】すなわち、本実施形態の分岐予測判定器１
１は、データ値予測器７を用いてオペランドを獲得し、
実際に分岐命令を実行することで、分岐予測器の予測の
判定を行なうことを特徴とする。
【００３２】
【発明の効果】以上のように、本発明では、分岐の履歴
を用いて予測を行なうのではなく、実際に分岐命令を実
行して予測を行なうので、過去の履歴を用いるよりも容
易に予測精度を向上できる。
【００３３】また、以下の長所もある。分岐命令の場
合、予測されたオペランドが間違っていても結果が正し
いという場合が頻繁に起こり得る。なぜなら、オペラン
ドの相対的な差が分岐命令の結果を支配しているからで
ある。したがって、本発明の分岐予測器は、オペランド
予測器よりも予測精度を高めることが出来る。
【００３４】さらに、予測データ値を用いて実行された
分岐演算の結果を用いて、分岐予測値の成功/失敗を判
定することで、分岐予測失敗によるミスペナルティを軽
減できる。
【図面の簡単な説明】
【図１】本発明の分岐予測器を用いるプロセッサの例を
表す図
【図２】本発明の分岐予測器予測器を表す図
【図３】本発明のデータ値予測器を表す図
【図４】本発明の分岐予測器を用いるプロセッサの他の
例を表す図
【図５】本発明の分岐予測器を用いるプロセッサの他の
例を表す
【図６】公知例の分岐予測器を用いるプロセッサの例を
表す
【図７】PAs型分岐予測器を表す図
【図８】分岐予測器の状態遷移機械を表す図
【図９】データ投機実行の例を表す図
【図１０】データ値予測器を用いるプロセッサの例を表
す図
【図１１】データ値予測器の例を表す図
【符号の説明】
１ 命令ウィンドウ ２ 命令キャッシュ ３ データキャッシュ ４ レジスタファイル ５ 機能ユニット ６ 分岐予測器 ７ データ値予測器 ８ 分岐予測器 ９ 分岐予測器 １０ データ値予測器 １１ 分岐予測判定器 ８１０ 分岐演算器 ８２０ 分岐予測テーブル ８２１ タグアドレスフィールド ８２２ 分岐予測フィールド

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 命令を実行する一つ以上の演算器と、一
    時的なデータ及び演算結果を保持する一つ以上のレジス
    タと、前記演算器に命令を供給する手段と、データ値予
    測器を備えるプロセッサであって、 予測データ値を用いて分岐命令を実行することを特徴と
    するプロセッサ。
  2. 【請求項２】 命令及びデータを保持するキャッシュメ
    モリ装置を更に備えたことを特徴とする請求項１に記載
    のプロセッサ。
  3. 【請求項３】 命令を一時的に格納する命令バッファを
    更に備えたことを特徴とする請求項１に記載のプロセッ
    サ。
  4. 【請求項４】 前記予測データ値を用いて実行した分岐
    命令の実行結果を分岐予測として用いることを特徴とす
    る請求項１に記載のプロセッサ。
  5. 【請求項５】 前記予測データ値を用いて実行した分岐
    命令の実行結果を用いて分岐予測の判定を行なうことを
    特徴とする請求項１に記載のプロセッサ。
  6. 【請求項６】 分岐命令が用いるオペランドの、過去に
    確定したデータを用いて、次回の前記命令が用いるオペ
    ランドのデータ値を第１の予測データ値として予測する
    手段と、さらに、この確定していない第１の予測データ
    値を用いて、次回の前記命令が用いるオペランドのデー
    タ値を予測する手段と、前記第２の予測データ値を用い
    て分岐命令を実行する手段と、その実行結果を分岐予測
    値として保持する手段と、前記プログラムカウンタに接
    続され、前記分岐予測値に対応するアドレスが前記プロ
    グラムカウンタのアドレスと一致した時、前記分岐予測
    値を出力する手段とからなる分岐予測器。
JP10302976A 1998-10-23 1998-10-23 プロセッサ及び分岐予測器 Pending JP2000132390A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10302976A JP2000132390A (ja) 1998-10-23 1998-10-23 プロセッサ及び分岐予測器
US09/385,449 US6516409B1 (en) 1998-10-23 1999-08-30 Processor provided with a data value prediction circuit and a branch prediction circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10302976A JP2000132390A (ja) 1998-10-23 1998-10-23 プロセッサ及び分岐予測器

Publications (1)

Publication Number Publication Date
JP2000132390A true JP2000132390A (ja) 2000-05-12

Family

ID=17915439

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10302976A Pending JP2000132390A (ja) 1998-10-23 1998-10-23 プロセッサ及び分岐予測器

Country Status (2)

Country Link
US (1) US6516409B1 (ja)
JP (1) JP2000132390A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012511212A (ja) * 2008-12-04 2012-05-17 アナログ デバイシス， インコーポレイテッド デジタルプロセッサにおいてジャンプ動作を実施するための方法および装置

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10121792C2 (de) * 2000-05-26 2003-09-25 Ibm Universelle Ladeadresse/Wertevorhersageschema
JP4027620B2 (ja) * 2001-06-20 2007-12-26 富士通株式会社 分岐予測装置、プロセッサ、及び分岐予測方法
US20030131345A1 (en) * 2002-01-09 2003-07-10 Chris Wilkerson Employing value prediction with the compiler
US6978361B2 (en) * 2002-09-20 2005-12-20 International Business Machines Corporation Effectively infinite branch prediction table mechanism
US7143272B2 (en) * 2002-12-27 2006-11-28 Intel Corporation Using computation histories to make predictions
US7962722B2 (en) * 2008-02-01 2011-06-14 International Business Machines Corporation Branch target address cache with hashed indices
US7877586B2 (en) * 2008-02-01 2011-01-25 International Business Machines Corporation Branch target address cache selectively applying a delayed hit
US7844807B2 (en) 2008-02-01 2010-11-30 International Business Machines Corporation Branch target address cache storing direct predictions
US7865705B2 (en) * 2008-02-01 2011-01-04 International Business Machines Corporation Branch target address cache including address type tag bit
US8086831B2 (en) * 2008-02-01 2011-12-27 International Business Machines Corporation Indexed table circuit having reduced aliasing
US8694760B2 (en) * 2009-05-19 2014-04-08 Panasonic Corporation Branch prediction using a leading value of a call stack storing function arguments
US8990452B2 (en) 2011-07-26 2015-03-24 International Business Machines Corporation Dynamic reduction of stream backpressure
US8959313B2 (en) * 2011-07-26 2015-02-17 International Business Machines Corporation Using predictive determinism within a streaming environment
US9148495B2 (en) 2011-07-26 2015-09-29 International Business Machines Corporation Dynamic runtime choosing of processing communication methods
US9405553B2 (en) 2012-01-30 2016-08-02 International Business Machines Corporation Processing element management in a streaming data system
US9146775B2 (en) 2012-04-26 2015-09-29 International Business Machines Corporation Operator graph changes in response to dynamic connections in stream computing applications
US9930081B2 (en) 2012-11-13 2018-03-27 International Business Machines Corporation Streams optional execution paths depending upon data rates
JP6250447B2 (ja) * 2014-03-20 2017-12-20 株式会社メガチップス 半導体装置及び命令読み出し制御方法
US9348595B1 (en) 2014-12-22 2016-05-24 Centipede Semi Ltd. Run-time code parallelization with continuous monitoring of repetitive instruction sequences
US9135015B1 (en) 2014-12-25 2015-09-15 Centipede Semi Ltd. Run-time code parallelization with monitoring of repetitive instruction sequences during branch mis-prediction
US9208066B1 (en) 2015-03-04 2015-12-08 Centipede Semi Ltd. Run-time code parallelization with approximate monitoring of instruction sequences
US10296346B2 (en) 2015-03-31 2019-05-21 Centipede Semi Ltd. Parallelized execution of instruction sequences based on pre-monitoring
US10296350B2 (en) 2015-03-31 2019-05-21 Centipede Semi Ltd. Parallelized execution of instruction sequences
US9715390B2 (en) 2015-04-19 2017-07-25 Centipede Semi Ltd. Run-time parallelization of code execution based on an approximate register-access specification
GB2592661B (en) * 2020-03-05 2022-05-11 Advanced Risc Mach Ltd An apparatus and method for performing branch prediction
US11941403B2 (en) * 2020-06-19 2024-03-26 Arm Limited Selective prediction based on correlation between a given instruction and a subset of a set of monitored instructions ordinarily used to generate predictions for that given instruction

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4991080A (en) * 1986-03-13 1991-02-05 International Business Machines Corporation Pipeline processing apparatus for executing instructions in three streams, including branch stream pre-execution processor for pre-executing conditional branch instructions
JP3599409B2 (ja) * 1994-06-14 2004-12-08 株式会社ルネサステクノロジ 分岐予測装置
US6163839A (en) * 1998-09-30 2000-12-19 Intel Corporation Non-stalling circular counterflow pipeline processor with reorder buffer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012511212A (ja) * 2008-12-04 2012-05-17 アナログ デバイシス， インコーポレイテッド デジタルプロセッサにおいてジャンプ動作を実施するための方法および装置

Also Published As

Publication number Publication date
US6516409B1 (en) 2003-02-04

Similar Documents

Publication Publication Date Title
JP2000132390A (ja) プロセッサ及び分岐予測器
US10268480B2 (en) Energy-focused compiler-assisted branch prediction
US6202130B1 (en) Data processing system for processing vector data and method therefor
US5752014A (en) Automatic selection of branch prediction methodology for subsequent branch instruction based on outcome of previous branch prediction
KR100431168B1 (ko) 단일 클럭 사이클 내에 불연속 명령을 페치하기 위한 방법 및 시스템
US7117345B2 (en) Non-stalling circular counterflow pipeline processor with reorder buffer
Rychlik et al. Efficacy and performance impact of value prediction
JP3599409B2 (ja) 分岐予測装置
US6687812B1 (en) Parallel processing apparatus
US20130346727A1 (en) Methods and Apparatus to Extend Software Branch Target Hints
EP1974254B1 (en) Early conditional selection of an operand
US6735687B1 (en) Multithreaded microprocessor with asymmetrical central processing units
US6871343B1 (en) Central processing apparatus and a compile method
CN116302106A (zh) 用于促进分支预测单元的改善的带宽的设备、方法和系统
US20220035635A1 (en) Processor with multiple execution pipelines
KR100307980B1 (ko) 산술 또는 논리 연산의 수행과 동시에 조건 코드 비트를 발생하는 방법 및 시스템
US20030005422A1 (en) Technique for improving the prediction rate of dynamically unpredictable branches
WO2004068337A1 (ja) 情報処理装置
JP2001060152A (ja) 分岐予測を抑止する情報処理装置および方法
US20200019402A1 (en) Varying micro-operation composition based on estimated value of predicate value for predicated vector instruction
US5913050A (en) Method and apparatus for providing address-size backward compatibility in a processor using segmented memory
KR100331199B1 (ko) 병행 생성된 복수의 페치 어드레스 중 하나를 선택하여 메모리요구를 형성하는 명령 페치 방법 및 프로세서
KR20240128829A (ko) 루프 재생 성능을 최적화하기 위한 프로세서에서 캡처된 루프의 최적화
van der Linden Instruction-level Parallelism
JP2005516301A (ja) 命令実行方法