JP2000091534A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、情報を記憶するための記憶領域と、その記憶
領域の周囲に設けられた領域とを有する半導体装置に関
するものである。The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a storage area for storing information and an area provided around the storage area.
【０００２】[0002]
【従来の技術】従来、半導体装置として、ＤＲＡＭ（Dy
namic Random Access Memory）が広く用いられている。
図２９は従来のＤＲＡＭの断面図である。図２９を参照
して、従来のＤＲＡＭは、情報を記憶するメモリセル領
域２９０と、メモリセル領域２９０の動作を制御する周
辺領域２８０とを備える。2. Description of the Related Art Conventionally, as a semiconductor device, a DRAM (Dy
Dynamic Random Access Memory) is widely used.
FIG. 29 is a sectional view of a conventional DRAM. Referring to FIG. 29, the conventional DRAM includes a memory cell region 290 for storing information and a peripheral region 280 for controlling the operation of the memory cell region 290.
【０００３】まず、メモリセル領域２９０について説明
する。メモリセル領域２９０には、トランジスタ２２０
ｂおよび２２０ｃと、キャパシタ２４７および２４８と
が形成されている。First, the memory cell area 290 will be described. In the memory cell region 290, the transistor 220
b and 220c and capacitors 247 and 248 are formed.
【０００４】シリコン基板２０１上にトランジスタ２２
０ｂおよび２２０ｃのしきい値電圧を制御するためのチ
ャネルドープ領域２２７が形成されている。シリコン基
板２０１の表面にはゲート酸化膜２２１ｂおよび２２１
ｃを介在させてゲート電極２２６ｂおよび２２６ｃが形
成されている。ゲート電極２２６ｂおよび２２６ｃは、
リンがドープされたドープトポリシリコン層２２２ｂお
よび２２２ｃと、タングステンシリサイド層２２３ｂお
よび２２３ｃにより構成される。ゲート電極２２６ｂお
よび２２６ｃを覆うようにサイドウォール酸化膜２２５
ｂおよび２２５ｃとシリコン酸化膜２２４ｂおよび２２
４ｃが形成されている。A transistor 22 is formed on a silicon substrate 201.
A channel dope region 227 for controlling the threshold voltages of Ob and 220c is formed. Gate oxide films 221b and 221 are formed on the surface of silicon substrate 201.
Gate electrodes 226b and 226c are formed with c interposed. Gate electrodes 226b and 226c are
It is composed of doped polysilicon layers 222b and 222c doped with phosphorus and tungsten silicide layers 223b and 223c. Sidewall oxide film 225 covers gate electrodes 226b and 226c.
b and 225c and silicon oxide films 224b and 22
4c is formed.
【０００５】シリコン基板２０１の表面には分離酸化膜
２０３が形成されており、分離酸化膜２０３の表面にも
ドープトポリシリコン層２２２ａおよび２２２ｄと、タ
ングステンシリサイド層２２３ａおよび２２３ｄと、サ
イドウォール酸化膜２２５ａおよび２２５ｄと、シリコ
ン酸化膜２２４ａおよび２２４ｄが形成されている。An isolation oxide film 203 is formed on the surface of silicon substrate 201, and doped polysilicon layers 222a and 222d, tungsten silicide layers 223a and 223d, and a sidewall oxide film are also formed on the surface of isolation oxide film 203. 225a and 225d and silicon oxide films 224a and 224d are formed.
【０００６】ゲート電極２２６ｂの両側には１対のソー
ス・ドレイン領域２２８ａおよび２２８ｂが形成されて
いる。ゲート電極２２６ｃの両側には、１対のソース・
ドレイン領域２２８ｂおよび２２８ｃが形成されてい
る。[0006] A pair of source / drain regions 228a and 228b are formed on both sides of the gate electrode 226b. On both sides of the gate electrode 226c, a pair of source
Drain regions 228b and 228c are formed.
【０００７】トランジスタ２２０ｂおよび２２０ｃを覆
うようにシリコン酸化膜２３１が形成されている。シリ
コン酸化膜２３１には、コンタクトホール２３１ｂが設
けられている。コンタクトホール２３１ｂには、ソース
・ドレイン領域２２８ｂに達するビット線２３２が形成
されている。ビット線２３２は、リンがドープされたド
ープトポリシリコン層２３２ａと、タングステンシリサ
イド層２３２ｂにより構成される。A silicon oxide film 231 is formed to cover transistors 220b and 220c. The silicon oxide film 231 is provided with a contact hole 231b. A bit line 232 reaching the source / drain region 228b is formed in the contact hole 231b. The bit line 232 includes a doped polysilicon layer 232a doped with phosphorus and a tungsten silicide layer 232b.
【０００８】ビット線２３２を覆うようにシリコン酸化
膜２４１が形成されている。シリコン酸化膜２４１に
は、コンタクトホール２４１ａおよび２４１ｂが形成さ
れている。シリコン酸化膜２４１の表面にはキャパシタ
２４７および２４８が形成されている。キャパシタ２４
７は、ソース・ドレイン領域２２８ａと接続されたスト
レージノード２４２と、誘電体膜２４５と、セルプレー
ト２４６とにより構成される。キャパシタ２４８は、ソ
ース・ドレイン領域２２８ｃに接続されたストレージノ
ード２４３と、誘電体膜２４５と、セルプレート２４６
とにより構成される。A silicon oxide film 241 is formed to cover bit line 232. Contact holes 241a and 241b are formed in the silicon oxide film 241. On the surface of silicon oxide film 241, capacitors 247 and 248 are formed. Capacitor 24
7 comprises a storage node 242 connected to the source / drain region 228a, a dielectric film 245, and a cell plate 246. Capacitor 248 includes storage node 243 connected to source / drain region 228c, dielectric film 245, and cell plate 246.
It is composed of
【０００９】ストレージノード２４２は、ソース・ドレ
イン領域２２８ａに接続され、かつコンタクトホール２
４１ａを充填する第１部分２４２ａと、第１部分２４２
ａに接続された第２部分２４２ｂにより構成される。ス
トレージノード２４３は、コンタクトホール２４１ｂを
充填しかつソース・ドレイン領域２２８ｃに接続された
第１部分２４３ａと、第１部分２４３ａに接続された第
２部分２４３ｂにより構成される。The storage node 242 is connected to the source / drain region 228a, and
A first portion 242a for filling the first portion 241a;
The second portion 242b is connected to a. The storage node 243 includes a first portion 243a filling the contact hole 241b and connected to the source / drain region 228c, and a second portion 243b connected to the first portion 243a.
【００１０】キャパシタ２４７および２４８を覆うよう
にシリコン酸化膜２５１が形成されている。シリコン酸
化膜２５１にはコンタクトホール２５５が形成されてお
り、コンタクトホール２５５を充填しかつセルプレート
２４６に接する配線層２６４が形成されている。また、
シリコン酸化膜２５１の表面には配線層２６５、２６
６、２６７および２６８が互いに距離を隔てて形成され
ている。A silicon oxide film 251 is formed to cover capacitors 247 and 248. A contact hole 255 is formed in the silicon oxide film 251, and a wiring layer 264 filling the contact hole 255 and contacting the cell plate 246 is formed. Also,
Wiring layers 265 and 26 are formed on the surface of silicon oxide film 251.
6, 267 and 268 are formed at a distance from each other.
【００１１】次に、周辺領域２８０について説明する。
シリコン基板２０１上にトランジスタ２１２が形成され
ている。トランジスタ２１２の両側には分離酸化膜２０
３が形成されている。シリコン基板２０１にチャネルド
ープ領域２０５が形成されている。チャネルドープ領域
２０５上にはゲート酸化膜２０７を介在させて、リンが
ドープされたドープトポリシリコン層２０８とタングス
テンシリサイド層２０９とからなるゲート電極２１３が
形成されている。Next, the peripheral area 280 will be described.
A transistor 212 is formed over a silicon substrate 201. The isolation oxide film 20 is formed on both sides of the transistor 212.
3 are formed. Channel doped region 205 is formed in silicon substrate 201. A gate electrode 213 composed of a doped polysilicon layer 208 doped with phosphorus and a tungsten silicide layer 209 is formed on channel doped region 205 with a gate oxide film 207 interposed therebetween.
【００１２】ゲート電極２１３の両側には、低濃度不純
物領域２２９ａと、高濃度不純物領域２２９ｂとからな
る１対のソース・ドレイン領域２２９が形成されてい
る。トランジスタ２１２を覆うようにシリコン酸化膜２
３１が形成されており、シリコン酸化膜２３１はソース
・ドレイン領域２２９に達するコンタクトホール２３１
ａを有する。コンタクトホール２３１ａには、ドープト
ポリシリコン層２３５ａとタングステンシリサイド層２
３５ｂからなる配線層２３５が形成されている。配線層
２３５を覆うようにシリコン酸化膜２４１および２５１
が形成されている。On both sides of the gate electrode 213, a pair of source / drain regions 229 including a low concentration impurity region 229a and a high concentration impurity region 229b are formed. Silicon oxide film 2 covering transistor 212
The silicon oxide film 231 has a contact hole 231 reaching the source / drain region 229.
a. The contact hole 231a has a doped polysilicon layer 235a and a tungsten silicide layer 2
A wiring layer 235 made of 35b is formed. The silicon oxide films 241 and 251 are formed so as to cover the wiring layer 235.
Are formed.
【００１３】シリコン酸化膜２４１および２５１には、
ソース・ドレイン領域２２９に達するコンタクトホール
２５２と、ゲート電極２１３に達するコンタクトホール
２５３と、配線層２３５に達するコンタクトホール２５
４が形成されている。コンタクトホール２５２、２５３
および２５４を充填するように配線層２６１、２６２お
よび２６３が形成されている。The silicon oxide films 241 and 251 have
A contact hole 252 reaching the source / drain region 229, a contact hole 253 reaching the gate electrode 213, and a contact hole 25 reaching the wiring layer 235.
4 are formed. Contact holes 252, 253
And 254 are formed to fill wiring layers 261, 262 and 263.
【００１４】次に、図２９で示す半導体装置の製造方法
について説明する。図３０〜図３３は、図２９で示す半
導体装置の製造工程を示す断面図である。図３０を参照
して、シリコン基板２０１の表面にＬＯＣＯＳ（Local
Oxidation of Silicon）法により分離酸化膜２０３を形
成する。シリコン基板２０３にｐ型の不純物イオンを注
入することによりチャネルドープ領域２０５および２２
７を形成する。シリコン基板２０３の表面に熱酸化膜を
形成する。Next, a method of manufacturing the semiconductor device shown in FIG. 29 will be described. 30 to 33 are cross-sectional views showing the steps of manufacturing the semiconductor device shown in FIG. Referring to FIG. 30, LOCOS (Local
An isolation oxide film 203 is formed by an oxidation of silicon (Oxidation of Silicon) method. By implanting p-type impurity ions into silicon substrate 203, channel doped regions 205 and 22 are formed.
7 is formed. A thermal oxide film is formed on the surface of the silicon substrate 203.
【００１５】熱酸化膜上に、リンがドープされたドープ
トポリシリコン層と、タングステンシリサイド層と、シ
リコン酸化膜とを堆積し、このシリコン酸化膜上にレジ
ストパターン２８１を形成する。レジストパターン２８
１に従ってシリコン酸化膜、タングステンシリサイド層
およびドープトポリシリコン層を順次エッチングするこ
とによりドープトポリシリコン層２０８、２２２ａ、２
２２ｂ、２２２ｃおよび２２２ｄと、タングステンシリ
サイド層２０９、２２３ａ、２２３ｂ、２２３ｃおよび
２２３ｄと、シリコン酸化膜２１０、２２４ａ、２２４
ｂ、２２４ｃおよび２２４ｄとを形成する。A doped polysilicon layer doped with phosphorus, a tungsten silicide layer, and a silicon oxide film are deposited on the thermal oxide film, and a resist pattern 281 is formed on the silicon oxide film. Resist pattern 28
1, the silicon oxide film, the tungsten silicide layer, and the doped polysilicon layer are sequentially etched to form doped polysilicon layers 208, 222a,
22b, 222c and 222d, tungsten silicide layers 209, 223a, 223b, 223c and 223d, and silicon oxide films 210, 224a and 224
b, 224c and 224d.
【００１６】シリコン酸化膜２１０、２２４ａ、２２４
ｂ、２２４ｃおよび２２４ｄをマスクとしてシリコン基
板２０１にｎ型の不純物イオンを注入することにより、
低濃度不純物領域２２９ａとソース・ドレイン領域２２
８ａ、２２８ｂおよび２２８ｃを形成する。Silicon oxide films 210, 224a, 224
By implanting n-type impurity ions into the silicon substrate 201 using b, 224c and 224d as a mask,
Low concentration impurity region 229a and source / drain region 22
8a, 228b and 228c are formed.
【００１７】図３１を参照して、ドープトポリシリコン
層２０８、２２２ａ、２２２ｂ、２２２ｃおよび２２２
ｄとタングステンシリサイド層２０９、２２３ａ、２２
３ｂ、２２３ｃおよび２２３ｄとの側壁にサイドウォー
ル酸化膜２１１、２２５ａ、２２５ｂ、２２５ｃおよび
２２５ｄを形成するとともに熱酸化膜３１１の一部分を
除去してゲート酸化膜２０７、２２１ｂ、２２１ｃを形
成する。Referring to FIG. 31, doped polysilicon layers 208, 222a, 222b, 222c and 222 are formed.
d and tungsten silicide layers 209, 223a, 22
Gate oxide films 207, 221b, and 221c are formed by forming sidewall oxide films 211, 225a, 225b, 225c, and 225d on the side walls with 3b, 223c, and 223d, and removing a part of the thermal oxide film 311.
【００１８】シリコン基板２０１を覆うようにシリコン
酸化膜２３１を形成する。シリコン酸化膜２３１上にレ
ジストパターン２８２を形成し、このレジストパターン
２８２に従ってシリコン酸化膜２３１をエッチングする
ことによりコンタクトホール２３１ａおよび２３１ｂを
形成する。A silicon oxide film 231 is formed so as to cover silicon substrate 201. A resist pattern 282 is formed on silicon oxide film 231, and contact holes 231a and 231b are formed by etching silicon oxide film 231 according to resist pattern 282.
【００１９】図３２を参照して、コンタクトホール２３
１ａ内にドープトポリシリコン層２３５ａとタングステ
ンシリサイド層２３５ｂからなる配線層２３５を形成す
るのと同時にコンタクトホール２３１ｂ内にドープトポ
リシリコン層２３２ａとタングステンシリサイド層２３
２ｂからなるビット線２３２を形成する。配線層２３５
とビット線２３２とを覆うようにシリコン酸化膜２４１
を形成し、シリコン酸化膜２４１に、写真製版工程に従
ってコンタクトホール２４１ａおよび２４１ｂを形成す
る。コンタクトホール２４１ａおよび２４１ｂを充填し
かつシリコン酸化膜２４１上に延びるようにストレージ
ノード２４２および２４３を形成する。Referring to FIG. 32, contact hole 23
1a, a wiring layer 235 including a doped polysilicon layer 235a and a tungsten silicide layer 235b is formed, and at the same time, a doped polysilicon layer 232a and a tungsten silicide layer 23 are formed in a contact hole 231b.
A bit line 232 made of 2b is formed. Wiring layer 235
And a silicon oxide film 241 so as to cover
Is formed, and contact holes 241a and 241b are formed in the silicon oxide film 241 according to a photolithography process. Storage nodes 242 and 243 are formed to fill contact holes 241 a and 241 b and extend over silicon oxide film 241.
【００２０】図３３を参照して、ストレージノード２４
２および２４３を覆うように誘電体膜２４５およびセル
プレート２４６を形成する。セルプレート２４６とシリ
コン酸化膜２４１とを覆うようにシリコン酸化膜２５１
を形成し、シリコン酸化膜２５１上にレジストパターン
２８３を形成する。レジストパターン２８３に従ってシ
リコン酸化膜２５１、２４１、２３１および２１０をエ
ッチングすることによりコンタクトホール２５２、２５
３、２５４および２５５を形成する。その後コンタクト
ホール２５２および２５３を充填するように配線層２６
１および２６２を形成し、コンタクトホール２５４およ
び２５５を充填するように配線層２６３および２６４を
形成する。また、シリコン酸化膜２５１上に配線層２６
５、２６６、２６７および２６８を形成して図２９で示
す半導体装置が完成する。Referring to FIG. 33, storage node 24
A dielectric film 245 and a cell plate 246 are formed so as to cover 2 and 243. The silicon oxide film 251 is formed so as to cover the cell plate 246 and the silicon oxide film 241.
Is formed, and a resist pattern 283 is formed on the silicon oxide film 251. The contact holes 252, 25 are formed by etching the silicon oxide films 251, 241, 231 and 210 according to the resist pattern 283.
3, 254 and 255 are formed. Thereafter, the wiring layer 26 is filled so as to fill the contact holes 252 and 253.
1 and 262 are formed, and wiring layers 263 and 264 are formed to fill contact holes 254 and 255. The wiring layer 26 is formed on the silicon oxide film 251.
5, 266, 267 and 268 are formed to complete the semiconductor device shown in FIG.
【００２１】しかしながら、このような製造工程では、
図３３で示す工程において、メモリセル領域２９０には
キャパシタ２４７および２４８が存在し、周辺領域２８
０にはキャパシタが存在しないため、メモリセル領域２
９０の高さが高くなる。そのため、メモリセル領域２９
０と周辺領域２８０の間でシリコン酸化膜２５１に大き
な段差（高さは図３２中のＨ1 ：約６５０ｎｍ）２５１
ａが存在する。この段差により、周辺領域２８０でコン
タクトホール２５２を形成するために最適なレジストの
膜厚になるようにレジストを塗布すると、メモリセル領
域２９０ではレジストの膜厚が薄くなる。そのため、コ
ンタクトホール２５２形成時にメモリセル領域２９０上
にレジストがなくなり、メモリセル領域２９０でシリコ
ン酸化膜２５１がエッチングされてしまうことになる。However, in such a manufacturing process,
In the step shown in FIG. 33, capacitors 247 and 248 exist in memory cell region 290, and peripheral region 28
0 has no capacitor, the memory cell area 2
The height of 90 increases. Therefore, the memory cell region 29
A large step (the height is H 1 in FIG. 32: about 650 nm) 251 in the silicon oxide film 251 between 0 and the peripheral region 280
a exists. Due to this step, when a resist is applied so as to have an optimum resist thickness for forming the contact hole 252 in the peripheral region 280, the resist thickness in the memory cell region 290 becomes thin. Therefore, there is no resist on the memory cell region 290 when the contact hole 252 is formed, and the silicon oxide film 251 is etched in the memory cell region 290.
【００２２】また、メモリセル領域２９０上で十分な膜
厚となるようにレジストを塗布すると、周辺領域２８０
でレジストの膜厚が厚くなりすぎパターニング不良を起
こしやすい。さらに、レジストパターン２８３を露光し
て形成する際に、この段差部２５１ａによりメモリセル
領域２９０と周辺領域２８０とで焦点が一致しないとい
う問題もある。When a resist is applied to a sufficient thickness on the memory cell region 290, the peripheral region 280 is formed.
As a result, the thickness of the resist becomes too large, and patterning failure is likely to occur. Further, when the resist pattern 283 is formed by exposure, there is a problem that the focus does not coincide between the memory cell region 290 and the peripheral region 280 due to the step portion 251a.
【００２３】また近年、ロジック内にＤＲＡＭを搭載し
たembeddbd DRAM （以下、ｅＲＡＭと称する）が開発さ
れている。このｅＲＡＭは低消費電力、高速システムが
可能というメリットがあるため近年急速に普及してい
る。このｅＲＡＭの断面も図２８で示すようなものと同
様であり、この場合、周辺領域２８０にロジックが形成
される。このｅＲＡＭでも、周辺領域２８０とメモリセ
ル領域２９０との間で段差が生じ、上述のような問題が
生じていた。In recent years, an embeddbd DRAM (hereinafter referred to as eRAM) having a DRAM mounted in a logic has been developed. This eRAM is rapidly spreading in recent years because of its merit of low power consumption and high speed system. The cross section of this eRAM is the same as that shown in FIG. 28, and in this case, logic is formed in the peripheral region 280. Also in this eRAM, a step occurs between the peripheral area 280 and the memory cell area 290, and the above-described problem has occurred.
【００２４】[0024]
【発明が解決しようとする課題】この問題を解決するた
めの半導体装置がたとえば IEDM 94 pp.927 〜929 に記
載されている。図３４は上述の文献に記載された半導体
装置の断面図である。図３４を参照して、シリコン基板
３０１には凹部３０２が形成されている。この凹部３０
２内にメモリセル領域３９０が形成され、凹部３０２の
外側に周辺領域３８０が形成されている。シリコン基板
３０１の表面に分離酸化膜３０３が形成されている。A semiconductor device for solving this problem is described in, for example, IEDM 94 pp. 927-929. FIG. 34 is a cross-sectional view of the semiconductor device described in the above document. Referring to FIG. 34, a concave portion 302 is formed in a silicon substrate 301. This recess 30
2, a memory cell region 390 is formed, and a peripheral region 380 is formed outside the concave portion 302. An isolation oxide film 303 is formed on a surface of a silicon substrate 301.
【００２５】メモリセル領域３９０では、分離酸化膜３
０３の間に互いに距離を隔ててソース・ドレイン領域３
２８が形成されている。隣り合うソース・ドレイン領域
３２８の間のシリコン基板３０１上にはゲート酸化膜３
２１を介在させてドープトポリシリコン層３２２とタン
グステンシリサイド層３２３からなるゲート電極が形成
されている。ゲート電極を覆うようにシリコン酸化膜３
２５が形成されており、シリコン酸化膜３２５には、ソ
ース・ドレイン領域３２８に達するコンタクトホール３
２５ａが形成されている。コンタクトホール３２５ａを
充填するようにプラグ層３３４が形成されており、プラ
グ層３３４に接するように導電層３３２および３３３が
形成されている。In the memory cell region 390, the isolation oxide film 3
03, the source / drain regions 3 are spaced apart from each other.
28 are formed. The gate oxide film 3 is formed on the silicon substrate 301 between the adjacent source / drain regions 328.
A gate electrode composed of a doped polysilicon layer 322 and a tungsten silicide layer 323 is formed with the 21 interposed. A silicon oxide film 3 covering the gate electrode
The silicon oxide film 325 has a contact hole 3 reaching the source / drain region 328.
25a are formed. Plug layer 334 is formed to fill contact hole 325a, and conductive layers 332 and 333 are formed to be in contact with plug layer 334.
【００２６】分離酸化膜３０３上に導電層３１２および
３１３が形成されており、導電層３１３および３１２を
覆うようにシリコン酸化膜３１４が形成されている。シ
リコン酸化膜３１４上に導電層３１５および３１６が形
成されている。導電層３１６および３３３上にはシリコ
ン酸化膜３３１が形成されており、シリコン酸化膜３３
１上には絶縁膜３５０およびシリコン酸化膜３４１が形
成されている。シリコン酸化膜３４１にコンタクトホー
ル３４１ｂが形成されており、コンタクトホール３４１
ｂを充填するように導電層３４８が形成されている。Conductive layers 312 and 313 are formed on isolation oxide film 303, and silicon oxide film 314 is formed to cover conductive layers 313 and 312. Conductive layers 315 and 316 are formed on silicon oxide film 314. A silicon oxide film 331 is formed on conductive layers 316 and 333.
An insulating film 350 and a silicon oxide film 341 are formed on 1. A contact hole 341b is formed in the silicon oxide film 341 and the contact hole 341b is formed.
A conductive layer 348 is formed so as to fill b.
【００２７】絶縁膜３５０にはコンタクトホール３５０
ａが形成されており、コンタクトホール３５０を充填す
るようにプラグ層３４０、３４２および３４３が形成さ
れている。プラグ層３４３と接するように絶縁膜３５０
上にキャパシタのストレージノード３４４が形成されて
おり、ストレージノード３４４上に誘電体膜３４５とセ
ルプレート３４６が形成されている。セルプレート３４
６上に導電層３４７が形成されており、導電層３４７を
覆うようにシリコン酸化膜３５１が形成されている。シ
リコン酸化膜３５１上に配線層３６１および３６２が形
成されている。The insulating film 350 has a contact hole 350
a is formed, and plug layers 340, 342, and 343 are formed so as to fill the contact hole 350. The insulating film 350 is in contact with the plug layer 343.
A storage node 344 of the capacitor is formed thereon, and a dielectric film 345 and a cell plate 346 are formed on the storage node 344. Cell plate 34
6, a conductive layer 347 is formed, and a silicon oxide film 351 is formed so as to cover the conductive layer 347. Wiring layers 361 and 362 are formed on silicon oxide film 351.
【００２８】周辺領域３８０では、分離酸化膜３０３の
間のシリコン基板３０１の表面にゲート酸化膜３０７を
介在させて導電層３０８および３０９からなるゲート電
極が形成されている。ゲート電極を覆うようにシリコン
酸化膜３１０が形成されている。ゲート電極の両側には
互いに距離を隔てて１対のソース・ドレイン領域３２９
が形成されている。ソース・ドレイン領域３２９を覆う
ようにシリコン酸化膜３４１が形成されており、シリコ
ン酸化膜３４１には、ソース・ドレイン領域３２９に達
するコンタクトホール３４１ａが形成されている。コン
タクトホール３４１ａを充填するように導電層３７１が
形成されており、導電層３７１を覆うようにシリコン酸
化膜３５１が形成されている。シリコン酸化膜３５１に
はコンタクトホール３５１ａが形成されており、コンタ
クトホール３５１ａを充填するように配線層３６３が形
成されている。In peripheral region 380, a gate electrode composed of conductive layers 308 and 309 is formed on surface of silicon substrate 301 between isolation oxide films 303 with gate oxide film 307 interposed. Silicon oxide film 310 is formed to cover the gate electrode. A pair of source / drain regions 329 are formed on both sides of the gate electrode at a distance from each other.
Are formed. A silicon oxide film 341 is formed so as to cover source / drain region 329, and contact hole 341a reaching source / drain region 329 is formed in silicon oxide film 341. A conductive layer 371 is formed to fill contact hole 341a, and a silicon oxide film 351 is formed to cover conductive layer 371. A contact hole 351a is formed in the silicon oxide film 351 and a wiring layer 363 is formed to fill the contact hole 351a.
【００２９】このように構成された半導体装置において
は、キャパシタを有するメモリセル領域３９０がシリコ
ン基板３０３の凹部の内部に形成されているためメモリ
セル領域３９０と周辺領域３８０の高さの差は５００ｎ
ｍ以下となる。そのため、図２８で示した半導体装置に
比べてメモリセル領域３９０と周辺領域３８０との段差
の高さが緩和され、上述のレジストの膜厚の不均一や、
その不均一による焦点のばらつきといった問題が解消さ
れる。In the semiconductor device thus configured, since the memory cell region 390 having the capacitor is formed inside the concave portion of the silicon substrate 303, the height difference between the memory cell region 390 and the peripheral region 380 is 500n.
m or less. Therefore, the height of the step between the memory cell region 390 and the peripheral region 380 is reduced as compared with the semiconductor device shown in FIG.
The problem of uneven focus due to the unevenness is eliminated.
【００３０】しかしながら、図３４で示した半導体装置
でも以下のような問題が発生する。図３５は上述の半導
体装置で生じる問題点を説明するための断面図である。
図３５を参照して、シリコン基板３０１上には、図３４
と同様の凹部３０２、分離酸化膜３０３、ゲート酸化膜
３０７および３１２、導電層３０８、３０９、３２２お
よび３２３、シリコン酸化膜３１０および３２５、ソー
ス・ドレイン領域３２８および３２９が形成されてい
る。However, the following problem also occurs in the semiconductor device shown in FIG. FIG. 35 is a cross-sectional view for describing a problem that occurs in the above-described semiconductor device.
Referring to FIG. 35, on silicon substrate 301, FIG.
A recess 302, isolation oxide film 303, gate oxide films 307 and 312, conductive layers 308, 309, 322 and 323, silicon oxide films 310 and 325, and source / drain regions 328 and 329 are formed.
【００３１】ここで、導電層３２２および３２３から構
成されるゲート電極を有するトランジスタのしきい値電
圧を制御するための通常シリコン基板３０１にはｐ型の
チャネルドープ領域３７２が形成される。導電層３０８
および３０９からなるゲート電極を有するトランジスタ
のしきい値電圧を制御するために、シリコン基板３０１
にｐ型のチャネルドープ領域３７１が形成される。Here, a p-type channel doped region 372 is formed in normal silicon substrate 301 for controlling the threshold voltage of a transistor having a gate electrode composed of conductive layers 322 and 323. Conductive layer 308
To control the threshold voltage of a transistor having a gate electrode composed of
A p-type channel doped region 371 is formed.
【００３２】メモリセル領域３９０では、隣り合うソー
ス・ドレイン領域３２８間でリーク電流が発生するのを
防止するためにしきい値電圧を高くする必要がある。そ
のため、チャネルドープ領域３７２ではｐ型不純物濃度
が比較的高くなる。このチャネルドープ領域３７２を作
るのと同時にチャネルドープ領域３７１も形成されるた
め、チャネルドープ領域３７１でのｐ型不純物濃度も比
較的高くなる。In memory cell region 390, it is necessary to increase the threshold voltage in order to prevent a leak current from occurring between adjacent source / drain regions 328. Therefore, the p-type impurity concentration in channel doped region 372 is relatively high. Since the channel-doped region 371 is formed at the same time as the channel-doped region 372 is formed, the p-type impurity concentration in the channel-doped region 371 is relatively high.
【００３３】そのため、高濃度のｐ型のチャネルドープ
領域３７１とｎ型のソース・ドレイン領域３２９との間
には、ソース・ドレイン領域３２９の底部３２９ａや側
部３２９ｂで大きな接合容量が発生する。周辺領域３８
０のトランジスタには高速で動作することが要求される
が、このように大きな接合容量があるとトランジスタの
動作速度が低下するという問題がある。Therefore, a large junction capacitance is generated between the high-concentration p-type channel doped region 371 and the n-type source / drain region 329 at the bottom 329a and the side 329b of the source / drain region 329. Peripheral area 38
The 0 transistor is required to operate at high speed, but such a large junction capacitance causes a problem that the operation speed of the transistor is reduced.
【００３４】なお、図２９で示す半導体装置でも、高濃
度のｐ型のチャネルドープ領域２０５とｎ型のソース・
ドレイン領域２２９が容量結合するので、トランジスタ
２１２が高速で動作できないという問題があった。The semiconductor device shown in FIG. 29 also has a high-concentration p-type channel doped region 205 and an n-type source / drain region.
Since the drain region 229 is capacitively coupled, there is a problem that the transistor 212 cannot operate at high speed.
【００３５】そこで、この発明は、上述のような問題を
解決するためになされたものであり、メモリセル領域と
周辺領域との間の段差を低くし、かつ高速動作が可能な
半導体装置を提供することを目的とするものである。Accordingly, the present invention has been made to solve the above-described problem, and provides a semiconductor device capable of reducing a step between a memory cell region and a peripheral region and operating at high speed. It is intended to do so.
【００３６】[0036]
【課題を解決するための手段】この発明の１つの局面に
従った半導体装置は、情報を記憶するための記憶領域
と、記憶領域に隣接するように設けられた周辺回路領域
とを備える。半導体装置は、半導体基板と、第１の素子
群と、絶縁層と、半導体層と、第２の素子群とを備え
る。半導体基板は主表面を有する。第１の素子群は記憶
領域内で半導体基板の主表面上に形成される。絶縁層は
周辺回路領域内で半導体基板の主表面上に形成される。
半導体層は絶縁層の上に形成される。第２の素子群は半
導体層の上に形成される。A semiconductor device according to one aspect of the present invention includes a storage area for storing information and a peripheral circuit area provided adjacent to the storage area. The semiconductor device includes a semiconductor substrate, a first element group, an insulating layer, a semiconductor layer, and a second element group. The semiconductor substrate has a main surface. The first element group is formed on the main surface of the semiconductor substrate in the storage area. The insulating layer is formed on the main surface of the semiconductor substrate in the peripheral circuit region.
The semiconductor layer is formed on the insulating layer. The second element group is formed on the semiconductor layer.
【００３７】このように構成された半導体装置において
は、第１の素子群は半導体基板の主表面上に形成され、
第２の素子群は半導体基板の主表面上に絶縁層を介在さ
せて半導体層上に形成される。そのため、絶縁層と半導
体層の高さを適切に設定することにより第１の素子群の
高さと第２の素子群の高さとをほぼ等しくすることがで
きる。その結果、第１の素子群と第２の素子群との間の
段差を低くすることができる。In the semiconductor device thus configured, the first element group is formed on the main surface of the semiconductor substrate.
The second element group is formed on the semiconductor layer with an insulating layer interposed on the main surface of the semiconductor substrate. Therefore, the height of the first element group and the height of the second element group can be made substantially equal by appropriately setting the heights of the insulating layer and the semiconductor layer. As a result, a step between the first element group and the second element group can be reduced.
【００３８】また、第２の素子用に異なる導電型の複数
の不純物層を半導体層に形成しても、異なる導電型層の
不純物層間での不要な接合容量が形成されない。そのた
め、第２の素子の動作速度を速くすることができる。Further, even if a plurality of impurity layers of different conductivity types are formed in the semiconductor layer for the second element, unnecessary junction capacitance between impurity layers of different conductivity types is not formed. Therefore, the operation speed of the second element can be increased.
【００３９】この発明の別の局面に従った半導体装置
は、情報を記憶するための記憶領域と、記憶領域に隣接
するように設けられたロジック領域とを備える。半導体
装置は、半導体基板と、第１の素子群と、絶縁層と、半
導体層と、第２の素子群とを備える。半導体基板は主表
面を有する。第１の素子群は記憶領域内で半導体基板の
主表面に形成される。絶縁層はロジック領域内で半導体
基板の主表面上に形成される。半導体層は絶縁層の上に
形成される。第２の素子群は半導体層の上に形成され
る。A semiconductor device according to another aspect of the present invention includes a storage area for storing information and a logic area provided adjacent to the storage area. The semiconductor device includes a semiconductor substrate, a first element group, an insulating layer, a semiconductor layer, and a second element group. The semiconductor substrate has a main surface. The first element group is formed on the main surface of the semiconductor substrate in the storage area. The insulating layer is formed on the main surface of the semiconductor substrate in the logic region. The semiconductor layer is formed on the insulating layer. The second element group is formed on the semiconductor layer.
【００４０】このように構成された半導体装置において
は、第１の素子群は半導体基板の主表面上に形成され、
第２の素子群は半導体基板の主表面上に絶縁層を介在さ
せて半導体層上に形成される。そのため、絶縁層と半導
体層の高さを適切に設定することにより、第１の素子群
の高さと第２の素子群との高さをほぼ等しくすることが
できる。その結果、第１の素子群と第２の素子群との間
での段差を低くすることができる。In the semiconductor device thus configured, the first element group is formed on the main surface of the semiconductor substrate.
The second element group is formed on the semiconductor layer with an insulating layer interposed on the main surface of the semiconductor substrate. Therefore, by appropriately setting the heights of the insulating layer and the semiconductor layer, the height of the first element group and the height of the second element group can be made substantially equal. As a result, a step between the first element group and the second element group can be reduced.
【００４１】また、第２の素子用に異なる導電型の複数
の不純物層を半導体層に形成しても異なる導電型の不純
物層間には不要な接合容量が形成されない。そのため、
第２の素子の動作速度を速くすることができる。Even if a plurality of impurity layers of different conductivity types are formed in the semiconductor layer for the second element, no unnecessary junction capacitance is formed between the impurity layers of different conductivity types. for that reason,
The operation speed of the second element can be increased.
【００４２】第２の素子群は、電界効果トランジスタを
含み、電界効果トランジスタは、互いに距離を隔てて半
導体層に形成された１対の第１導電型のソース・ドレイ
ン領域と、１対のソース・ドレイン領域の間の半導体層
の部分に形成された第２導電型のチャネルドープ領域と
を有することが好ましい。この場合、チャネルドープ領
域とソース・ドレイン領域とはソース・ドレイン領域の
側面で接するだけであり、ソース・ドレイン領域の底面
は半導体層下の絶縁層に接する。そのため、ソース・ド
レイン領域とチャネルドープ領域とがソース・ドレイン
領域の底部と側部で接する場合に比べて接合容量が小さ
くなり、電界効果トランジスタの動作速度を向上させる
ことができる。The second element group includes a field effect transistor. The field effect transistor includes a pair of first conductivity type source / drain regions formed in the semiconductor layer at a distance from each other, and a pair of source / drain regions. It is preferable to have a second conductivity type channel doped region formed in a portion of the semiconductor layer between the drain regions. In this case, the channel dope region and the source / drain region only contact at the side surfaces of the source / drain region, and the bottom surface of the source / drain region contacts the insulating layer below the semiconductor layer. Therefore, the junction capacitance is smaller than when the source / drain region and the channel dope region are in contact with the bottom and the side of the source / drain region, and the operation speed of the field effect transistor can be improved.
【００４３】また、第１の素子群の頂面の高さは第２の
素子群の頂面の高さよりも高いことが好ましい。It is preferable that the height of the top surface of the first element group is higher than the height of the top surface of the second element group.
【００４４】第１の素子群はメモリ素子を含むことが好
ましい。メモリ素子はキャパシタであることが好まし
い。Preferably, the first element group includes a memory element. Preferably, the memory element is a capacitor.
【００４５】また、キャパシタは円筒キャパシタである
ことが好ましい。この場合、円筒キャパシタにより第１
の素子群の高さが高くなったとしても絶縁層と半導体層
の高さを調整することにより第１の素子群の高さと第２
の素子群の高さとを調整することができる。Preferably, the capacitor is a cylindrical capacitor. In this case, the first capacitor is provided by a cylindrical capacitor.
Even if the height of the first element group is increased, the height of the first element group and the second element group are adjusted by adjusting the heights of the insulating layer and the semiconductor layer.
And the height of the element group can be adjusted.
【００４６】また、キャパシタはスタックキャパシタで
あることが好ましい。この場合、スタックキャパシタに
より第１の素子群の高さが高くなっても絶縁層と半導体
層の高さを調整することにより第１の素子群と第２の素
子群の高さをほぼ等しくすることができる。The capacitor is preferably a stack capacitor. In this case, even if the height of the first element group is increased by the stack capacitor, the heights of the first element group and the second element group are made substantially equal by adjusting the heights of the insulating layer and the semiconductor layer. be able to.
【００４７】[0047]
【発明の実施の形態】以下、この発明の実施の形態につ
いて説明する。Embodiments of the present invention will be described below.
【００４８】（実施の形態１）図１は、この発明の実施
の形態１に従った半導体装置の断面図である。図１を参
照して、半導体基板としてのシリコン基板１の上に、情
報を記憶する記憶領域としてのメモリセル領域９０と、
メモリセル領域９０に隣接するように設けられた周辺領
域８０とを備える。周辺領域８０は、ＤＲＡＭの周辺回
路領域またはｅＲＡＭのロジック領域として機能する。(First Embodiment) FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention. Referring to FIG. 1, on a silicon substrate 1 as a semiconductor substrate, a memory cell region 90 as a storage region for storing information,
And a peripheral region 80 provided adjacent to the memory cell region 90. The peripheral area 80 functions as a peripheral circuit area of the DRAM or a logic area of the eRAM.
【００４９】シリコン基板１の主表面上のメモリセル領
域９０内には、第１の素子群としてのトランジスタ２０
ｂおよび２０ｃならびにキャパシタ４７および４８が形
成されている。In the memory cell region 90 on the main surface of the silicon substrate 1, a transistor 20 as a first element group
b and 20c and capacitors 47 and 48 are formed.
【００５０】ｐ型のシリコン基板１の表面には、分離酸
化膜３と、シリコン酸化膜２および６とが互いに連なる
ように形成されている。シリコン基板１の表面の部分に
は高濃度のｐ型のチャネルドープ領域２７が形成されて
いる。チャネルドープ領域２７の上には、ゲート酸化膜
２１ｂおよび２１ｃを介在させて一方向に延びるように
１対のゲート電極２６ｂおよび２６ｃが互いに距離を隔
てて形成されている。On the surface of p-type silicon substrate 1, isolation oxide film 3 and silicon oxide films 2 and 6 are formed so as to be continuous with each other. A high-concentration p-type channel doped region 27 is formed in the surface portion of the silicon substrate 1. A pair of gate electrodes 26b and 26c are formed on channel dope region 27 at a distance from each other so as to extend in one direction with gate oxide films 21b and 21c interposed therebetween.
【００５１】ゲート電極２６ｂは、リンがドープされた
ドープトポリシリコン層２２ｂと、タングステンシリサ
イド層２３ｂとにより構成される。以下、特にことわら
ない限り、「ドープトポリシリコン」というときは、リ
ンが５×１０20／ｃｍ3 程度の濃度でドープされたポリ
シリコンをいう。ゲート電極２６ｃは、リンがドープさ
れたドープトポリシリコン層２２ｃと、タングステンシ
リサイド層２３ｃとにより構成される。隣り合うゲート
電極２６ｂおよび２６ｃ間の距離は約０．２〜０．３μ
ｍ程度である。The gate electrode 26b is composed of a doped polysilicon layer 22b doped with phosphorus and a tungsten silicide layer 23b. Hereinafter, unless otherwise specified, the term “doped polysilicon” refers to polysilicon doped with phosphorus at a concentration of about 5 × 10 20 / cm 3 . The gate electrode 26c is composed of a doped polysilicon layer 22c doped with phosphorus and a tungsten silicide layer 23c. The distance between adjacent gate electrodes 26b and 26c is about 0.2 to 0.3 μm.
m.
【００５２】ゲート電極２６ｂおよび２６ｃの上にはシ
リコン酸化膜２４ｂおよび２４ｃが形成されている。ゲ
ート電極２６ｂおよび２６ｃの側壁には、サイドウォー
ル酸化膜２５ｂおよび２５ｃが形成されている。Silicon oxide films 24b and 24c are formed on gate electrodes 26b and 26c. Sidewall oxide films 25b and 25c are formed on the side walls of gate electrodes 26b and 26c.
【００５３】メモリセル領域９０内で、分離酸化膜３上
にドープトポリシリコン層２２ａおよび２２ｄと、タン
グステンシリサイド層２３ａおよび２３ｄとシリコン酸
化膜２４ａおよび２４ｄと、サイドウォール酸化膜２５
ａおよび２５ｄが形成されている。In memory cell region 90, doped polysilicon layers 22a and 22d, tungsten silicide layers 23a and 23d, silicon oxide films 24a and 24d, and sidewall oxide film 25
a and 25d are formed.
【００５４】ゲート電極２６ｂの両側には、互いに距離
を隔ててｎ型のソース・ドレイン領域２８ａおよび２８
ｂが形成されている。ゲート電極２６ｃの両側には、互
いに距離を隔てて１対のｎ型のソース・ドレイン領域２
８ｂおよび２８ｃが形成されている。On both sides of the gate electrode 26b, n-type source / drain regions 28a and 28
b is formed. On both sides of the gate electrode 26c, a pair of n-type source / drain regions 2 are spaced apart from each other.
8b and 28c are formed.
【００５５】トランジスタ２０ｂおよび２０ｃを覆うよ
うにシリコン酸化膜３１が形成されている。シリコン酸
化膜３１には、ソース・ドレイン領域２８ｂに達するコ
ンタクトホール３１ｂが形成されている。コンタクトホ
ール３１ｂを充填するようにビット線３２が形成されて
いる。ビット線３２は、コンタクトホール３１ｂの側面
とソース・ドレイン領域２８ｂに接するドープトポリシ
リコン層３２ａと、ドープトポリシリコン層３２ａに接
するタングステンシリサイド層３２ｂとにより構成され
る。A silicon oxide film 31 is formed to cover transistors 20b and 20c. In the silicon oxide film 31, a contact hole 31b reaching the source / drain region 28b is formed. Bit line 32 is formed to fill contact hole 31b. The bit line 32 includes a doped polysilicon layer 32a in contact with the side surface of the contact hole 31b and the source / drain region 28b, and a tungsten silicide layer 32b in contact with the doped polysilicon layer 32a.
【００５６】ビット線３２を覆うようにシリコン酸化膜
４１が形成されている。シリコン酸化膜４１には、ソー
ス・ドレイン領域２８ａおよび２８ｃに達するコンタク
トホール４１ａおよび４１ｂが形成されている。コンタ
クトホール４１ａおよび４１ｂを充填し、かつシリコン
酸化膜４１から遠ざかる方向へ延びるようにキャパシタ
のストレージノード４２および４３が形成されている。
ストレージノード４２および４３は、コンタクトホール
４１ａおよび４１ｂを充填し、かつソース・ドレイン領
域２８ａおよび２８ｃに接する第１部分４２ａおよび４
３ａと、第１部分４２ａおよび４３ａに接する円筒状の
第２部分４２ｂおよび４３ｂとを有する。第１部分４２
ａおよび４３ａと、第２部分４２ｂおよび４３ｂはとも
にドープトポリシリコンからなる。A silicon oxide film 41 is formed to cover bit line 32. In the silicon oxide film 41, contact holes 41a and 41b reaching the source / drain regions 28a and 28c are formed. Storage nodes 42 and 43 of capacitors are formed to fill contact holes 41a and 41b and extend in a direction away from silicon oxide film 41.
Storage nodes 42 and 43 fill first and second contact holes 41a and 41b and are in contact with source / drain regions 28a and 28c.
3a and cylindrical second portions 42b and 43b in contact with the first portions 42a and 43a. First part 42
a and 43a and second portions 42b and 43b are both made of doped polysilicon.
【００５７】ストレージノード４２および４３の表面を
覆うようにシリコン窒化膜からなる誘電体膜４５が形成
されている。シリコン窒化膜４５を覆うようにドープト
ポリシリコンからなるセルプレート４６が形成されてい
る。セルプレート４６を覆うようにシリコン酸化膜５１
が形成されており、シリコン酸化膜５１には、セルプレ
ート４６に達するコンタクトホール５５が形成されてい
る。コンタクトホール５５を充填するようにアルミニウ
ム合金からなる配線層６４が形成されている。また、シ
リコン酸化膜５１の表面にアルミニウム合金からなる配
線層６５、６６、６７および６８が互いに距離を隔てて
形成されている。A dielectric film 45 made of a silicon nitride film is formed so as to cover the surfaces of storage nodes 42 and 43. A cell plate 46 made of doped polysilicon is formed so as to cover silicon nitride film 45. The silicon oxide film 51 is formed so as to cover the cell plate 46.
Are formed in the silicon oxide film 51, and a contact hole 55 reaching the cell plate 46 is formed. A wiring layer 64 made of an aluminum alloy is formed so as to fill contact hole 55. Further, wiring layers 65, 66, 67 and 68 made of an aluminum alloy are formed on the surface of the silicon oxide film 51 at a distance from each other.
【００５８】周辺領域８０では、シリコン基板１上に絶
縁層としてのシリコン酸化膜（埋込酸化膜）２が形成さ
れている。シリコン酸化膜２と分離酸化膜３との間には
シリコン酸化膜６が形成されている。シリコン酸化膜２
の上にはＳＯＩ（Silicon OnInsulator）層４が形成さ
れている。ＳＯＩ層４上に電界効果型のトランジスタ１
２が形成されている。In the peripheral region 80, a silicon oxide film (buried oxide film) 2 as an insulating layer is formed on the silicon substrate 1. A silicon oxide film 6 is formed between silicon oxide film 2 and isolation oxide film 3. Silicon oxide film 2
An SOI (Silicon On Insulator) layer 4 is formed thereon. Field-effect transistor 1 on SOI layer 4
2 are formed.
【００５９】図２は、図１中のトランジスタ１２を拡大
して示す図である。図１および２を参照して、ＳＯＩ層
４上には、ゲート酸化膜７を介在させてゲート電極１３
が形成されている。ゲート電極１３は、ゲート酸化膜７
と接し、ドープトポリシリコンからなるドープトポリシ
リコン層８と、そのドープトポリシリコン層８上に形成
されたタングステンシリサイド層９により構成される。FIG. 2 is an enlarged view showing the transistor 12 in FIG. Referring to FIGS. 1 and 2, a gate electrode 13 is formed on SOI layer 4 with a gate oxide film 7 interposed therebetween.
Are formed. The gate electrode 13 is formed of the gate oxide film 7
And a doped polysilicon layer 8 made of doped polysilicon and a tungsten silicide layer 9 formed on the doped polysilicon layer 8.
【００６０】タングステンシリサイド層９を覆うように
シリコン酸化膜１０が形成され、ゲート電極１３の側壁
にはサイドウォール酸化膜１１が形成されている。ゲー
ト電極１３の両側のＳＯＩ層４の部分には互いに距離を
隔てて１対のソース・ドレイン領域２９が形成されてい
る。ソース・ドレイン領域２９はｎ型の低濃度不純物領
域２９ａと、ｎ型の高濃度不純物領域２９ｂとにより構
成される。隣り合うソース・ドレイン領域２９の間に
は、ｐ型のチャネルドープ領域５が形成されている。ト
ランジスタ１２は、ゲート電極１３と、１対のソース・
ドレイン領域２９により構成される。A silicon oxide film 10 is formed so as to cover tungsten silicide layer 9, and a sidewall oxide film 11 is formed on a side wall of gate electrode 13. A pair of source / drain regions 29 are formed at portions of the SOI layer 4 on both sides of the gate electrode 13 at a distance from each other. The source / drain region 29 includes an n-type low concentration impurity region 29a and an n-type high concentration impurity region 29b. A p-type channel doped region 5 is formed between adjacent source / drain regions 29. The transistor 12 has a gate electrode 13 and a pair of source
The drain region 29 is formed.
【００６１】再び図１を参照して、トランジスタ１２を
覆うようにシリコン酸化膜３１が形成されている。シリ
コン酸化膜３１には、ソース・ドレイン領域２９に達す
るコンタクトホール３１ａが形成されている。コンタク
トホール３１ａには、配線層３５が形成されている。配
線層３５は、ドープトポリシリコン層３５ａと、タング
ステンシリサイド層３５ｂにより構成される。Referring again to FIG. 1, a silicon oxide film 31 is formed to cover transistor 12. In the silicon oxide film 31, a contact hole 31a reaching the source / drain region 29 is formed. The wiring layer 35 is formed in the contact hole 31a. The wiring layer 35 includes a doped polysilicon layer 35a and a tungsten silicide layer 35b.
【００６２】配線層３５を覆うようにシリコン酸化膜４
１が形成されている。シリコン酸化膜４１を覆うように
シリコン酸化膜５１が形成されている。シリコン酸化膜
５１には、ソース・ドレイン領域２９に達するコンタク
トホール５２と、ゲート電極１３に達するコンタクトホ
ール５３と、配線層３５に達するコンタクトホール５４
とが形成されている。The silicon oxide film 4 covers the wiring layer 35.
1 is formed. Silicon oxide film 51 is formed to cover silicon oxide film 41. In the silicon oxide film 51, a contact hole 52 reaching the source / drain region 29, a contact hole 53 reaching the gate electrode 13, and a contact hole 54 reaching the wiring layer 35.
Are formed.
【００６３】コンタクトホール５２を充填してソース・
ドレイン領域２９に接するようにアルミニウム合金から
なる配線層６１が形成されている。コンタクトホール５
３を充填しゲート電極１３に接するようにアルミニウム
合金からなる配線層６２が形成されている。コンタクト
ホール５４を充填し配線層３５に接するようにアルミニ
ウム合金からなる配線層６３が形成されている。第１の
素子群としてのキャパシタ４２および４３の頂面（セル
プレート４６の表面４６ａ）の高さは第２の素子群とし
てのトランジスタ１２および配線層３５の表面３５ｃの
高さよりも高い。The contact hole 52 is filled to
A wiring layer 61 made of an aluminum alloy is formed so as to be in contact with drain region 29. Contact hole 5
3 and a wiring layer 62 made of an aluminum alloy is formed so as to be in contact with the gate electrode 13. A wiring layer 63 made of an aluminum alloy is formed so as to fill contact hole 54 and contact wiring layer 35. The heights of the top surfaces (the surface 46a of the cell plate 46) of the capacitors 42 and 43 as the first element group are higher than the height of the transistor 12 as the second element group and the surface 35c of the wiring layer 35.
【００６４】キャパシタ４２および４３の高さ（図１中
のｈ1 ）は約６５０ｎｍであり、絶縁層としてのシリコ
ン酸化膜２の厚さ（図１中のｈ2 ）は約２００ｎｍであ
り、ＳＯＩ層４の厚さ（図１中のｈ3 ）は約１００ｎｍ
である。The height of the capacitors 42 and 43 (h 1 in FIG. 1) is about 650 nm, the thickness of the silicon oxide film 2 as the insulating layer (h 2 in FIG. 1) is about 200 nm, and the SOI The thickness of the layer 4 (h 3 in FIG. 1) is about 100 nm
It is.
【００６５】このように構成された半導体装置において
は、周辺領域８０では、シリコン酸化膜２と、ＳＯＩ層
４とが存在するため、周辺領域８０とメモリセル領域９
０との間の段差の高さは約３５０ｎｍ（＝ｈ1 −ｈ2 −
ｈ3 ）となり、シリコン酸化膜２とＳＯＩ層４とがない
場合に比べて段差の高さを低くすることができる。In the semiconductor device thus configured, since the silicon oxide film 2 and the SOI layer 4 exist in the peripheral region 80, the peripheral region 80 and the memory cell region 9
The height of the step between 0 and 0 is about 350 nm (= h 1 −h 2 −
h 3 ), and the height of the step can be reduced as compared with the case where the silicon oxide film 2 and the SOI layer 4 are not provided.
【００６６】また、図２で示すように、ＳＯＩ層４にト
ランジスタ１２が形成され、このトランジスタのソース
・ドレイン領域２９とチャネルドープ領域５とは、ソー
ス・ドレイン領域２９の側部２９ｄでは接するがソース
・ドレイン領域２９の底部２９ｃでは接しない。そのた
め、ソース・ドレイン領域２９とチャネルドープ領域５
との間の接合容量が小さくなり、トランジスタ１２の動
作速度が速くなる。As shown in FIG. 2, a transistor 12 is formed in the SOI layer 4, and the source / drain region 29 and the channel dope region 5 of this transistor are in contact with each other at a side portion 29d of the source / drain region 29. No contact is made at the bottom 29c of the source / drain region 29. Therefore, the source / drain region 29 and the channel dope region 5
And the junction capacitance between them becomes smaller, and the operating speed of the transistor 12 increases.
【００６７】次に、図１で示す半導体装置の製造方法に
ついて説明する。図３〜図２３は、図１で示す半導体装
置の製造工程を示す断面図である。Next, a method of manufacturing the semiconductor device shown in FIG. 1 will be described. 3 to 23 are cross-sectional views showing the steps of manufacturing the semiconductor device shown in FIG.
【００６８】図３を参照して、ｐ型のシリコン基板１に
酸素イオンを注入して厚さ約２００ｎｍのシリコン酸化
膜２を形成する。また、シリコン基板１の表面をシリコ
ン半導体層１０２とする。シリコン半導体層１０２の厚
さは約１００ｎｍである。熱酸化法でシリコン半導体層
１０２の表面に厚さが約１０ｎｍの熱酸化膜を形成す
る。ＣＶＤ（Chemical Vapor Deposition ）法で熱酸化
膜上に厚さ約５０ｎｍのシリコン窒化膜を形成する。シ
リコン窒化膜上に所定のパターンを有するレジストパタ
ーンを形成し、このレジストパターンに従ってシリコン
窒化膜と熱酸化膜とをエッチングすることによりシリコ
ン窒化膜１０４と熱酸化膜１０３とを形成する。Referring to FIG. 3, oxygen ions are implanted into p-type silicon substrate 1 to form silicon oxide film 2 having a thickness of about 200 nm. The surface of the silicon substrate 1 is a silicon semiconductor layer 102. The thickness of the silicon semiconductor layer 102 is about 100 nm. A thermal oxide film having a thickness of about 10 nm is formed on the surface of the silicon semiconductor layer 102 by a thermal oxidation method. A silicon nitride film having a thickness of about 50 nm is formed on the thermal oxide film by a CVD (Chemical Vapor Deposition) method. A resist pattern having a predetermined pattern is formed on the silicon nitride film, and the silicon nitride film and the thermal oxide film are etched according to the resist pattern to form a silicon nitride film 104 and a thermal oxide film 103.
【００６９】図４を参照して、メモリセル領域９０にお
いてシリコン半導体層１０２を熱酸化してシリコン酸化
膜６を選択的に形成した後にシリコン窒化膜１０４を除
去する。これにより、周辺領域８０にＳＯＩ層４を形成
する。Referring to FIG. 4, after silicon oxide layer 6 is selectively formed by thermally oxidizing silicon semiconductor layer 102 in memory cell region 90, silicon nitride film 104 is removed. Thus, the SOI layer 4 is formed in the peripheral region 80.
【００７０】図５を参照して、周辺領域８０にレジスト
パターンを形成し、このレジストパターンに従ってシリ
コン酸化膜６を等方性エッチングすることによりメモリ
セル領域９０の部分でシリコン酸化膜６を取り除く。Referring to FIG. 5, a resist pattern is formed in peripheral region 80, and silicon oxide film 6 is isotropically etched in accordance with the resist pattern to remove silicon oxide film 6 at memory cell region 90.
【００７１】図６を参照して、シリコン基板１の表面お
よびＳＯＩ層４の表面に熱酸化法により厚さ約１０ｎｍ
の熱酸化膜を形成する。熱酸化膜上にＣＶＤ法により厚
さ約５０ｎｍのシリコン窒化膜を形成する。シリコン窒
化膜上に所定のパターンを有するレジストパターンを形
成し、このレジストパターンに従ってシリコン窒化膜と
熱酸化膜とをエッチングする。これにより、シリコン窒
化膜１０９と熱酸化膜１０８とを形成する。Referring to FIG. 6, the surface of silicon substrate 1 and the surface of SOI layer 4 are formed to a thickness of about 10 nm by a thermal oxidation method.
Is formed. A silicon nitride film having a thickness of about 50 nm is formed on the thermal oxide film by a CVD method. A resist pattern having a predetermined pattern is formed on the silicon nitride film, and the silicon nitride film and the thermal oxide film are etched according to the resist pattern. Thus, a silicon nitride film 109 and a thermal oxide film 108 are formed.
【００７２】図７を参照して、熱酸化法で厚さが約３０
０ｎｍ程度の分離酸化膜３を選択的に形成する。その後
シリコン窒化膜１０９を除去する。Referring to FIG. 7, the thickness is about 30 by the thermal oxidation method.
An isolation oxide film 3 of about 0 nm is selectively formed. After that, the silicon nitride film 109 is removed.
【００７３】図８を参照して、シリコン基板１およびＳ
ＯＩ層４に矢印１１０で示す方向にボロンをイオン注入
することにより、ｐ型のチャネルドープ領域５および２
７を形成する。Referring to FIG. 8, silicon substrate 1 and S
By implanting boron ions into the OI layer 4 in the direction indicated by the arrow 110, the p-type channel doped regions 5 and 2 are implanted.
7 is formed.
【００７４】図９を参照して、トランジスタのゲート酸
化膜となる厚さが約９ｎｍの熱酸化膜１１１を熱酸化法
で形成する。熱酸化膜１１１上にリンが５×１０20／ｃ
ｍ3程度の濃度でドープされた、厚さが約５０ｎｍのド
ープトポリシリコン層１１２をＣＶＤ法で形成する。ド
ープトポリシリコン層１１２上に厚さが約５０ｎｍのタ
ングステンシリサイド層１１３をＣＶＤ法で形成する。
タングステンシリサイド層１１３上に厚さ約１００ｎｍ
のシリコン酸化膜１１４をＣＶＤ法により形成する。こ
のシリコン酸化膜はポリサイドゲート形成時のエッチン
グマスクの役割をする。Referring to FIG. 9, a thermal oxide film 111 having a thickness of about 9 nm to be a gate oxide film of a transistor is formed by a thermal oxidation method. 5 × 10 20 / c phosphorus on thermal oxide film 111
A doped polysilicon layer 112 doped at a concentration of about m 3 and having a thickness of about 50 nm is formed by a CVD method. A tungsten silicide layer 113 having a thickness of about 50 nm is formed on the doped polysilicon layer 112 by a CVD method.
About 100 nm thick on the tungsten silicide layer 113
Is formed by a CVD method. This silicon oxide film functions as an etching mask when forming a polycide gate.
【００７５】図１０を参照して、シリコン酸化膜１１４
上に所定のパターンを有するレジストパターンを形成す
る。レジストパターンに従ってシリコン酸化膜１１４、
タングステンシリサイド層１１３およびドープトポリシ
リコン層１１２をエッチングする。これにより、シリコ
ン酸化膜１０、２４ａ、２４ｂ、２４ｃおよび２４ｄ
と、タングステンシリサイド層９、２３ａ、２３ｂ、２
３ｃおよび２３ｄと、ドープトポリシリコン層８、２２
ａ、２２ｂ、２２ｃおよび２２ｄとを形成する。ゲート
電極２６ｂおよび２６ｃのゲート長は０．２μｍ〜０．
３μｍである。シリコン基板１とＳＯＩ層４とに矢印１
１６で示す方向にリンを注入量約１×１０ 13／ｃｍ2 で
イオン注入することにより、ＳＯＩ層４に低濃度不純物
領域２９ａを形成し、シリコン基板１にソース・ドレイ
ン領域２８ａ、２８ｂおよび２８ｃを形成する。Referring to FIG. 10, silicon oxide film 114 is formed.
Forming a resist pattern having a predetermined pattern thereon
You. Silicon oxide film 114 according to the resist pattern,
Tungsten silicide layer 113 and doped policy
The recon layer 112 is etched. With this,
Oxide films 10, 24a, 24b, 24c and 24d
And tungsten silicide layers 9, 23a, 23b, 2
3c and 23d and doped polysilicon layers 8, 22
a, 22b, 22c and 22d. Gate
The gate length of the electrodes 26b and 26c is 0.2 μm to 0.2 μm.
3 μm. Arrow 1 on silicon substrate 1 and SOI layer 4
Phosphorus is injected in the direction indicated by 16 at a dose of about 1 × 10 13/ CmTwoso
By ion implantation, the SOI layer 4 has low-concentration impurities.
A region 29a is formed and a source / drain is formed on the silicon substrate 1.
Forming regions 28a, 28b and 28c.
【００７６】図１１を参照して、ＣＶＤ法によりシリコ
ン基板１の表面に厚さ約８０ｎｍのシリコン酸化膜を形
成する。このシリコン酸化膜はＬＤＤ（Lightly Doped
Drain ）構造を有するトランジスタのサイドウォールの
役割を果たす。シリコン酸化膜を異方性エッチングする
ことにより、幅が約８０ｎｍのサイドウォール酸化膜１
１、２５ａ、２５ｂ、２５ｃおよび２５ｄを形成する。Referring to FIG. 11, a silicon oxide film having a thickness of about 80 nm is formed on the surface of silicon substrate 1 by the CVD method. This silicon oxide film is LDD (Lightly Doped
Drain) plays a role as a sidewall of the transistor having the structure. The side wall oxide film 1 having a width of about 80 nm is formed by anisotropically etching the silicon oxide film.
1, 25a, 25b, 25c and 25d are formed.
【００７７】図１２を参照して、メモリセル領域９０に
レジストパターン１１９を形成する。矢印１１７で示す
方向に注入量約５×１０15／ｃｍ2 でＳＯＩ層４に砒素
をイオン注入することにより、高濃度不純物領域２９ｂ
を形成する。低濃度不純物領域２９ａと高濃度不純物領
域２９ｂとがソース・ドレイン領域２９となる。Referring to FIG. 12, a resist pattern 119 is formed in memory cell region 90. Arsenic is ion-implanted into the SOI layer 4 at a dose of about 5 × 10 15 / cm 2 in a direction indicated by an arrow 117, thereby forming a high-concentration impurity region 29b.
To form The low-concentration impurity regions 29a and the high-concentration impurity regions 29b become the source / drain regions 29.
【００７８】図１３を参照して、トランジスタ１２、２
０ｂおよび２０ｃを覆うようにＣＶＤ法により厚さが約
４００ｎｍのシリコン酸化膜３１を形成する。Referring to FIG. 13, transistors 12, 2
A silicon oxide film 31 having a thickness of about 400 nm is formed by a CVD method so as to cover 0b and 20c.
【００７９】図１４を参照して、シリコン酸化膜３１上
に所定のパターンを有するレジストパターン１２０を形
成する。レジストパターン１２０に従って、シリコン酸
化膜３１をエッチングすることにより、ソース・ドレイ
ン領域２９および２８ｂに達するコンタクトホール３１
ａおよび３１ｂを形成する。コンタクトホール３１ａお
よび３１ｂの直径は約０．２〜０．３μｍである。Referring to FIG. 14, a resist pattern 120 having a predetermined pattern is formed on silicon oxide film 31. By etching silicon oxide film 31 according to resist pattern 120, contact holes 31 reaching source / drain regions 29 and 28b are formed.
a and 31b are formed. The diameter of the contact holes 31a and 31b is about 0.2 to 0.3 μm.
【００８０】図１５を参照して、コンタクトホール３１
ａおよび３１ｂを覆うようにシリコン酸化膜３１上にド
ープトポリシリコン層を形成する。このドープトポリシ
リコン層上にＣＶＤ法によりタングステンシリサイド層
を形成する。タングステンシリサイド層上に所定のパタ
ーンを有するレジストパターン１２１を形成する。レジ
ストパターン１２１に従ってタングステンシリサイド層
とドープトポリシリコン層とをエッチングすることによ
り、配線層３５とビット線３２とを形成する。配線層３
５はドープトポリシリコン層３５ａとタングステンシリ
サイド層３５ｂにより構成され、ビット線３２は、タン
グステンシリサイド層３２ａとドープトポリシリコン層
３２ｂにより構成される。なお、ビット線３２の幅は
０．２〜０．３μｍ程度である。Referring to FIG. 15, contact hole 31
A doped polysilicon layer is formed on silicon oxide film 31 so as to cover a and 31b. A tungsten silicide layer is formed on the doped polysilicon layer by a CVD method. A resist pattern 121 having a predetermined pattern is formed on the tungsten silicide layer. The wiring layer 35 and the bit line 32 are formed by etching the tungsten silicide layer and the doped polysilicon layer according to the resist pattern 121. Wiring layer 3
Reference numeral 5 denotes a doped polysilicon layer 35a and a tungsten silicide layer 35b, and the bit line 32 includes a tungsten silicide layer 32a and a doped polysilicon layer 32b. Note that the width of the bit line 32 is about 0.2 to 0.3 μm.
【００８１】図１６を参照して、厚さが約３００ｎｍの
シリコン酸化膜４１をシリコン酸化膜３１上に形成す
る。このシリコン酸化膜４１は、ＴＥＯＳ（Tetra Etyl
e Orgho Silicate）などを原料とした、リンを含まない
シリコン酸化膜とすることが望ましい。Referring to FIG. 16, a silicon oxide film 41 having a thickness of about 300 nm is formed on silicon oxide film 31. This silicon oxide film 41 is made of TEOS (Tetra Etyl
e Orgho Silicate) or the like is preferably used as a phosphorus-free silicon oxide film.
【００８２】図１７を参照して、シリコン酸化膜４１上
に所定のパターンを有するレジストパターン１２２を形
成する。レジストパターン１２２に従って、シリコン酸
化膜３１および４１をエッチングすることにより、ソー
ス・ドレイン領域２８ａに達するコンタクトホール４１
ａと、ソース・ドレイン領域２８ｃに達するコンタクト
ホール４１ｂとを形成する。コンタクトホール４１ａお
よび４１ｂの直径は約０．２μｍ程度である。このコン
タクトホール４１ａおよび４１ｂは、キャパシタの下部
電極であるストレージノードと、シリコン基板１とを接
続するための役割を果たす。Referring to FIG. 17, a resist pattern 122 having a predetermined pattern is formed on silicon oxide film 41. By etching silicon oxide films 31 and 41 in accordance with resist pattern 122, contact holes 41 reaching source / drain regions 28a are formed.
a and a contact hole 41b reaching the source / drain region 28c. The diameter of the contact holes 41a and 41b is about 0.2 μm. These contact holes 41a and 41b serve to connect the storage node, which is the lower electrode of the capacitor, to silicon substrate 1.
【００８３】図１８を参照して、コンタクトホール４１
ａおよび４１ｂを充填し、かつ、シリコン酸化膜４１の
表面からの厚さが約１５０ｎｍのドープトポリシリコン
層をＣＶＤ法により形成する。ドープトポリシリコン層
上にリンを含んだシリコン酸化膜であるＰＳＧ（Phosph
o Silicate Glass）をＣＶＤ法により形成する。ＰＳＧ
の厚さは約５００ｎｍである。なお、ＰＳＧでなく、リ
ンを含まない酸化膜（たとえばＴＥＯＳを原料とした酸
化膜）をこの工程で用いると後の工程で円筒形状のキャ
パシタを形成する際に、この酸化膜と下地のシリコン酸
化膜４１とのエッチングの選択比が小さくなるため望ま
しくない。ＰＳＧ上に所定のパターンを有するレジスト
パターン１２３を形成し、レジストパターン１２３に従
ってＰＳＧとドープトポリシリコン層とをエッチングす
る。これにより、ＰＳＧ層１３０とキャパシタの第１部
分４２ａおよび４３ｂを形成する。図１９を参照して、
ＰＳＧ層１３０とシリコン酸化膜４１とを覆うように厚
さが約１００ｎｍのドープトポリシリコン層を形成す
る。このドープトポリシリコン層を異方性エッチングす
ることによりＰＳＧ層１３０の側面に円筒キャパシタの
第２部分４２ｂおよび４３ｂを形成する。これにより、
ストレージノード４２および４３が完成する。Referring to FIG. 18, contact hole 41
a and 41b are filled, and a doped polysilicon layer having a thickness of about 150 nm from the surface of the silicon oxide film 41 is formed by a CVD method. PSG (Phosph) is a silicon oxide film containing phosphorus on the doped polysilicon layer.
o Silicate Glass) is formed by a CVD method. PSG
Has a thickness of about 500 nm. If an oxide film containing no phosphorus (eg, an oxide film using TEOS as a raw material) instead of PSG is used in this step, when forming a cylindrical capacitor in a later step, this oxide film and the underlying silicon oxide film are used. This is not desirable because the etching selectivity with the film 41 becomes small. A resist pattern 123 having a predetermined pattern is formed on the PSG, and the PSG and the doped polysilicon layer are etched according to the resist pattern 123. Thus, the PSG layer 130 and the first portions 42a and 43b of the capacitor are formed. Referring to FIG.
A doped polysilicon layer having a thickness of about 100 nm is formed to cover the PSG layer 130 and the silicon oxide film 41. By anisotropically etching the doped polysilicon layer, the second portions 42b and 43b of the cylindrical capacitor are formed on the side surfaces of the PSG layer 130. This allows
Storage nodes 42 and 43 are completed.
【００８４】図２０を参照して、キャパシタの芯の部分
のＰＳＧ層１３０を等方性気相エッチングにより取り除
く。Referring to FIG. 20, PSG layer 130 at the core of the capacitor is removed by isotropic vapor phase etching.
【００８５】図２１を参照して、ストレージノード４２
および４３を覆うようにキャパシタの誘電体膜となるシ
リコン窒化膜を形成する。シリコン窒化膜の厚さは約６
ｎｍである。シリコン窒化膜上にキャパシタのセルプレ
ートとなるドープトポリシリコン層を形成する。ドープ
トポリシリコン層の厚さは約１５０ｎｍである。ドープ
トポリシリコン層上に所定のパターンを有するレジスト
パターン１２５を形成する。レジストパターン１２５に
従ってドープトポリシリコン層とシリコン窒化膜とをエ
ッチングすることによりセルプレート４６と誘電体膜４
５とを形成する。これにより、キャパシタ４７および４
８が完成する。Referring to FIG. 21, storage node 42
And 43, a silicon nitride film serving as a dielectric film of the capacitor is formed. The thickness of the silicon nitride film is about 6
nm. A doped polysilicon layer serving as a cell plate of a capacitor is formed on the silicon nitride film. The thickness of the doped polysilicon layer is about 150 nm. A resist pattern 125 having a predetermined pattern is formed on the doped polysilicon layer. The cell plate 46 and the dielectric film 4 are etched by etching the doped polysilicon layer and the silicon nitride film in accordance with the resist pattern 125.
5 is formed. Thereby, capacitors 47 and 4
8 is completed.
【００８６】図２２を参照して、厚さが約５００ｎｍの
ＢＰＳＧ（Boro Phospho SilicateGlass ）からなるシ
リコン酸化膜５１をＣＶＤ法により形成する。その後、
窒素雰囲気中で温度を８５０℃としてシリコン酸化膜５
１に熱処理を３０分間施し、シリコン酸化膜５１の表面
形状を滑らかにする。Referring to FIG. 22, a silicon oxide film 51 made of BPSG (Boro Phospho Silicate Glass) having a thickness of about 500 nm is formed by a CVD method. afterwards,
The temperature is set to 850 ° C. in a nitrogen atmosphere and the silicon oxide film 5
1 is subjected to a heat treatment for 30 minutes to make the surface shape of the silicon oxide film 51 smooth.
【００８７】図２３を参照して、シリコン酸化膜５１上
に所定のパターンを有するレジストパターン１２６を形
成する。このとき、シリコン酸化膜２の厚さ（ｈ2 ）が
約２００ｎｍであり、ＳＯＩ層４の厚さ（ｈ3 ）が約１
００ｎｍであり、キャパシタ４７および４８の高さ（ｈ
1 ）が約６５０ｎｍであるため、周辺領域８０とメモリ
セル領域９０との間の段差の高さは最大でも３５０ｎｍ
程度となる。レジストパターン１２６に従ってシリコン
酸化膜１０、３１、４１および５１をエッチングするこ
とにより、コンタクトホール５２、５３、５４および５
５を形成する。Referring to FIG. 23, a resist pattern 126 having a predetermined pattern is formed on silicon oxide film 51. At this time, the thickness (h 2 ) of the silicon oxide film 2 is about 200 nm, and the thickness (h 3 ) of the SOI layer 4 is about 1 nm.
00 nm, and the height (h
Since 1 ) is about 650 nm, the height of the step between the peripheral region 80 and the memory cell region 90 is at most 350 nm.
About. By etching silicon oxide films 10, 31, 41 and 51 according to resist pattern 126, contact holes 52, 53, 54 and 5 are formed.
5 is formed.
【００８８】コンタクトホール５２、５３、５４および
５５を充填するようにスパッタリング法でアルミニウム
合金層を堆積する。シリコン酸化膜５１の表面から測っ
たアルミニウム合金層の高さは約５００ｎｍである。ア
ルミニウム合金層上に所定のパターンを有するレジスト
パターンを形成し、このレジストパターンに従ってアル
ミニウム合金層をエッチングする。これにより、配線層
６１、６２、６３、６４、６５、６６、６７および６８
を形成して、図１で示す半導体装置が完成する。An aluminum alloy layer is deposited by sputtering so as to fill contact holes 52, 53, 54 and 55. The height of the aluminum alloy layer measured from the surface of the silicon oxide film 51 is about 500 nm. A resist pattern having a predetermined pattern is formed on the aluminum alloy layer, and the aluminum alloy layer is etched according to the resist pattern. Thereby, the wiring layers 61, 62, 63, 64, 65, 66, 67 and 68
Is formed to complete the semiconductor device shown in FIG.
【００８９】このような半導体装置においては、図２２
に示す工程においてメモリセル領域９０および周辺領域
８０を覆うようにレジストを塗布した際、メモリセル領
域９０と周辺領域８０との間の段差は３５０ｎｍであ
る。この程度の段差であれば、周辺領域８０でコンタク
トホールを形成するための最適なレジストの膜厚を選択
してもメモリセル領域９０上でレジストの膜厚が不足す
ることはない。したがって、エッチング時にキャパシタ
４７および４８上のシリコン酸化膜５１がエッチングさ
れることはない。さらにこの程度の段差であれば、メモ
リセル領域９０と周辺領域８０とで露光時の焦点がバラ
つくことはない。また、アルミニウム合金からなる配線
層６１、６２、６３、６４、６５、６６、６７および６
８を形成する際にアルミニウム合金層上にレジストを塗
布する。この際にも段差が小さいためにパターニング不
良が起こらない。In such a semiconductor device, FIG.
When a resist is applied so as to cover the memory cell region 90 and the peripheral region 80 in the step shown in (1), the step between the memory cell region 90 and the peripheral region 80 is 350 nm. With such a level difference, the resist film thickness on the memory cell region 90 does not become insufficient even if an optimum resist film thickness for forming a contact hole in the peripheral region 80 is selected. Therefore, the silicon oxide film 51 on the capacitors 47 and 48 is not etched during the etching. Further, with such a step, the focus at the time of exposure does not vary between the memory cell region 90 and the peripheral region 80. In addition, wiring layers 61, 62, 63, 64, 65, 66, 67 and 6 made of aluminum alloy
When forming 8, a resist is applied on the aluminum alloy layer. At this time, patterning failure does not occur because the step is small.
【００９０】（実施の形態２）図２４は、この発明の実
施の形態２に従った半導体装置の断面図である。図２３
を参照して、この実施の形態に従った半導体装置は、キ
ャパシタ１４７および１４８の形状が図１で示す半導体
装置のキャパシタ４７および４８の形状と異なる。つま
り、図１では、キャパシタ４７および４８は円筒形状で
あったのに対し、図２３で示す半導体装置では、キャパ
シタ１４７および１４８は、円筒形状でなく円柱形状で
ある。このストレージノード１４２および１４３上にシ
リコン窒化膜からなる誘電体膜１４５およびドープトポ
リシリコンからなるセルプレート１４６が形成されてい
る。(Second Embodiment) FIG. 24 is a sectional view of a semiconductor device according to a second embodiment of the present invention. FIG.
Referring to the semiconductor device according to the present embodiment, the shapes of capacitors 147 and 148 are different from the shapes of capacitors 47 and 48 of the semiconductor device shown in FIG. That is, in FIG. 1, the capacitors 47 and 48 have a cylindrical shape, whereas in the semiconductor device shown in FIG. 23, the capacitors 147 and 148 have a cylindrical shape instead of a cylindrical shape. A dielectric film 145 made of a silicon nitride film and a cell plate 146 made of doped polysilicon are formed on storage nodes 142 and 143.
【００９１】このように構成された半導体装置において
は図１で示す半導体装置と同様の効果がある。The semiconductor device thus configured has the same effect as the semiconductor device shown in FIG.
【００９２】次に、図２４で示す半導体装置の製造方法
について説明する。図２５〜図２８は、図２４で示す半
導体装置の製造工程を示す断面図である。図２５を参照
して、まず、実施の形態１の図３〜図１７に従って、シ
リコン基板１上にシリコン酸化膜２および６、分離酸化
膜３、ＳＯＩ層４、ゲート酸化膜７、２１ｂおよび２１
ｃ、ゲート電極１３、２６ｂ、２６ｃ、ドープトポリシ
リコン層２２ａ、２２ｄ、タングステンシリサイド層２
３ａおよび２３ｄ、サイドウォール酸化膜１１、２５
ａ、２５ｂ、２５ｃおよび２５ｄ、シリコン酸化膜１
０、２４ａ、２４ｂ、２４ｃおよび２４ｄ、シリコン酸
化膜３１および４１、ビット線３２、配線層３５、コン
タクトホール４１ａおよび４１ｂを形成する。Next, a method of manufacturing the semiconductor device shown in FIG. 24 will be described. 25 to 28 are cross-sectional views showing the steps of manufacturing the semiconductor device shown in FIG. 25, first, according to FIGS. 3 to 17 of the first embodiment, silicon oxide films 2 and 6, isolation oxide film 3, SOI layer 4, gate oxide films 7, 21b and 21 are formed on silicon substrate 1.
c, gate electrodes 13, 26b, 26c, doped polysilicon layers 22a, 22d, tungsten silicide layer 2
3a and 23d, sidewall oxide films 11, 25
a, 25b, 25c and 25d, silicon oxide film 1
0, 24a, 24b, 24c and 24d, silicon oxide films 31 and 41, bit line 32, wiring layer 35, and contact holes 41a and 41b are formed.
【００９３】コンタクトホール４１ａおよび４１ｂを充
填してソース・ドレイン領域２８ａおよび２８ｃに接す
るようにドープトポリシリコン層を形成する。シリコン
酸化膜４１の表面から測定したドープトポリシリコン層
の高さは約７００ｎｍである。ドープトポリシリコン層
上に所定のパターンを有するレジストパターン１５１を
形成する。レジストパターン１５１に従ってドープトポ
リシリコン層をエッチングすることにより、キャパシタ
のストレージノード１４２および１４３を形成する。A doped polysilicon layer is formed so as to fill contact holes 41a and 41b and contact source / drain regions 28a and 28c. The height of the doped polysilicon layer measured from the surface of the silicon oxide film 41 is about 700 nm. A resist pattern 151 having a predetermined pattern is formed on the doped polysilicon layer. By etching the doped polysilicon layer according to the resist pattern 151, storage nodes 142 and 143 of the capacitor are formed.
【００９４】図２６を参照して、ストレージノード１４
２および１４３を覆うようにＣＶＤ法により厚さ約６ｎ
ｍのシリコン窒化膜を形成する。シリコン窒化膜上に厚
さ約１５０ｎｍのドープトポリシリコン層をＣＶＤ法に
より形成する。ドープトポリシリコン層上に所定のパタ
ーンを有するレジストパターン１５３を形成する。レジ
ストパターン１５３に従ってドープトポリシリコン層と
シリコン窒化膜とをエッチングすることにより、ドープ
トポリシリコンからなるセルプレート１４６と、シリコ
ン窒化膜からなる誘電体膜１４５を形成する。これによ
り、キャパシタ１４７および１４８が完成する。Referring to FIG. 26, storage node 14
About 6 n thick by CVD so as to cover 2 and 143
An m-th silicon nitride film is formed. A doped polysilicon layer having a thickness of about 150 nm is formed on the silicon nitride film by a CVD method. A resist pattern 153 having a predetermined pattern is formed on the doped polysilicon layer. By etching the doped polysilicon layer and the silicon nitride film according to the resist pattern 153, a cell plate 146 made of doped polysilicon and a dielectric film 145 made of a silicon nitride film are formed. Thus, capacitors 147 and 148 are completed.
【００９５】図２７を参照して、キャパシタ１４７およ
び１４８を覆うように厚さが約５００ｎｍのＢＰＳＧを
ＣＶＤ法により堆積して、シリコン酸化膜５１を形成す
る。その後、窒素雰囲気中で温度８５０℃で熱処理を３
０分間施し、シリコン酸化膜５１の表面を滑らかにす
る。Referring to FIG. 27, BPSG having a thickness of about 500 nm is deposited by a CVD method so as to cover capacitors 147 and 148, thereby forming silicon oxide film 51. Then, heat treatment is performed at a temperature of 850 ° C.
This is performed for 0 minute to smooth the surface of the silicon oxide film 51.
【００９６】図２８を参照して、シリコン酸化膜５１上
に所定のパターンを有するレジストパターン１５５を形
成する。このとき、キャパシタの高さ（図２７中の
ｈ4 ）は約８００ｎｍである。レジストパターン１５５
をマスクとして、シリコン酸化膜１０、３１、４１およ
び５１をエッチングすることにより、コンタクトホール
５２、５３、５４および５５を形成する。Referring to FIG. 28, a resist pattern 155 having a predetermined pattern is formed on silicon oxide film 51. At this time, the height of the capacitor (h 4 in FIG. 27) is about 800 nm. Resist pattern 155
Using silicon as a mask, contact holes 52, 53, 54 and 55 are formed by etching silicon oxide films 10, 31, 41 and 51.
【００９７】最後に配線層６１、６２、６３、６４、６
５、６６、６７および６８を形成して図２４で示す半導
体装置が完成する。Finally, the wiring layers 61, 62, 63, 64, 6
5, 66, 67 and 68 are formed to complete the semiconductor device shown in FIG.
【００９８】このような工程に従えば、図２７で示す工
程においてレジストパターン１５５を形成する際にメモ
リセル領域９０と周辺領域８０との間の段差の高さが小
さくなるため、このシリコン酸化膜５１上に塗布したレ
ジストの膜厚が比較的均一となる。その結果、周辺領域
８０でコンタクトホール５２および５３を形成するのに
レジストの膜厚を最適な厚さとしても、キャパシタ１４
７および１４８上でのレジストの厚さが薄くなることが
ない。According to such a process, the height of the step between memory cell region 90 and peripheral region 80 is reduced when resist pattern 155 is formed in the process shown in FIG. The film thickness of the resist applied on 51 becomes relatively uniform. As a result, even if the thickness of the resist is optimum for forming the contact holes 52 and 53 in the peripheral region 80, the capacitor 14
The resist thickness on 7 and 148 is not reduced.
【００９９】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、実施の形態ではキャパシタが
ビット線よりも上にあるような構造としたが、ビット線
がキャパシタより上にある構造としてもよい。Although the embodiment of the present invention has been described above, the embodiment shown here can be variously modified. First, in the embodiment, the structure is such that the capacitor is above the bit line. However, the structure may be such that the bit line is above the capacitor.
【０１００】また、メモリセル領域９０には、キャパシ
タを有するＤＲＡＭが形成されていたが、ＤＲＡＭでな
く、ＳＲＡＭ（Static Random Access Memory ）やＥＥ
ＰＲＯＭ（Electrically Erasable and Programmable R
ead Only Memory ）がメモリセル領域９０に形成されて
いてもよい。Although a DRAM having a capacitor is formed in the memory cell area 90, the memory cell area 90 is not limited to a DRAM but may be an SRAM (Static Random Access Memory) or an EE.
PROM (Electrically Erasable and Programmable R
ead Only Memory) may be formed in the memory cell region 90.
【０１０１】さらに、ストレージノード４２および４３
とセルプレート４６とをドープトポリシリコンで構成
し、誘電体膜４５をシリコン酸化窒化膜（ＳｉＯＮ）で
構成してもよい。また、ストレージノード４２および４
３をドープトポリシリコンで構成し、誘電体膜４５をＴ
ａ2 Ｏ5 で構成し、セルプレート４６をＴｉＮで構成し
てもよい。Further, storage nodes 42 and 43
And the cell plate 46 may be made of doped polysilicon, and the dielectric film 45 may be made of a silicon oxynitride film (SiON). Also, storage nodes 42 and 4
3 is made of doped polysilicon, and the dielectric film 45 is made of T
a 2 O 5 and the cell plate 46 may be made of TiN.
【０１０２】また、ストレージノード１４２および１４
３とセルプレート１４６とをドープトポリシリコンで構
成し、誘電体膜１４５をシリコン酸化窒化膜で構成して
もよい。また、ストレージノード１４２および１４３と
セルプレート１４６とをルテニウムで構成し、誘電体膜
１４５をＢＳＴ（チタン酸バリウムストロンチウム）膜
で構成してもよい。また、ストレージノード１４２およ
び１４３とセルプレート１４６を白金で構成し、誘電体
膜１４５をＢＳＴ膜で構成してもよい。さらに、ストレ
ージノード１４２および１４３を白金で構成し、誘電体
膜１４５をＢＳＴ膜で構成し、セルプレート１４６をル
テニウムで構成してもよい。Also, storage nodes 142 and 14
3 and the cell plate 146 may be made of doped polysilicon, and the dielectric film 145 may be made of a silicon oxynitride film. Alternatively, storage nodes 142 and 143 and cell plate 146 may be formed of ruthenium, and dielectric film 145 may be formed of a BST (barium strontium titanate) film. Alternatively, the storage nodes 142 and 143 and the cell plate 146 may be made of platinum, and the dielectric film 145 may be made of a BST film. Further, the storage nodes 142 and 143 may be made of platinum, the dielectric film 145 may be made of a BST film, and the cell plate 146 may be made of ruthenium.
【０１０３】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
【０１０４】[0104]
【発明の効果】請求項１、３〜８に記載の発明によれ
ば、記憶領域内の第１の素子群と周辺回路領域内での第
２の素子群との段差が小さく、かつ高速動作が可能な半
導体装置を提供できる。According to the present invention, the step between the first element group in the storage area and the second element group in the peripheral circuit area is small, and high-speed operation is possible. A semiconductor device capable of performing the above.
【０１０５】請求項２に記載の発明によれば、記憶領域
内の第１の素子群とロジック領域内での第２の素子群と
の段差が少なく、かつ高速動作が可能な半導体装置を提
供できる。According to the second aspect of the present invention, there is provided a semiconductor device in which a step between the first element group in the storage area and the second element group in the logic area is small and which can operate at high speed. it can.
【図１】 この発明の実施の形態１に従った半導体装置
の断面図である。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【図２】 図１中のトランジスタを拡大して示す図であ
る。FIG. 2 is an enlarged view showing a transistor in FIG. 1;
【図３】 図１で示す半導体装置の製造方法の第１工程
を示す断面図である。FIG. 3 is a sectional view showing a first step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図４】 図１で示す半導体装置の製造方法の第２工程
を示す断面図である。FIG. 4 is a sectional view showing a second step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図５】 図１で示す半導体装置の製造方法の第３工程
を示す断面図である。FIG. 5 is a sectional view showing a third step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図６】 図１で示す半導体装置の製造方法の第４工程
を示す断面図である。FIG. 6 is a sectional view showing a fourth step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図７】 図１で示す半導体装置の製造方法の第５工程
を示す断面図である。FIG. 7 is a sectional view showing a fifth step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図８】 図１で示す半導体装置の製造方法の第６工程
を示す断面図である。FIG. 8 is a sectional view showing a sixth step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図９】 図１で示す半導体装置の製造方法の第７工程
を示す断面図である。FIG. 9 is a sectional view showing a seventh step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図１０】 図１で示す半導体装置の製造方法の第８工
程を示す断面図である。FIG. 10 is a sectional view showing an eighth step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図１１】 図１で示す半導体装置の製造方法の第９工
程を示す断面図である。FIG. 11 is a sectional view showing a ninth step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図１２】 図１で示す半導体装置の製造方法の第１０
工程を示す断面図である。FIG. 12 shows a tenth method of manufacturing the semiconductor device shown in FIG.
It is sectional drawing which shows a process.
【図１３】 図１で示す半導体装置の製造方法の第１１
工程を示す断面図である。FIG. 13 shows an eleventh method of manufacturing the semiconductor device shown in FIG.
It is sectional drawing which shows a process.
【図１４】 図１で示す半導体装置の製造方法の第１２
工程を示す断面図である。FIG. 14 shows a twelfth method of manufacturing the semiconductor device shown in FIG.
It is sectional drawing which shows a process.
【図１５】 図１で示す半導体装置の製造方法の第１３
工程を示す断面図である。FIG. 15 is a thirteenth method of manufacturing the semiconductor device shown in FIG. 1;
It is sectional drawing which shows a process.
【図１６】 図１で示す半導体装置の製造方法の第１４
工程を示す断面図である。FIG. 16 shows a fourteenth method of manufacturing the semiconductor device shown in FIG.
It is sectional drawing which shows a process.
【図１７】 図１で示す半導体装置の製造方法の第１５
工程を示す断面図である。FIG. 17 shows a fifteenth method of manufacturing the semiconductor device shown in FIG.
It is sectional drawing which shows a process.
【図１８】 図１で示す半導体装置の製造方法の第１６
工程を示す断面図である。FIG. 18 shows a sixteenth method of manufacturing the semiconductor device shown in FIG.
It is sectional drawing which shows a process.
【図１９】 図１で示す半導体装置の製造方法の第１７
工程を示す断面図である。FIG. 19 is a seventeenth method of manufacturing the semiconductor device shown in FIG. 1;
It is sectional drawing which shows a process.
【図２０】 図１で示す半導体装置の製造方法の第１８
工程を示す断面図である。20 illustrates an eighteenth method of manufacturing the semiconductor device illustrated in FIG.
It is sectional drawing which shows a process.
【図２１】 図１で示す半導体装置の製造方法の第１９
工程を示す断面図である。FIG. 21 is a nineteenth method of manufacturing the semiconductor device shown in FIG. 1;
It is sectional drawing which shows a process.
【図２２】 図１で示す半導体装置の製造方法の第２０
工程を示す断面図である。FIG. 22 shows a twentieth method of manufacturing the semiconductor device shown in FIG.
It is sectional drawing which shows a process.
【図２３】 図１で示す半導体装置の製造方法の第２１
工程を示す断面図である。FIG. 23 is a twenty-first step of the method of manufacturing the semiconductor device shown in FIG. 1;
It is sectional drawing which shows a process.
【図２４】 この発明の実施の形態２に従った半導体装
置の断面図である。FIG. 24 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図２５】 図２４で示す半導体装置の製造方法の第１
工程を示す断面図である。FIG. 25 shows a first method of manufacturing the semiconductor device shown in FIG.
It is sectional drawing which shows a process.
【図２６】 図２４で示す半導体装置の製造方法の第２
工程を示す断面図である。FIG. 26 shows a second method of manufacturing the semiconductor device shown in FIG.
It is sectional drawing which shows a process.
【図２７】 図２４で示す半導体装置の製造方法の第３
工程を示す断面図である。FIG. 27 shows a third method of manufacturing the semiconductor device shown in FIG.
It is sectional drawing which shows a process.
【図２８】 図２４で示す半導体装置の製造方法の第４
工程を示す断面図である。FIG. 28 is a fourth view of the method for manufacturing the semiconductor device shown in FIG. 24;
It is sectional drawing which shows a process.
【図２９】 従来のＤＲＡＭの断面図である。FIG. 29 is a sectional view of a conventional DRAM.
【図３０】 図２９で示す半導体装置の製造方法の第１
工程を示す断面図である。30 illustrates a first method of manufacturing the semiconductor device illustrated in FIG. 29;
It is sectional drawing which shows a process.
【図３１】 図２９で示す半導体装置の製造方法の第２
工程を示す断面図である。FIG. 31 shows a second example of the method for manufacturing the semiconductor device shown in FIG.
It is sectional drawing which shows a process.
【図３２】 図２９で示す半導体装置の製造方法の第３
工程を示す断面図である。FIG. 32 shows a third method of manufacturing the semiconductor device shown in FIG.
It is sectional drawing which shows a process.
【図３３】 図２９で示す半導体装置の製造方法の第４
工程を示す断面図である。FIG. 33 is a fourth view of the method for manufacturing the semiconductor device shown in FIG. 29;
It is sectional drawing which shows a process.
【図３４】 改良された従来の半導体装置の断面図であ
る。FIG. 34 is a cross-sectional view of an improved conventional semiconductor device.
【図３５】 図３４で示す半導体装置で生じる問題点を
説明するための断面図である。35 is a cross-sectional view for describing a problem that occurs in the semiconductor device shown in FIG.
１ シリコン基板、２ シリコン酸化膜、４ ＳＯＩ
層、１２，２０ｂ，２０ｃ トランジスタ、４７，４８
キャパシタ、８０ 周辺領域、９０ メモリセル領
域。1 silicon substrate, 2 silicon oxide film, 4 SOI
Layers, 12, 20b, 20c transistors, 47, 48
Capacitor, 80 peripheral area, 90 memory cell area.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA13 BA03 BA06 BA08 BB06 CA03 CA17 DA24 DA28 DA30 DA60 DA78 5F083 AD21 AD24 AD42 AD48 AD49 HA02 JA14 JA19 JA35 JA38 JA53 LA10 MA06 MA16 MA18 MA19 MA20 NA08 PR06 PR33 PR36 PR43 PR44 PR45 PR53 PR54 PR55 PR56 ZA06 ZA12 ────────────────────────────────────────────────── ─── Continued on the front page F term (reference) 5F032 AA13 BA03 BA06 BA08 BB06 CA03 CA17 DA24 DA28 DA30 DA60 DA78 5F083 AD21 AD24 AD42 AD48 AD49 HA02 JA14 JA19 JA35 JA38 JA53 LA10 MA06 MA16 MA18 MA19 MA20 NA08 PR06 PR33 PR36 PR43 PR44 PR45 PR53 PR54 PR55 PR56 ZA06 ZA12
Claims (8)
とを備えた半導体装置であって、 主表面を有する半導体基板と、 前記記憶領域内で前記半導体基板の主表面上に形成され
た第１の素子群と、 前記周辺回路領域内で前記半導体基板の主表面上に形成
された絶縁層と、 前記絶縁層の上に形成された半導体層と、 前記半導体層の上に形成された第２の素子群とを備えた
半導体装置。1. A semiconductor device comprising: a storage area for storing information; and a peripheral circuit area provided adjacent to the storage area, wherein the semiconductor substrate has a main surface; A first element group formed on the main surface of the semiconductor substrate within the semiconductor device, an insulating layer formed on the main surface of the semiconductor substrate within the peripheral circuit region, and formed on the insulating layer. A semiconductor device comprising: a semiconductor layer; and a second element group formed on the semiconductor layer.
とを備えた半導体装置であって、 主表面を有する半導体基板と、 前記記憶領域内で前記半導体基板の主表面上に形成され
た第１の素子群と、 前記ロジック領域内で前記半導体基板の主表面上に形成
された絶縁層と、 前記絶縁層の上に形成された半導体層と、 前記半導体層の上に形成された第２の素子群とを備えた
半導体装置。2. A semiconductor device comprising: a storage area for storing information; and a logic area provided adjacent to the storage area, wherein the semiconductor substrate has a main surface; A first element group formed on the main surface of the semiconductor substrate, an insulating layer formed on the main surface of the semiconductor substrate in the logic region, and a semiconductor layer formed on the insulating layer And a second element group formed on the semiconductor layer.
スタを含み、前記電界効果トランジスタは、互いに距離
を隔てて前記半導体層に形成された１対の第１導電型の
ソース・ドレイン領域と、前記１対のソース・ドレイン
領域の間の前記半導体層の部分に形成された第２導電型
のチャネルドープ領域とを有する、請求項１または２に
記載の半導体装置。3. The second element group includes a field effect transistor, wherein the field effect transistor has a pair of first conductivity type source / drain regions formed in the semiconductor layer at a distance from each other. 3. The semiconductor device according to claim 1, further comprising: a second conductivity type channel doped region formed in a portion of the semiconductor layer between the pair of source / drain regions. 4.
第２の素子群の頂面の高さよりも高い、請求項１〜３の
いずれか１項に記載の半導体装置。4. The semiconductor device according to claim 1, wherein a height of a top surface of said first element group is higher than a height of a top surface of said second element group.
請求項１〜４のいずれか１項に記載の半導体装置。5. The first element group includes a memory element.
The semiconductor device according to claim 1.
求項５に記載の半導体装置。6. The semiconductor device according to claim 5, wherein said memory element is a capacitor.
る、請求項６に記載の半導体装置。7. The semiconductor device according to claim 6, wherein said capacitor is a cylindrical capacitor.
ある、請求項６に記載の半導体装置。8. The semiconductor device according to claim 6, wherein said capacitor is a stack capacitor.
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| JP10258342A JP2000091534A (en) | 1998-09-11 | 1998-09-11 | Semiconductor device |
Applications Claiming Priority (1)
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| JP10258342A JP2000091534A (en) | 1998-09-11 | 1998-09-11 | Semiconductor device |
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- 1998-09-11 JP JP10258342A patent/JP2000091534A/en not_active Withdrawn
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