JP2000076863A - Circuit for preventing sinking of digit line for memory - Google Patents
Circuit for preventing sinking of digit line for memoryInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、主としてスタティ
ック・ランダム・アクセス・メモリ(SRAM)のセル
アレイにおけるデジット線が沈み込んでセルのデータ破
壊を起こす不良モードを対策するためのプルアップトラ
ンジスタを制御するメモリ用デジット線沈み込み防止回
路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention mainly controls a pull-up transistor for dealing with a failure mode in which a digit line in a cell array of a static random access memory (SRAM) sinks and data is destroyed in a cell. The present invention relates to a digit line sinking prevention circuit for a memory.
【0002】[0002]
【従来の技術】従来、例えばスタティック・ランダム・
アクセス・メモリ(SRAM)のメモリセルアレイで
は、デジット線の線間容量によってデジット線が沈み込
んでセルのデータ破壊を生じる不良モードを有すること
が知られている。2. Description of the Related Art Conventionally, for example, static random
It is known that a memory cell array of an access memory (SRAM) has a failure mode in which a digit line sinks due to an interline capacity of the digit line and data in the cell is destroyed.
【0003】図4は、従来のスタティック・ランダム・
アクセス・メモリ(SRAM)のセルアレイ構造の局部
を示したものである。図5は、このセルアレイ構造にお
ける動作処理(不良モードとなる場合)を説明するため
に示した各信号のタイミングチャートである。FIG. 4 shows a conventional static random access memory.
1 shows a local portion of a cell array structure of an access memory (SRAM). FIG. 5 is a timing chart of each signal shown for explaining the operation processing (in the case of a failure mode) in this cell array structure.
【0004】一般に、スタティック・ランダム・アクセ
ス・メモリ(SRAM)におけるセルアレイは、m本の
ワード線,n本のデジット線対,及びそれらにm×n個
のメモリセルがマトリックス状に配置されて構成される
が、図4に示したものではデジット線対A(デジット線
DB1,DT1によるもの),B(デジット線DB2,
DT2によるもの)とワード線WL1,WL2とに配置
された4つのセル1〜4のみが示されている。これ以外
に、デジット線DB1,DT1,DB2,DT2にはそ
れぞれ各セル1〜4におけるデータ状態の維持用に所定
の電位を印加するための負荷回路5及びプリチャージ回
路6(制御プローブ信号PBが入力される)が接続され
ており、デジット線DT1,DT2の間には線間容量C
Lが存在している。In general, a cell array in a static random access memory (SRAM) has a structure in which m word lines, n digit line pairs, and m × n memory cells are arranged in a matrix. However, in the example shown in FIG. 4, digit line pairs A (by digit lines DB1 and DT1) and B (digit lines DB2 and
DT2) and four cells 1 to 4 arranged on the word lines WL1 and WL2. In addition, a load circuit 5 for applying a predetermined potential to the digit lines DB1, DT1, DB2, and DT2 for maintaining a data state in each of the cells 1 to 4 and a precharge circuit 6 (control probe signal PB is Is inputted), and a line capacitance C is provided between the digit lines DT1 and DT2.
L exists.
【0005】ここで、セル1〜3は初期データとしてそ
れぞれ1,0,1を保持し、セルHIGHノードがセル
トランスファーを介してデジット線DT1,DB1.D
T2に接続されている状態にあって、セル3に対してデ
ータの1(初期データと同じ)からデータの0(初期デ
ータとは逆)にデータ書き換えを行う書き込み動作を説
明する。Here, cells 1 to 3 hold 1, 0 and 1 as initial data, respectively, and the cell HIGH node receives digit lines DT1, DB1. D
A write operation in which data is rewritten from 1 (same as the initial data) to 0 (reverse to the initial data) in cell 3 in the state connected to T2 will be described.
【0006】この場合、アドレス(ADD)チェンジ及
びライト(書き込み)があり、非選択となるワード線W
L1がGNDとなり、選択されるワード線WL2がHI
GHとなる。そこで、選択されるセル3は書き込みが行
われる状態となり、セル3と同一なワード線WL2に接
続された非選択となるセル2においても、ワード線WL
2がHIGHとなるため、デジット線対Aにはセル2の
データが疑似的に読み出される。セル3にデータの0を
書き込む状態におけるデジット線DT2は基準電位VC
CのHIGHレベルである。非選択となるセル2に接続
されているデジット線DT1には長い時間を経るとセル
2から初期データの0が読み出され、デジット線DT1
は基準電位VCCのHIGHレベルからGNDレベルに
なる。このとき、入力されるデータ信号DINがデータ
チェンジ(データ変化)によりHIGH(データの1)
からLOW(データの0)になると、デジット線DT2
もHIGHからLOWになるが、デジット線DT2,D
T1の線間容量CLによってデジット線DT1も沈み込
む。In this case, there are an address (ADD) change and a write (write), and the unselected word line W
L1 becomes GND, and the selected word line WL2 becomes HI.
GH. Thus, the selected cell 3 is in a state where writing is performed, and the unselected cell 2 connected to the same word line WL2 as the cell 3 also has the word line WL.
2 becomes HIGH, so that the data of the cell 2 is read out to the digit line pair A in a pseudo manner. Digit line DT2 in a state where data 0 is written to cell 3 is at reference potential VC.
C is the HIGH level. After a long time, the digit line DT1 connected to the non-selected cell 2 reads the initial data 0 from the cell 2 and the digit line DT1
Goes from the HIGH level of the reference potential VCC to the GND level. At this time, the input data signal DIN becomes HIGH (data 1) due to a data change (data change).
Becomes LOW (data 0), the digit line DT2
Also goes from HIGH to LOW, but the digit lines DT2 and D
The digit line DT1 also sinks due to the line capacitance CL of T1.
【0007】即ち、非選択となるデジット線DT1は、
データチェンジがある以前ではGNDレベルにあるた
め、データチェンジがあったときにデジット線DT2が
GNDになったときの線間容量CLの影響でGNDレベ
ルよりも電位が沈み込む。この電位の沈み込みが、−V
T(但し、VTはセル1のセルトランスファーの閾値を
示す)以下になったとき、セル2と同一なデジット線対
Aに接続されている非選択となるセル1のワード線WL
1はONしてしまう。このため、データの1を保持して
いるセル1のHIGHレベルはGNDレベル以下となっ
ているデジット線DT1に抜けてしまい、セル1にはデ
ータの破壊が起こる。このようにして、不良モードが発
生する。That is, the digit line DT1 which is not selected is
Since there is a GND level before the data change, the potential drops below the GND level due to the effect of the line capacitance CL when the digit line DT2 becomes GND when there is a data change. The sink of this potential is -V
T (where VT indicates the cell transfer threshold of cell 1) or less, the word line WL of unselected cell 1 connected to the same digit line pair A as cell 2
1 turns on. For this reason, the HIGH level of the cell 1 holding the data “1” drops to the digit line DT1 which is lower than the GND level, and the data of the cell 1 is destroyed. In this way, a failure mode occurs.
【0008】図6は、このような不良モードの防止機能
を備えたスタティック・ランダム・アクセス・メモリ
(SRAM)のセルアレイ構造の局部を示したものであ
る。図7は、このセルアレイ構造における動作処理(不
良モードを防止する場合)を説明するために示した各信
号のタイミングチャートである。FIG. 6 shows a local portion of a cell array structure of a static random access memory (SRAM) having such a failure mode prevention function. FIG. 7 is a timing chart of each signal shown for explaining the operation processing (in the case of preventing a failure mode) in the cell array structure.
【0009】このセルアレイの場合も、一般にm本のワ
ード線,n本のデジット線対,及びそれらにm×n個の
メモリセルがマトリックス状に配置されて構成される
が、図6に示したものではデジット線対A(デジット線
DB1,DT1によるもの),B(デジット線DB2,
DT2によるもの)とワード線WL1,WL2とに配置
された4つのセル1〜4のみが示されている。これ以外
に、デジット線DB1,DT1,DB2,DT2にはそ
れぞれ負荷回路5及びプリチャージ回路6が接続されて
おり、デジット線DT1,DT2の間には線間容量CL
が存在している他、デジット線DB1,DT1,DT
2,DB2にはそれぞれNchトランジスタNB1,N
T1,NT2,NB2のドレイン側が接続され、それら
のゲート側及びソース側の全部がプルアップトランジス
タPL1,PL2のドレイン側に接続されると共に、プ
ルアップトランジスタPL1,PL2のソース側は電源
電圧に接続され、プルアップトランジスタPL1のゲー
ト側にはライト制御信号WEBが入力され、プルアップ
トランジスタPL2のゲート側にはライト制御用ワンシ
ョットパルス信号WEOSが入力されるようになってい
る。尚、ライト制御用ワンショットパルス信号WEOS
は、書き込み開始時としてライト制御信号WEBがHI
GH→LOWに遷移(即ち、リードからライト)すると
き、適当なパルス幅に調整された下方に凸状の波形とし
て、ライト制御用ワンショットパルス信号(WEOS)
回路から出力される。This cell array is also generally composed of m word lines, n digit line pairs, and m × n memory cells arranged in a matrix, as shown in FIG. For example, digit line pair A (digit line DB1, DT1), B (digit line DB2, digit line DB2)
DT2) and four cells 1 to 4 arranged on the word lines WL1 and WL2. In addition, a load circuit 5 and a precharge circuit 6 are connected to the digit lines DB1, DT1, DB2, and DT2, respectively, and a line capacitance CL is provided between the digit lines DT1 and DT2.
Exist and digit lines DB1, DT1, DT
2 and DB2 have Nch transistors NB1 and N
The drain sides of T1, NT2 and NB2 are connected, all of the gate side and the source side thereof are connected to the drain sides of pull-up transistors PL1 and PL2, and the source sides of pull-up transistors PL1 and PL2 are connected to the power supply voltage. The write control signal WEB is input to the gate of the pull-up transistor PL1, and the write control one-shot pulse signal WEOS is input to the gate of the pull-up transistor PL2. Note that the write control one-shot pulse signal WEOS
Indicates that the write control signal WEB is HI
When transitioning from GH to LOW (that is, from read to write), a one-shot pulse signal for write control (WEOS) is formed as a downwardly convex waveform adjusted to an appropriate pulse width.
Output from the circuit.
【0010】ここでも、セル1〜3は初期データとして
それぞれ1,0,1を保持し、セルHIGHノードがセ
ルトランスファーを介してデジット線DT1,DB1.
DT2に接続されている状態にあって、セル3に対して
データの1(初期データと同じ)からデータの0(初期
データとは逆)にデータ書き換えを行う書き込み動作を
説明する。Here, cells 1 to 3 hold 1, 0 and 1, respectively, as initial data, and the cell HIGH node receives digit lines DT1, DB1.
A description will be given of a write operation in which data is rewritten from 1 (the same as the initial data) to 0 (the reverse of the initial data) of the cell 3 in the state of being connected to the DT2.
【0011】この場合、アドレス(ADD)チェンジ及
びライト(書き込み)があり、非選択となるワード線W
L1がGNDとなり、選択されるワード線WL2がHI
GHとなる。又、ライト制御信号WEBによりHIGH
→LOW(リードからライト)にした結果、プルアップ
トランジスタPL1はONして定常的にデジット線DB
1,DT1,DT2,DB2をプルアップし、プルアッ
プトランジスタPL2はライト制御用ワンショットパル
ス信号WEOSがLOWの期間だけONしてデジット線
DB1,DT1,DT2,DB2をプルアップする。In this case, there are an address (ADD) change and a write (write), and the unselected word line W
L1 becomes GND, and the selected word line WL2 becomes HI.
GH. In addition, the write control signal WEB turns HIGH.
→ As a result of LOW (from read to write), the pull-up transistor PL1 is turned ON and the digit line DB is constantly
1, DT1, DT2, and DB2 are pulled up, and the pull-up transistor PL2 is turned ON only while the write control one-shot pulse signal WEOS is LOW to pull up the digit lines DB1, DT1, DT2, and DB2.
【0012】そこで、選択されるセル3は書き込みが行
われる状態となり、セル3と同一なワード線WL2に接
続された非選択となるセル2においても、ワード線WL
2がHIGHとなるため、デジット線対Aにはセル2の
データが疑似的に読み出される。セル3にデータの0を
書き込む状態におけるデジット線DT2は基準電位VC
CのHIGHレベルである。非選択となるセル2に接続
されているデジット線DT1には、セル2から初期デー
タの0が読み出されるが、長い時間が経ってもデジット
線DT1はライト期間中に定常的にプルアップトランジ
スタPL1によってプルアップされるため、デジット線
DT1は基準電位VCCのHIGHレベルからGNDレ
ベルまで下がらない。このとき、入力されるデータ信号
DINがデータチェンジによりHIGH(データの1)
からLOW(データの0)になると、デジット線DT2
はHIGHからLOWになるが、デジット線DT2,D
T1の線間容量CLによってデジット線DT1も沈み込
む。Then, the selected cell 3 enters a state in which writing is performed, and the unselected cell 2 connected to the same word line WL2 as the cell 3 also has the word line WL.
2 becomes HIGH, so that the data of the cell 2 is read out to the digit line pair A in a pseudo manner. Digit line DT2 in a state where data 0 is written to cell 3 is at reference potential VC.
C is the HIGH level. Initial data 0 is read from the cell 2 to the digit line DT1 connected to the non-selected cell 2. However, even after a long time, the digit line DT1 is constantly pulled up during the write period. Digit line DT1 does not fall from the HIGH level of reference potential VCC to the GND level. At this time, the input data signal DIN becomes HIGH (data 1) due to a data change.
Becomes LOW (data 0), the digit line DT2
Goes from HIGH to LOW, but the digit lines DT2, D
The digit line DT1 also sinks due to the line capacitance CL of T1.
【0013】ところが、デジット線DT1は、データチ
ェンジがある以前ではGNDレベルより高いレベルにあ
るため、データチェンジがあったときにデジット線DT
2がGNDになったときの線間容量CLの影響でGND
レベルよりも電位が沈み込むが、この沈み込みによって
も電位が−VT以下にならない。従って、セル2と同一
なデジット線対Aに接続されている非選択となるセル1
のワード線WL1はONせず、これによってセル1のデ
ータは抜けず、データ破壊が起こらない。However, since the digit line DT1 is at a level higher than the GND level before the data change, there is a digit line DT1 when the data change occurs.
2 becomes GND due to the influence of the line capacitance CL when GND becomes GND.
The potential sinks below the level, but the sink does not cause the potential to fall below -VT. Therefore, the unselected cell 1 connected to the same digit line pair A as the cell 2
The word line WL1 is not turned on, so that the data in the cell 1 does not escape and no data destruction occurs.
【0014】因みに、このような線間容量を有するカッ
プリングノイズの影響を抑制し、非選択となるセルのデ
ータ破壊を防止して書き込み動作中の書き込みデータの
遷移を許容するセルアレイ構造を有するメモリに関連し
た周知技術としては、例えば特開平10−27474号
公報に開示された半導体装置等が挙げられる。Incidentally, a memory having a cell array structure which suppresses the influence of coupling noise having such line capacitance, prevents data destruction of non-selected cells, and allows transition of write data during a write operation. As a well-known technique related to the above, there is, for example, a semiconductor device disclosed in Japanese Patent Application Laid-Open No. 10-27474.
【0015】[0015]
【発明が解決しようとする課題】上述したスタティック
・ランダム・アクセス・メモリ(SRAM)のセルアレ
イ構造に備えられる不良モードの防止機能の場合、ライ
ト(書き込み)期間中では定常的にプルアップトランジ
スタPL1をONさせるため、定常的な貫通電流が流れ
るという問題がある。In the case of the defect mode prevention function provided in the cell array structure of the static random access memory (SRAM) described above, the pull-up transistor PL1 is constantly turned on during a write (write) period. There is a problem that a steady through current flows due to turning on.
【0016】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、定常的な貫通電流
を流さずに線間容量によるデジット線の沈み込みに起因
してセルのデータ破壊を起こす不良モードを防止できる
メモリ用デジット線沈み込み防止回路を提供することに
ある。The present invention has been made to solve such a problem. The technical problem of the present invention is that a cell penetrates due to sinking of a digit line due to line capacitance without flowing a steady through current. Another object of the present invention is to provide a digit line sinking prevention circuit for a memory which can prevent a failure mode which causes data destruction.
【0017】[0017]
【課題を解決するための手段】本発明によれば、セルア
レイにおけるデジット線の線間容量により該デジット線
が沈み込んでセルのデータ破壊を起こす不良モードを対
策するために該デジット線に備えられたプルアップトラ
ンジスタを書き込み開始時又はデータ変化時にのみ制御
するためのワンショットパルス信号を発生するメモリ用
デジット線沈み込み防止回路が得られる。According to the present invention, a digit line is provided for a digit line in a cell array in order to take measures against a failure mode in which the digit line sinks due to an interline capacitance of the digit line and causes data destruction of a cell. Thus, a digit line sinking prevention circuit for a memory that generates a one-shot pulse signal for controlling the pull-up transistor only at the start of writing or at the time of data change can be obtained.
【0018】このメモリ用デジット線沈み込み防止回路
において、データ変化時にワンショットパルス信号を発
生するデータ遷移検出回路を含むことは好ましい。It is preferable that the memory digit line sinking prevention circuit includes a data transition detection circuit that generates a one-shot pulse signal when data changes.
【0019】又、本発明によれば、上記メモリ用デジッ
ト線沈み込み防止回路において、データ遷移検出回路
は、入力されるデータ信号のデータ変化時にワンショッ
トパルス信号としてデータ遷移用ワンショットパルス信
号を出力するメモリ用デジット線沈み込み防止回路が得
られる。Further, according to the present invention, in the above-mentioned memory digit line sinking prevention circuit, the data transition detection circuit outputs a data transition one-shot pulse signal as a one-shot pulse signal when the data of the input data signal changes. A digit line sinking prevention circuit for a memory to be output is obtained.
【0020】更に、本発明によれば、上記メモリ用デジ
ット線沈み込み防止回路において、書き込み開始時とし
て入力されるライト制御信号がリードからライトすると
きにワンショットパルス信号としてライト制御用ワンシ
ョットパルス信号を出力するライト制御用ワンショット
パルス信号回路を備えたメモリ用デジット線沈み込み防
止回路が得られる。Further, according to the present invention, in the above-described memory digit line sinking prevention circuit, the write control one-shot pulse signal is used as the one-shot pulse signal when the write control signal input at the start of writing is changed from read to write. A digit line sinking prevention circuit for memory including a write control one-shot pulse signal circuit for outputting a signal is obtained.
【0021】加えて、本発明によれば、上記メモリ用デ
ジット線沈み込み防止回路において、データ遷移用ワン
ショットパルス信号及びライト制御用ワンショットパル
ス信号の論理和を算出して書き込み開始時又はデータ変
化時にワンショットパルス信号として適当なパルス幅に
調整されたライト制御及びデータ遷移論理和ワンショッ
トパルス信号を出力する論理和ワンショットパルス信号
回路を備えたメモリ用デジット線沈み込み防止回路が得
られる。In addition, according to the present invention, the memory digit line sinking prevention circuit calculates the logical sum of the data transition one-shot pulse signal and the write control one-shot pulse signal to start the write operation or the data control. It is possible to obtain a memory digit line sinking prevention circuit provided with a logical sum one-shot pulse signal circuit that outputs a write control and data transition logical one-shot pulse signal adjusted to an appropriate pulse width as a one-shot pulse signal at the time of change. .
【0022】一方、本発明によれば、上記メモリ用デジ
ット線沈み込み防止回路をセルアレイにおけるデジット
線の線間容量により該デジット線が沈み込んでセルのデ
ータ破壊を起こす不良モードを対策するために該デジッ
ト線に備えられたプルアップトランジスタに接続したセ
ルアレイ構造を有することを特徴とするスタティック・
ランダム・アクセス・メモリ(SRAM)が得られる。On the other hand, according to the present invention, the above-mentioned digit line sinking prevention circuit for a memory is provided to prevent a failure mode in which the digit line sinks due to the capacitance between the digit lines in the cell array and data in the cell is destroyed. A static cell having a cell array structure connected to a pull-up transistor provided on the digit line.
A random access memory (SRAM) is obtained.
【0023】[0023]
【発明の実施の形態】以下に実施例を挙げ、本発明のメ
モリ用デジット線沈み込み防止回路について、図面を参
照して詳細に説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The embodiments of the present invention will be described in detail below with reference to the accompanying drawings.
【0024】図1は、本発明の一実施例に係るメモリ用
デジット線沈み込み防止回路が適用されるスタティック
・ランダム・アクセス・メモリ(SRAM)のセルアレ
イ構造の局部を示したものである。このセルアレイの場
合も、一般にm本のワード線,n本のデジット線対,及
びそれらにm×n個のメモリセルがマトリックス状に配
置されて構成されるが、図1に示したものではデジット
線対A(デジット線DB1,DT1によるもの),B
(デジット線DB2,DT2によるもの)とワード線W
L1,WL2とに配置された4つのセル1〜4のみが示
されている。これ以外に、デジット線DB1,DT1,
DB2,DT2にはそれぞれ負荷回路5及びプリチャー
ジ回路6が接続されており、デジット線DT1,DT2
の間には線間容量CLが存在している他、デジット線D
B1,DT1,DT2,DB2にはそれぞれNchトラ
ンジスタNB1,NT1,NT2,NB2のドレイン側
が接続され、それらのゲート側及びソース側の全部が1
個のプルアップトランジスタPL2のドレイン側に接続
されている。尚、ここでのプルアップトランジスタPL
2のソース側は電源電圧に接続され、ゲート側にはライ
ト制御及びデータ遷移論理和ワンショットパルス信号
(WE−DATA−OS)が入力されるようになってい
る。FIG. 1 shows a local portion of a cell array structure of a static random access memory (SRAM) to which a digit line sinking prevention circuit for a memory according to an embodiment of the present invention is applied. In the case of this cell array, m word lines, n digit line pairs, and m × n memory cells are generally arranged in a matrix on them, but in the case of FIG. Line pair A (by digit lines DB1, DT1), B
(With digit lines DB2 and DT2) and word line W
Only four cells 1 to 4 arranged at L1 and WL2 are shown. In addition, digit lines DB1, DT1,
A load circuit 5 and a precharge circuit 6 are connected to DB2 and DT2, respectively.
Between the line capacitance CL and the digit line D
The drain sides of Nch transistors NB1, NT1, NT2, and NB2 are connected to B1, DT1, DT2, and DB2, respectively, and all of the gate side and source side thereof are 1
It is connected to the drain side of the pull-up transistors PL2. The pull-up transistor PL here
The source side of 2 is connected to the power supply voltage, and the gate side is supplied with a write control and data transition OR one-shot pulse signal (WE-DATA-OS).
【0025】図2は、このセルアレイ構造に適用される
一実施例に係るメモリ用デジット線沈み込み防止回路を
説明するために示した回路図であり、同図(a)はメモ
リ用デジット線沈み込み防止回路全体の回路ブロック図
に関するもの,同図(b)は同図(a)中のデータ遷移
検出回路(DTD)に関するもの,同図(c)は同図
(a)中のライト制御用ワンショットパルス信号(WE
OS)回路に関するもの,同図(d)は同図(a)中の
論理和ワンショットパルス信号(OSDW)回路に関す
るものである。FIG. 2 is a circuit diagram for explaining a memory digit line sinking prevention circuit according to an embodiment applied to this cell array structure. FIG. 2A is a memory digit line sinking circuit. FIG. 4B relates to a circuit block diagram of the entire anti-intrusion circuit, FIG. 5B relates to a data transition detection circuit (DTD) in FIG. 5A, and FIG. One-shot pulse signal (WE
FIG. 2D relates to the logical sum one-shot pulse signal (OSDW) circuit in FIG.
【0026】このメモリ用デジット線沈み込み防止回路
は、不良モードを対策するためにデジット線DB1,D
T1,DB2,DT2に備えられたプルアップトランジ
スタPL2を書き込み開始時又はデータ変化時にのみ制
御するためのワンショットパルス信号を発生するもの
で、それぞれ入出力(IO)端子を備えて入力されるデ
ータ信号DINがLOW→HIGHか、或いはHIGH
→LOWに遷移(即ち、データ変化)するときに下方に
凸状の波形によるデータ遷移用ワンショットパルス信号
を出力するnビット構成(但し、ここではn=8の8ビ
ット構成)のデータ遷移検出(DTD1〜DTD8)回
路と、入力されるライト制御信号WEBがHIGH→L
OWに遷移(即ち、リードからライトになる書き込み開
始)するときに下方に凸状の波形によるライト制御用ワ
ンショットパルス信号(WEOS)を出力するライト制
御用ワンショットパルス信号(WEOS)回路と、デー
タ遷移用ワンショットパルス信号及びライト制御用ワン
ショットパルス信号(WEOS)の論理和を算出してそ
れらの何れかの入力時に適当なパルス幅に調整された下
方に凸状の波形によるライト制御及びデータ遷移論理和
ワンショットパルス信号(WE−DATA−OS)を出
力する論理和ワンショットパルス信号(OSDW)回路
とから構成される。The digit line sinking prevention circuit for memory uses digit lines DB1 and DB1 to prevent a failure mode.
A one-shot pulse signal for controlling the pull-up transistor PL2 provided in T1, DB2, and DT2 only at the start of writing or at the time of data change, is provided with an input / output (IO) terminal. Whether the signal DIN is LOW → HIGH or HIGH
→ Data transition detection of n-bit configuration (here, 8-bit configuration with n = 8) that outputs a one-shot pulse signal for data transition with a downwardly convex waveform when transitioning to LOW (that is, data change). (DTD1 to DTD8) circuit and the input write control signal WEB changes from HIGH to L
A write-control one-shot pulse signal (WEOS) circuit for outputting a write-control one-shot pulse signal (WEOS) with a downwardly convex waveform when transitioning to OW (that is, starting writing from read to write); The logical sum of the one-shot pulse signal for data transition and the one-shot pulse signal for write control (WEOS) is calculated, and the write control using a downwardly convex waveform adjusted to an appropriate pulse width at the time of inputting any of them is performed. And an OR one-shot pulse signal (OSDW) circuit for outputting a data transition OR one-shot pulse signal (WE-DATA-OS).
【0027】このうち、8ビット構成のデータ遷移検出
(DTD1〜DTD8)回路は、図2(b)に示される
例では、DELAYの入力側,出力側に配設された2個
のインバータ・ゲートと、DELAYの入力側とDEL
AYの出力側のインバータ・ゲートの出力側とに接続さ
れたNANDゲートと、DELAYの出力側とDELA
Yの入力側のインバータ・ゲートの入力側とに接続され
た他のNANDゲートと、これらのNANDゲートの出
力側に接続された別のNANDゲートと、別のNAND
ゲートの出力側に接続された他のインバータ・ゲートと
による構成、即ち、3個のインバータ・ゲート、3個の
NANDゲート、及びDELAYを組み合わせた構成に
なっている。In the example shown in FIG. 2B, the data transition detection (DTD1 to DTD8) circuit having an 8-bit configuration includes two inverter gates disposed on the input side and the output side of the DELAY. And DELAY input side and DEL
A NAND gate connected to the output side of the inverter gate on the output side of AY, the output side of DELAY and the DELA
Another NAND gate connected to the input side of the inverter gate on the input side of Y, another NAND gate connected to the output side of these NAND gates, and another NAND gate
This configuration has another inverter gate connected to the output side of the gate, that is, a configuration in which three inverter gates, three NAND gates, and DELAY are combined.
【0028】又、ライト制御用ワンショットパルス信号
(WEOS)回路は、図2(c)に示される例では、D
ELAYの入力側に配設されたインバータ・ゲートと、
DELAYの出力側とインバータ・ゲートの入力側とに
接続されたNORゲートと、NORゲートの出力側に接
続された他のインバータ・ゲートとによる構成、即ち、
2個のインバータ・ゲート、NORゲート、及びDEL
AYを組み合わせた構成になっている。In the example shown in FIG. 2C, the write control one-shot pulse signal (WEOS) circuit
An inverter gate disposed on the input side of the ELAY;
A NOR gate connected to the output side of the DELAY and the input side of the inverter gate, and another inverter gate connected to the output side of the NOR gate;
Two inverter gates, NOR gate, and DEL
AY is combined.
【0029】更に、論理和ワンショットパルス信号(O
SDW)回路は、図2(d)に示される例では、それぞ
れデータ遷移検出(DTD1〜DTD8)からの出力が
昇べき順の対で入力される4個のNANDゲートと、ラ
イト制御用ワンショットパルス信号(WEOS)が入力
される1個のNANDゲートと、これらのNANDゲー
トの出力側にそれぞれ1対1でゲート側が接続されると
共に、ソース側が接地された5個の一導電型の電界効果
トランジスタ(FET)と、これらの電界効果トランジ
スタ(FET)のドレイン側にドレイン側が接続される
と共に、ゲート側が接地された1個の逆導電型の電界効
果トランジスタ(FET)と、電界効果トランジスタ
(FET)の全部のドレイン側に一方の入力側が接続さ
れると共に、他方の入力側が電界効果トランジスタ(F
ET)の全部のドレイン側に接続されたDELAYの出
力側に接続されたNORゲートとによる構成、即ち、5
個のNANDゲート、6個の電界効果トランジスタ(F
ET)、1個のNORゲート、及びDELAYを組み合
わせた構成になっている。Further, a logical sum one-shot pulse signal (O
In the example shown in FIG. 2D, the SDW) circuit includes four NAND gates, each of which receives an output from data transition detection (DTD1 to DTD8) in ascending order, and a write control one-shot. One NAND gate to which a pulse signal (WEOS) is input, and five one-conductivity-type field-effect devices each having a gate connected to the output of these NAND gates on a one-to-one basis and having a source grounded. A transistor (FET); one reverse conductivity type field effect transistor (FET) having a drain connected to the drain side of the field effect transistor (FET) and a gate side grounded; and a field effect transistor (FET). ) Is connected to one input side to all drain sides, and the other input side is connected to a field effect transistor (F
ET), and a NOR gate connected to the output side of the DELAY connected to all the drain sides, ie, 5
NAND gates and six field effect transistors (F
ET), one NOR gate and DELAY are combined.
【0030】図3は、このメモリ用デジット線沈み込み
防止回路による上述した図1に示すセルアレイ構造にお
ける動作処理(不良モードを防止する場合)を説明する
ために示した各信号のタイミングチャートである。FIG. 3 is a timing chart of each signal shown for explaining the operation processing (in the case of preventing a failure mode) in the cell array structure shown in FIG. 1 by the memory digit line sinking prevention circuit. .
【0031】ここでも、セル1〜3は初期データとして
それぞれ1,0,1を保持し、セルHIGHノードがセ
ルトランスファーを介してデジット線DT1,DB1.
DT2に接続されている状態にあって、セル3に対して
データの1(初期データと同じ)からデータの0(初期
データとは逆)にデータ書き換えを行う書き込み動作を
説明する。Here, cells 1 to 3 hold 1, 0 and 1, respectively, as initial data, and the cell HIGH node receives digit lines DT1, DB1.
A description will be given of a write operation in which data is rewritten from 1 (the same as the initial data) to 0 (the reverse of the initial data) of the cell 3 in the state of being connected to the DT2.
【0032】この場合、アドレス(ADD)チェンジ及
びライト(書き込み)があり、非選択となるワード線W
L1がGNDとなり、選択されるワード線WL2がHI
GHとなる。又、選択されるセル3は書き込みが行われ
る状態となり、セル3と同一なワード線WL2に接続さ
れた非選択となるセル2においても、ワード線WL2が
HIGHとなるため、デジット線対Aにはセル2のデー
タが疑似的に読み出される。セル3に0を書き込む状態
におけるデジット線DT2は基準電位VCCのHIGH
レベルである。非選択となるセル2に接続されているデ
ジット線DT1には長い時間を経るとセル2から初期デ
ータの0が読み出され、デジット線DT1は基準電位V
CCのHIGHレベルからGNDレベルになる。このと
き、データチェンジによりデータ信号DINがHIGH
(データの1)からLOW(データの0)になると、プ
ルアップトランジスタPL2にはゲートからライト制御
及びデータ遷移論理和ワンショットパルス信号(WE−
DATA−OS)が図示のように下方に凸状の波形で入
力され、その期間中だけデジット線DT1がプルアップ
される。又、デジット線DT2はHIGHからLOWに
なるが、デジット線DT2,DT1の線間容量CLによ
ってデジット線DT1も沈み込む。In this case, there are an address (ADD) change and a write (write), and the unselected word line W
L1 becomes GND, and the selected word line WL2 becomes HI.
GH. In addition, the selected cell 3 is in a state where writing is performed, and even in the non-selected cell 2 connected to the same word line WL2 as the cell 3, the word line WL2 becomes HIGH. , The data of cell 2 is read in a pseudo manner. Digit line DT2 in the state where 0 is written to cell 3 is at the high level of reference potential VCC.
Level. After a long time, 0 of the initial data is read from the cell 2 to the digit line DT1 connected to the non-selected cell 2, and the digit line DT1 is connected to the reference potential V.
The CC goes from the HIGH level to the GND level. At this time, the data signal changes the data signal DIN to HIGH.
When (data 1) changes to LOW (data 0), the pull-up transistor PL2 receives a one-shot pulse signal (WE-
DATA-OS) is input in a downwardly convex waveform as shown in the figure, and the digit line DT1 is pulled up only during that period. The digit line DT2 changes from HIGH to LOW, but the digit line DT1 also sinks due to the inter-line capacitance CL between the digit lines DT2 and DT1.
【0033】ところが、非選択となるデジット線DT1
は、データチェンジがある以前ではGNDレベルにある
ため、データチェンジがあったときにデジット線DT2
がGNDになったときの線間容量CLの影響でGNDレ
ベルより電位が沈み込むが、このときにプルアップトラ
ンジスタPL2によってプルアップされるため、沈み込
みによっても電位が−VT(但し、VTはセル1のセル
トランスファー閾値を示す)以下にならない。従って、
セル2と同一なデジット対Aに接続されている非選択と
なるセル1のワード線WL1はONせず、これによって
セル1のデータは抜けず、データ破壊が起こらない。However, the non-selected digit line DT1
Is at the GND level before the data change, so that the digit line DT2
Becomes lower than the GND level due to the influence of the line capacitance CL when the potential becomes GND. At this time, the potential is pulled down by the pull-up transistor PL2. Cell transfer threshold of cell 1). Therefore,
The word line WL1 of the non-selected cell 1 connected to the same digit pair A as the cell 2 is not turned on, so that the data of the cell 1 is not lost and no data is destroyed.
【0034】即ち、このメモリ用デジット線沈み込み防
止回路の場合、プルアップトランジスタPL2がON
し、デジット線DT1をプルアップするのはプルアップ
トランジスタPL2のゲートから入力されるライト制御
及びデータ遷移論理和ワンショットパルス信号(WE−
DATA−OS)が下方に凸状の波形を示すワンショッ
ト期間中だけであり、定常的な貫通電流は流れない。That is, in the case of the digit line sinking prevention circuit for memory, the pull-up transistor PL2 is turned on.
The digit line DT1 is pulled up by the write control and data transition OR one-shot pulse signal (WE-) input from the gate of the pull-up transistor PL2.
DATA-OS) during a one-shot period in which a downwardly convex waveform is shown, and no steady through current flows.
【0035】[0035]
【発明の効果】以上に述べた通り、本発明のメモリ用デ
ジット線沈み込み防止回路によれば、既存の不良モード
を対策するためにデジット線に備えられたプルアップト
ランジスタを書き込み開始時又はデータ変化時にのみ発
生したワンショットパルス信号により下方に凸状の波形
を示すワンショット期間中に制御するようにしているの
で、定常的な貫通電流を流さずに線間容量によるデジッ
ト線の沈み込みに起因してセルのデータ破壊を起こす不
良モードを適確に防止できるようになる。As described above, according to the digit line sinking prevention circuit for a memory of the present invention, the pull-up transistor provided on the digit line is used at the start of writing or when the data is written in order to take measures against the existing failure mode. Control is performed during a one-shot period that shows a downwardly convex waveform by a one-shot pulse signal generated only at the time of change, so that a digit line sinks due to line capacitance without flowing a steady through current. A failure mode that causes data destruction of a cell due to this can be properly prevented.
【図1】本発明の一実施例に係るメモリ用デジット線沈
み込み防止回路が適用されるスタティック・ランダム・
アクセス・メモリ(SRAM)のセルアレイ構造の局部
を示したものである。FIG. 1 is a diagram illustrating a static random access memory to which a digit line sinking prevention circuit for a memory according to an embodiment of the present invention is applied;
1 shows a local portion of a cell array structure of an access memory (SRAM).
【図2】図1に示すセルアレイ構造に適用される一実施
例に係るメモリ用デジット線沈み込み防止回路を説明す
るために示した回路図であり、(a)はメモリ用デジッ
ト線沈み込み防止回路全体の回路ブロック図に関するも
の,(b)は(a)中のデータ遷移検出回路(DTD)
に関するもの,(c)は(a)中のライト制御用ワンシ
ョットパルス信号(WEOS)回路に関するもの,
(d)は(a)中のライト制御及びデータ遷移論理和ワ
ンショットパルス信号(OSDW)回路に関するもので
ある。FIGS. 2A and 2B are circuit diagrams illustrating a circuit for preventing digit line sinking for a memory according to an embodiment applied to the cell array structure shown in FIG. 1; FIG. (B) Data transition detection circuit (DTD) in (a)
(C) relates to the write control one-shot pulse signal (WEOS) circuit in (a),
(D) relates to the write control and data transition OR one-shot pulse signal (OSDW) circuit in (a).
【図3】図2で説明したメモリ用デジット線沈み込み防
止回路による図1に示すセルアレイ構造における動作処
理(不良モードを防止する場合)を説明するために示し
た各信号のタイミングチャートである。3 is a timing chart of each signal shown to explain an operation process (in the case of preventing a failure mode) in the cell array structure shown in FIG. 1 by the memory digit line sinking prevention circuit described in FIG. 2;
【図4】従来のスタティック・ランダム・アクセス・メ
モリ(SRAM)のセルアレイ構造の局部を示したもの
である。FIG. 4 shows a local portion of a cell array structure of a conventional static random access memory (SRAM).
【図5】図4に示すセルアレイ構造における動作処理
(不良モードとなる場合)を説明するために示した各信
号のタイミングチャートである。FIG. 5 is a timing chart of each signal shown for describing an operation process (in the case of a failure mode) in the cell array structure shown in FIG. 4;
【図6】従来の不良モードの防止機能を備えたスタティ
ック・ランダム・アクセス・メモリ(SRAM)のセル
アレイ構造の局部を示したものである。FIG. 6 shows a local portion of a cell array structure of a conventional static random access memory (SRAM) having a function of preventing a failure mode.
【図7】図6に示すセルアレイ構造における動作処理
(不良モードを防止する場合)を説明するために示した
各信号のタイミングチャートである。FIG. 7 is a timing chart of each signal shown to explain an operation process (in the case of preventing a failure mode) in the cell array structure shown in FIG. 6;
1〜4 セル 5 負荷回路 6 プリチャージ回路 A,B デジット線対 CL 線間容量 NB1,NT1,NT2,NB2 Nchトランジスタ PL1,PL2 プルアップトランジスタ 1-4 cells 5 Load circuit 6 Precharge circuit A, B Digit line pair CL Line capacitance NB1, NT1, NT2, NB2 Nch transistor PL1, PL2 Pull-up transistor
Claims (6)
量により該デジット線が沈み込んでセルのデータ破壊を
起こす不良モードを対策するために該デジット線に備え
られたプルアップトランジスタを書き込み開始時又はデ
ータ変化時にのみ制御するためのワンショットパルス信
号を発生することを特徴とするメモリ用デジット線沈み
込み防止回路。In order to cope with a failure mode in which a digit line sinks due to the capacitance of a digit line in a cell array and data is destroyed in a cell, a pull-up transistor provided on the digit line is written at the start of writing or data. A digit line sinking prevention circuit for a memory, which generates a one-shot pulse signal for controlling only at the time of change.
込み防止回路において、前記データ変化時に前記ワンシ
ョットパルス信号を発生するデータ遷移検出回路を含む
ことを特徴とするメモリ用デジット線沈み込み防止回
路。2. The digit line sinking prevention circuit for a memory according to claim 1, further comprising a data transition detection circuit for generating said one-shot pulse signal when said data changes. circuit.
込み防止回路において、前記データ遷移検出回路は、入
力されるデータ信号のデータ変化時に前記ワンショット
パルス信号としてデータ遷移用ワンショットパルス信号
を出力することを特徴とするメモリ用デジット線沈み込
み防止回路。3. A digit line sinking prevention circuit for a memory according to claim 2, wherein said data transition detection circuit outputs a data transition one-shot pulse signal as said one-shot pulse signal when a data of an input data signal changes. A digit line sinking prevention circuit for memory characterized by outputting.
込み防止回路において、前記書き込み開始時として入力
されるライト制御信号がリードからライトするときに前
記ワンショットパルス信号としてライト制御用ワンショ
ットパルス信号を出力するライト制御用ワンショットパ
ルス信号回路を備えたことを特徴とするメモリ用デジッ
ト線沈み込み防止回路。4. The write digit line sink prevention circuit for a memory according to claim 3, wherein the write control signal input as the start of writing is a one-shot pulse signal for write control as the one-shot pulse signal when writing from read to write. A digit line sinking prevention circuit for a memory, comprising a write control one-shot pulse signal circuit for outputting a signal.
込み防止回路において、前記データ遷移用ワンショット
パルス信号及び前記ライト制御用ワンショットパルス信
号の論理和を算出して前記書き込み開始時又は前記デー
タ変化時に前記ワンショットパルス信号として適当なパ
ルス幅に調整されたライト制御及びデータ遷移論理和ワ
ンショットパルス信号を出力する論理和ワンショットパ
ルス信号回路を備えたことを特徴とするメモリ用デジッ
ト線沈み込み防止回路。5. The digit line sinking prevention circuit for memory according to claim 4, wherein a logical sum of said one-shot pulse signal for data transition and said one-shot pulse signal for write control is calculated to start said writing or said writing. A digit line for a memory, comprising: a write control signal adjusted to an appropriate pulse width as the one-shot pulse signal and a logical sum one-shot pulse signal circuit for outputting a data transition logical one-shot pulse signal when the data changes. Anti-subduction circuit.
込み防止回路をセルアレイにおけるデジット線の線間容
量により該デジット線が沈み込んでセルのデータ破壊を
起こす不良モードを対策するために該デジット線に備え
られたプルアップトランジスタに接続したセルアレイ構
造を有することを特徴とするスタティック・ランダム・
アクセス・メモリ。6. A digit line sinking prevention circuit for a memory according to claim 5, wherein said digit line sinks due to an inter-line capacitance of the digit line in a cell array to prevent a failure mode in which data of a cell is destroyed. Having a cell array structure connected to a pull-up transistor provided on the line.
Access memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10249001A JP2000076863A (en) | 1998-09-03 | 1998-09-03 | Circuit for preventing sinking of digit line for memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10249001A JP2000076863A (en) | 1998-09-03 | 1998-09-03 | Circuit for preventing sinking of digit line for memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000076863A true JP2000076863A (en) | 2000-03-14 |
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ID=17186545
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10249001A Pending JP2000076863A (en) | 1998-09-03 | 1998-09-03 | Circuit for preventing sinking of digit line for memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000076863A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6542401B2 (en) | 2001-02-08 | 2003-04-01 | Matsushita Electric Industrial Co., Ltd. | SRAM device |
US7894251B2 (en) | 2008-05-28 | 2011-02-22 | Renesas Electronics Corporation | Semiconductor memory device |
-
1998
- 1998-09-03 JP JP10249001A patent/JP2000076863A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US6542401B2 (en) | 2001-02-08 | 2003-04-01 | Matsushita Electric Industrial Co., Ltd. | SRAM device |
US7894251B2 (en) | 2008-05-28 | 2011-02-22 | Renesas Electronics Corporation | Semiconductor memory device |
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---|---|---|---|
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