JP2000076179A - System bus optimization system - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、情報処理装置のバ
ス転送制御システムに関し、特に、階層化されたバス構
造を有する情報処理装置のバス制御方式に関する。The present invention relates to a bus transfer control system for an information processing device, and more particularly to a bus control method for an information processing device having a hierarchical bus structure.
【０００２】[0002]
【従来の技術】複数の入出力装置がバス接続装置を介し
て接続された情報処理装置について接続する。図２を参
照すると、この情報処理装置は、中央処理装置１０と、
主記憶装置２０、バス接続装置３０と、バス拡張装置５
０′と、複数の入出力装置４１〜４６と、システムバス
６０と、Ｉ／Ｏバス７０と、拡張Ｉ／Ｏバス７０と、を
備え、システムバス６０には、中央処理装置１０、主記
憶装置２０、及びバス接続装置３０が接続し、Ｉ／Ｏバ
ス７０には、バス接続装置３０と、バス拡張装置５０′
とが接続し、拡張Ｉ／Ｏバス７０には、バス拡張装置５
０と、複数の入出力装置４１〜４６とが接続している。2. Description of the Related Art A plurality of input / output devices are connected to an information processing device connected via a bus connection device. Referring to FIG. 2, the information processing apparatus includes a central processing unit 10 and
Main storage device 20, bus connection device 30, bus expansion device 5
0 ', a plurality of input / output devices 41 to 46, a system bus 60, an I / O bus 70, and an extended I / O bus 70. The system bus 60 includes a central processing unit 10, a main memory, The device 20 and the bus connection device 30 are connected, and the bus connection device 30 and the bus expansion device 50 ′ are connected to the I / O bus 70.
Is connected to the expansion I / O bus 70 and the bus expansion device 5
0 and a plurality of input / output devices 41 to 46 are connected.
【０００３】入出力装置４１〜４６は、中央処理装置１
０で入出力命令実行時、拡張Ｉ／Ｏバス６０−バス拡張
装置５０′−Ｉ／Ｏバス７０−バス接続装置３０−シス
テムバス６０を介して、主記憶装置２０にアクセスする
場合、システムバスサイクルを起動して、入出力命令
（コマンド・データ）を得る。The input / output devices 41 to 46 are connected to the central processing unit 1.
0, when the input / output instruction is executed, the main storage device 20 is accessed via the extended I / O bus 60-bus expansion device 50'-I / O bus 70-bus connection device 30-system bus 60. Initiate a cycle to obtain input / output instructions (command data).
【０００４】[0004]
【発明が解決しようとする課題】上記した従来の情報処
理装置においては下記記載の問題点を有している。The above-mentioned conventional information processing apparatus has the following problems.
【０００５】すなわち、入出力装置４１〜４６が、主記
憶装置２０にアクセスする場合、システムバス６０が入
出力装置用のデータ転送の為のバスサイクルに使用され
ているため、中央処理装置１０のシステムバスの使用が
待たされ、システムの処理性能が低下する場合がある、
ということである。That is, when the input / output devices 41 to 46 access the main storage device 20, the system bus 60 is used for a bus cycle for data transfer for the input / output device. The use of the system bus is delayed, and the processing performance of the system may decrease.
That's what it means.
【０００６】その理由は、中央処理装置１０でシステム
バス６０に対するバスリクエストを発行しても直ちにバ
ス使用許可が与えられるとは限らず、待ち状態となる場
合があり、特に、入出力装置４１〜４６から主記憶装置
２０へのアクセスが頻繁に発生した場合、システムバス
６０に負荷がかかり、中央処理装置が主記憶装置にアク
セスするためのサイクル待ち状態が多発し、システムの
処理性能が低下するためである。[0006] The reason is that even if the central processing unit 10 issues a bus request to the system bus 60, the bus use permission is not always given immediately, and there is a case where the CPU enters a waiting state. If the access to the main storage device 20 from the storage device 46 frequently occurs, a load is applied to the system bus 60, and a cycle wait state for the central processing unit to access the main storage device occurs frequently, and the processing performance of the system is reduced. That's why.
【０００７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、中央処理装置及
び主記憶装置が接続するシステムバスの配下に入出力バ
ス、さらに拡張入出力バスという階層化されたバス構造
を備えた情報処理装置において、拡張入出力バスに接続
する入出力装置からのシステムバスサイクルの起動を低
減し、システム性能を向上する情報処理装置及びバス制
御システムを提供することにある。SUMMARY OF THE INVENTION The present invention has been made in consideration of the above problems, and has as its object to provide an input / output bus and an extended input / output bus under a system bus to which a central processing unit and a main storage device are connected. Providing an information processing device and a bus control system that reduce system bus cycle activation from an input / output device connected to an extended input / output bus and improve system performance in an information processing device having a hierarchical bus structure. Is to do.
【０００８】[0008]
【課題を解決するための手段】前記目的を達成する本発
明は、中央処理装置、主記憶装置が接続するシステムバ
ス配下にバス間を接続する装置を介して下位の入出力バ
スを備えた情報処理装置において、入出力装置が直接接
続するバスと上位バスとの間の接続を制御する、バス間
を接続する装置が、前記主記憶装置に格納されるデータ
の一部を保持するキャッシュメモリを備え、前記入出力
装置からの前記主記憶装置へのアクセスが、前記バス間
を接続する装置のキャッシュメモリと前記入出力装置と
の間のアクセスで置き換えられるようにして、システム
バスの起動を不要としたものである。SUMMARY OF THE INVENTION The present invention, which achieves the above-mentioned object, comprises a central processing unit and information provided with a lower-order input / output bus via a device for connecting buses under a system bus connected to a main storage device. In the processing device, the device that controls the connection between the bus directly connected to the input / output device and the upper bus, the device that connects the buses includes a cache memory that holds a part of the data stored in the main storage device. The access to the main storage device from the input / output device is replaced by the access between the cache memory of the device connecting the buses and the input / output device, thereby eliminating the need for starting the system bus. It is what it was.
【０００９】[0009]
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明を適用した情報処理装置の実施の形
態は、システムバスに中央処理装置、主記憶装置、及び
バス接続装置が接続され、このシステムバスにバス接続
装置を介して入出力バス（Ｉ／Ｏバス）が接続され、さ
らに入出力バスと拡張入出力バス(拡張Ｉ／Ｏバス)との
間にバス拡張装置が接続され、この拡張入出力バスに複
数の入出力装置が接続される構成のシステムにおいて、
バス拡張装置は、主記憶装置のデータの一部の写しを格
納保持するキャッシュ部と、キャッシュ部に格納保持さ
れたデータを管理するキャッシュ制御部と、を備えて構
成される。Embodiments of the present invention will be described below. In an embodiment of an information processing apparatus to which the present invention is applied, a central processing unit, a main storage device, and a bus connection device are connected to a system bus, and an input / output bus (I / O) is connected to the system bus via the bus connection device. Bus, and a bus expansion device is connected between the input / output bus and the expansion input / output bus (extension I / O bus). A plurality of input / output devices are connected to the expansion input / output bus. In the system,
The bus expansion device includes a cache unit that stores and holds a copy of a part of the data in the main storage device, and a cache control unit that manages the data stored and held in the cache unit.
【００１０】そして、本発明の実施の形態においては、
拡張入出力バスに接続された入出力装置からの、システ
ムバス上の主記憶装置へのアクセス要求に対して、バス
拡張装置のキャッシュ部に保持されたデータが入出力装
置に供給されることで、入出力装置からの主記憶装置へ
のアクセスによるシステムバスのバスサイクルの起動を
なくし、システム性能の向上を図るものである。[0010] In an embodiment of the present invention,
In response to an access request to the main storage device on the system bus from an input / output device connected to the expansion input / output bus, the data held in the cache unit of the bus expansion device is supplied to the input / output device. In addition, the system cycle is not activated by accessing the main storage device from the input / output device, thereby improving the system performance.
【００１１】またバス拡張装置のキャッシュ制御部はキ
ャッシュ部のデータのアドレス、及び該データの有効／
無効を示すフラグを備え、入出力装置からの、システム
バス上の主記憶装置へのアクセス要求に対して、キャッ
シュ部に有効なデータがある場合、入出力装置に対して
データを返却し、その際に、キャッシュ制御部のフラグ
を無効に設定する。このフラグの無効化は、好ましく
は、ハードウエア回路で行われ、ソフトウェアの制御な
しに行われる。Further, the cache control unit of the bus expansion device is configured to determine the address of the data in the cache unit and the validity / invalidity of the data.
A flag indicating invalidity is provided, and when there is valid data in the cache unit in response to an access request from the input / output device to the main storage device on the system bus, the data is returned to the input / output device, and At this time, the flag of the cache control unit is set to invalid. The disabling of this flag is preferably performed by a hardware circuit and is performed without software control.
【００１２】[0012]
【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明の一実施例の構成を示すブロック
図である。図１を参照すると、本実施例は、中央処理装
置１０、主記憶装置２０、バス接続装置３０と、バス拡
張装置５０と、複数の入出力装置４１〜４６と、システ
ムバス６０と、Ｉ／Ｏバス７０と、拡張Ｉ／Ｏバス７０
と、を備え、システムバス６０には、中央処理装置１
０、主記憶装置２０、及びバス接続装置３０が接続し、
Ｉ／Ｏバス７０には、バス接続装置３０と、バス拡張装
置５０とが接続し、拡張Ｉ／Ｏバス７０には、バス拡張
装置５０と、複数の入出力装置４１〜４６とが接続して
いる。Embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing the configuration of one embodiment of the present invention. Referring to FIG. 1, this embodiment includes a central processing unit 10, a main storage device 20, a bus connection device 30, a bus expansion device 50, a plurality of input / output devices 41 to 46, a system bus 60, an I / O O bus 70 and extended I / O bus 70
The system bus 60 includes a central processing unit 1
0, the main storage device 20, and the bus connection device 30 are connected,
The bus connection device 30 and the bus expansion device 50 are connected to the I / O bus 70, and the bus expansion device 50 and a plurality of input / output devices 41 to 46 are connected to the expansion I / O bus 70. ing.
【００１３】中央処理装置（ＣＰＵ）１０は、主記憶装
置２０に格納された命令を順次読み込んで該命令を実行
する。また中央処理装置１０は、入出力装置４１〜４６
のいずれかに対して入出力処理を行う場合、主記憶装置
２０に格納された入出力命令を実行し、入出力装置に対
して入出力命令を発行する。A central processing unit (CPU) 10 sequentially reads the instructions stored in the main storage device 20 and executes the instructions. The central processing unit 10 includes input / output devices 41 to 46.
When the input / output processing is performed for any of the above, the input / output instruction stored in the main storage device 20 is executed, and the input / output instruction is issued to the input / output device.
【００１４】主記憶装置２０は、中央処理装置１０及び
バス接続装置３０とシステムバス５０に接続されてお
り、中央処理装置１０及びバス接続装置３０からのデー
タ読み込み要求に従いデータを送出し、中央処理装置１
０及びバス接続装置３０からのデータ書き込み要求に従
いデータを保持する。The main storage device 20 is connected to the central processing unit 10, the bus connection device 30, and the system bus 50, and sends out data in response to a data read request from the central processing unit 10 and the bus connection device 30. Apparatus 1
0 and in accordance with a data write request from the bus connection device 30.
【００１５】バス接続装置３０は、中央処理装置１０、
主記憶装置２０で構成されるシステムバス６０とバス拡
張装置５０と他の入出力装置で構成されるＩ／Ｏバスを
接続する装置である。The bus connection device 30 includes a central processing unit 10,
This is a device that connects a system bus 60 composed of the main storage device 20, a bus expansion device 50, and an I / O bus composed of other input / output devices.
【００１６】バス拡張装置５０は、Ｉ／Ｏバス７０から
拡張Ｉ／Ｏバス８０を拡張する装置である。The bus expansion device 50 is a device for expanding the expansion I / O bus 80 from the I / O bus 70.
【００１７】バス拡張装置５０は、キャッシュ部５２と
キャッシュ制御部５１とを備え、キャッシュ制御部５１
はキャッシュ部５２内に保持されているデータが有効か
無効かを示すフラグ（Validフラグ）と、キャッシュ部
５２に保持されているデータの主記憶装置２０上のアド
レスを保持する。The bus expansion device 50 includes a cache unit 52 and a cache control unit 51.
Holds a flag (Valid flag) indicating whether data held in the cache unit 52 is valid or invalid, and an address of the data held in the cache unit 52 on the main storage device 20.
【００１８】入出力制御部から主記憶装置２０へのリー
ド要求に対してキャッシュ部５２内に有効データが存在
する場合、キャッシュ部５２内のデータをリードデータ
として応答し、データが有効か無効かを示すフラグを無
効にする。When valid data exists in the cache unit 52 in response to a read request from the input / output control unit to the main storage device 20, the data in the cache unit 52 is returned as read data, and whether the data is valid or invalid is determined. Disable the flag that indicates
【００１９】次に、本発明の一実施例の動作について図
１を参照して説明する。Next, the operation of one embodiment of the present invention will be described with reference to FIG.
【００２０】中央処理装置１０が入出力装置４１に対し
て、入出力命令を発行する場合、予め主記憶装置２０に
対応する入出力命令を格納しておき、中央処理装置１０
では該入出力命令をフェッチして実行することで入出力
サイクルが開始される。またバス拡張装置５０内のキャ
ッシュ部５２には、主記憶装置２０に格納された入出力
命令と同一の命令（コピー）が格納され、キャッシュ制
御部５１内のキャッシュ有効／無効フラグを「有効」に
する。When the central processing unit 10 issues an input / output instruction to the input / output device 41, the input / output instruction corresponding to the main storage device 20 is stored in advance, and the central processing unit 10
Then, the input / output cycle is started by fetching and executing the input / output instruction. The same instruction (copy) as the input / output instruction stored in the main storage device 20 is stored in the cache unit 52 in the bus expansion device 50, and the cache valid / invalid flag in the cache control unit 51 is set to “valid”. To
【００２１】ここで、入出力装置４１に対して、中央処
理装置１０から入出力命令が発行されると、入出力装置
４１はこれを受けて、主記憶装置２０に対して、入出力
命令を読み込むためのバスサイクルを、拡張Ｉ／Ｏバス
８０に発生させる。Here, when an input / output command is issued from the central processing unit 10 to the input / output device 41, the input / output device 41 receives the input / output command and issues the input / output command to the main storage device 20. A bus cycle for reading is generated on the extended I / O bus 80.
【００２２】入出力装置４１から入出力命令（コマンド
・データ）を読み込むためのサイクルを受け付けたバス
拡張装置５０では、自装置内のキャッシュ部５２内に有
効なデータがある場合、拡張Ｉ／Ｏバス８０に対して入
出力装置４１に対してリードデータを返す。In the bus expansion device 50 that has accepted a cycle for reading an input / output instruction (command / data) from the input / output device 41, if there is valid data in the cache unit 52 in the bus expansion device 50, the expansion I / O The read data is returned to the input / output device 41 with respect to the bus 80.
【００２３】リードデータを返すのと同時に、バス拡張
装置５０は、キャッシュ制御部５１のキャッシュ有効／
無効フラグを「無効」にする。At the same time as returning the read data, the bus expansion device 50
Set the invalid flag to "invalid".
【００２４】このように、入出力装置４１〜４６が、シ
ステムバス上の主記憶装置２０にアクセスする時も、バ
ス拡張装置５０側のキャッシュ部５２に入出力命令が存
在している場合、この入出力命令を拡張Ｉ／Ｏバス８０
から入出力装置に返却するため、システムバスサイクル
の起動が必要とされず、中央処理装置１０では主記憶装
置２０にアクセスするためのシステムバスサイクルが待
たされるということが、少なくなる。As described above, even when the input / output devices 41 to 46 access the main storage device 20 on the system bus, if the input / output command exists in the cache unit 52 of the bus expansion device 50, Extended I / O bus 80 for input / output instructions
Since it is returned to the input / output device, the activation of the system bus cycle is not required, and the wait time of the system bus cycle for accessing the main storage device 20 in the central processing unit 10 is reduced.
【００２５】またキャッシュ部５２に複数のアドレスに
対して対応してデータを格納することにより、より効率
的なデータ転送を実現できる。その際、キャッシュ制御
部５１には、複数のデータに対応する複数のアドレスを
格納するエントリを有し、該エントリに対して、その有
効／無効を示すフラグを備える。なお、キャッシュデー
タは複数のデータをブロック化して一エントリとし、該
エントリに対応させて、アドレスの所定ビットからの上
位アドレスをタグアドレスとし、下位ビットを、ブロッ
ク内のバイトデータをアクセスするブロック内アドレス
とし、キャッシュ制御部５１には、このタグアドレスを
格納するようにしてもよい。さらに、図１において、キ
ャッシュ制御部５１は、その回路構成の詳細は示してい
ないが、公知の制御方式で構成され、例えば入出力装置
からの要求アドレスをエントリされたアドレスと照合す
る比較回路を備え、キャッシュヒットした場合、フラグ
が有効を示す場合、キャッシュ部５２から対応するキャ
ッシュデータを読み出し、入出力装置に対して拡張Ｉ／
Ｏバスを介して転送し、キャッシュミスヒット時は、主
記憶装置２０へのアクセスが行われる。By storing data corresponding to a plurality of addresses in the cache unit 52, more efficient data transfer can be realized. At this time, the cache control unit 51 has an entry for storing a plurality of addresses corresponding to a plurality of data, and has a flag indicating the validity / invalidity of the entry. The cache data is formed by blocking a plurality of data into one entry, and corresponding to the entry, an upper address from a predetermined bit of the address is used as a tag address, and a lower bit is used in a block for accessing byte data in the block. The tag address may be stored in the cache control unit 51 as an address. Further, in FIG. 1, the cache control unit 51 is configured by a known control method, although details of its circuit configuration are not shown. For example, the cache control unit 51 includes a comparison circuit that compares a request address from an input / output device with an entered address. If a cache hit occurs, and if the flag indicates valid, the corresponding cache data is read from the cache unit 52, and the extended I / O
The data is transferred via the O bus, and at the time of a cache miss, access to the main storage device 20 is performed.
【００２６】また、バス拡張装置５０におけるキャッシ
ュ部５１の制御をソフトウェアのみで行なうとキャッシ
ュデータの有効／無効の制御に、時間的なずれが生じる
可能性もあり、制御が複雑となるが、本発明の一実施例
では、キャッシュデータの無効化をハードウェアで行っ
ているので、ソフトウエウェア制御の負担を軽減してい
る。If the control of the cache unit 51 in the bus expansion apparatus 50 is performed only by software, the control of validity / invalidity of cache data may have a time lag, which complicates the control. In the embodiment of the present invention, the invalidation of cache data is performed by hardware, so that the burden of software control is reduced.
【００２７】[0027]
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。As described above, according to the present invention,
The following effects are obtained.
【００２８】本発明の第１の効果は、入出力装置が主記
憶装置にアクセスする時も、システムバスサイクルの起
動を必要としないため、中央処理装置が主記憶装置にア
クセスするためのシステムバスサイクルが待たされるこ
とが減少し、システム性能を向上する、ということであ
る。The first effect of the present invention is that, even when the input / output device accesses the main storage device, the system bus cycle is not required to be activated, so that the central processing unit can access the main storage device. This means that cycles are less waiting and system performance is improved.
【００２９】その理由は、本発明においては、バス拡張
装置内に主記憶部の一部をキャッシュする機能を備えた
ことにより、拡張Ｉ／Ｏバスに接続された入出力装置が
主記憶装置へアクセスする際に、システムバスサイクル
の起動を必要としないためである。The reason is that, in the present invention, the function of caching a part of the main storage unit is provided in the bus expansion device, so that the input / output device connected to the expansion I / O bus is transferred to the main storage device. This is because access does not require activation of a system bus cycle.
【００３０】本発明の第２の効果は、既存のシステムに
バス拡張装置を接続する場合、本体システムのハードウ
ェアに対して何ら変更、修正の必要がない、ということ
である。A second effect of the present invention is that when connecting a bus expansion device to an existing system, there is no need to change or modify the hardware of the main system.
【００３１】本発明の第３の効果は、バス拡張装置内の
キャッシュ有効／無効フラグの制御を容易化している、
ということである。A third effect of the present invention is that control of a cache valid / invalid flag in a bus expansion device is facilitated.
That's what it means.
【００３２】その理由は、本発明においては、ソフトウ
エウェア制御は、最新データをキャッシュに書き込んだ
ときにフラグを有効とするだけであり、データが無効に
なったときにはフラグの制御をする必要がない、ためで
ある。The reason is that, in the present invention, the software control only makes the flag valid when the latest data is written to the cache, and does not need to control the flag when the data becomes invalid. That's why.
【図１】本発明の一実施例のシステム構成を示す図であ
る。FIG. 1 is a diagram showing a system configuration according to an embodiment of the present invention.
【図２】従来の情報処理装置のシステム構成の一例を示
す図である。FIG. 2 is a diagram illustrating an example of a system configuration of a conventional information processing apparatus.
１０ 中央処理装置 ２０ 主記憶装置 ３０ バス接続装置 ４０〜４６ 入出力装置 ５０、５０′ バス拡張装置 ５１ キャッシュ制御部 ５２ キャッシュ部 ６０ システムバス ７０ Ｉ／Ｏバス ８０ 拡張Ｉ／Ｏバス Reference Signs List 10 central processing unit 20 main storage device 30 bus connection device 40-46 input / output device 50, 50 'bus expansion device 51 cache control unit 52 cache unit 60 system bus 70 I / O bus 80 expansion I / O bus
Claims (7)
システムバス配下にバス間を接続する装置を介して下位
の入出力バスを備えた情報処理装置において、 入出力装置が直接接続するバスと上位バスとの間の接続
を制御する、バス間を接続する装置が、前記主記憶装置
に格納されるデータの一部を保持するキャッシュメモリ
を備え、 前記入出力装置からの前記主記憶装置へのアクセスが、
前記バス間を接続する装置のキャッシュメモリと前記入
出力装置との間のアクセスで置き換えられるようにした
ことを特徴とする情報処理装置。An information processing apparatus having a lower-level input / output bus via a central processing unit and a device connecting the buses under a system bus connected to a main storage device, wherein the input / output device is directly connected to the bus. A device for controlling the connection between the main bus and the host bus, comprising: a cache memory for holding a part of data stored in the main storage; and the main storage from the input / output device Access to
An information processing apparatus characterized by being replaced by an access between a cache memory of a device connecting the buses and the input / output device.
システムバスにバス接続装置を介して入出力バスが接続
され、さらに前記入出力バスと拡張入出力バスとの間に
バス拡張装置が接続され、前記拡張入出力バスに１又は
複数の入出力装置が接続されてなる情報処理装置におい
て、 前記バス拡張装置が、前記主記憶装置のデータの一部の
写しを格納保持するキャッシュ部と、前記キャッシュ部
に保持されたデータを管理するキャッシュ制御部と、を
備え、 前記拡張入出力バスに接続された前記入出力装置からの
前記主記憶装置へのアクセス要求に対して、前記バス拡
張装置のキャッシュ部に保持されたデータを前記入出力
装置に供給することで、前記入出力装置からの前記主記
憶装置へのアクセスによる前記システムバスのバスサイ
クルの起動を要しなくした、ことを特徴とする情報処理
装置。2. An input / output bus is connected to a system bus connected to a central processing unit and a main storage device via a bus connection device, and a bus expansion device is provided between the input / output bus and an expansion input / output bus. An information processing device, wherein one or a plurality of input / output devices are connected to the extended input / output bus, wherein the bus extension device stores and holds a copy of a part of data in the main storage device; A cache control unit that manages data held in the cache unit, wherein the bus expansion is performed in response to an access request to the main storage device from the input / output device connected to the expansion input / output bus. By supplying data held in a cache unit of the device to the input / output device, a bus cycle of the system bus due to access to the main storage device from the input / output device Lost required activation information processing apparatus characterized by.
記キャッシュ部のデータのアドレス、及び該データの有
効／無効を示すフラグを備え、 前記バス拡張装置は、前記キャッシュ部に有効なデータ
がある場合、前記拡張入出力バスの前記入出力装置に対
してリードデータを返却した際に、前記キャッシュ制御
部のフラグを無効に設定する、ことを特徴とする請求項
２記載の情報処理装置。3. A cache control unit of the bus expansion device includes an address of data in the cache unit and a flag indicating validity / invalidity of the data, wherein the bus expansion device has valid data in the cache unit. 3. The information processing apparatus according to claim 2, wherein, when read data is returned to the input / output device of the extended input / output bus, a flag of the cache control unit is set to be invalid.
ュ部に前記主記憶装置に保持される入出力命令及び／又
はデータが格納された際に、前記キャッシュ制御部の対
応するフラグを有効とする、ことを特徴とする請求項２
記載の情報処理装置。4. The bus expansion device, when an input / output command and / or data held in the main storage device is stored in the cache unit, a corresponding flag of the cache control unit is made valid. 3. The method according to claim 2, wherein
An information processing apparatus according to claim 1.
ュ部のデータの無効化をハードウェア回路で制御する、
ことを特徴とする請求項２記載の情報処理装置。5. In the bus expansion device, invalidation of data in the cache unit is controlled by a hardware circuit.
3. The information processing apparatus according to claim 2, wherein:
システムバス配下にバス間を接続する装置を介して下位
の入出力バスを備えた情報処理装置のバス制御方法にお
いて、 入出力装置が直接接続するバスと上位バスとの間の接続
を制御する、バス間を接続する装置が、前記主記憶装置
に格納されるデータの一部を、自装置内のキャッシュメ
モリに保持しておき、 前記入出力装置の前記主記憶装置に対するアクセス要求
に対して、前記アクセス要求に対応するデータがキャッ
シュメモリ内に保持されている場合には、上位のシステ
ムバスサイクルを起動することなく、前記バス間を接続
する装置の前記キャッシュメモリからのデータが前記入
出力装置に対して供給される、ことを特徴とするバス制
御システム。6. A bus control method for an information processing device having a lower-level input / output bus via a device that connects buses under a system bus connected to a central processing unit and a main storage device. Controlling the connection between the directly connected bus and the upper bus, the device connecting the buses holds a part of the data stored in the main storage device in its own cache memory, In response to an access request from the input / output device to the main storage device, when data corresponding to the access request is held in the cache memory, the bus between the buses is not activated without activating the upper system bus cycle. A data from the cache memory of a device connecting the input / output device to the input / output device.
システムバスにバス接続装置を介して入出力バスが接続
され、さらに前記入出力バスと拡張入出力バスとの間に
バス拡張装置が接続され、前記拡張入出力バスに１又は
複数の入出力装置が接続されてなるバス拡張装置におい
て、 前記主記憶装置のデータの一部の写しを格納保持するキ
ャッシュ部と、前記キャッシュ部に保持されたデータを
管理するキャッシュ制御部と、を備え、 前記拡張入出力バスに接続された前記入出力装置からの
前記主記憶装置へのアクセス要求に対して、前記バス拡
張装置のキャッシュ部に保持されたデータを前記入出力
装置に供給することで、前記入出力装置からの前記主記
憶装置へのアクセスによる前記システムバスのバスサイ
クルの起動を要しなくした、ことを特徴とするバス拡張
装置。7. An input / output bus is connected to a system bus connected to the central processing unit and the main storage device via a bus connection device, and a bus expansion device is provided between the input / output bus and the expansion input / output bus. A bus expansion device that is connected and has one or more input / output devices connected to the expansion input / output bus, a cache unit that stores and holds a copy of a part of data in the main storage device; A cache control unit that manages the expanded data, and in a cache unit of the bus expansion device in response to an access request to the main storage device from the input / output device connected to the expansion input / output bus. By supplying the output data to the input / output device, it is not necessary to start the bus cycle of the system bus by accessing the main storage device from the input / output device. Bus extension apparatus, characterized in that.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10242746A JP2000076179A (en) | 1998-08-28 | 1998-08-28 | System bus optimization system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10242746A JP2000076179A (en) | 1998-08-28 | 1998-08-28 | System bus optimization system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000076179A true JP2000076179A (en) | 2000-03-14 |
Family
ID=17093654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10242746A Pending JP2000076179A (en) | 1998-08-28 | 1998-08-28 | System bus optimization system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000076179A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6820161B1 (en) | 2000-09-28 | 2004-11-16 | International Business Machines Corporation | Mechanism for allowing PCI-PCI bridges to cache data without any coherency side effects |
-
1998
- 1998-08-28 JP JP10242746A patent/JP2000076179A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6820161B1 (en) | 2000-09-28 | 2004-11-16 | International Business Machines Corporation | Mechanism for allowing PCI-PCI bridges to cache data without any coherency side effects |
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| Date | Code | Title | Description |
|---|---|---|---|
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