JP2000058646A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、段差部を平坦化する層間絶縁膜又は
パッシベーション膜等の平坦化膜を備えた半導体装置の
製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device having a planarizing film such as an interlayer insulating film or a passivation film for planarizing a step portion.
【０００２】[0002]
【従来の技術】近年、半導体装置の高集積化・高速化に
伴い、多層配線で半導体素子間を接続することが行われ
ている。多層配線のチップの表面は凹凸状の段差部を有
するので、その段差部を平坦化するために層間絶縁膜又
はパッシベーション膜等の平坦化膜を被覆する必要があ
る。2. Description of the Related Art In recent years, as semiconductor devices become more highly integrated and operate at higher speeds, it has been practiced to connect semiconductor elements with multilayer wiring. Since the surface of the multilayer wiring chip has an uneven step portion, it is necessary to cover a flattening film such as an interlayer insulating film or a passivation film in order to flatten the step portion.
【０００３】通常、層間絶縁膜としては、リン含有シリ
ケートガラス（ＰＳＧ）、ボロン・リン含有シリケート
ガラス（ＢＰＳＧ）等が使用される。不純物を一定以上
含有したこれらのシリケートガラスは軟化点が下降し、
高温炉で一定時間以上熱処理することにより、表面の段
差部をカバーするようにリフローするため、この現象を
利用したリフロー法が採用されている。Usually, phosphorus-containing silicate glass (PSG), boron-phosphorus-containing silicate glass (BPSG), or the like is used as an interlayer insulating film. These silicate glasses containing a certain amount of impurities lower the softening point,
By performing a heat treatment in a high-temperature furnace for a certain period of time or more, reflow is performed so as to cover a step portion on the surface. Therefore, a reflow method utilizing this phenomenon is employed.
【０００４】しかし、リフロー法は８００〜９００℃の
高温で行われるため、アルミ配線等耐熱性の低い配線層
を導電層として使用している場合にはリフロー法の採用
は困難である。However, since the reflow method is performed at a high temperature of 800 to 900 ° C., it is difficult to employ the reflow method when a wiring layer having low heat resistance such as aluminum wiring is used as a conductive layer.
【０００５】そこで、より低温での平坦化を実現するた
め、テトラエトキシオルソシラン（ＴＥＯＳ）とオゾン
（Ｏ３）をプラズマ中で反応させたプラズマＴＥＯＳシ
リコン酸化膜を使用する方法が知られている。この方法
では比較的配線の間隔が狭いパターンに対して有効であ
るが、広い凹部が存在すると、その凹部の埋め込み性が
低下するため有効とはいえない。In order to realize flattening at a lower temperature, a method of using a plasma TEOS silicon oxide film in which tetraethoxyorthosilane (TEOS) and ozone (O 3 ) are reacted in a plasma is known. . Although this method is effective for a pattern having a relatively narrow wiring interval, it cannot be said that the method is effective when a large concave portion is present because the embeddability of the concave portion is reduced.
【０００６】また、プラズマＴＥＯＳ酸化膜とポリシロ
キサン系スピンオングラス（ＳＯＧ）を組み合わせるこ
とにより、広い凹部での平坦性をポリシロキサン系ＳＯ
Ｇの埋設性を利用して、平坦性を向上させる方法が提案
されている。しかし、プラズマＴＥＯＳ酸化膜とポリシ
ロキサン系ＳＯＧとの組合せは、アルミ配線の段差部が
大きい場合、低粘性のポリシロキサン系ＳＯＧを一度塗
布しただけでは十分な埋設性を得ることは難しく、従っ
て、数度ポリシロキサン系ＳＯＧを塗布して膜厚を厚く
したり、下層のプラズマ酸化膜を厚くして埋設性を向上
させようとしている。この方法では層間膜の膜厚均一性
が悪化したり、また、プラズマ酸化膜を厚くすることに
より、狭い配線間隔を持つアルミ配線パターンではプラ
ズマ酸化膜の堆積が配線パターンの上部でオーバーハン
グし、ボイドが発生するという問題を生じる。さらに、
ポリシロキサン系ＳＯＧの重ね塗りは時間を要し、半導
体製造の生産性を低下させる。Further, by combining a plasma TEOS oxide film and a polysiloxane-based spin-on-glass (SOG), the flatness of a wide concave portion can be improved.
A method of improving flatness by utilizing the burying property of G has been proposed. However, the combination of the plasma TEOS oxide film and the polysiloxane-based SOG makes it difficult to obtain a sufficient embedding property by applying a low-viscosity polysiloxane-based SOG only once when the stepped portion of the aluminum wiring is large. An attempt is made to improve the burying property by increasing the film thickness by applying a polysiloxane-based SOG several times, or by increasing the thickness of a lower plasma oxide film. In this method, the uniformity of the film thickness of the interlayer film is deteriorated, and the plasma oxide film is overhanged on the upper part of the wiring pattern in the aluminum wiring pattern having a narrow wiring interval by increasing the thickness of the plasma oxide film. There is a problem that voids are generated. further,
Overcoating of polysiloxane-based SOG takes time and reduces the productivity of semiconductor manufacturing.
【０００７】そのため、狭い配線間隔でも十分に埋設で
き、また厚い配線に対しても同様の効果が得られるよう
に、ポリシラザン系ＳＯＧを使用する方法が提案されて
いる。ポリシラザン系ＳＯＧ単層による平坦化では狭い
配線間隔でも十分に埋設でき、また厚い配線に対しても
同様の効果が得られる。Therefore, a method using a polysilazane-based SOG has been proposed so that it can be sufficiently buried even at a narrow wiring interval and the same effect can be obtained even with a thick wiring. The planarization using a polysilazane-based SOG single layer can be sufficiently buried even at a narrow wiring interval, and the same effect can be obtained for a thick wiring.
【０００８】また、特開平８ー１４８５５９号公報で
は、表面に段差を有する基板表面上にポリシラザンを塗
布する工程と、ポリシラザンを非酸化性雰囲気中でキュ
アする工程とを含む半導体装置の製造方法が開示されて
いる。この従来の半導体装置の製造方法は又、ポリシラ
ザン塗布前にプラズマＣＶＤによるＴＥＯＳ膜を形成す
る点が開示されている。Japanese Patent Application Laid-Open No. 8-148559 discloses a method of manufacturing a semiconductor device including a step of applying polysilazane on a substrate surface having a step, and a step of curing polysilazane in a non-oxidizing atmosphere. It has been disclosed. This conventional method for manufacturing a semiconductor device also discloses that a TEOS film is formed by plasma CVD before polysilazane is applied.
【０００９】[0009]
【発明が解決しようとする課題】しかし、従来のポリシ
ラザン系ＳＯＧを用いた方法では、ポリシラザン系ＳＯ
Ｇをシリケートガラスに変化させるために、水蒸気雰囲
気中で加水分解重縮合反応を進行させる必要性があり、
水蒸気雰囲気での処理のため、Ｈ２Ｏのアルミ配線への
ダメージが大きく、また、加水分解重縮合反応によって
生成されたアンモニア（ＮＨ３）によりアルミ配線がダ
メージを受けるおそれがある。このアルミ配線へのダメ
ージが大きくなると、腐食が発生するか、または、腐食
まで至らないものの、配線が欠損し、局所的に配線幅が
狭くなる場合がある。配線幅が狭くなるとその部分に流
れる電流密度が増加し、エレクトロマイグレーション現
象が発生しやすくなる。欠損が大きくなると断線に至る
場合もあり、信頼性上、大きな問題を招くおそれがあ
る。However, in the method using the conventional polysilazane-based SOG, the polysilazane-based SOG is not used.
In order to change G into silicate glass, it is necessary to advance a hydrolysis polycondensation reaction in a steam atmosphere,
Since the treatment is performed in a steam atmosphere, H 2 O damages the aluminum wiring greatly, and the aluminum wiring may be damaged by ammonia (NH 3 ) generated by the hydrolytic polycondensation reaction. If the damage to the aluminum wiring is increased, corrosion may occur or the corrosion may not be reached, but the wiring may be damaged and the wiring width may be locally reduced. When the wiring width is reduced, the density of the current flowing in that portion increases, and the electromigration phenomenon easily occurs. If the loss is large, the wire may be broken, which may cause a serious problem in reliability.
【００１０】また、特開平８ー１４８５５９号公報に
は、ポリシラザン塗布前にプラズマＣＶＤによるＴＥＯ
Ｓ膜を形成する点が開示されているが、ポリシラザン系
ＳＯＧ／ポリシロキサン系ＳＯＧ／シリコン酸化膜の３
層構造を形成する点は開示されておらず、減圧熱処理工
程により、反応生成物であるアンモニア（ＮＨ３）、ア
ルコール（ＲＯＨ）を強制排出する点についても開示さ
れていない。Japanese Patent Application Laid-Open No. 8-148559 discloses that TEO by plasma CVD is applied before polysilazane coating.
Although the point of forming an S film is disclosed, 3 of polysilazane-based SOG / polysiloxane-based SOG / silicon oxide film is disclosed.
It does not disclose the formation of a layered structure, nor does it disclose the forced discharge of ammonia (NH 3 ) and alcohol (ROH) as reaction products in a reduced pressure heat treatment step.
【００１１】本発明は、上記課題を解決するためになさ
れたものであり、良質で平坦性の優れた平坦化膜を備え
た半導体装置の製造方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has as its object to provide a method of manufacturing a semiconductor device having a flattening film having good quality and excellent flatness.
【００１２】[0012]
【課題を解決するための手段】本発明の半導体装置の製
造方法は、段差部を平坦化する平坦化膜を備えた半導体
装置の製造方法であって、平坦化膜は、段差部上にシリ
コン酸化膜を形成する工程と、シリコン酸化膜上にポリ
シロキサン系ＳＯＧ（スピンオングラス）を被覆する工
程と、ポリシロキサン系ＳＯＧ上にポリシラザン系ＳＯ
Ｇを被覆する工程と、積層された膜を減圧熱処理する工
程と、により形成されることを特徴とするものである。A method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device having a flattening film for flattening a step portion, wherein the flattening film is formed on the step portion by silicon. A step of forming an oxide film, a step of coating a polysiloxane-based SOG (spin-on-glass) on a silicon oxide film, and a step of forming a polysilazane-based SOG on the polysiloxane-based SOG.
It is characterized by being formed by a step of coating G and a step of heat-treating the laminated film under reduced pressure.
【００１３】減圧熱処理する工程の後に、ポリシラザン
系ＳＯＧ上にシリコン酸化膜を被覆する工程を有しても
よい。After the step of heat treatment under reduced pressure, a step of covering the polysilazane-based SOG with a silicon oxide film may be provided.
【００１４】上記シリコン酸化膜は、ＴＥＯＳ（テトラ
エトキシオルソシラン）を原料としたプラズマシリコン
酸化膜、ＳｉＨ４を原料としたプラズマシリコン酸化膜
又はＳｉＨ４を原料とした低温熱酸化膜からなる群から
選択される物質であるのが好ましい。The silicon oxide film is selected from the group consisting of a plasma silicon oxide film using TEOS (tetraethoxyorthosilane) as a raw material, a plasma silicon oxide film using SiH 4 as a raw material, and a low-temperature thermal oxide film using SiH 4 as a raw material. It is preferably the substance of choice.
【００１５】減圧熱処理する工程は、３５０乃至５５０
℃の範囲内で行われるのが好ましい。The heat treatment under reduced pressure is carried out at 350 to 550.
It is preferably carried out in the range of ° C.
【００１６】上記平坦化膜は、例えば、層間絶縁膜、パ
ッシベーション膜である。The flattening film is, for example, an interlayer insulating film or a passivation film.
【００１７】本発明によれば、平坦化膜にポリシラザン
系ＳＯＧとポリシロキサン系ＳＯＧとを有するので、配
線層等の段差部の平坦性がより向上する。According to the present invention, since the flattening film includes the polysilazane-based SOG and the polysiloxane-based SOG, the flatness of a step portion such as a wiring layer is further improved.
【００１８】また、従来個別に使用されていたポリシロ
キサン系ＳＯＧとポリシラザン系ＳＯＧを併せて使用す
ることにより、各々単体で使用していた際に得られなか
った平坦性の実現と、残留ガスが少ない良好な平坦化膜
を得ることができる。特に、ポリシラザン系ＳＯＧを単
体で使用する場合、水蒸気雰囲気で加熱処理を実施する
ため、アルミ配線が雰囲気中のＨ２Ｏ、または反応生成
物であるＮＨ３により腐食を誘発される危険性が多大に
あった。それに反して、本発明では減圧雰囲気中にて加
熱処理するために、反応生成物であるアンモニア（ＮＨ
３）、アルコール（ＲＯＨ）は減圧処理にて強制排出さ
れるため、アルミ配線が腐食されることはなく、また、
配線の欠損もみられないという効果が得られる。Further, by using a polysiloxane-based SOG and a polysilazane-based SOG which have been used individually in the past, realization of flatness which could not be obtained when each was used alone and reduction of residual gas. A small good planarization film can be obtained. In particular, when a polysilazane-based SOG is used alone, heat treatment is performed in a steam atmosphere, so that there is a great risk of corrosion of aluminum wiring being induced by H 2 O in the atmosphere or NH 3 as a reaction product. Was in In contrast, in the present invention, since the heat treatment is performed in a reduced pressure atmosphere, the reaction product ammonia (NH
3 ) Since the alcohol (ROH) is forcibly discharged by the decompression process, the aluminum wiring is not corroded.
The effect that no loss of wiring is observed is obtained.
【００１９】[0019]
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しながら説明する。図１は、本発明の第１の実施
の形態に係る半導体装置の製造方法を工程順に示す断面
図である。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a sectional view illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
【００２０】まず、図１（Ａ）に示すように、シリコン
基板１の拡散領域を囲むように、素子間を電気的に絶縁
分離するためのフィールド酸化膜２をＬＯＣＯＳ（loca
l oxidation of silicon）法によって形成する。First, as shown in FIG. 1A, a field oxide film 2 for electrically insulating and isolating elements is surrounded by a LOCOS (loca) so as to surround a diffusion region of a silicon substrate 1.
l Oxidation of silicon).
【００２１】次いで、フィールド酸化膜２を形成する際
にマスクとして使用したシリコン窒化膜とその下部のシ
リコン酸化膜を除去した後、ゲート酸化膜としての極薄
膜のシリコン酸化膜を成長させる。その後、多結晶シリ
コン層をＣＶＤ法により拡散層を形成したシリコン基板
１上に堆積させる。Next, after removing the silicon nitride film used as a mask when forming the field oxide film 2 and the silicon oxide film thereunder, an extremely thin silicon oxide film as a gate oxide film is grown. Thereafter, a polycrystalline silicon layer is deposited on the silicon substrate 1 on which the diffusion layer has been formed by the CVD method.
【００２２】次いで、上記の積層構造を有するシリコン
基板１にフォトリソグラフィを用いてゲート配線パター
ン３をパターニングする。イオン注入によりＭＯＳＦＥ
Ｔのソース／ドレイン領域や抵抗領域等を形成する。こ
れらの素子を形成した後、ＴＥＯＳ、ジボラン（Ｂ２Ｈ
６）、ホスフィン（ＰＨ３）を原料としたＢＰＳＧ膜４
をＣＶＤ法により基板表面全体を覆うように堆積させ
る。このＢＰＳＧ膜４はリフローして平坦化させ、ゲー
ト配線パターン３と上部の配線パターンとの絶縁膜とし
て機能する。ＢＰＳＧ膜４上にシリコン１％、銅０．５
％を含むアルミ合金層を約７００ｎｍ程度、スパッタ法
で形成する。その後、フォトリソグラフィにより、導電
層であるアルミ配線をパターニングし、エッチングによ
りアルミ配線パターン５を形成する。アルミ配線パター
ン５をパターニングした結果、ウェハ表面に約７００ｎ
ｍの凹凸状の段差部が形成される。Next, the gate wiring pattern 3 is patterned on the silicon substrate 1 having the above-mentioned laminated structure by using photolithography. MOSFE by ion implantation
A source / drain region of T, a resistance region and the like are formed. After forming these elements, TEOS, diborane (B 2 H
6 ), BPSG film 4 made of phosphine (PH 3 )
Is deposited by the CVD method so as to cover the entire surface of the substrate. The BPSG film 4 is reflowed and flattened, and functions as an insulating film between the gate wiring pattern 3 and the upper wiring pattern. Silicon 1%, copper 0.5 on BPSG film 4
% Of an aluminum alloy layer of about 700 nm is formed by a sputtering method. Thereafter, the aluminum wiring, which is a conductive layer, is patterned by photolithography, and an aluminum wiring pattern 5 is formed by etching. As a result of patterning the aluminum wiring pattern 5, about 700 n
An m-level uneven portion is formed.
【００２３】次いで、図１（Ｂ）に示すように、アルミ
配線パターン５上に、ＴＥＯＳを原料として作製された
プラズマシリコン酸化膜６をＣＶＤ法により堆積する。
プラズマシリコン酸化膜６は、後述するポリシロキサン
系ＳＯＧ７をキュアすることにより発生するＨ＋イオ
ン、或いはＯＨ−イオンのアルミ配線パターン５への悪
影響を防ぐために用いられる。また、ＴＥＯＳを用いて
ＣＶＤで堆積した酸化膜６には自己平坦化機能があり、
後述するポリシロキサン系ＳＯＧ７をスピンコートする
前にＴＥＯＳを用いたプラズマシリコン酸化膜６を形成
することにより、表面の凹部をある程度、埋設すること
ができる。Next, as shown in FIG. 1B, a plasma silicon oxide film 6 made of TEOS as a raw material is deposited on the aluminum wiring pattern 5 by a CVD method.
The plasma silicon oxide film 6 is used to prevent H + ions or OH − ions generated by curing a polysiloxane-based SOG 7 described later from adversely affecting the aluminum wiring pattern 5. The oxide film 6 deposited by CVD using TEOS has a self-planarizing function,
By forming the plasma silicon oxide film 6 using TEOS before spin-coating a polysiloxane-based SOG 7 described later, it is possible to bury recesses on the surface to some extent.
【００２４】次いで、図１（Ｃ）に示すように、プラズ
マシリコン酸化膜６で埋設できなかったアルミ配線パタ
ーン５間の凹部を埋没させるように、ポリシロキサン系
ＳＯＧ７をスピンコートする。このポリシロキサン系Ｓ
ＯＧ７は下記の化学式１の構造を有する。Next, as shown in FIG. 1C, a polysiloxane-based SOG 7 is spin-coated so as to bury the recesses between the aluminum wiring patterns 5 which could not be buried with the plasma silicon oxide film 6. This polysiloxane-based S
OG7 has the structure of Formula 1 below.
【００２５】[0025]
【化１】 ここで、ｎは５０〜５００００程度の整数である。この
ポリシロキサン系ＳＯＧ７は、上記プラズマシリコン酸
化膜６で埋設できなかった凹部を埋設することができる
が、従来の方法では、このポリシロキサン系ＳＯＧ７の
粘性が０．１ｃｐと低いため、一度のスピンコートで埋
設できる凹部は限られており、数度回数を重ねて塗布す
るか、または下層のプラズマＴＥＯＳシリコン酸化膜を
十分に厚く堆積する必要があった。Embedded image Here, n is an integer of about 50 to 50,000. This polysiloxane-based SOG 7 can bury a recess that could not be buried with the plasma silicon oxide film 6. However, in the conventional method, the viscosity of the polysiloxane-based SOG 7 is as low as 0.1 cp, so that a single spin The number of recesses that can be buried with the coat is limited, and it is necessary to apply the coating several times or to deposit a lower plasma TEOS silicon oxide film sufficiently thick.
【００２６】そのポリシロキサン系ＳＯＧ７は化学式１
を基本とする構造を有しているため、加熱処理をする
と、 ［Ｓｉ（ＯＨ）２−Ｏ−Ｓｉ（ＯＨ）２−］ｎ→［Ｓｉ
Ｏ−Ｏ−ＳｉＯ−］ｎ＋ｎＨ２Ｏ という反応式で示される脱水重縮合反応を起こし、その
結果、下記の化学式２の構造を有するシリコン酸化膜を
形成することができる。The polysiloxane-based SOG7 has the chemical formula 1
Therefore, when a heat treatment is performed, [Si (OH) 2 —O—Si (OH) 2 —] n → [Si
A dehydration polycondensation reaction represented by a reaction formula of O—O—SiO—] n + nH 2 O occurs, and as a result, a silicon oxide film having a structure of the following Chemical Formula 2 can be formed.
【００２７】[0027]
【化２】 この反応が進行した結果、反応生成物としてＨ２Ｏが発
生する。Embedded image As a result of this reaction, H 2 O is generated as a reaction product.
【００２８】次いで、図１（Ｄ）に示すように、ポリシ
ロキサン系ＳＯＧ７の上層に粘性の高いポリシラザン系
ＳＯＧ８をスピンコートし、従来のポリシロキサン系Ｓ
ＯＧ７、または、ポリシラザン系ＳＯＧ８単体で形成さ
れた層間膜より平坦性を上昇させることができる。ポリ
シラザン系ＳＯＧ８は下記の化学式３の構造を有する。Next, as shown in FIG. 1D, a highly viscous polysilazane-based SOG 8 is spin-coated on the upper layer of the polysiloxane-based SOG 7 to form a conventional polysiloxane-based SOG.
Flatness can be increased more than an interlayer film formed of OG7 or polysilazane-based SOG8 alone. The polysilazane-based SOG8 has a structure represented by the following chemical formula 3.
【００２９】[0029]
【化３】 ここで、ｎは５０〜５００００程度の整数である。ポリ
シラザン系ＳＯＧ８は水蒸気雰囲気中で熱処理すること
により、 ［ＳｉＨ（ＯＣＨ３）−ＮＨ−ＳｉＨ−］ｎ＋ｎＨ２Ｏ
→［ＳｉＯ−Ｏ−ＳｉＯ−］ｎ＋ｎＮＨ３＋ｎＣＨ３Ｏ
Ｈ＋（その他） の反応式で示される加水分解重縮合反応が進行し、化学
式２の骨格を有するシリコン酸化膜を形成することがで
きる。しかしながら、この反応の結果、アンモニア（Ｎ
Ｈ３）、アルコール（ＲＯＨ）、等不純物が発生する。
特に、ＮＨ３は腐食性ガスであり、このガスが下層導電
層であるアルミ合金パターンと化学反応し、腐食が発生
するおそれがある。また、腐食まで至らないものの、配
線が欠損し、局所的に配線幅が狭くなる場合がある。配
線幅が狭くなるとその部分に流れる電流密度が増加し、
エレクトロマイグレーション現象が発生しやすくなる。
欠損が大きくなると断線に至る場合もある。Embedded image Here, n is an integer of about 50 to 50,000. The polysilazane-based SOG 8 is subjected to a heat treatment in a steam atmosphere to obtain [SiH (OCH 3 ) —NH—SiH—] n + nH 2 O.
→ [SiO-O-SiO-] n + nNH 3 + nCH 3 O
The hydrolysis polycondensation reaction represented by the reaction formula of H + (others) proceeds, and a silicon oxide film having a skeleton of Formula 2 can be formed. However, as a result of this reaction, ammonia (N
H 3 ), alcohol (ROH), and other impurities are generated.
In particular, NH 3 is a corrosive gas, and this gas chemically reacts with the aluminum alloy pattern as the lower conductive layer, and may cause corrosion. In addition, although the corrosion does not occur, the wiring may be damaged and the width of the wiring may be locally reduced. When the wiring width becomes narrow, the current density flowing in that part increases,
Electromigration phenomenon easily occurs.
If the defect becomes large, it may lead to disconnection.
【００３０】そこで、ポリシラザン系ＳＯＧ８／ポリシ
ロキサン系ＳＯＧ７／プラズマシリコン酸化膜６を形成
した後、３５０〜５５０℃の範囲で、減圧熱処理を行
う。減圧熱処理のため、ポリシラザン系ＳＯＧ８が重縮
合反応を起こした結果生じるアンモニア（ＮＨ３）、ア
ルコール（ＲＯＨ）を強制排出することができる。Therefore, after forming the polysilazane-based SOG8 / polysiloxane-based SOG7 / plasma silicon oxide film 6, a reduced pressure heat treatment is performed in the range of 350 to 550.degree. Due to the reduced pressure heat treatment, ammonia (NH 3 ) and alcohol (ROH) generated as a result of polycondensation reaction of the polysilazane-based SOG 8 can be forcibly discharged.
【００３１】また、ポリシラザン系ＳＯＧ８の加水分解
のためのＨ２Ｏはポリシロキサン系ＳＯＧ７が加熱処理
により重縮合反応を起こした結果生じたＨ２Ｏにより供
給される。H 2 O for hydrolyzing the polysilazane-based SOG 8 is supplied by H 2 O generated as a result of a polycondensation reaction of the polysiloxane-based SOG 7 by heat treatment.
【００３２】従って、ポリシロキサン系ＳＯＧ７の重縮
合反応の結果生じたＨ２Ｏはポリシラザン系ＳＯＧ８の
加水分解重縮合反応に使用され、その反応の結果生じた
アンモニア（ＮＨ３）、アルコール（ＲＯＨ）は減圧処
理にて強制排出される。このため、層間膜中に残存する
残留ガスが少なく、平坦性の優れた絶縁層間膜を得るこ
とができ、上層のアルミ合金層のフォトリソグラフィに
よるパターニングの寸法精度が上昇するという効果がも
たらされる。Accordingly, H 2 O produced as a result of the polycondensation reaction of the polysiloxane-based SOG 7 is used in the hydrolysis polycondensation reaction of the polysilazane-based SOG 8, and ammonia (NH 3 ) and alcohol (ROH) produced as a result of the reaction are used. Is forcibly discharged by the decompression process. Therefore, there is little residual gas remaining in the interlayer film, an insulating interlayer film having excellent flatness can be obtained, and the dimensional accuracy of patterning of the upper aluminum alloy layer by photolithography is increased.
【００３３】本発明によれば、ポリシラザン系ＳＯＧ８
／ポリシロキサン系ＳＯＧ７／プラズマシリコン酸化膜
６の３層構造を有する層間絶縁膜は、アルミ配線パター
ン５により形成された段差を十分に被覆し、良好な平坦
性を得ることができる。According to the present invention, polysilazane-based SOG8
The interlayer insulating film having a three-layer structure of / polysiloxane-based SOG 7 / plasma silicon oxide film 6 can sufficiently cover the step formed by the aluminum wiring pattern 5 and obtain good flatness.
【００３４】また、減圧熱処理を施すことによりポリシ
ラザン系ＳＯＧ８膜から発生する反応生成物であり、か
つ層間絶縁膜の膜質等に悪影響を及ぼすＨ2Ｏ、Ｎ
Ｈ３，ＲＯＨ（アルコール；Ｒはアルキル基を示す。）
を強制的に排出し除去する。その結果、層間絶縁膜中に
残存する残留ガスが少なく、良質で平坦性の優れた層間
絶縁膜を得ることができる。H 2 O, N 2 is a reaction product generated from the polysilazane-based SOG 8 film by performing the heat treatment under reduced pressure, and adversely affects the film quality of the interlayer insulating film.
H 3 , ROH (alcohol; R represents an alkyl group)
Is forcibly discharged and removed. As a result, there is little residual gas remaining in the interlayer insulating film, and a good quality and excellent flatness of the interlayer insulating film can be obtained.
【００３５】また、層間絶縁膜の平坦性が良好なため、
上層のアルミ合金パターンのフォトリソグラフィによる
パターニングの寸法精度が上昇するという効果がある。In addition, since the interlayer insulating film has good flatness,
This has the effect of increasing the dimensional accuracy of patterning of the upper aluminum alloy pattern by photolithography.
【００３６】さらに、不純物が非常に少ない層間絶縁膜
が得られるので、アルミ配線のエレクトロマイグレーシ
ョンを防止でき、半導体装置の信頼性が向上する。Furthermore, since an interlayer insulating film having very few impurities can be obtained, electromigration of aluminum wiring can be prevented, and the reliability of the semiconductor device can be improved.
【００３７】上記実施の形態では、第１層のシリコン酸
化膜６はＳｉＨ４を原料としたプラズマシリコン酸化
膜、またはＳｉＨ４を原料とした低温熱酸化膜（ＬＴ
Ｏ：LowTemperature Oxide）であってもよい。[0037] In the above embodiment, the plasma silicon oxide film first layer silicon oxide film 6 is that the SiH 4 as a raw material, or SiH 4 raw material and the low-temperature thermal oxide film (LT
O: Low Temperature Oxide).
【００３８】図２は、本発明の第２の実施の形態を説明
するための断面図である。図２に示すように、減圧熱処
理工程が終了した後に、層間絶縁膜の層膜をさらに厚く
するために、プラズマシリコン酸化膜、またはＳｉＨ４
を原料としたプラズマシリコン酸化膜、あるいはＳｉＨ
４を原料とした低温熱酸化膜（ＬＴＯ）を堆積し、シリ
コン酸化膜９／ポリシラザン系ＳＯＧ８／ポリシロキサ
ン系ＳＯＧ７／プラズマシリコン酸化膜６の４層構造と
することも可能である。FIG. 2 is a cross-sectional view for explaining a second embodiment of the present invention. As shown in FIG. 2, after the low-pressure heat treatment process is completed, a plasma silicon oxide film or SiH 4 is formed to further increase the thickness of the interlayer insulating film.
Plasma silicon oxide film made of SiH or SiH
It is also possible to deposit a low-temperature thermal oxide film (LTO) using the material No. 4 as a raw material to form a four-layer structure of a silicon oxide film 9 / polysilazane-based SOG8 / polysiloxane-based SOG7 / plasma silicon oxide film 6.
【００３９】第１及び第２の実施の形態では、本発明を
層間絶縁膜に適応したが、パッシベーション膜について
も適応することができる。図３は、本発明をパッシベー
ション膜構造について適応した第３の実施の形態を説明
するための断面図である。第３の実施の形態のパッシベ
ーション膜は、図３に示すように、ポリシラザン系ＳＯ
Ｇ８／ポリシロキサン系ＳＯＧ７／プラズマシリコン酸
化膜６の層構造を有し、ポリシラザン系ＳＯＧ８上にカ
バー膜１０であるプラズマシリコン酸化膜、プラズマシ
リコン酸窒化膜又はプラズマシリコン窒化膜等が被覆さ
れる。In the first and second embodiments, the present invention is applied to an interlayer insulating film, but may be applied to a passivation film. FIG. 3 is a sectional view for explaining a third embodiment in which the present invention is applied to a passivation film structure. As shown in FIG. 3, the passivation film of the third embodiment is a polysilazane-based SO.
It has a layer structure of G8 / polysiloxane-based SOG7 / plasma silicon oxide film 6, and a plasma silicon oxide film, a plasma silicon oxynitride film, a plasma silicon nitride film, or the like as the cover film 10 is coated on the polysilazane-based SOG8.
【００４０】従って、第３の実施の形態のパッシベーシ
ョン膜ではウェハ表面が平坦化されているため、カバー
膜１０が均一に堆積されることになる。従って、従来の
カバー膜のように局所的に膜厚が薄くなり、パッシベー
ション膜の効果が低減するというような不具合がなくな
る。また、均一にカバー膜１０が堆積されていることか
ら、パッケージからの局所的な応力集中によるダメージ
を軽減することができる。Therefore, in the passivation film of the third embodiment, the surface of the wafer is flattened, so that the cover film 10 is deposited uniformly. Therefore, there is no such a problem that the film thickness is locally reduced as in the conventional cover film, and the effect of the passivation film is reduced. In addition, since the cover film 10 is uniformly deposited, damage due to local stress concentration from the package can be reduced.
【００４１】このパッシベーション膜では、シリコン酸
化膜６の代りに、ＳｉＨ４を原料としたプラズマシリコ
ン酸化膜、またはＳｉＨ４を原料とした低温熱酸化膜
（ＬＴＯ）としてもよい。[0041] In this passivation film, instead of the silicon oxide film 6, SiH 4 may be a plasma silicon oxide film as a raw material, or low temperature thermal oxide film and SiH 4 as the raw material (LTO).
【００４２】図４は、本発明をパッシベーション膜構造
について適応した第４の実施の形態を説明するための断
面図である。図４に示すように、減圧熱処理工程が終了
した後、パッシベーション膜の層膜をさらに厚くするた
めに、プラズマＴＥＯＳシリコン酸化膜、またはＳｉＨ
４を原料としたプラズマシリコン酸化膜、あるいはＳｉ
Ｈ４を原料とした低温熱酸化膜（ＬＴＯ）を堆積し、シ
リコン酸化膜１１／ポリシラザン系ＳＯＧ８／ポリシロ
キサン系ＳＯＧ７／プラズマシリコン酸化膜６の層構造
とすることも可能である。FIG. 4 is a sectional view for explaining a fourth embodiment in which the present invention is applied to a passivation film structure. As shown in FIG. 4, after the low-pressure heat treatment step is completed, a plasma TEOS silicon oxide film or a SiH film is used to further increase the thickness of the passivation film.
4 as a raw material, a plasma silicon oxide film or Si
It is also possible to deposit a low-temperature thermal oxide film (LTO) using H 4 as a raw material to form a silicon oxide film 11 / polysilazane-based SOG8 / polysiloxane-based SOG7 / plasma silicon oxide film 6.
【００４３】本発明は、上記実施の形態に限定されるこ
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。The present invention is not limited to the above embodiment, and various changes can be made within the technical scope described in the claims.
【００４４】[0044]
【実施例】次に、本発明の実施例を説明する。図１
（Ａ）に示すように、アルミ配線パターン５をパターニ
ングした結果、ウェハ表面に約７００ｎｍの凹凸状の段
差部が形成される。図１（Ｂ）に示すように、アルミ配
線パターン５を覆うようにＴＥＯＳを原料としてプラズ
マシリコン酸化膜６をＣＶＤ法にて堆積する。プラズマ
シリコン酸化膜６は続いて塗布するポリシロキサン系Ｓ
ＯＧ７の重縮合反応により生成するＨ２Ｏのアルミ配線
パターン５への腐食誘発を妨げる効果がある。Next, embodiments of the present invention will be described. FIG.
As shown in (A), as a result of patterning the aluminum wiring pattern 5, an uneven portion of about 700 nm is formed on the wafer surface. As shown in FIG. 1B, a plasma silicon oxide film 6 is deposited by CVD using TEOS as a raw material so as to cover the aluminum wiring pattern 5. The plasma silicon oxide film 6 is formed of a polysiloxane S
This has the effect of preventing H 2 O generated by the polycondensation reaction of OG 7 from inducing corrosion to the aluminum wiring pattern 5.
【００４５】次いで、図１（Ｃ）に示すように、プラズ
マシリコン酸化膜６を堆積した後、ポリシロキサン系Ｓ
ＯＧ７をスピンコートにより２０００ｎｍ塗布し、Ｎ２
雰囲気、１２０℃、時間３分程度の熱処理をホットプレ
ートで行う。この熱処理によりポリシロキサン系ＳＯＧ
７の溶媒成分（アルコール系）を除去し、ポリシロキサ
ンの濃度を高める。ここで塗布後の膜厚はウェハの場所
により異なり、厳密な値ではない。塗布膜厚は続いて塗
布するポリシラザン系ＳＯＧ８の加水分解重縮合反応に
必要なＨ２Ｏを供給できる量であればよい。Next, as shown in FIG. 1C, after a plasma silicon oxide film 6 is deposited,
The OG7 to 2000nm applied by spin coating, N 2
Heat treatment is performed on a hot plate in an atmosphere at 120 ° C. for about 3 minutes. By this heat treatment, polysiloxane SOG
The solvent component (alcohol) of 7 is removed to increase the concentration of polysiloxane. Here, the film thickness after application differs depending on the location of the wafer and is not an exact value. The thickness of the applied film may be an amount capable of supplying H 2 O necessary for the hydrolytic polycondensation reaction of the polysilazane-based SOG 8 to be subsequently applied.
【００４６】次いで、図１（Ｄ）に示すように、上記の
プレキュアを実施したウェハ上に続いてポリシラザン系
ＳＯＧ８を６００ｎｍ程度スピンコートする。その際、
ポリシロキサン系ＳＯＧ７と同様、Ｎ２雰囲気、１２０
℃、時間３分程度の熱処理をホットプレートで行う。こ
れによって、ポリシラザン系ＳＯＧ８に含まれている溶
媒成分を除去する。ポリシラザン系ＳＯＧ８／ポリシロ
キサン系ＳＯＧ７／プラズマシリコン酸化膜６の層構造
になった、ウェハを４００℃程度の温度にて減圧処理を
行う。このような方法で作成した層間絶縁膜は図１
（Ｄ）に示すように平坦な表面を有する。Next, as shown in FIG. 1D, a polysilazane-based SOG 8 is spin-coated on the wafer which has been subjected to the above-mentioned pre-curing, to a thickness of about 600 nm. that time,
Similarly the polysiloxane SOG7, N 2 atmosphere, 120
A heat treatment is performed on a hot plate at a temperature of about 3 minutes. Thus, the solvent component contained in the polysilazane-based SOG 8 is removed. The wafer having the layer structure of polysilazane-based SOG8 / polysiloxane-based SOG7 / plasma silicon oxide film 6 is subjected to a reduced pressure treatment at a temperature of about 400 ° C. The interlayer insulating film formed by such a method is shown in FIG.
It has a flat surface as shown in (D).
【００４７】本実施例による方法によれば、減圧熱処理
という工程を採用しているので、不安定なポリシラザン
系ＳＯＧ８を加水分解重縮合反応でシリコン酸化膜へ変
化させる反応で発生する反応生成物のアンモニア（ＮＨ
３）、アルコール（ＲＯＨ）等の不純物を強制的に除去
することができ、その結果、良質な層間絶縁膜等の平坦
化膜を得ることができる。According to the method of the present embodiment, since a step of heat treatment under reduced pressure is employed, the reaction product generated by the reaction of converting the unstable polysilazane-based SOG8 into a silicon oxide film by a hydrolytic polycondensation reaction is used. Ammonia (NH
3 ) Impurities such as alcohol (ROH) can be forcibly removed, and as a result, a high-quality flattened film such as an interlayer insulating film can be obtained.
【００４８】[0048]
【発明の効果】本発明によれば、平坦化膜がポリシラザ
ン系ＳＯＧ／ポリシロキサン系ＳＯＧ／シリコン酸化膜
の層構造を有するので、非常に良好な平坦性を有する層
間絶縁膜又パッシベーション膜等の平坦化膜を備えた半
導体装置を得ることができる。従って、導電配線層のフ
ォトリソグラフィによるパターニングの寸法精度が上昇
し、また、カバー膜を均一に堆積することができ、パッ
ケージからの局所的な応力集中というダメージを軽減す
ることができる。According to the present invention, since the flattening film has a layer structure of polysilazane-based SOG / polysiloxane-based SOG / silicon oxide film, an interlayer insulating film or a passivation film having very good flatness can be obtained. A semiconductor device having a planarizing film can be obtained. Therefore, the dimensional accuracy of the patterning of the conductive wiring layer by photolithography is increased, the cover film can be deposited uniformly, and damage such as local stress concentration from the package can be reduced.
【００４９】また、減圧熱処理を施すことによりポリシ
ラザン系ＳＯＧから発生する反応生成物であり、かつ膜
質等に悪影響を及ぼすＨ2Ｏ、ＮＨ３，ＲＯＨ（アルコ
ール；Ｒはアルキル基を示す。）を強制的に排出除去す
るので、非常に良質な平坦化膜を備えた半導体装置を得
ることができる。従って、導電配線層のエレクトロマイ
グレーションを防止でき、半導体装置の信頼性が向上す
る。Further, H 2 O, NH 3 , ROH (alcohol; R represents an alkyl group), which is a reaction product generated from the polysilazane-based SOG by performing the heat treatment under reduced pressure and adversely affecting the film quality and the like. Since the semiconductor device is forcibly discharged and removed, it is possible to obtain a semiconductor device having a very high quality flattening film. Therefore, electromigration of the conductive wiring layer can be prevented, and the reliability of the semiconductor device is improved.
【００５０】さらに、ポリシロキサン系ＳＯＧの重ね塗
りや、ＳＯＧエッチバックにより平坦化する場合に比
べ、半導体製造時間が短縮され、生産性が向上する。Further, the semiconductor manufacturing time is reduced and productivity is improved as compared with the case where the surface is flattened by polysiloxane-based SOG overcoating or SOG etch-back.
【図１】本発明の第１の実施の形態に係る半導体装置の
製造方法を工程順に示す断面図である。FIG. 1 is a sectional view illustrating a method of manufacturing a semiconductor device according to a first embodiment of the present invention in the order of steps.
【図２】本発明の第２の実施の形態を説明するための断
面図である。FIG. 2 is a sectional view illustrating a second embodiment of the present invention.
【図３】本発明の第３の実施の形態を説明するための断
面図である。FIG. 3 is a cross-sectional view for explaining a third embodiment of the present invention.
【図４】本発明の第４の実施の形態を説明するための断
面図である。FIG. 4 is a cross-sectional view for explaining a fourth embodiment of the present invention.
１：シリコン基板 ２：フィールド酸化膜 ３：ゲート配線パターン ４：ＢＰＳＧ膜 ５：アルミ配線パターン ６：プラズマシリコン酸化膜（シリコン酸化膜） ７：ポリシロキサン系ＳＯＧ ８：ポリシラザン系ＳＯＧ ９：シリコン酸化膜 １０：カバー膜 １１：シリコン酸化膜 1: Silicon substrate 2: Field oxide film 3: Gate wiring pattern 4: BPSG film 5: Aluminum wiring pattern 6: Plasma silicon oxide film (silicon oxide film) 7: Polysiloxane-based SOG 8: Polysilazane-based SOG 9: Silicon oxide film 10: Cover film 11: Silicon oxide film
Claims (6)
体装置の製造方法であって、前記平坦化膜は、 前記段差部上にシリコン酸化膜を形成する工程と、 前記シリコン酸化膜上にポリシロキサン系ＳＯＧ（スピ
ンオングラス）を被覆する工程と、 前記ポリシロキサン系ＳＯＧ上にポリシラザン系ＳＯＧ
を被覆する工程と、 前記積層された膜を減圧熱処理する工程と、 により形成されることを特徴とする半導体装置の製造方
法。1. A method of manufacturing a semiconductor device having a flattening film for flattening a step portion, the flattening film comprising: forming a silicon oxide film on the step portion; Coating a polysiloxane-based SOG (spin-on-glass) on the polysiloxane-based SOG;
And a step of subjecting the laminated film to heat treatment under reduced pressure.
シラザン系ＳＯＧ上にシリコン酸化膜を被覆する工程を
有することを特徴とする請求項１に記載の半導体装置の
製造方法。2. The method according to claim 1, further comprising a step of coating a silicon oxide film on the polysilazane-based SOG after the step of performing the heat treatment under reduced pressure.
エトキシオルソシラン）を原料としたプラズマシリコン
酸化膜、ＳｉＨ４を原料としたプラズマシリコン酸化膜
又はＳｉＨ４を原料とした低温熱酸化膜からなる群から
選択される物質であることを特徴とする請求項１又は２
に記載の半導体装置の製造方法。3. The silicon oxide film comprises a plasma silicon oxide film using TEOS (tetraethoxyorthosilane) as a raw material, a plasma silicon oxide film using SiH 4 as a raw material, or a low-temperature thermal oxide film using SiH 4 as a raw material. 3. A substance selected from the group consisting of:
13. The method for manufacturing a semiconductor device according to item 5.
５０℃の範囲内で行われることを特徴とする請求項１乃
至３のいずれか１つの項に記載の半導体装置の製造方
法。4. The method according to claim 1, wherein the heat treatment under reduced pressure is carried out at 350 to 5
4. The method according to claim 1, wherein the method is performed at a temperature of 50 ° C. 5.
特徴とする請求項１乃至４のいずれか１つの項に記載の
半導体装置の製造方法。5. The method according to claim 1, wherein the planarizing film is an interlayer insulating film.
ることを特徴とする請求項１乃至４のいずれか１つの項
に記載の半導体装置の製造方法。6. The method according to claim 1, wherein the planarizing film is a passivation film.
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2361937A (en) * | 2000-05-02 | 2001-11-07 | Samsung Electronics Co Ltd | Spin-on glass composition and method of forming silicon oxide layer |
| US6479405B2 (en) | 2000-10-12 | 2002-11-12 | Samsung Electronics Co., Ltd. | Method of forming silicon oxide layer in semiconductor manufacturing process using spin-on glass composition and isolation method using the same method |
| US7053005B2 (en) | 2000-05-02 | 2006-05-30 | Samsung Electronics Co., Ltd. | Method of forming a silicon oxide layer in a semiconductor manufacturing process |
| JP2006222220A (en) * | 2005-02-09 | 2006-08-24 | Toshiba Corp | Method of manufacturing semiconductor device |
| DE102005002675A1 (en) * | 2005-01-20 | 2006-09-21 | Infineon Technologies Ag | Plane spin-on-layer production for use on semiconductor wafer, involves superimposing liner layer on semiconductor structure before superimposition of spin-on-layer, where structure supports planar superimposition of layer on it |
| JP2007221165A (en) * | 2001-08-30 | 2007-08-30 | Tokyo Electron Ltd | Plasma-cvd film forming method and apparatus |
| US7375774B2 (en) | 2004-01-20 | 2008-05-20 | Seiko Epson Corporation | Method of manufacturing semiconductor device |
| WO2008120348A1 (en) * | 2007-03-29 | 2008-10-09 | Fujitsu Microelectronics Limited | Process for producing semiconductor device |
-
1998
- 1998-08-14 JP JP22921998A patent/JP3159253B2/en not_active Expired - Fee Related
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2361937A (en) * | 2000-05-02 | 2001-11-07 | Samsung Electronics Co Ltd | Spin-on glass composition and method of forming silicon oxide layer |
| US6706646B1 (en) | 2000-05-02 | 2004-03-16 | Samsung Electronics Co., Ltd. | Spin-on glass composition and method of forming silicon oxide layer in semiconductor manufacturing process using the same |
| GB2361937B (en) * | 2000-05-02 | 2004-03-24 | Samsung Electronics Co Ltd | Spin-on composition and method of forming silicon oxide layer in semiconductor manufacturing process using the same |
| US7053005B2 (en) | 2000-05-02 | 2006-05-30 | Samsung Electronics Co., Ltd. | Method of forming a silicon oxide layer in a semiconductor manufacturing process |
| US7179537B2 (en) | 2000-05-02 | 2007-02-20 | Samsung Electronics Co., Ltd. | Spin-on glass composition and method of forming silicon oxide layer in semiconductor manufacturing process using the same |
| US6479405B2 (en) | 2000-10-12 | 2002-11-12 | Samsung Electronics Co., Ltd. | Method of forming silicon oxide layer in semiconductor manufacturing process using spin-on glass composition and isolation method using the same method |
| JP2007221165A (en) * | 2001-08-30 | 2007-08-30 | Tokyo Electron Ltd | Plasma-cvd film forming method and apparatus |
| US7375774B2 (en) | 2004-01-20 | 2008-05-20 | Seiko Epson Corporation | Method of manufacturing semiconductor device |
| DE102005002675B4 (en) * | 2005-01-20 | 2007-02-22 | Infineon Technologies Ag | Method for producing a planar spin-on layer on a semiconductor structure |
| DE102005002675A1 (en) * | 2005-01-20 | 2006-09-21 | Infineon Technologies Ag | Plane spin-on-layer production for use on semiconductor wafer, involves superimposing liner layer on semiconductor structure before superimposition of spin-on-layer, where structure supports planar superimposition of layer on it |
| JP2006222220A (en) * | 2005-02-09 | 2006-08-24 | Toshiba Corp | Method of manufacturing semiconductor device |
| US7598151B2 (en) | 2005-02-09 | 2009-10-06 | Kabushki Kaisha Toshiba | Semiconductor device fabrication method |
| JP4607613B2 (en) * | 2005-02-09 | 2011-01-05 | 株式会社東芝 | Manufacturing method of semiconductor device |
| WO2008120348A1 (en) * | 2007-03-29 | 2008-10-09 | Fujitsu Microelectronics Limited | Process for producing semiconductor device |
| US20100009544A1 (en) * | 2007-03-29 | 2010-01-14 | Fujitsu Microelectronics Limited | Manufacturing method of semiconductor device |
| JP5375601B2 (en) * | 2007-03-29 | 2013-12-25 | 富士通セミコンダクター株式会社 | Manufacturing method of semiconductor device |
| US8629055B2 (en) | 2007-03-29 | 2014-01-14 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device |
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| Publication number | Publication date |
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