JP2000032455A - 逆離散コサイン変換回路とその変換方法及びデコーダ - Google Patents
逆離散コサイン変換回路とその変換方法及びデコーダInfo
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Abstract
(57)【要約】
【課題】 フレームＤＣＴで圧縮された映像をインター
レース方式でデコードする場合でも、ＩＤＣＴ変換動作
の処理速度増加を抑制する。 【解決手段】 ＩＤＣＴ回路２９において、可変長デコ
ード回路２８からのフレームＤＣＴ圧縮映像データは第
１ＩＤＣＴ処理部２９１にて垂直方向にＩＤＣＴ変換さ
れ、スイッチ２９２により、奇数ラインは第２ＩＤＣＴ
処理部２９３に、偶数ラインは第３ＩＤＣＴ処理部２９
４に振り分けられ、それぞれ水平方向ＩＤＣＴ変換処理
が施される。奇数ライン８×４出力は奇数フィールド、
偶数ライン８×４出力は偶数フィールドでスイッチ２９
４により選択出力される。ＩＤＣＴ回路２９の出力がＢ
−ピクチャ差分データの場合、メモリ３１に格納されて
いるＩ−ピクチャと、Ｐ−ピクチャを参照することでデ
コードされる。
レース方式でデコードする場合でも、ＩＤＣＴ変換動作
の処理速度増加を抑制する。 【解決手段】 ＩＤＣＴ回路２９において、可変長デコ
ード回路２８からのフレームＤＣＴ圧縮映像データは第
１ＩＤＣＴ処理部２９１にて垂直方向にＩＤＣＴ変換さ
れ、スイッチ２９２により、奇数ラインは第２ＩＤＣＴ
処理部２９３に、偶数ラインは第３ＩＤＣＴ処理部２９
４に振り分けられ、それぞれ水平方向ＩＤＣＴ変換処理
が施される。奇数ライン８×４出力は奇数フィールド、
偶数ライン８×４出力は偶数フィールドでスイッチ２９
４により選択出力される。ＩＤＣＴ回路２９の出力がＢ
−ピクチャ差分データの場合、メモリ３１に格納されて
いるＩ−ピクチャと、Ｐ−ピクチャを参照することでデ
コードされる。
Description
【０００１】
【発明の属する技術分野】本発明は、例えばＩＳＯ／Ｉ
ＥＣ１３８１８で定められているＭＰＥＧ２規格に従っ
て圧縮された映像データをデコードするＭＰＥＧ２デコ
ーダに用いて好適な逆離散コサイン変換（以下、ＩＤＣ
Ｔ：Invert Discrete Cosine Transform）回路とその変
換方法及びデコーダに関する。
ＥＣ１３８１８で定められているＭＰＥＧ２規格に従っ
て圧縮された映像データをデコードするＭＰＥＧ２デコ
ーダに用いて好適な逆離散コサイン変換（以下、ＩＤＣ
Ｔ：Invert Discrete Cosine Transform）回路とその変
換方法及びデコーダに関する。
【０００２】
【従来の技術】ＩＳＯ／ＩＥＣ１３８１８で定められて
いるＭＰＥＧ２規格において、ピクチャは自身のフレー
ム内情報のみで圧縮されるＩ−ピクチャ、順方向予測を
行うＰ−ピクチャ、双方向予測を行うＢ−ピクチャに分
類される。
いるＭＰＥＧ２規格において、ピクチャは自身のフレー
ム内情報のみで圧縮されるＩ−ピクチャ、順方向予測を
行うＰ−ピクチャ、双方向予測を行うＢ−ピクチャに分
類される。
【０００３】Ｉ−ピクチャを圧縮する場合には、入力デ
ータはそのまま離散コサイン変換（以下、ＤＣＴ：Disc
rete Cosine Transform ）される。Ｐ−ピクチャを圧縮
する場合には、Ｉ−ピクチャとＰ−ピクチャの差分がＤ
ＣＴ変換される。Ｂ−ピクチャを圧縮する場合には、前
後のＩ、Ｐ−ピクチャ、もしくはその平均値のうち、当
該Ｂ−ピクチャと差分をとった場合に最も圧縮効果の高
いものが選ばれてＤＣＴ変換される。
ータはそのまま離散コサイン変換（以下、ＤＣＴ：Disc
rete Cosine Transform ）される。Ｐ−ピクチャを圧縮
する場合には、Ｉ−ピクチャとＰ−ピクチャの差分がＤ
ＣＴ変換される。Ｂ−ピクチャを圧縮する場合には、前
後のＩ、Ｐ−ピクチャ、もしくはその平均値のうち、当
該Ｂ−ピクチャと差分をとった場合に最も圧縮効果の高
いものが選ばれてＤＣＴ変換される。
【０００４】尚、ＤＣＴ変換は８×８画素単位で行われ
るもので、フレームＤＣＴとフィールドＤＣＴがある。
フレームＤＣＴでは映像データを８×８画素単位でＤＣ
Ｔ変換する。一方、フィールドＤＣＴでは偶数ラインの
みの８×８画素、奇数ラインのみの８×８画素で分けて
ＤＣＴ変換を行う。
るもので、フレームＤＣＴとフィールドＤＣＴがある。
フレームＤＣＴでは映像データを８×８画素単位でＤＣ
Ｔ変換する。一方、フィールドＤＣＴでは偶数ラインの
みの８×８画素、奇数ラインのみの８×８画素で分けて
ＤＣＴ変換を行う。
【０００５】上記のようにフレームＤＣＴで圧縮された
圧縮映像データをインターレース方式でデコードする場
合、従来のＭＰＥＧ２デコーダでは、双方向予測を用い
て符号化したＢ−ピクチャをデコードするにあたって、
Ｉ−ピクチャとＰ−ピクチャをメモリに貯えておき、こ
れらを参照しながらＢ−ピクチャをデコードし、このＢ
−ピクチャをメモリに貯え、第一フィールド、第二フィ
ールドに分けて読み出している。
圧縮映像データをインターレース方式でデコードする場
合、従来のＭＰＥＧ２デコーダでは、双方向予測を用い
て符号化したＢ−ピクチャをデコードするにあたって、
Ｉ−ピクチャとＰ−ピクチャをメモリに貯えておき、こ
れらを参照しながらＢ−ピクチャをデコードし、このＢ
−ピクチャをメモリに貯え、第一フィールド、第二フィ
ールドに分けて読み出している。
【０００６】この場合、デコードしたＢ−ピクチャをい
ったんメモリに貯える必要があるため、第一フィール
ド、第二フィールドを出力するに当たり、毎回ＩＤＣＴ
回路にて８×８のＩＤＣＴ変換動作を行うことでＢ−ピ
クチャ格納用のメモリを節約する方法も考えられてい
る。但し、この方法では、フィールドごとにデコード動
作を行うため、デコード処理速度が２倍要求されること
になる。
ったんメモリに貯える必要があるため、第一フィール
ド、第二フィールドを出力するに当たり、毎回ＩＤＣＴ
回路にて８×８のＩＤＣＴ変換動作を行うことでＢ−ピ
クチャ格納用のメモリを節約する方法も考えられてい
る。但し、この方法では、フィールドごとにデコード動
作を行うため、デコード処理速度が２倍要求されること
になる。
【０００７】
【発明が解決しようとする課題】以上述べたように、従
来のＭＰＥＧ２デコーダでは、フレームＤＣＴで圧縮さ
れた映像をインターレース方式でデコードする場合、デ
コードしたＢ−ピクチャを格納するメモリを削減するた
め、第一フィールド、第二フィールドを出力するに当た
り、ＩＤＣＴ回路にてＮ×Ｎ（一般には８×８）のＩＤ
ＣＴ変換動作を行うことが考えられているが、フィール
ドごとにデコード動作を行うため、デコード処理速度が
２倍要求されることになる。
来のＭＰＥＧ２デコーダでは、フレームＤＣＴで圧縮さ
れた映像をインターレース方式でデコードする場合、デ
コードしたＢ−ピクチャを格納するメモリを削減するた
め、第一フィールド、第二フィールドを出力するに当た
り、ＩＤＣＴ回路にてＮ×Ｎ（一般には８×８）のＩＤ
ＣＴ変換動作を行うことが考えられているが、フィール
ドごとにデコード動作を行うため、デコード処理速度が
２倍要求されることになる。
【０００８】本発明は、かかる問題点に鑑みてなされた
もので、フレームＤＣＴで圧縮された映像をインターレ
ース方式でデコードする場合でも、ＩＤＣＴ変換動作の
処理速度増加を抑制することのできるＩＤＣＴ回路とそ
の変換方法及びデコーダを提供することを目的とする。
もので、フレームＤＣＴで圧縮された映像をインターレ
ース方式でデコードする場合でも、ＩＤＣＴ変換動作の
処理速度増加を抑制することのできるＩＤＣＴ回路とそ
の変換方法及びデコーダを提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係るＩＤＣＴ回路は、フレーム離散コサ
イン変換方式でＮ×Ｎ（Ｎは２以上の整数）に圧縮され
た映像データをインターレース方式で出力する場合に、
奇数ラインＮ×Ｎ／２出力と偶数ラインＮ×Ｎ／２出力
とを選択的に切り替えて出力する。
めに、本発明に係るＩＤＣＴ回路は、フレーム離散コサ
イン変換方式でＮ×Ｎ（Ｎは２以上の整数）に圧縮され
た映像データをインターレース方式で出力する場合に、
奇数ラインＮ×Ｎ／２出力と偶数ラインＮ×Ｎ／２出力
とを選択的に切り替えて出力する。
【００１０】通常、ＩＤＣＴ回路では、Ｎ×Ｎ入力、Ｎ
×Ｎ出力であるが、フレームＤＣＴで圧縮された映像を
インターレース方式でデコードする場合、ＩＤＣＴ回路
の出力のうち半分は必要なく、Ｎ×Ｎ／２でよい。そこ
で、奇数フィールド、偶数フィールドに対して、出力を
Ｎ×Ｎ／２（奇数ライン）、Ｎ×Ｎ／２（偶数ライン）
で切り替えることにより、演算量を省くことができる。
×Ｎ出力であるが、フレームＤＣＴで圧縮された映像を
インターレース方式でデコードする場合、ＩＤＣＴ回路
の出力のうち半分は必要なく、Ｎ×Ｎ／２でよい。そこ
で、奇数フィールド、偶数フィールドに対して、出力を
Ｎ×Ｎ／２（奇数ライン）、Ｎ×Ｎ／２（偶数ライン）
で切り替えることにより、演算量を省くことができる。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について詳細に説明する。ＩＳＯ／ＩＥＣ１３
８１８で定められているＭＰＥＧ２規格においては、図
１に示すような映像圧縮回路を用いて映像データを圧縮
する。ここで、ＭＰＥＧ２規格において、ピクチャは自
身のフレーム内情報のみで圧縮されるＩ−ピクチャ、順
方向予測を行うＰ−ピクチャ、双方向予測を行うＢ−ピ
クチャに分類される。
施の形態について詳細に説明する。ＩＳＯ／ＩＥＣ１３
８１８で定められているＭＰＥＧ２規格においては、図
１に示すような映像圧縮回路を用いて映像データを圧縮
する。ここで、ＭＰＥＧ２規格において、ピクチャは自
身のフレーム内情報のみで圧縮されるＩ−ピクチャ、順
方向予測を行うＰ−ピクチャ、双方向予測を行うＢ−ピ
クチャに分類される。
【００１２】図１において、Ｉ−ピクチャを圧縮する場
合には、スイッチ９がｄ端子に接続されて接地され、入
力データはそのまま減算回路１０を介してＤＣＴ回路１
へ送られてＤＣＴされた後、量子化回路２で量子化され
て圧縮映像出力となる。このＩ−ピクチャ圧縮映像デー
タは逆量子化回路３及びＩＤＣＴ回路４でもとのＩ−ピ
クチャに戻され、加算回路１１、スイッチ８を介して予
測メモリ５に格納される。
合には、スイッチ９がｄ端子に接続されて接地され、入
力データはそのまま減算回路１０を介してＤＣＴ回路１
へ送られてＤＣＴされた後、量子化回路２で量子化され
て圧縮映像出力となる。このＩ−ピクチャ圧縮映像デー
タは逆量子化回路３及びＩＤＣＴ回路４でもとのＩ−ピ
クチャに戻され、加算回路１１、スイッチ８を介して予
測メモリ５に格納される。
【００１３】Ｐ−ピクチャを圧縮する場合には、スイッ
チ９がａ端子に接続され、予測メモリ５に格納されてい
るＩ−ピクチャが減算回路１０に送られ、Ｉ−ピクチャ
とＰ−ピクチャの差分が求められる。このＩ−ピクチャ
とＰ−ピクチャの差分データはＤＣＴ回路１でＤＣＴ変
換された後、量子化回路２で量子化されて圧縮映像出力
となる。このＰ−ピクチャ圧縮映像データは逆量子化回
路３及びＩＤＣＴ回路４でもとのＩ−ピクチャとＰ−ピ
クチャの差分データに戻され、加算回路１１でＩ−ピク
チャと加算されて入力Ｐ−ピクチャとなり、スイッチ８
を介して予測メモリ６に格納される。
チ９がａ端子に接続され、予測メモリ５に格納されてい
るＩ−ピクチャが減算回路１０に送られ、Ｉ−ピクチャ
とＰ−ピクチャの差分が求められる。このＩ−ピクチャ
とＰ−ピクチャの差分データはＤＣＴ回路１でＤＣＴ変
換された後、量子化回路２で量子化されて圧縮映像出力
となる。このＰ−ピクチャ圧縮映像データは逆量子化回
路３及びＩＤＣＴ回路４でもとのＩ−ピクチャとＰ−ピ
クチャの差分データに戻され、加算回路１１でＩ−ピク
チャと加算されて入力Ｐ−ピクチャとなり、スイッチ８
を介して予測メモリ６に格納される。
【００１４】ここで、予測メモリ５、６に格納されたＩ
−ピクチャ、Ｐ−ピクチャの読み出し出力は平均処理回
路７にて平均化されてスイッチ９のｂ端子から取り出し
可能となる。
−ピクチャ、Ｐ−ピクチャの読み出し出力は平均処理回
路７にて平均化されてスイッチ９のｂ端子から取り出し
可能となる。
【００１５】Ｂ−ピクチャを圧縮する場合には、スイッ
チ９は、ａ、ｂ、ｃ端子のどれかに接続され、前後の
Ｉ、Ｐ−ピクチャ、もしくはその平均値のうち当該Ｂ−
ピクチャと差分をとった場合に最も圧縮効果の高いもの
が選ばれて減算回路１０に送られ、その差分データがＤ
ＣＴ回路１でＤＣＴ変換された後、量子化回路２で量子
化されて圧縮映像出力となる。
チ９は、ａ、ｂ、ｃ端子のどれかに接続され、前後の
Ｉ、Ｐ−ピクチャ、もしくはその平均値のうち当該Ｂ−
ピクチャと差分をとった場合に最も圧縮効果の高いもの
が選ばれて減算回路１０に送られ、その差分データがＤ
ＣＴ回路１でＤＣＴ変換された後、量子化回路２で量子
化されて圧縮映像出力となる。
【００１６】上記ＤＣＴ回路１のＤＣＴ変換は、８×８
画素単位で行われる。このＤＣＴ変換には、フレームＤ
ＣＴとフィールドＤＣＴの２種類の方式がある。図２に
それぞれの方式を図示する。
画素単位で行われる。このＤＣＴ変換には、フレームＤ
ＣＴとフィールドＤＣＴの２種類の方式がある。図２に
それぞれの方式を図示する。
【００１７】フレームＤＣＴでは、図２（ａ）のよう
に、映像データを８×８画素単位でＤＣＴ変換する。一
方、フィールドＤＣＴでは、図２（ｂ）のように、偶数
ラインのみの８×８画素、奇数ラインのみの８×８画素
で分けてＤＣＴ変換を行う。
に、映像データを８×８画素単位でＤＣＴ変換する。一
方、フィールドＤＣＴでは、図２（ｂ）のように、偶数
ラインのみの８×８画素、奇数ラインのみの８×８画素
で分けてＤＣＴ変換を行う。
【００１８】ところで、上記のような映像圧縮回路によ
りフレームＤＣＴで圧縮された圧縮映像データをインタ
ーレース方式でデコードする場合、従来のＭＰＥＧ２デ
コーダは図３に示すように構成され、まず可変長デコー
ド回路１２で逆量子化し、ＩＤＣＴ回路１３で８×８の
ＩＤＣＴ変換を行ってＩ−ピクチャ、Ｐ−ピクチャの差
分データをデコードし、加算回路１５を介してメモリ１
４に取り込む。そして、Ｉ−ピクチャの場合は加算回路
１５をそのまま通過して出力し、Ｐ−ピクチャの場合は
メモリ１４からＩ−ピクチャを読み出して加算回路１５
で加算して出力する。また、双方向予測を用いて符号化
したＢ−ピクチャをデコードするにあたっては、Ｉ−ピ
クチャと、Ｐ−ピクチャをメモリ１５に貯えておき、こ
れらを参照しながらＢ−ピクチャをデコードし（加算回
路１５で参照データを加算する）、このＢ−ピクチャを
メモリに貯え、第一フィールド、第二フィールドに分け
て読み出している。
りフレームＤＣＴで圧縮された圧縮映像データをインタ
ーレース方式でデコードする場合、従来のＭＰＥＧ２デ
コーダは図３に示すように構成され、まず可変長デコー
ド回路１２で逆量子化し、ＩＤＣＴ回路１３で８×８の
ＩＤＣＴ変換を行ってＩ−ピクチャ、Ｐ−ピクチャの差
分データをデコードし、加算回路１５を介してメモリ１
４に取り込む。そして、Ｉ−ピクチャの場合は加算回路
１５をそのまま通過して出力し、Ｐ−ピクチャの場合は
メモリ１４からＩ−ピクチャを読み出して加算回路１５
で加算して出力する。また、双方向予測を用いて符号化
したＢ−ピクチャをデコードするにあたっては、Ｉ−ピ
クチャと、Ｐ−ピクチャをメモリ１５に貯えておき、こ
れらを参照しながらＢ−ピクチャをデコードし（加算回
路１５で参照データを加算する）、このＢ−ピクチャを
メモリに貯え、第一フィールド、第二フィールドに分け
て読み出している。
【００１９】この構成では、メモリ１５にＢ−ピクチャ
を格納するための容量が必要となる。そこで、図４（図
３と同一部分には同一符号を付して示す）に示すよう
に、第一フィールド、第二フィールドを出力する場合そ
れぞれでＩＤＣＴ回路１７にて８×８のＩＤＣＴ変換動
作を行うことで、Ｂ−ピクチャを貯えるメモリ容量を節
約する方法がとられる。但し、この方法では、フィール
ドごとにデコード動作を行うため、デコード処理速度が
２倍要求されることになる。
を格納するための容量が必要となる。そこで、図４（図
３と同一部分には同一符号を付して示す）に示すよう
に、第一フィールド、第二フィールドを出力する場合そ
れぞれでＩＤＣＴ回路１７にて８×８のＩＤＣＴ変換動
作を行うことで、Ｂ−ピクチャを貯えるメモリ容量を節
約する方法がとられる。但し、この方法では、フィール
ドごとにデコード動作を行うため、デコード処理速度が
２倍要求されることになる。
【００２０】そこで、本発明では、フレームＤＣＴで圧
縮された映像をインターレース方式でデコードする場合
でも、ＩＤＣＴ変換動作の処理速度増加を抑制すること
のできるＩＤＣＴ回路を提供する。
縮された映像をインターレース方式でデコードする場合
でも、ＩＤＣＴ変換動作の処理速度増加を抑制すること
のできるＩＤＣＴ回路を提供する。
【００２１】まず、本発明に係るＩＤＣＴ回路が適用可
能なＭＰＥＧ２デコーダが用いられる一般的なディジタ
ル放送受信装置の構成を、図５に示す。図５において、
アンテナ２０に誘起した高周波（ＲＦ）信号はチューナ
２１に入力される。このチューナ２１は、ユーザによっ
て指定された周波数帯域を選択して復調することにより
所定のディジタル信号を得る。チューナ２１の出力はデ
スクランブル装置２２に入力され、適宜デスクランブル
処理される。
能なＭＰＥＧ２デコーダが用いられる一般的なディジタ
ル放送受信装置の構成を、図５に示す。図５において、
アンテナ２０に誘起した高周波（ＲＦ）信号はチューナ
２１に入力される。このチューナ２１は、ユーザによっ
て指定された周波数帯域を選択して復調することにより
所定のディジタル信号を得る。チューナ２１の出力はデ
スクランブル装置２２に入力され、適宜デスクランブル
処理される。
【００２２】このデスクランブル装置２２からの出力
は、視聴権限のあるデータにスクランブルのかかってい
ない、ＩＳＯ／ＩＥＣ１３８１８で定められているとこ
ろのトランスポートストリームである。このトランスポ
ートストリームは分離装置２３に入力される。この分離
装置２３は、視聴者が選択した映像、音声等のデータを
抽出するものである。この分離装置２３において抽出さ
れた画像データは、映像伸長装置２４において圧縮を解
かれた後、ＮＴＳＣエンコーダ２６において、ＮＴＳＣ
信号に変換され、映像出力となる。一方、分離装置２３
において抽出された音声データは、音声伸長装置２５に
おいて圧縮が解かれ、オーディオＤＡＣ２７においてＤ
／Ａ変換され、音声出力となる。
は、視聴権限のあるデータにスクランブルのかかってい
ない、ＩＳＯ／ＩＥＣ１３８１８で定められているとこ
ろのトランスポートストリームである。このトランスポ
ートストリームは分離装置２３に入力される。この分離
装置２３は、視聴者が選択した映像、音声等のデータを
抽出するものである。この分離装置２３において抽出さ
れた画像データは、映像伸長装置２４において圧縮を解
かれた後、ＮＴＳＣエンコーダ２６において、ＮＴＳＣ
信号に変換され、映像出力となる。一方、分離装置２３
において抽出された音声データは、音声伸長装置２５に
おいて圧縮が解かれ、オーディオＤＡＣ２７においてＤ
／Ａ変換され、音声出力となる。
【００２３】次に、図６を参照して、本発明に係るＩＤ
ＣＴ回路を用いた映像伸長装置の構成について説明す
る。まず、映像データが図２で説明したようなフレーム
ＤＣＴ方式で圧縮されているとする。受信側では、図６
に示すように、まず可変長デコード回路２８でデコード
処理を行い、ＰＥＳパケットをデパケットする。その
後、本発明に係るＩＤＣＴ回路２９に入力する。
ＣＴ回路を用いた映像伸長装置の構成について説明す
る。まず、映像データが図２で説明したようなフレーム
ＤＣＴ方式で圧縮されているとする。受信側では、図６
に示すように、まず可変長デコード回路２８でデコード
処理を行い、ＰＥＳパケットをデパケットする。その
後、本発明に係るＩＤＣＴ回路２９に入力する。
【００２４】このＩＤＣＴ回路２９は、まず、８点一次
（１×８）の第１ＩＤＣＴ処理部２９１で垂直方向８列
についてＩＤＣＴ変換を行い、スイッチ２９２により、
入力されたＰＥＳパケットの奇数ラインを第２ＩＤＣＴ
処理部２９３に、偶数ラインを第３ＩＤＣＴ処理部２９
４に振り分ける。これらのＩＤＣＴ回路２９３、２９４
は８点一次（１×８）のＩＤＣＴ変換処理を行うもの
で、４ライン分の容量を持つ。ＩＤＣＴ処理部２９３か
ら出力される奇数ライン８×４出力は奇数フィールドで
スイッチ２９５により選択出力され、ＩＤＣＴ処理部２
９４から出力される偶数ライン８×４出力は偶数フィー
ルドでスイッチ２９５により選択出力される。
（１×８）の第１ＩＤＣＴ処理部２９１で垂直方向８列
についてＩＤＣＴ変換を行い、スイッチ２９２により、
入力されたＰＥＳパケットの奇数ラインを第２ＩＤＣＴ
処理部２９３に、偶数ラインを第３ＩＤＣＴ処理部２９
４に振り分ける。これらのＩＤＣＴ回路２９３、２９４
は８点一次（１×８）のＩＤＣＴ変換処理を行うもの
で、４ライン分の容量を持つ。ＩＤＣＴ処理部２９３か
ら出力される奇数ライン８×４出力は奇数フィールドで
スイッチ２９５により選択出力され、ＩＤＣＴ処理部２
９４から出力される偶数ライン８×４出力は偶数フィー
ルドでスイッチ２９５により選択出力される。
【００２５】上記ＩＤＣＴ回路２９の出力がＩ−ピクチ
ャの場合、その出力は加算回路３０を介してそのまま出
力され、同時にメモリ３１に格納される。また、ＩＤＣ
Ｔ回路２９の出力がＰ−ピクチャ差分データの場合、加
算回路３０でメモリ３１から得られるＩ−ピクチャと加
算され、もとのＰ−ピクチャに戻されて出力され、同時
にメモリ３２に格納される。また、ＩＤＣＴ回路２９の
出力がＢ−ピクチャ差分データの場合、メモリ３１に格
納されているＩ−ピクチャとＰ−ピクチャを参照しなが
らＢ−ピクチャをデコードして出力する。
ャの場合、その出力は加算回路３０を介してそのまま出
力され、同時にメモリ３１に格納される。また、ＩＤＣ
Ｔ回路２９の出力がＰ−ピクチャ差分データの場合、加
算回路３０でメモリ３１から得られるＩ−ピクチャと加
算され、もとのＰ−ピクチャに戻されて出力され、同時
にメモリ３２に格納される。また、ＩＤＣＴ回路２９の
出力がＢ−ピクチャ差分データの場合、メモリ３１に格
納されているＩ−ピクチャとＰ−ピクチャを参照しなが
らＢ−ピクチャをデコードして出力する。
【００２６】上記構成において、以下にその処理動作の
原理を説明する。まず、［ｇ］を二次元データを表す
（Ｍ×Ｎ）行列とし、［Ｇ］を［ｇ］の二次元ＤＣＴで
あるとし、変換行列を［Ｈ］とすると、
原理を説明する。まず、［ｇ］を二次元データを表す
（Ｍ×Ｎ）行列とし、［Ｇ］を［ｇ］の二次元ＤＣＴで
あるとし、変換行列を［Ｈ］とすると、
【００２７】
【数１】 となる。この場合、Ｇmm、ｇmmを［Ｇ］、［ｇ］それぞ
れの要素（ｍ，ｎ）とすると、
れの要素（ｍ，ｎ）とすると、
【００２８】
【数２】 となる。また、逆変換（二次元ＩＤＣＴ）は次式のよう
に表される。
に表される。
【００２９】
【数３】 （４）式でＭ＝Ｍ＝８の場合は、
【００３０】
【数４】 この式は次式のように一次元変換へ簡略することができ
る。
る。
【００３１】
【数５】 （６）式を計算するにあたっては、８点一次元ＩＤＣＴ
演算を、垂直、水平方向に８度づつ行うことで実現でき
る。ここで、一次元ＩＤＣＴの解法として、Chen, Smit
h, Fralickによるアルゴリズムを用いると、Ｎ点ＩＤＣ
Ｔを行う場合に
演算を、垂直、水平方向に８度づつ行うことで実現でき
る。ここで、一次元ＩＤＣＴの解法として、Chen, Smit
h, Fralickによるアルゴリズムを用いると、Ｎ点ＩＤＣ
Ｔを行う場合に
【００３２】
【数６】 回の実数加算と、
【００３３】
【数７】 回の実数乗算を必要とされる。（６）式の８×８ＩＤＣ
Ｔの場合は、垂直、水平方向それぞれ８回づつの８点Ｉ
ＤＣＴ演算を要するので、（２６＋２６）×８＝４１６
回の実数加算と、（１６＋１６）×８＝２５６回の実数
乗算を必要とする。以上が図３または図４に示した従来
構成の場合の処理動作である。 しかし、圧縮がフレー
ムＤＣＴ方式で行われた映像データを、インターレース
方式でデコードする場合には、（６）式の全てｍ，ｎに
ついての演算結果が必要とされるわけではなく、必要な
のは、奇数ラインもしくは偶数ラインの８×４出力であ
る。よって、（６）式を計算するにあたり、水平方向の
８点一次ＩＤＣＴ演算を４回で済ますことができる。こ
の場合には、実数加算の数は２６×８＋２６×４＝３１
２回、実数乗算の数は１６×８＋１６×４＝１９２回で
済み、従来に比べて演算量を３／４に減らすことができ
る。
Ｔの場合は、垂直、水平方向それぞれ８回づつの８点Ｉ
ＤＣＴ演算を要するので、（２６＋２６）×８＝４１６
回の実数加算と、（１６＋１６）×８＝２５６回の実数
乗算を必要とする。以上が図３または図４に示した従来
構成の場合の処理動作である。 しかし、圧縮がフレー
ムＤＣＴ方式で行われた映像データを、インターレース
方式でデコードする場合には、（６）式の全てｍ，ｎに
ついての演算結果が必要とされるわけではなく、必要な
のは、奇数ラインもしくは偶数ラインの８×４出力であ
る。よって、（６）式を計算するにあたり、水平方向の
８点一次ＩＤＣＴ演算を４回で済ますことができる。こ
の場合には、実数加算の数は２６×８＋２６×４＝３１
２回、実数乗算の数は１６×８＋１６×４＝１９２回で
済み、従来に比べて演算量を３／４に減らすことができ
る。
【００３４】すなわち、本実施形態では、従来装置が水
平方向に８点一次ＩＤＣＴ演算を８度実行していたとこ
ろを、奇数フィールド出力時には第２ＩＤＣＴ処理部２
９３を用い、偶数フィールド出力時には第３ＩＤＣＴ処
理部２９４を用いるようにスイッチ２９５を切り替える
ことにより、４回の８点一次ＩＤＣＴ演算で済ませてい
る。
平方向に８点一次ＩＤＣＴ演算を８度実行していたとこ
ろを、奇数フィールド出力時には第２ＩＤＣＴ処理部２
９３を用い、偶数フィールド出力時には第３ＩＤＣＴ処
理部２９４を用いるようにスイッチ２９５を切り替える
ことにより、４回の８点一次ＩＤＣＴ演算で済ませてい
る。
【００３５】したがって、上記構成によるＩＤＣＴ回路
２９を用いることで、フレームＤＣＴで圧縮された映像
をインターレース方式でデコードする場合に、従来回路
に比して３／４まで演算量を減らすことができ、ＩＤＣ
Ｔ変換動作の処理速度増加を抑制できるようになる。
２９を用いることで、フレームＤＣＴで圧縮された映像
をインターレース方式でデコードする場合に、従来回路
に比して３／４まで演算量を減らすことができ、ＩＤＣ
Ｔ変換動作の処理速度増加を抑制できるようになる。
【００３６】図７は本発明に係るＩＤＣＴ回路の他の実
施形態の構成を示すものである。尚、図７において、図
６と同一部分には同一符号を付して示し、ここでは異な
る部分について説明する。
施形態の構成を示すものである。尚、図７において、図
６と同一部分には同一符号を付して示し、ここでは異な
る部分について説明する。
【００３７】図６に示した実施形態ではフレームＤＣＴ
方式で圧縮された映像をインターレース方式でデコード
する場合について説明したが、この実施形態は、圧縮が
フィールドＤＣＴ方式で行われた映像をインターレース
方式でデコードする場合に従来の８×８出力ＩＤＣＴ処
理に切り替えられるようにしたものである。
方式で圧縮された映像をインターレース方式でデコード
する場合について説明したが、この実施形態は、圧縮が
フィールドＤＣＴ方式で行われた映像をインターレース
方式でデコードする場合に従来の８×８出力ＩＤＣＴ処
理に切り替えられるようにしたものである。
【００３８】図７において、ＩＤＣＴ回路２９には、さ
らに８点一次による８×８出力の第４ＩＤＣＴ処理部２
９６が付加されており、スイッチ２９２、２９５はいず
れもフィールドＤＣＴ方式による圧縮映像データが入力
された場合に第４ＩＤＣＴ処理部２９６を選択使用する
ように切り替えられる。
らに８点一次による８×８出力の第４ＩＤＣＴ処理部２
９６が付加されており、スイッチ２９２、２９５はいず
れもフィールドＤＣＴ方式による圧縮映像データが入力
された場合に第４ＩＤＣＴ処理部２９６を選択使用する
ように切り替えられる。
【００３９】すなわち、このＩＤＣＴ回路２９では、圧
縮がフレームＤＣＴ方式で行われた映像をデコードする
場合には、奇数、偶数フィールドに対して、８×４出力
の第２、第３ＩＤＣＴ処理部２９３、２９４を切り替え
て用い、圧縮がフィールドＤＣＴ方式で行われた映像を
デコードする場合には、８×８出力の第４ＩＤＣＴ処理
部２９６を用いて映像データの伸長を行う。
縮がフレームＤＣＴ方式で行われた映像をデコードする
場合には、奇数、偶数フィールドに対して、８×４出力
の第２、第３ＩＤＣＴ処理部２９３、２９４を切り替え
て用い、圧縮がフィールドＤＣＴ方式で行われた映像を
デコードする場合には、８×８出力の第４ＩＤＣＴ処理
部２９６を用いて映像データの伸長を行う。
【００４０】上記構成によれば、圧縮がフレームＤＣＴ
方式、フィールドＤＣＴ方式のいずれであっても対応す
ることができ、Ｂ−ピクチャ格納のためのメモリ３１の
容量を削減することができる。
方式、フィールドＤＣＴ方式のいずれであっても対応す
ることができ、Ｂ−ピクチャ格納のためのメモリ３１の
容量を削減することができる。
【００４１】以上の実施形態の説明から明らかなよう
に、フレームＤＣＴ方式で圧縮された映像データをイン
ターレース方式でデコードするにあたって、従来のＭＰ
ＥＧ２デコーダにおいては、奇数、偶数フィールドに対
してそれぞれ８×８出力のＩＤＣＴ回路を用いていたの
を、本発明に係るＩＤＣＴ回路では、それぞれ８×４出
力のＩＤＣＴ処理を行うことにより、計算量を３／４に
削減させることができるという効果を有する。尚、上記
実施形態では、一般的な８×８出力の場合について説明
したが、他の出力形式Ｎ×Ｎの場合でも同様に実施可能
である。
に、フレームＤＣＴ方式で圧縮された映像データをイン
ターレース方式でデコードするにあたって、従来のＭＰ
ＥＧ２デコーダにおいては、奇数、偶数フィールドに対
してそれぞれ８×８出力のＩＤＣＴ回路を用いていたの
を、本発明に係るＩＤＣＴ回路では、それぞれ８×４出
力のＩＤＣＴ処理を行うことにより、計算量を３／４に
削減させることができるという効果を有する。尚、上記
実施形態では、一般的な８×８出力の場合について説明
したが、他の出力形式Ｎ×Ｎの場合でも同様に実施可能
である。
【００４２】
【発明の効果】以上のように本発明によれば、フレーム
ＤＣＴで圧縮された映像をインターレース方式でデコー
ドする場合でも、ＩＤＣＴ変換動作の処理速度増加を抑
制することのできるＩＤＣＴ回路とその変換方法及びデ
コーダを提供することができる。
ＤＣＴで圧縮された映像をインターレース方式でデコー
ドする場合でも、ＩＤＣＴ変換動作の処理速度増加を抑
制することのできるＩＤＣＴ回路とその変換方法及びデ
コーダを提供することができる。
【図１】 ＩＳＯ／ＩＥＣ１３８１８で定められている
ＭＰＥＧ２規格の映像圧縮回路の構成を示すブロック
図。
ＭＰＥＧ２規格の映像圧縮回路の構成を示すブロック
図。
【図２】 上記ＭＰＥＧ２規格のフレームＤＣＴとフィ
ールドＤＣＴを説明するための図。
ールドＤＣＴを説明するための図。
【図３】 従来のＭＰＥＧ２デコーダの構成を示すブロ
ック図。
ック図。
【図４】 従来の他のＭＰＥＧ２デコーダの構成を示す
ブロック図。
ブロック図。
【図５】 上記ＭＰＥＧ２規格の一般的なディジタル放
送受信装置の構成を示すブロック図。
送受信装置の構成を示すブロック図。
【図６】 本発明に係るＩＤＣＴ回路を用いたＭＰＥＧ
２デコーダの実施形態を示すブロック図。
２デコーダの実施形態を示すブロック図。
【図７】 本発明に係る他のＩＤＣＴ回路を用いたＭＰ
ＥＧ２デコーダの実施形態を示すブロック図。
ＥＧ２デコーダの実施形態を示すブロック図。
１…ＤＣＴ回路、２…量子化回路、３…逆量子化回路、
４…ＩＤＣＴ回路、５…メモリ、６…メモリ、７…平均
回路、８…スイッチ、９…スイッチ、１０…減算回路、
１１…加算回路、１２…可変長デコード回路、１３…Ｉ
ＤＣＴ回路、１４…メモリ、１５…加算回路、１６…可
変長デコード回路、１７…ＩＤＣＴ回路、１８…メモ
リ、１９…加算回路、２０…アンテナ、２１…チュー
ナ、２２…デスクランブル装置、２３…分離装置、２４
…映像伸長装置、２５…音声伸長装置、２６…ＮＴＳＣ
エンコーダ、２７…オーディオＤＡＣ、２８…可変長デ
コード回路、２９…ＩＤＣＴ回路、２９１…第１ＩＤＣ
Ｔ処理部、２９２…スイッチ、２９３…第２ＩＤＣＴ処
理部、２９４…第３ＩＤＣＴ処理部、２９５…スイッ
チ、２９６…第４ＩＤＣＴ処理部、３０…加算回路、３
１…メモリ。
４…ＩＤＣＴ回路、５…メモリ、６…メモリ、７…平均
回路、８…スイッチ、９…スイッチ、１０…減算回路、
１１…加算回路、１２…可変長デコード回路、１３…Ｉ
ＤＣＴ回路、１４…メモリ、１５…加算回路、１６…可
変長デコード回路、１７…ＩＤＣＴ回路、１８…メモ
リ、１９…加算回路、２０…アンテナ、２１…チュー
ナ、２２…デスクランブル装置、２３…分離装置、２４
…映像伸長装置、２５…音声伸長装置、２６…ＮＴＳＣ
エンコーダ、２７…オーディオＤＡＣ、２８…可変長デ
コード回路、２９…ＩＤＣＴ回路、２９１…第１ＩＤＣ
Ｔ処理部、２９２…スイッチ、２９３…第２ＩＤＣＴ処
理部、２９４…第３ＩＤＣＴ処理部、２９５…スイッ
チ、２９６…第４ＩＤＣＴ処理部、３０…加算回路、３
１…メモリ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C059 KK15 LA05 MA00 MA03 MA05 MA23 MC11 MC38 ME01 PP05 PP06 PP07 UA02 UA05 UA25 UA33
Claims (4)
- 【請求項１】 フレーム離散コサイン変換方式でＮ×Ｎ
（Ｎは２以上の整数）に圧縮された映像データをインタ
ーレース方式で出力する場合に、奇数ラインＮ×Ｎ／２
出力と偶数ラインＮ×Ｎ／２出力とを選択的に切り替え
て出力することを特徴とする逆離散コサイン変換回路。 - 【請求項２】 前記映像データがフィールド離散コサイ
ン変換方式で圧縮されている場合には、Ｎ×Ｎ出力に切
り替えて出力することを特徴とする請求項１記載の逆離
散コサイン変換回路。 - 【請求項３】 ＩＳＯ／ＩＥＣ１３８１８で定められて
いる映像可変長パケットを予測フレームの映像データに
基づいてデパケットして量子化された圧縮映像データを
得るデパケット手段と、 このデパケット手段により得られる量子化された圧縮映
像データを逆量子化してフレーム離散コサイン変換方式
で圧縮された映像データを得る逆量子化手段と、 前記逆量子化手段により得られるフレーム離散コサイン
変換方式で圧縮された映像データを、インターレース方
式で出力する場合に、奇数ラインＮ×Ｎ／２出力と偶数
ラインＮ×Ｎ／２出力とを選択的に切り替えて出力する
ことを特徴とする逆離散コサイン変換手段と、 この逆離散コサイン変換手段の出力を記憶するメモリ
と、 新たな前記逆離散コサイン変換手段の出力と前記メモリ
の出力とを加算する加算手段とを具備することを特徴と
するデコーダ。 - 【請求項４】 フレーム離散コサイン変換方式でＮ×Ｎ
（Ｎは２以上の整数）に圧縮された映像データをインタ
ーレース方式で出力する場合に、奇数ラインＮ×Ｎ／２
出力と偶数ラインＮ×Ｎ／２出力とを選択的に切り替え
て出力することを特徴とする逆離散コサイン変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19746798A JP2000032455A (ja) | 1998-07-13 | 1998-07-13 | 逆離散コサイン変換回路とその変換方法及びデコーダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19746798A JP2000032455A (ja) | 1998-07-13 | 1998-07-13 | 逆離散コサイン変換回路とその変換方法及びデコーダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000032455A true JP2000032455A (ja) | 2000-01-28 |
Family
ID=16374986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19746798A Pending JP2000032455A (ja) | 1998-07-13 | 1998-07-13 | 逆離散コサイン変換回路とその変換方法及びデコーダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000032455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7587093B2 (en) | 2004-07-07 | 2009-09-08 | Mediatek Inc. | Method and apparatus for implementing DCT/IDCT based video/image processing |
-
1998
- 1998-07-13 JP JP19746798A patent/JP2000032455A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7587093B2 (en) | 2004-07-07 | 2009-09-08 | Mediatek Inc. | Method and apparatus for implementing DCT/IDCT based video/image processing |
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