JP2000031396A - Semiconductor storage device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、微細な強誘電体容
量を有する半導体記憶装置及びその製造方法に関する。The present invention relates to a semiconductor memory device having a fine ferroelectric capacitor and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】強誘電体を容量素子に用いた半導体不揮
発性メモリデバイスは最近の記憶の大容量、高密度化を
背景に、その不揮発かつ高速性により注目を浴びている
分野である。2. Description of the Related Art A semiconductor non-volatile memory device using a ferroelectric material for a capacitor element is a field which has been receiving attention due to its non-volatility and high speed with the recent increase in storage capacity and density.
【０００３】これらのメモリデバイスは強誘電体膜とし
てＰＺＴ（Ｐｂ（ＴｉxＺｒy）Ｏ3）（ここでＸ、Ｙ
は、ＴｉとＺｒの組成比を表し、Ｘ＋Ｙ＝１である）ま
たはＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）等の酸化物強誘電体
が、通常用いられている。この強誘電体膜は通常の半導
体製造プロセスに用いられている微細加工技術で精度良
く加工することは非常に困難なため、このような問題点
を解決する方法として、特開平５−１６７０１０には、
下部電極のみ加工し、強誘電体（ＰＺＴ）は微細に加工
せず複数のメモリセルに共通する連続膜とする方法が提
案されている。また、特開平９−１３５００７では、下
部電極の形成後、全面に絶縁膜を形成し、さらに下部電
極に至る開孔部を形成し、強誘電体膜を成膜後に、化学
機械的研磨法を用いて前記開孔部のみ残存させ、その後
上部電極を形成する方法が提案されている。[0003] PZT as these memory devices ferroelectric film (Pb (Ti x Zr y) O 3) ( wherein X, Y
Represents a composition ratio of Ti and Zr, and X + Y = 1) or an oxide ferroelectric such as SBT (SrBi 2 Ta 2 O 9 ) is generally used. Since it is very difficult to precisely process this ferroelectric film by the fine processing technique used in a normal semiconductor manufacturing process, Japanese Patent Laid-Open No. 5-167010 discloses a method for solving such a problem. ,
There has been proposed a method in which only the lower electrode is processed to form a continuous film common to a plurality of memory cells without finely processing the ferroelectric (PZT). In Japanese Patent Application Laid-Open No. 9-135007, after a lower electrode is formed, an insulating film is formed on the entire surface, an opening reaching the lower electrode is formed, and a ferroelectric film is formed. There has been proposed a method in which only the above-mentioned opening portion is left by using the above, and then the upper electrode is formed.
【０００４】一方で、この強誘電体に接する電極の電極
材料としてＰｔ、Ｉｒ、Ｒｕ等の貴金属材料が用いられ
ている。これらの電極材料が用いられる理由は、従来用
いられていたＳｉ系の電極材料では、酸化物強誘電体の
成膜時および成膜後の処理により電極が酸化されてしま
うからである。On the other hand, noble metal materials such as Pt, Ir, and Ru are used as electrode materials for electrodes in contact with the ferroelectric. The reason why these electrode materials are used is that, in the case of a Si-based electrode material which has been conventionally used, the electrodes are oxidized during and after the film formation of the oxide ferroelectric.
【０００５】これらの貴金属電極の場合、通常用いられ
る半導体製造プロセスである、ドライエッチングやウエ
ットエッチングで加工することが非常に困難である。例
えば、ドライエッチングの場合、電極材料であるＰｔ、
Ｉｒ等は、適当な他の元素と結合して揮発性の高い化合
物を生成しないため困難であり、またウエットエッチン
グの場合、Ｐｔ、Ｉｒは王水以外の溶液とはほとんど反
応しないため困難である。また、イオンミリング法とよ
ばれるＡｒイオン等により物理的な加工方法があるが、
微細なパターンを精度よく加工することは困難である。[0005] In the case of these noble metal electrodes, it is very difficult to process them by dry etching or wet etching, which is a commonly used semiconductor manufacturing process. For example, in the case of dry etching, Pt which is an electrode material,
Ir and the like are difficult because they do not combine with other appropriate elements to form a highly volatile compound, and in the case of wet etching, Pt and Ir are difficult because they hardly react with solutions other than aqua regia. . There is also a physical processing method using Ar ions or the like called an ion milling method.
It is difficult to precisely process a fine pattern.
【０００６】特開平５−１６７０１０、特開平９−１３
５００７のいずれの方法においても、強誘電体そのもの
の加工については示されているものの、下部電極の微細
加工の方法については示されておらず、強誘電体を用い
た高密度の半導体記憶装置を製造することが困難であっ
た。JP-A-5-167010, JP-A-9-13
In any of the methods 5007, although the processing of the ferroelectric itself is shown, the method of fine processing of the lower electrode is not shown, and a high-density semiconductor memory device using the ferroelectric is used. It was difficult to manufacture.
【０００７】[0007]
【発明が解決しようとする課題】本発明はこのような問
題点に鑑みなされたものであり、従来の製造方法ではな
しえなかった強誘電体膜及び下部電極両方の微細加工を
可能とし、大容量、高密度半導体記憶装置及びその製造
方法を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and enables the fine processing of both a ferroelectric film and a lower electrode, which cannot be achieved by a conventional manufacturing method. It is an object of the present invention to provide a capacity and high-density semiconductor memory device and a method of manufacturing the same.
【０００８】[0008]
【課題を解決するための手段】本発明は、半導体基板
と、この半導体基板上に形成されたトランジスタと、こ
のトランジスタと電気的に接続された強誘電体容量とを
有する半導体記憶装置であって、前記トランジスタ上部
に形成された層間絶縁膜中に、強誘電体膜の一部または
全部が埋め込まれた構造を有し、この強誘電体膜の埋め
込まれた部分の底面及び側面が、下部電極により被覆さ
れており、前記強誘電体膜の上面に上部電極が形成され
ていることを特徴とする半導体記憶装置に関する。SUMMARY OF THE INVENTION The present invention is a semiconductor memory device having a semiconductor substrate, a transistor formed on the semiconductor substrate, and a ferroelectric capacitor electrically connected to the transistor. A structure in which part or all of a ferroelectric film is buried in an interlayer insulating film formed above the transistor, and the bottom and side surfaces of the buried part of the ferroelectric film are And an upper electrode is formed on an upper surface of the ferroelectric film.
【０００９】さらに本発明は、半導体基板と、この半導
体基板上に形成されたトランジスタと、このトランジス
タと電気的に接続された強誘電体容量とを有する半導体
記憶装置であって、前記トランジスタ上部に形成された
層間絶縁膜中に、強誘電体膜の一部または全部が埋め込
まれた構造を有し、この強誘電体膜の埋め込まれた部分
の底面、及び側面の一部が、下部電極により被覆されて
おり、前記強誘電体膜の上面に上部電極が形成されてい
ることを特徴とする半導体記憶装置に関する。さらに本
発明は、半導体基板と、この半導体基板上に形成された
トランジスタと、このトランジスタと電気的に接続され
た強誘電体容量とを有する半導体記憶装置の製造方法で
あって、前記トランジスタ上部に形成された層間絶縁膜
に開孔を形成する第１の工程と、少なくとも前記開孔の
内部に、開孔構造を残しながら下部電極層を形成する第
２の工程と、この下部電極層の上に強誘電体膜層を形成
し、前記開孔構造を埋める第３の工程と、前記下部電極
層及び前記強誘電体膜層を、強誘電体膜層側から除去
し、前記開孔構造中に強誘電体膜の埋め込まれた部分の
底面と側面の少なくとも一部が下部電極により被覆され
た形で残存させる第４の工程とを含む半導体記憶装置の
製造方法に関する。Further, the present invention is a semiconductor memory device having a semiconductor substrate, a transistor formed on the semiconductor substrate, and a ferroelectric capacitor electrically connected to the transistor, wherein The ferroelectric film has a structure in which part or all of the ferroelectric film is buried in the formed interlayer insulating film, and the bottom and part of the side surface of the buried part of the ferroelectric film are formed by the lower electrode. The present invention relates to a semiconductor memory device which is covered and has an upper electrode formed on an upper surface of the ferroelectric film. Further, the present invention is a method for manufacturing a semiconductor memory device having a semiconductor substrate, a transistor formed on the semiconductor substrate, and a ferroelectric capacitor electrically connected to the transistor, wherein the method comprises: A first step of forming an opening in the formed interlayer insulating film, a second step of forming a lower electrode layer at least inside the opening while leaving an opening structure, Forming a ferroelectric film layer on the substrate and filling the opening structure; and removing the lower electrode layer and the ferroelectric film layer from the ferroelectric film layer side. And a fourth step in which at least a part of the bottom surface and the side surface of the portion in which the ferroelectric film is embedded remains covered with the lower electrode.
【００１０】さらに本発明は、半導体基板と、この半導
体基板上に形成されたトランジスタと、このトランジス
タと電気的に接続された強誘電体容量とを有する半導体
記憶装置の製造方法であって、前記トランジスタ上部に
形成された層間絶縁膜にソースドレイン領域にいたるコ
ンタクト孔を形成する第１の工程と、前記コンタクト孔
に導電性材料を埋め込み、プラグ構造を形成する第２の
工程と、このプラグ構造を含む層間絶縁膜の上にさらに
層間絶縁膜を形成する第３の工程と、この層間絶縁膜に
前記コンタクト孔に到る開孔を形成する第４の工程と、
少なくとも前記開孔の内部に、開孔構造を残しながら下
部電極層を形成する第５の工程と、この下部電極層の上
に強誘電体膜層を形成し、前記開孔構造を埋める第６の
工程と、前記下部電極層及び前記強誘電体膜層を、強誘
電体膜側から除去し、前記開孔構造中に強誘電体膜の埋
め込まれた部分の底面と側面の少なくとも一部が下部電
極により被覆された形で残存させる第７の工程とを含む
半導体記憶装置の製造方法に関する。Further, the present invention is a method for manufacturing a semiconductor memory device having a semiconductor substrate, a transistor formed on the semiconductor substrate, and a ferroelectric capacitor electrically connected to the transistor. A first step of forming a contact hole reaching a source / drain region in an interlayer insulating film formed above a transistor; a second step of forming a plug structure by embedding a conductive material in the contact hole; A third step of further forming an interlayer insulating film on the interlayer insulating film including: a fourth step of forming an opening reaching the contact hole in the interlayer insulating film;
A fifth step of forming a lower electrode layer while leaving an opening structure at least inside the opening, and a sixth step of forming a ferroelectric film layer on the lower electrode layer and filling the opening structure. And removing the lower electrode layer and the ferroelectric film layer from the ferroelectric film side, and at least a part of the bottom surface and the side surface of the portion in which the ferroelectric film is embedded in the opening structure is formed. And a seventh step of leaving the semiconductor memory device covered with the lower electrode.
【００１１】本発明の半導体記憶装置は、半導体基板と
前記半導体基板上に形成されたトランジスタと前記トラ
ンジスタと電気的に接続された強誘電体容量とを有した
半導体記憶装置であって、前記強誘電体容量は、少なく
とも強誘電体膜側壁が電極によって覆われ、かつ層間絶
縁膜絶縁膜中に埋め込まれた構造を有し、そのことによ
り、前記目的が達成される。A semiconductor memory device according to the present invention is a semiconductor memory device having a semiconductor substrate, a transistor formed on the semiconductor substrate, and a ferroelectric capacitor electrically connected to the transistor. The dielectric capacitor has a structure in which at least the side wall of the ferroelectric film is covered with the electrode and is embedded in the interlayer insulating film, thereby achieving the above object.
【００１２】すなわち、層間絶縁膜中に開孔を形成し、
その中に開孔構造を残しながら、下部電極層、さらに強
誘電体膜層を形成する。次いで、強誘電体膜層側から、
例えば、全面エッチバック、化学機械的な研磨法等によ
り、強誘電体膜層及び下部電極層を除去していくことに
より、開孔構造中に下部電極に被覆された強誘電体膜が
残存する上記構造を形成することができる。ここで、層
間絶縁膜の開孔構造については、公知のＲＩＥ技術を用
いて微細加工することができるため、下部電極、強誘電
体膜も開孔構造と同等の精度の加工が可能となるのであ
る。That is, an opening is formed in the interlayer insulating film,
A lower electrode layer and a ferroelectric film layer are formed while leaving an opening structure therein. Next, from the ferroelectric film layer side,
For example, the ferroelectric film layer and the lower electrode layer are removed by etch back, chemical mechanical polishing, or the like, so that the ferroelectric film covered by the lower electrode remains in the opening structure. The above structure can be formed. Here, the hole structure of the interlayer insulating film can be finely processed by using a known RIE technique, so that the lower electrode and the ferroelectric film can be processed with the same precision as the hole structure. is there.
【００１３】[0013]
【発明の実施の形態】（実施形態１）図１は本発明の一
実施形態である強誘電体容量素子を用いた半導体記憶装
置の断面構造図である。(Embodiment 1) FIG. 1 is a sectional structural view of a semiconductor memory device using a ferroelectric capacitor according to an embodiment of the present invention.
【００１４】ＭＯＳトランジスタは半導体基板１上に形
成されている。素子分離膜２により分離された領域の第
１の層間絶縁膜４の層中にゲート絶縁膜（不図示）と、
ゲート絶縁膜上に形成されたゲート電極３と半導体基板
中に形成されたソース（不図示）およびドレイン領域
（不図示）を有している。このＭＯＳトランジスタは公
知の形成プロセスにより形成された一般的なＭＯＳトラ
ンジスタである。第１の層間絶縁膜の層中に、前述のソ
ースおよびドレイン領域に電気的に接続するコンタクト
プラグ５が形成され、ビット線６または強誘電体容量の
下部電極８に接続されている。The MOS transistor is formed on a semiconductor substrate 1. A gate insulating film (not shown) in a layer of the first interlayer insulating film 4 in a region separated by the element isolation film 2;
It has a gate electrode 3 formed on a gate insulating film and a source (not shown) and a drain region (not shown) formed in a semiconductor substrate. This MOS transistor is a general MOS transistor formed by a known forming process. In the layer of the first interlayer insulating film, a contact plug 5 electrically connected to the above-mentioned source and drain regions is formed, and is connected to the bit line 6 or the lower electrode 8 of the ferroelectric capacitor.
【００１５】強誘電体容量は、ソース領域と電気的に接
続するコンタクトプラグを介して下部電極８と第２の層
間絶縁膜７の中に埋め込まれた第１の強誘電体膜９、こ
の第１の強誘電体膜９と第２の層間絶縁膜７の上に形成
された第２の強誘電体膜１０および上部電極１１とから
構成されている。図１では、上述の１つのＭＯＳトラン
ジスタと１つの強誘電体容量から１つのメモリセルが構
成されている。The first ferroelectric film 9 buried in the lower electrode 8 and the second interlayer insulating film 7 through a contact plug electrically connected to the source region. It is composed of one ferroelectric film 9, a second ferroelectric film 10 formed on the second interlayer insulating film 7, and an upper electrode 11. In FIG. 1, one memory cell is composed of one MOS transistor and one ferroelectric capacitor.
【００１６】このとき第２の強誘電体膜及び上部電極の
両方もしくは、上部電極のみが、複数のメモリセルに共
通のものとして、複数のメモリセルにわたって形成され
ていてもよい。At this time, both the second ferroelectric film and the upper electrode, or only the upper electrode, may be formed over a plurality of memory cells as being common to the plurality of memory cells.
【００１７】いずれの場合も、第１の強誘電体膜９（強
誘電体膜の一部）及び下部電極８は層間絶縁膜７に形成
された開孔に埋め込まれる形で形成されているととも
に、下部電極８は、埋め込まれた強誘電体膜の底面及び
側面をすべて被覆した構造となっている。In any case, the first ferroelectric film 9 (part of the ferroelectric film) and the lower electrode 8 are formed so as to be embedded in the openings formed in the interlayer insulating film 7. The lower electrode 8 has a structure in which the bottom and side surfaces of the embedded ferroelectric film are entirely covered.
【００１８】（実施例１）本発明の第１の実施形態にお
ける実施例について図２及び図７を用いて説明する。図
２は、工程順の断面図である。また、図７は、図２のメ
モリセルを含む複数のメモリセルの平面図である。(Example 1) An example of the first embodiment of the present invention will be described with reference to FIGS. FIG. 2 is a sectional view in the order of steps. FIG. 7 is a plan view of a plurality of memory cells including the memory cell of FIG.
【００１９】図２（ａ）に示すように、半導体基板とし
てシリコン基板２１に酸化シリコンからなる素子分離酸
化膜２２を一般的なＬＯＣＯＳ法で形成し、さらにソー
ス・ドレイン領域（図示せず）、ゲート電極２３からな
るＭＯＳトランジスタを形成する。その後、表面全体に
第１の層間絶縁膜２４を形成し、ソース・ドレイン領域
に至るコンタクト孔を形成後、前記コンタクト孔内に導
電性材料を埋め込みコンタクトプラグ２５を形成する。
コンタクトプラグの材料としてはＷ、ポリシリコン、Ｔ
ｉＮ等、通常コンタクト孔に用いられる導電性材料を用
いることができる。さらにその後、ビット線２６を形成
する。次に、図２（ｂ）に示すように第２の層間絶縁膜
２７堆積後、その一部をエッチングすることによりコン
タクトプラグに至る開孔部を形成する。層間絶縁膜とし
てはシリコン酸化膜等を用い、膜厚は３００〜７００ｎ
ｍとする。開孔部は酸化膜ＲＩＥ装置を用いて形成し
た。しかる後、図２（ｃ）に示すように下部電極層２
８、第１の強誘電体膜層２９をこの順に成膜する。下部
電極はスパッタ法を用いて成膜した。また用いた材料
は、Ｔｉ層の上にＰｔ層を積層させたＰｔ/Ｔｉの積層
膜とし、膜厚はＰｔ１５０ｎｍ、Ｔｉ５０ｎｍとした。
同図に示すように、下部電極層２８は、凹凸を完全に埋
めることなく開孔構造を残した形で、少なくとも開孔内
部を被覆し、さらに、第１の強誘電体膜層２９を同図に
示すように成膜面に凹凸が存在しても成膜後の表面形状
が平坦となるような成膜法を用いて成膜する。本実施例
では強誘電体材料としてＰＺＴを用い、ゾル−ゲル成膜
法により、図２（ｃ）に示すような形状で、層間絶縁膜
上の平坦部で２００ｎｍの膜厚で成膜する。強誘電体材
料については、容量を形成するために通常用いている材
料、例えば、ＳＢＴやＰＺＴ等の材料を用いることが可
能であり、また成膜法もゾル−ゲル成膜法の他、ＣＶＤ
等の気相成長法を用いることも可能である。As shown in FIG. 2A, an element isolation oxide film 22 made of silicon oxide is formed on a silicon substrate 21 as a semiconductor substrate by a general LOCOS method, and a source / drain region (not shown) is formed. A MOS transistor including the gate electrode 23 is formed. Thereafter, a first interlayer insulating film 24 is formed on the entire surface, a contact hole reaching the source / drain region is formed, and a conductive material is buried in the contact hole to form a contact plug 25.
The material of the contact plug is W, polysilicon, T
A conductive material usually used for a contact hole, such as iN, can be used. Thereafter, a bit line 26 is formed. Next, as shown in FIG. 2B, after the second interlayer insulating film 27 is deposited, a part thereof is etched to form an opening reaching the contact plug. A silicon oxide film or the like is used as an interlayer insulating film, and the film thickness is 300 to 700 n.
m. The opening was formed using an oxide film RIE apparatus. Thereafter, as shown in FIG.
8. The first ferroelectric film layer 29 is formed in this order. The lower electrode was formed by a sputtering method. The material used was a Pt / Ti laminated film in which a Pt layer was laminated on a Ti layer, and the film thickness was 150 nm for Pt and 50 nm for Ti.
As shown in the figure, the lower electrode layer 28 covers at least the inside of the opening so as to leave the opening structure without completely filling the unevenness, and further, the first ferroelectric film layer 29 is covered with the same. As shown in the drawing, a film is formed by a film formation method that makes the surface shape flat after the film formation even if the film formation surface has irregularities. In this embodiment, PZT is used as a ferroelectric material, and a film having a thickness of 200 nm is formed by a sol-gel film forming method in a shape as shown in FIG. As the ferroelectric material, it is possible to use a material usually used for forming a capacitor, for example, a material such as SBT or PZT.
It is also possible to use a vapor growth method such as
【００２０】その後、第１の強誘電体膜層２９および下
部電極層２８の全面エッチバックを行い、第２の層間絶
縁膜２７の開孔部のみに第１の強誘電体膜および下部電
極を残存させる。なお、全面エッチバックのかわりに、
化学機械的研磨法を用いても良い。これらの方法の場
合、第１の強誘電体膜の底面及び側面の全部が、下部電
極により被覆された構造となる。前記開孔部は一般的な
シリコン酸化膜のＲＩＥ技術を用いて微細な加工が可能
である。したがって、本形成法により、第２の層間絶縁
膜内に埋め込まれた微細な下部電極および強誘電体から
なる構造を形成できる。Thereafter, the entire surface of the first ferroelectric film layer 29 and the lower electrode layer 28 is etched back, and the first ferroelectric film and the lower electrode are formed only in the openings of the second interlayer insulating film 27. Let it survive. In addition, instead of the whole etch back,
A chemical mechanical polishing method may be used. In these methods, the first ferroelectric film has a structure in which the entire bottom surface and side surfaces are covered with the lower electrode. The opening can be finely processed using a general silicon oxide film RIE technique. Therefore, according to the present formation method, a structure including the fine lower electrode and the ferroelectric material embedded in the second interlayer insulating film can be formed.
【００２１】次いで、第２の強誘電体膜２１０を膜厚７
０ｎｍ、上部電極２１１を膜厚２００ｎｍ成膜後、レジ
ストマスクを用いた加工法により上部電極２１１および
第２の強誘電体膜１０の加工を行い図２（ｄ）を得る。Next, the second ferroelectric film 210 is formed to a thickness of 7
After forming an upper electrode 211 of 0 nm and a thickness of 200 nm, the upper electrode 211 and the second ferroelectric film 10 are processed by a processing method using a resist mask, and FIG. 2D is obtained.
【００２２】図７（ａ）は、第２の強誘電体膜及び上部
電極を除いた透視図であり、図７（ｂ）は、図７（ａ）
の真上に重なる上部電極と第２の強誘電体膜を示す。こ
のように、本実施例の強誘電体記憶装置の動作方式とし
て上部電極を駆動しない動作方式の場合、上部電極およ
び第２の強誘電体膜は複数のメモリセルをに共通した１
つのブロックとして形成することが可能であり、微細加
工する必要がないため、レジストマスクを用いた従来の
加工法により形成可能である。FIG. 7 (a) is a perspective view excluding the second ferroelectric film and the upper electrode, and FIG. 7 (b) is a perspective view of FIG. 7 (a).
2 shows an upper electrode and a second ferroelectric film which are superimposed directly on the upper electrode. As described above, in the case of the operation method in which the upper electrode is not driven as the operation method of the ferroelectric memory device according to the present embodiment, the upper electrode and the second ferroelectric film share one memory cell with one memory cell.
Since it can be formed as one block and does not require fine processing, it can be formed by a conventional processing method using a resist mask.
【００２３】（実施例２）本発明の第１の実施形態にお
ける実施例について図３及び図８を用いて説明する。図
３は、工程順の断面図である。また、図８は、図３のメ
モリセルを含む複数のメモリセルの平面図である。(Example 2) An example of the first embodiment of the present invention will be described with reference to FIGS. FIG. 3 is a sectional view in the order of steps. FIG. 8 is a plan view of a plurality of memory cells including the memory cell of FIG.
【００２４】図３（ａ）から（ｃ）までの製造工程は図
２（ａ）から（ｃ）の工程と同様である。その後、本実
施例では図３（ｄ）に示すように、第２の強誘電体膜３
１０および上部電極３１１を堆積し、レジストマスクを
用いた加工法により上部電極３１１および強誘電体膜３
１０の加工を行い図３（ｄ）を得る。上部電極３１１お
よび強誘電体膜３１０は図の奥から手前の方向に線状に
複数のメモリセルにわたって形成されている。The manufacturing steps shown in FIGS. 3A to 3C are the same as those shown in FIGS. 2A to 2C. Thereafter, in the present embodiment, as shown in FIG. 3D, the second ferroelectric film 3 is formed.
10 and an upper electrode 311 are deposited, and the upper electrode 311 and the ferroelectric film 3 are formed by a processing method using a resist mask.
10 are performed to obtain FIG. The upper electrode 311 and the ferroelectric film 310 are formed linearly over a plurality of memory cells in a direction from the back to the front in the drawing.
【００２５】図８（ａ）は、第２の強誘電体膜及び上部
電極を除いた透視図であり、図８（ｂ）は、図８（ａ）
の真上に重なる上部電極と第２の強誘電体膜を示す。こ
のように、上部電極を加工することにより、上部電極を
駆動させる強誘電体記憶装置の動作方式にも対応可能で
ある。この上部電極および第２の強誘電体膜は複数のメ
モリセルに共通した１つのブロックとして形成されてお
り、微細加工する必要がないため、レジストマスクを用
いた従来の加工法により形成可能である。FIG. 8A is a perspective view excluding the second ferroelectric film and the upper electrode, and FIG. 8B is a perspective view of FIG.
2 shows an upper electrode and a second ferroelectric film which are superimposed directly on the upper electrode. By processing the upper electrode as described above, it is possible to cope with the operation method of the ferroelectric memory device that drives the upper electrode. The upper electrode and the second ferroelectric film are formed as one block common to a plurality of memory cells, and need not be finely processed. Therefore, they can be formed by a conventional processing method using a resist mask. .
【００２６】（実施形態２）図４は、本発明の一実施形
態である強誘電体容量素子を用いた半導体記憶装置の断
面構造図である。Embodiment 2 FIG. 4 is a sectional structural view of a semiconductor memory device using a ferroelectric capacitor according to an embodiment of the present invention.
【００２７】ＭＯＳトランジスタは半導体基板４１上に
形成されている。素子分離膜４２により分離された領域
の第１の層間絶縁膜４４の層中にゲート絶縁膜（不図
示）と、ゲート絶縁膜上に形成されたゲート電極３と半
導体基板中に形成されたソース（不図示）およびドレイ
ン領域（不図示）を有している。このＭＯＳトランジス
タは公知の形成プロセスにより形成された一般的なＭＯ
Ｓトランジスタである。第１の層間絶縁膜の層中に、前
述のソースおよびドレイン領域に電気的に接続するコン
タクトプラグ４５が形成され、ビット線４６または強誘
電体容量の下部電極４８に接続されている。The MOS transistor is formed on a semiconductor substrate 41. A gate insulating film (not shown) in a layer of the first interlayer insulating film 44 in a region separated by the element isolation film 42, a gate electrode 3 formed on the gate insulating film, and a source formed in a semiconductor substrate. (Not shown) and a drain region (not shown). This MOS transistor is a general MO transistor formed by a known forming process.
It is an S transistor. A contact plug 45 electrically connected to the above-mentioned source and drain regions is formed in the layer of the first interlayer insulating film, and is connected to the bit line 46 or the lower electrode 48 of the ferroelectric capacitor.
【００２８】強誘電体容量は、ソース領域と電気的に接
続するコンタクトプラグを介して下部電極４８と第２の
層間絶縁膜４７の中に埋め込まれた第１の強誘電体膜４
９、この強誘電体膜４９の上に形成された第２の強誘電
体膜４１０および上部電極４１１とから構成されてい
る。図４では、上述の１つのＭＯＳトランジスタと１つ
の強誘電体容量から１つのメモリセルが構成されてい
る。The first ferroelectric film 4 embedded in the lower electrode 48 and the second interlayer insulating film 47 via a contact plug electrically connected to the source region is provided.
9, a second ferroelectric film 410 formed on the ferroelectric film 49 and an upper electrode 411. In FIG. 4, one memory cell is constituted by one MOS transistor and one ferroelectric capacitor.
【００２９】このとき、上部電極が、複数のメモリセル
に共通のものとして、複数のメモリセルにわたって形成
されていてもよい。At this time, the upper electrode may be formed over a plurality of memory cells as being common to the plurality of memory cells.
【００３０】いずれの場合も、第１の強誘電体膜４９及
び第２の強誘電体膜４１１（強誘電体膜全部）及び下部
電極４８は層間絶縁膜４７に形成された開孔に埋め込ま
れる形で形成されているとともに、下部電極４８は、埋
め込まれた強誘電体膜の底面及び側面の一部を被覆した
構造となっている。In any case, the first ferroelectric film 49, the second ferroelectric film 411 (all the ferroelectric films) and the lower electrode 48 are buried in the openings formed in the interlayer insulating film 47. The lower electrode 48 has a structure in which the bottom and side surfaces of the embedded ferroelectric film are partially covered.
【００３１】（実施例３）本発明の第２の実施形態にお
ける実施例について図５及び図９を用いて説明する。図
５は、工程順の断面図である。また、図９は、図５のメ
モリセルを含む複数のメモリセルの平面図である。(Embodiment 3) An embodiment of the second embodiment of the present invention will be described with reference to FIGS. FIG. 5 is a sectional view in the order of steps. FIG. 9 is a plan view of a plurality of memory cells including the memory cell of FIG.
【００３２】第１の実施形態の実施例と同様に、図５
（ａ）に示すように、シリコン基板５１に酸化シリコン
からなる素子分離酸化膜５２を一般的なＬＯＣＯＳ法で
形成し、さらにソース・ドレイン領域（図示せず）、ゲ
ート電極５３からなるＭＯＳトランジスタを形成する。
さらに、第１の実施形態の実施例と同様に第１の層間絶
縁膜 ５４、コンタクトプラグ５５、ビット線５６を形
成する。その後、図５（ｃ）まで第１の実施形態の実施
例と同様の工程を用い形成する。As in the example of the first embodiment, FIG.
As shown in (a), an element isolation oxide film 52 made of silicon oxide is formed on a silicon substrate 51 by a general LOCOS method, and a MOS transistor comprising source / drain regions (not shown) and a gate electrode 53 is formed. Form.
Further, a first interlayer insulating film 54, a contact plug 55, and a bit line 56 are formed as in the example of the first embodiment. Thereafter, up to FIG. 5C, the same steps as in the example of the first embodiment are formed.
【００３３】次に、表面に露出している第１の強誘電体
膜５９の全面エッチバックをＣＦ4＋Ａｒガスを用いて
行う。このエッチバックは表面に下部電極５８が露出し
た時点で一度中断し、その後、エッチングガスをＣｌ2
＋Ａｒに切り替えて全面エッチバックを再度行う。この
エッチング条件では、第１の強誘電体膜５９および第２
の層間絶縁膜５７に対するエッチング速度より下部電極
５８に対するエッチング速度が速いため、下部電極５８
の第２の層間絶縁膜５７内に埋め込まれた部分が下方に
後退した形状を得ることができる。このような表面形状
を得た後、全面に第２の強誘電体膜５１０をゾル−ゲル
法等により膜厚７０ｎｍ形成し、図５（ｄ）を得る。さ
らに、第２の強誘電体膜５１０を、全面エッチバック等
の手法により凹部のみに残存させ、その後上部電極５１
１を膜厚２００ｎｍ成膜する。レジストを所望の形状に
パターニングし、上部電極を加工し、図５（ｅ）を得
る。下部電極は、埋め込まれた強誘電体膜の底面及び側
面の一部を被覆した構造となっている。Next, the entire surface of the first ferroelectric film 59 exposed on the surface is etched back by using CF 4 + Ar gas. This etch back is interrupted once when the lower electrode 58 is exposed on the surface, and then the etching gas is changed to Cl 2.
+ Ar and the whole surface is etched back again. Under this etching condition, the first ferroelectric film 59 and the second
Since the etching rate for the lower electrode 58 is higher than the etching rate for the interlayer insulating film 57, the lower electrode 58
The portion buried in the second interlayer insulating film 57 can be obtained in a shape that is recessed downward. After obtaining such a surface shape, a second ferroelectric film 510 is formed to a thickness of 70 nm on the entire surface by a sol-gel method or the like, and FIG. 5D is obtained. Further, the second ferroelectric film 510 is left only in the concave portion by a technique such as etch back on the entire surface, and then the upper electrode 51 is formed.
1 is formed to a thickness of 200 nm. The resist is patterned into a desired shape, and the upper electrode is processed to obtain FIG. The lower electrode has a structure in which a part of the bottom and side surfaces of the embedded ferroelectric film is covered.
【００３４】図９（ａ）は、第２の強誘電体膜及び上部
電極を除いた透視図であり、図９（ｂ）は、図９（ａ）
の真上に重なる上部電極を示す。このように、本実施例
の強誘電体記憶装置の動作方式として上部電極を駆動し
ない動作方式の場合、上部電極および第２の強誘電体膜
は複数のメモリセルに共通した１つのブロックとして形
成することが可能であり、微細加工する必要がないた
め、レジストマスクを用いた従来の加工法により形成可
能である。本実施例では第２の強誘電体膜をレジストマ
スクで加工する必要がなくさらに加工が容易といえる。FIG. 9 (a) is a perspective view excluding the second ferroelectric film and the upper electrode, and FIG. 9 (b) is a perspective view of FIG. 9 (a).
Shows the upper electrode overlying immediately above. As described above, in the case of the operation method in which the upper electrode is not driven as the operation method of the ferroelectric memory device of the present embodiment, the upper electrode and the second ferroelectric film are formed as one block common to a plurality of memory cells. Since there is no need for fine processing, it can be formed by a conventional processing method using a resist mask. In this embodiment, it is not necessary to process the second ferroelectric film with a resist mask, and it can be said that the processing is easier.
【００３５】（実施例４）本発明の第２の実施形態にお
ける実施例について図６及び図１０を用いて説明する。
図６は、工程順の断面図である。また、図１０は、図６
のメモリセルを含む複数のメモリセルの平面図である。(Embodiment 4) An embodiment in the second embodiment of the present invention will be described with reference to FIGS.
FIG. 6 is a sectional view in the order of steps. FIG. 10 is the same as FIG.
FIG. 14 is a plan view of a plurality of memory cells including the memory cell of FIG.
【００３６】図６（ａ）から（ｄ）までの製造工程は図
５（ａ）から（ｄ）の工程と同様である。その後、本実
施例では図６（ｅ）に示すように、上部電極６１１を堆
積し、レジストマスクを用いた加工法により上部電極６
１１の加工を行い図６（ｅ）を得る。上部電極６１１は
図の奥から手前の方向に線状に複数のメモリセルにわた
って形成されている。The manufacturing steps shown in FIGS. 6A to 6D are the same as the steps shown in FIGS. 5A to 5D. Thereafter, in this embodiment, as shown in FIG. 6E, an upper electrode 611 is deposited, and the upper electrode 611 is formed by a processing method using a resist mask.
11 is performed to obtain FIG. The upper electrode 611 is formed linearly from a depth to a near side in the drawing over a plurality of memory cells.
【００３７】図１０（ａ）は、第２の強誘電体膜及び上
部電極を除いた透視図であり、図１０（ｂ）は、図１０
（ａ）の真上に重なる上部電極と第２の強誘電体膜を示
す。このように、上部電極を加工することにより、上部
電極を駆動させる強誘電体記憶装置の動作方式にも対応
可能である。この上部電極は複数のメモリセルに共通し
た１つのブロックとして形成されており、微細加工の必
要がないため。レジストマスクを用いた従来の加工方法
により形成可能である。FIG. 10A is a perspective view without the second ferroelectric film and the upper electrode, and FIG.
FIG. 3A shows an upper electrode and a second ferroelectric film superimposed just above FIG. By processing the upper electrode as described above, it is possible to cope with the operation method of the ferroelectric memory device that drives the upper electrode. This upper electrode is formed as one block common to a plurality of memory cells, and there is no need for fine processing. It can be formed by a conventional processing method using a resist mask.
【００３８】[0038]
【発明の効果】本発明によれば、強誘電体容量を有する
半導体記憶装置において、下部電極及び強誘電体膜を層
間絶縁膜中の微細な開孔中に埋め込んだ構造にすること
により、従来形成不可能であった微細な強誘電体容量を
有する半導体記憶装置の実現が可能となる。According to the present invention, a semiconductor memory device having a ferroelectric capacitor has a structure in which a lower electrode and a ferroelectric film are buried in fine openings in an interlayer insulating film. It is possible to realize a semiconductor memory device having a fine ferroelectric capacitor that cannot be formed.
【図１】本発明の第１の実施形態を示す半導体記憶装置
の断面構造図である。FIG. 1 is a sectional structural view of a semiconductor memory device according to a first embodiment of the present invention.
【図２】本発明の第１の実施形態における一実施例を工
程順に示す半導体記憶装置の断面図である。FIG. 2 is a cross-sectional view of the semiconductor memory device showing an example of the first embodiment of the present invention in the order of steps.
【図３】本発明の第１の実施形態における一実施例を工
程順に示す半導体記憶装置の断面図である。FIG. 3 is a cross-sectional view of the semiconductor memory device showing an example of the first embodiment of the present invention in the order of steps.
【図４】本発明の第２の実施形態を示す半導体記憶装置
の断面構造図である。FIG. 4 is a sectional structural view of a semiconductor memory device according to a second embodiment of the present invention.
【図５】本発明の第２の実施形態における一実施例を工
程順に示す半導体記憶装置の断面図である。FIG. 5 is a cross-sectional view of a semiconductor memory device showing an example according to the second embodiment of the present invention in the order of steps.
【図６】本発明の第２の実施形態における一実施例を工
程順に示す半導体記憶装置の断面図である。FIG. 6 is a cross-sectional view of a semiconductor memory device showing an example of the second embodiment of the present invention in the order of steps.
【図７】図２に対応する半導体装置の平面図である。FIG. 7 is a plan view of the semiconductor device corresponding to FIG. 2;
【図８】図３に対応する半導体装置の平面図である。FIG. 8 is a plan view of the semiconductor device corresponding to FIG. 3;
【図９】図５に対応する半導体装置の平面図である。FIG. 9 is a plan view of the semiconductor device corresponding to FIG. 5;
【図１０】図６に対応する半導体装置の平面図である。FIG. 10 is a plan view of the semiconductor device corresponding to FIG. 6;
１ 半導体基板 ２ 素子分離酸化膜 ３ ゲート電極 ４ 第１の層間絶縁膜 ５ コンタクトプラグ ６ ビット線 ７ 第２の層間絶縁膜 ８ 下部電極 ９ 第１の強誘電体膜 １０ 第２の強誘電体膜 １１ 上部電極 ２１ シリコン基板 ２２ 素子分離酸化膜 ２３ ゲート電極 ２４ 第１の層間絶縁膜 ２５ コンタクトプラグ ２６ ビット線 ２７ 第２の層間絶縁膜 ２８ 下部電極層（下部電極） ２９ 第１の強誘電体膜層（第１の強誘電体膜） ２１０ 第２の強誘電体膜層（第２の強誘電体膜） ２１１ 上部電極 ３１ シリコン基板 ３２ 素子分離酸化膜 ３３ ゲート電極 ３４ 第１の層間絶縁膜 ３５ コンタクトプラグ ３６ ビット線 ３７ 第２の層間絶縁膜 ３８ 下部電極層（下部電極） ３９ 第１の強誘電体膜層（第１の強誘電体膜） ３１０ 第２の強誘電体膜層（第２の強誘電体膜） ３１１ 上部電極 ４１ シリコン基板 ４２ 素子分離酸化膜 ４３ ゲート電極 ４４ 第１の層間絶縁膜 ４５ コンタクトプラグ ４６ ビット線 ４７ 第２の層間絶縁膜 ４８ 下部電極 ４９ 第１の強誘電体膜 ４１０ 第２の強誘電体膜 ４１１ 上部電極 ５１ シリコン基板 ５２ 素子分離酸化膜 ５３ ゲート電極 ５４ 第１の層間絶縁膜 ５５ コンタクトプラグ ５６ ビット線 ５７ 第２の層間絶縁膜 ５８ 下部電極層（下部電極） ５９ 第１の強誘電体膜層（第１の強誘電体膜） ５１０ 第２の強誘電体膜層（第２の強誘電体膜） ５１１ 上部電極 ６１ シリコン基板 ６２ 素子分離酸化膜 ６３ ゲート電極 ６４ 第１の層間絶縁膜 ６５ コンタクトプラグ ６６ ビット線 ６７ 第２の層間絶縁膜 ６８ 下部電極層（下部電極） ６９ 第１の強誘電体膜層（第１の強誘電体膜） ６１０ 第２の強誘電体膜層（第２の強誘電体膜） ６１１ 上部電極 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Element isolation oxide film 3 Gate electrode 4 First interlayer insulating film 5 Contact plug 6 Bit line 7 Second interlayer insulating film 8 Lower electrode 9 First ferroelectric film 10 Second ferroelectric film Reference Signs List 11 upper electrode 21 silicon substrate 22 element isolation oxide film 23 gate electrode 24 first interlayer insulating film 25 contact plug 26 bit line 27 second interlayer insulating film 28 lower electrode layer (lower electrode) 29 first ferroelectric film Layer (first ferroelectric film) 210 Second ferroelectric film layer (second ferroelectric film) 211 Upper electrode 31 Silicon substrate 32 Element isolation oxide film 33 Gate electrode 34 First interlayer insulating film 35 Contact plug 36 Bit line 37 Second interlayer insulating film 38 Lower electrode layer (lower electrode) 39 First ferroelectric film layer (first ferroelectric film) 310 Second ferroelectric film layer ( 2 ferroelectric film) 311 upper electrode 41 silicon substrate 42 element isolation oxide film 43 gate electrode 44 first interlayer insulating film 45 contact plug 46 bit line 47 second interlayer insulating film 48 lower electrode 49 first ferroelectric Body film 410 Second ferroelectric film 411 Upper electrode 51 Silicon substrate 52 Element isolation oxide film 53 Gate electrode 54 First interlayer insulating film 55 Contact plug 56 Bit line 57 Second interlayer insulating film 58 Lower electrode layer (lower) Electrode) 59 first ferroelectric film layer (first ferroelectric film) 510 second ferroelectric film layer (second ferroelectric film) 511 upper electrode 61 silicon substrate 62 element isolation oxide film 63 Gate electrode 64 First interlayer insulating film 65 Contact plug 66 Bit line 67 Second interlayer insulating film 68 Lower electrode layer (lower electrode) 69 First strength Collector layer (first ferroelectric layer) 610 second ferroelectric layer (second ferroelectric layer) 611 upper electrode
Claims (7)
されたトランジスタと、このトランジスタと電気的に接
続された強誘電体容量とを有する半導体記憶装置であっ
て、前記トランジスタ上部に形成された層間絶縁膜中
に、強誘電体膜の一部または全部が埋め込まれた構造を
有し、この強誘電体膜の埋め込まれた部分の底面及び側
面が、下部電極により被覆されており、前記強誘電体膜
の上面に上部電極が形成されていることを特徴とする半
導体記憶装置。1. A semiconductor memory device having a semiconductor substrate, a transistor formed on the semiconductor substrate, and a ferroelectric capacitor electrically connected to the transistor, wherein the semiconductor memory device is formed on the transistor. The ferroelectric film has a structure in which part or all of the ferroelectric film is embedded in the interlayer insulating film, and the bottom surface and side surfaces of the embedded part of the ferroelectric film are covered with a lower electrode. A semiconductor memory device, wherein an upper electrode is formed on an upper surface of a dielectric film.
されたトランジスタと、このトランジスタと電気的に接
続された強誘電体容量とを有する半導体記憶装置であっ
て、前記トランジスタ上部に形成された層間絶縁膜中
に、強誘電体膜の一部または全部が埋め込まれた構造を
有し、この強誘電体膜の埋め込まれた部分の底面、及び
側面の一部が、下部電極により被覆されており、前記強
誘電体膜の上面に上部電極が形成されていることを特徴
とする半導体記憶装置。2. A semiconductor memory device having a semiconductor substrate, a transistor formed on the semiconductor substrate, and a ferroelectric capacitor electrically connected to the transistor, wherein the semiconductor memory device is formed on the transistor. The interlayer insulating film has a structure in which part or all of the ferroelectric film is buried, and the bottom surface and part of the side surface of the buried part of the ferroelectric film are covered with a lower electrode. A semiconductor memory device, wherein an upper electrode is formed on an upper surface of the ferroelectric film.
が、複数のメモリーセルにわたって形成されていること
を特徴とする請求項１または２に記載の半導体記憶装
置。3. The semiconductor memory device according to claim 1, wherein both the ferroelectric film and the upper electrode are formed over a plurality of memory cells.
わたって形成されていることを特徴とする請求項１また
は２に記載の半導体記憶装置。4. The semiconductor memory device according to claim 1, wherein said upper electrode is formed over a plurality of memory cells.
気的な接続構造が、プラグ構造となっていることを特徴
とする請求項１〜４のいずれかに記載の半導体記憶装
置。5. The semiconductor memory device according to claim 1, wherein an electrical connection structure between said lower electrode and said transistor has a plug structure.
されたトランジスタと、このトランジスタと電気的に接
続された強誘電体容量とを有する半導体記憶装置の製造
方法であって、前記トランジスタ上部に形成された層間
絶縁膜に開孔を形成する第１の工程と、少なくとも前記
開孔の内部に、開孔構造を残しながら下部電極層を形成
する第２の工程と、この下部電極層の上に強誘電体膜層
を形成し、前記開孔構造を埋める第３の工程と、前記下
部電極層及び前記強誘電体膜層を、強誘電体膜層側から
除去し、前記開孔構造中に強誘電体膜の埋め込まれた部
分の底面と側面の少なくとも一部が下部電極により被覆
された形で残存させる第４の工程とを含む半導体記憶装
置の製造方法。6. A method for manufacturing a semiconductor memory device having a semiconductor substrate, a transistor formed on the semiconductor substrate, and a ferroelectric capacitor electrically connected to the transistor, the method comprising: A first step of forming an opening in the formed interlayer insulating film, a second step of forming a lower electrode layer at least inside the opening while leaving an opening structure, Forming a ferroelectric film layer on the substrate and filling the opening structure; and removing the lower electrode layer and the ferroelectric film layer from the ferroelectric film layer side. A fourth step in which at least a part of the bottom surface and the side surface of the portion in which the ferroelectric film is embedded remain in a form covered with the lower electrode.
されたトランジスタと、このトランジスタと電気的に接
続された強誘電体容量とを有する半導体記憶装置の製造
方法であって、前記トランジスタ上部に形成された層間
絶縁膜にソースドレイン領域にいたるコンタクト孔を形
成する第１の工程と、前記コンタクト孔に導電性材料を
埋め込み、プラグ構造を形成する第２の工程と、このプ
ラグ構造を含む層間絶縁膜の上にさらに層間絶縁膜を形
成する第３の工程と、この層間絶縁膜に前記コンタクト
孔に到る開孔を形成する第４の工程と、少なくとも前記
開孔の内部に、開孔構造を残しながら下部電極層を形成
する第５の工程と、この下部電極層の上に強誘電体膜層
を形成し、前記開孔構造を埋める第６の工程と、前記下
部電極層及び前記強誘電体膜層を、強誘電体膜側から除
去し、前記開孔構造中に強誘電体膜の埋め込まれた部分
の底面と側面の少なくとも一部が下部電極により被覆さ
れた形で残存させる第７の工程とを含む半導体記憶装置
の製造方法。7. A method for manufacturing a semiconductor memory device having a semiconductor substrate, a transistor formed on the semiconductor substrate, and a ferroelectric capacitor electrically connected to the transistor, the method comprising: A first step of forming a contact hole extending to a source / drain region in the formed interlayer insulating film, a second step of embedding a conductive material in the contact hole to form a plug structure, and an interlayer including the plug structure A third step of further forming an interlayer insulating film on the insulating film, a fourth step of forming an opening reaching the contact hole in the interlayer insulating film, and forming an opening at least inside the opening. A fifth step of forming a lower electrode layer while leaving a structure, a sixth step of forming a ferroelectric film layer on the lower electrode layer and filling the opening structure, strength Removing the dielectric film layer from the ferroelectric film side and leaving the bottom surface and at least a part of the side surface of the portion in which the ferroelectric film is embedded in the opening structure in a form covered with the lower electrode; 7. A method for manufacturing a semiconductor memory device, comprising:
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|---|---|
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Cited By (3)
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|---|---|---|---|---|
| KR20020058573A (en) * | 2000-12-30 | 2002-07-12 | 박종섭 | Semiconductor device and method for fabricating the same |
| US7022580B2 (en) | 1999-06-30 | 2006-04-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US7885225B2 (en) | 2005-03-02 | 2011-02-08 | Nec Corporation | Transmission control method of downlink packet communication and wireless base station |
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- 1998-07-10 JP JP10195840A patent/JP3134847B2/en not_active Expired - Fee Related
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