JP2000031288A - Ｌｓｉ回路パタ―ンの設計方法 - Google Patents

Abstract

(57)【要約】 【課題】 多層配線構造であっても高精度の設計を行う
ことができるＬＳＩ回路パターンの設計方法を提供す
る。 【解決手段】 ＬＳＩチップ上に、複数のゲートと、該
複数のゲート間を接続する配線パターンと、をパターン
設計するにあたって、論理回路ブロックを構成するセル
同士を該論理回路ブロック内で接続するようなローカル
な配線の配線パターンは、配線膜厚と配線幅との間のア
スペクト比が１に近似した配線構造を有する配線を用い
てパターン設計し、該論理回路ブロック同士を接続する
ようなグローバルな配線の配線パターンは、該アスペク
ト比が２に近似した配線構造を有する配線を用いてパタ
ーン設計する。該グローバルな配線の配線パターンの内
の少なくとも１層の配線ピッチが、該ローカルな配線の
配線パターンの配線ピッチよりも大きい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ回路パター
ンの設計方法、及びＬＳＩ回路パターンの設計に用いら
れるゲート遅延時間算出方法に関する。

【０００２】

【従来の技術】近年、半導体の微細化は大いなる進歩を
遂げているが、このような微細化の進歩に伴って、配線
遅延の増大が大きな問題となっている。この問題を解決
するには、（１）Ｃｕ配線や低誘電膜等の新材料、
（２）リピータ、或いは配線幅を自由に変化できる可変
ピッチラウタ等の新回路技術、及び（３）微細化に際し
て短くなる配線についてはその幅及び膜厚をスケーリン
グに相当する分だけ小さくし、長くなる配線については
その幅及び膜厚を逆に大きくした構造（いわゆる階層化
配線構造）、など、新しい技術の使用が必要不可欠にな
る。

【０００３】このような手法に基づいた従来技術とし
て、上記（１）に関してはIEEE 1993IEDM Technical Di
gest, pp.261-264、上記（２）に関してはIEEE 1994 Tr
ans.on Electron Devices, vol.ED-32(1985), pp.903-9
09、そして上記（３）に関してはIEEE 1995 Proceeding
s of IEEE, pp.20-36が、それぞれ一例として挙げられ
る。

【０００４】一方、上記の従来技術（１）〜（３）を用
いて配線デザインルールや配線層数を決定する手法は、
例えばIEEE 1995 IEDM Technical Digest, pp.241-24
4、或いは、IEEE 1995 IEDM Technical Digest, pp.245
-249に開示されている。

【０００５】以下、上記した従来の配線デザインルール
及び配線層数の決定方法の一例について、説明する。

【０００６】最初に、配線デザインルールを決定する方
法に関して説明する。

【０００７】従来の決定方法では、配線パターンを、ロ
ーカルな配線の配線パターン（論理回路ブロックを構成
するセル同士をその論理回路ブロック内で接続するよう
な配線）とグローバルな配線の配線パターン（論理回路
ブロック同士を接続するような配線）との２種類に分け
て考えており、このような配線パターンの区分が、この
決定方法の特徴となっている。

【０００８】ローカルな配線の配線パターンでは、配線
遅延は問題にならないので、デザインルールとしては基
本的にＳＩＡ（Semiconductor Industry Association）
のロードマップに基づいた値を採用している。一方、グ
ローバルな配線の配線パターンでは、最大配線長をチッ
プの長さと仮定し、その場合の配線遅延がクロック周波
数の逆数に等しくなるように、配線ピッチ及び配線膜厚
を調整している。

【０００９】次に、配線層数を決定する方法に関して説
明する。

【００１０】配線材料の導電率をρ、層間絶縁膜の比誘
電率をε、真空の誘電率をε₀、配線長をＬ、平均的な
配線ピッチをＰave、配線膜厚をＴとすると、配線遅延
ＲＣは、以下の（１）式によって、 ＲＣ＝２ρ・ε・ε₀（４Ｌ²／Ｐave²＋Ｌ²／Ｔ²） …… （１） と表される。一方、最小の配線ピッチをＰeffとする
と、配線層数Ｎは、以下の（２）式によって、 Ｎ＝Ｐave／Ｐeff …… （２） と表される。上記の（１）式において、配線長Ｌをチッ
プの長さとし、配線遅延ＲＣがクロック周波数の逆数に
等しくなるように配線ピッチＰave及び配線膜厚Ｔを決
めると、（２）式から配線層数Ｎを求めることができ
る。

【００１１】

【発明が解決しようとする課題】しかし、上記のような
配線デザインルール及び配線層数を決定する従来のＬＳ
Ｉ回路パターンの設計方法には、以下のような課題があ
る。

【００１２】すなわち、上記の従来のＬＳＩ回路パター
ンの設計方法は、ローカルな配線の配線パターンが最下
層から数えて３層程度の配線層に存在し、グローバルな
配線の配線パターンは、ローカルな配線の配線パターン
が収納された配線層上に更に積層配置された２層程度の
配線層に存在しているような、全体として５層程度まで
の配線層を備えた比較的積層数の小さい配線構造を前提
として考えられた設計方法である。そのため、配線パタ
ーンをローカルな配線の配線パターンとグローバルな配
線の配線パターンとの２種類に分けて考え、ローカルな
配線の配線パターンについては、ＳＩＡのロードマップ
に基づいたデザインルールを調整することなくそのまま
用い、グローバルな配線の配線パターンについてのみ、
上述した設計方法によりデザインルールを調整してい
る。

【００１３】しかし、最近の世代のＬＳＩにおいては、
回路構成の複雑化に伴って、配線層が５層以上となった
多層配線構造が求められている。このような多層配線構
造において、従来のＬＳＩ回路パターンの設計方法（グ
ローバルな配線の配線パターンのデザインルールだけを
調整している）で回路パターンを設計すると、５層以上
の配線層のデザインルールをどのように設定するか、ま
たグローバルな配線の配線パターン及びローカルな配線
の配線パターンの各々に対する配線層数をいくつに設定
するか、等の点が決定できず、最適な配線パターンを得
ることができない。

【００１４】例えば、先に言及したIEEE 1995 IEDM Tec
hnical Digest, pp.241-244に基づく従来の方法による
設計では、０．２５μｍ世代では配線層数が６、０．１
８μｍ世代では配線層数が７、０．１３μｍ世代では配
線層数が１１、更に０．１０μｍ世代では配線層数が１
５となって、世代が進むにつれて配線層数が非現実的な
大きな値となっている。但し、上記の設計計算では、ス
ケーリング、最小の配線ピッチＰeff、及び配線遅延Ｒ
Ｃは、直前の世代における値の０．７倍、チップの長さ
は、直前の世代における値の１．１倍、配線材料は、
０．２５μｍ世代ではＡｌ、及び０．１８μｍ以降の世
代ではＣｕとし、層間絶縁膜の比誘電率は、０．２５μ
ｍ世代で３．５、０．１８μｍ世代で３．０、０．１３
μｍ世代で２．６、０．１０μｍ世代で２．２、という
条件にしている。

【００１５】本発明は、上記の課題を解決するためにな
されたものであって、その目的は、（１）多層配線構造
であっても高精度の設計を行うことができるＬＳＩ回路
パターンの設計方法を提供すること、及び（２）そのよ
うなＬＳＩ回路パターンの設計にて用いられ得て、回路
パターンに含まれるゲートのゲート遅延時間に対する高
精度の算出方法を提供すること、である。

【００１６】

【課題を解決するための手段】本発明のＬＳＩ回路パタ
ーンの設計方法は、ＬＳＩチップ上に、複数のゲート
と、該複数のゲート間を接続する配線パターンと、をパ
ターン設計するにあたって、論理回路ブロックを構成す
るセル同士を該論理回路ブロック内で接続するようなロ
ーカルな配線の配線パターンは、配線膜厚と配線幅との
間のアスペクト比が１に近似した配線構造を有する配線
を用いてパターン設計し、該論理回路ブロック同士を接
続するようなグローバルな配線の配線パターンは、該ア
スペクト比が２に近似した配線構造を有する配線を用い
てパターン設計し、該グローバルな配線の配線パターン
の内の少なくとも１層の配線ピッチが、該ローカルな配
線の配線パターンの配線ピッチよりも大きく、そのこと
によって、前述の目的が達成される。

【００１７】前記配線の構成材料は、銅であり得る。

【００１８】本発明によれば、配線の配設状態に応じて
変動するファクター、具体的には、駆動ゲートを構成す
るトランジスタのオン抵抗、複数の負荷ゲートの各々を
構成するトランジスタのファンアウト容量の合算値、分
岐配線の配線容量、注目配線の配線容量、及び注目配線
の配線抵抗を用いて、配線負荷がない場合のゲート遅延
時間を補正することによって、実際のゲート遅延時間を
計算する。これによって、精度の高いゲート遅延時間値
を得ることができる。

【００１９】また、本発明のＬＳＩ回路パターンの設計
方法によれば、遅延時間を抑えることができる各操作
（ドライバーサイズ拡大操作、リピータ挿入操作、及び
配線ピッチ拡大操作）の実施に際して、各操作の実施に
伴うチップ面積及び配線層数の増加に応じた優先順位を
付けて、実施すべき操作を選択する。これによって、チ
ップ面積及び配線層数の増加を抑制することができる。

【００２０】或いは、本発明のＬＳＩ回路パターンの設
計方法によれば、各配線層において最適のデザインルー
ルで回路設計を行った上で、ゲート数に応じた最適の配
線層数を得ることができる。

【００２１】また、本発明のＬＳＩ回路パターンの設計
方法によれば、配線膜厚と配線幅との間のアスペクト比
に応じた配線パターンの設計を行うことができるので、
チップ面積及び配線層数の増加を更に抑制することがで
きる。

【００２２】

【発明の実施の形態】以下、本発明の実施形態を図面を
参照して説明する。

【００２３】図１は、本発明のある実施形態におけるＬ
ＳＩ回路パターンの設計方法（配線デザインルール及び
配線層数の決定手法を含む）のフローチャートを示して
いる。

【００２４】図１のＬＳＩ回路パターンの設計方法で
は、まずステップ１０１で、技術トレンドに従って、Ｌ
ＳＩチップの面積及びゲート数を予測する。具体的に
は、例えばテクノロジー条件を０．１３μｍ世代とした
ときに、ＬＳＩチップの面積は４３０ｍｍ²、ゲート数
は１０００万ゲートと予測する。

【００２５】次に、ステップ１０２で、技術トレンドに
従って配線のデザインルールを設定する。この際のテク
ノロジー条件は、例えば、０．１３μｍ世代、配線膜厚
０．３７μｍ、層間膜厚０．６１μｍ、配線ピッチ０．
４μｍ（配線幅０．２μｍ及び配線間隔０．２μｍ）、
とする。

【００２６】続いてステップ１０３で、ＬＳＩチップに
おける各ゲート間の配線長分布を計算（予測）する。具
体的には、ステップ１０３では、ステップ１０２で設定
した各配線デザインルールに対して配線長分布の算出操
作を１度ずつだけ行った上で、算出した配線長分布に基
づいて、各配線長でのゲート数のデータを順次読み出
す。

【００２７】ステップ１０３における配線長分布算出操
作としては、例えば、1996 VLSI Technology Symposiu
m, pp.241-242に紹介されている手法を用いることがで
きる。この手法は、簡単にいうと、レントの法則に基づ
いたランダムロジックネットワークの統計的な配線長分
布モデルにより、配線分布を算出する。図２は、この手
法による配線長分布の計算結果の一例を示している。図
２から明らかなように、配線長の短いゲートの数は非常
に多いが、配線長の長いゲートの数は非常に少ない。特
に、チップの長さを越える配線長のゲートの数は、極端
に少なくなる。ステップ１０３でＬＳＩチップにおける
各ゲート間の配線長分布を計算した後に、ステップ１０
４で、配線長の短いゲートから順に配線パターンの設計
を行う。具体的には、まず最も配線長の短い駆動ゲート
の配線パターンを設計し、設計した配線パターンについ
てのゲート遅延時間Ｔpdを算出する。そして、算出した
ゲート遅延時間Ｔpdが目標値を満たしているか否かをス
テップ１０５で判断し、目標値を満たしていない（すな
わち、目標値よりも大きい）ことを確認すると、ステッ
プ１０２に戻って、配線デサインルールを設定し直す。

【００２８】ステップ１０２における配線デザインルー
ルの再設定操作では、配線幅、配線間隔、配線膜厚、及
び層間膜厚の少なくとも１つを大きくするようにデザイ
ンする。

【００２９】以上のような操作（ステップ１０２〜ステ
ップ１０５）を繰り返すことで、配線パターンの設計を
行う。この配線パターンの設計操作の途中において、最
も配線長の短い駆動ゲートの配線パターンのゲート遅延
時間が目標値を満たしている（すなわち、目標値以下で
ある）ことをステップ１０５において確認すると、ステ
ップ１０６に移行する。

【００３０】ステップ１０６では、設計した配線パター
ンにおける配線の占有面積の総和を計算する。配線の占
有面積の総和の計算は、配線ピッチと配線長とその配線
長でのゲート数と配線効率との積（すなわち、「配線ピ
ッチ×配線長×ゲート数×配線効率」の値）を、設計し
た配線パターン同士で加算することで行う。なお、上記
の配線効率の値は、典型的には約０．４である。

【００３１】次に、ステップ１０７において、計算した
配線パターンの占有面積の総和と予測したチップ面積と
を比較する。配線パターンの占有面積の総和が予測した
チップ面積を越えていないことを確認すると、ステップ
１０３に戻って、次に配線長が短い（例えば、２番目に
短い）ゲートのデータを読み出す操作を行う。そして、
読み出したゲートの配線パターン設計（ステップ１０
４）、及びゲート遅延時間と目標値との比較判断（ステ
ップ１０５）を同様に行って、このゲートに対する配線
パターンを決定する。

【００３２】更に、このゲートの配線パターンを決定し
た後に、設計した各ゲート（最も配線長の短いゲート、
２番目に配線長の短いゲート）の配線パターンの占有面
積の総和を計算し（ステップ１０６）、計算した配線パ
ターンの占有面積の総和と予測したチップ面積とを比較
する（ステップ１０７）。求められた配線パターンの占
有面積の総和が予測したチップ面積を越えていないこと
を確認すると、ステップ１０３に戻って、配線長が次に
短いゲート（すなわち、配線長が３番目以降に短いゲー
ト）について、順次、上述したステップ１０３〜ステッ
プ１０７の操作を行う。このような操作は、ステップ１
０７において、配線パターンの占有面積の総和がチップ
面積を越えたと判断するまで行う。

【００３３】以上の操作を繰り返すことにより、配線長
毎のゲートの配線パターンが、配線長の短いものから順
に設計される。

【００３４】一方、ステップ１０７において、設計した
配線パターンの配線の占有面積の総和がチップ面積を越
えたと判断すると、ステップ１０８で配線層を一層追加
する処理を行い、更にステップ１０２で配線デザインル
ールを再設定する処理を行う。その上で、追加した配線
層上において、ステップ１０３〜ステップ１０７の操作
を再度行って、未設計状態のゲートの配線パターンを配
線長の短いものから順に設計する。

【００３５】以上の操作（ステップ１０２〜ステップ１
０８）を、ステップ１０３で算出した配線長分布全体の
配線パターンが設計し終わるまで行うことで、すべての
ゲートの配線パターンを設計する。

【００３６】上述の図１のフローチャートでは、算出さ
れたゲート遅延時間の値が所定の目標値よりも大きいと
ステップ１０５で判断された場合、直ちにステップ１０
２の配線デザインルールの再設定を行っている。或い
は、ステップ１０５において、算出されたゲート遅延時
間の値が所定の目標値よりも大きいと判断された場合
に、ステップ１０４で設計された配線パターンを改変す
る操作を行うことも可能である。

【００３７】以下では、このようにゲート遅延時間を所
望の目標値の範囲内に収める目的で行われる配線パター
ンの改変工程を、図３のフローチャートを参照して以下
に説明する。

【００３８】まず、ステップ３０１において、ＬＳＩチ
ップを製造するテクノロジーから、各ゲートの遅延時間
を以下の（３）式により計算する。すなわち、 Ｔpd＝ｔpd＋Ｒtr×(Ｃd＋Ｃw)＋Ｒw×ｋ1×Ｃf＋Ｒw×ｋ2×Ｃd＋ Ｒw×ｋ3×Ｃw …… （３） Ｔpd：ゲート遅延時間、 ｔpd：配線負荷がない場合のゲート遅延時間、 Ｒtr：駆動ゲートを構成するトランジスタのオン抵抗、 Ｃf：負荷ゲートの各々を構成するトランジスタのファ
ンアウト容量の合算値、 Ｃd：各分岐配線の配線容量、 Ｃw：注目配線の配線容量、 Ｒw：注目配線の配線抵抗、 なお、ｋ1、ｋ2、ｋ3は、０から１までの値をとる定数で
ある。

【００３９】ここで、Ｒtrはトランジスタのゲート幅に
反比例し、Ｃfはトランジスタのゲート幅に比例する。
また、Ｃd、Ｃw、及びＲwは、各々の配線の配線長に比
例する。

【００４０】上記の説明で用いている注目配線及び分岐
配線について、図４で示す模式的な回路構成に基づいて
説明する。

【００４１】図４では、駆動ゲート１に対して、複数
（この例では４つ）の負荷ゲート２Ａ〜２Ｄが配線３に
よって接続されている。このような回路構成において、
負荷ゲート２Ａを「注目する負荷ゲート」とすると、駆
動ゲート１から注目する負荷ゲート２Ａに至る配線を
「注目配線」３ａと呼び、注目配線３ａの上の配線分岐
点４Ａ及び４Ｂからそれぞれ分岐して、注目する負荷ゲ
ート２Ａ以外の負荷ゲート（以下、「注目しない負荷ゲ
ート」と称す）２Ｂ、２Ｃ、及び２Ｄに至る配線を、そ
れぞれ「分岐配線」３ｂ₁及び３ｂ₂と呼ぶ。なお、配線
分岐点４Ｂから分岐した分岐配線３ｂ₂は、途中で更に
分岐してそれぞれ負荷ゲート２Ｃ及び２Ｄに接続してい
る。そのため、分岐配線３ｂ₂は、配線分岐点４Ｂから
負荷ゲート２Ｃに至る分岐配線と、配線分岐点４Ｂから
負荷ゲート２Ｄに至る分岐配線と、を兼ねている。

【００４２】上記の式（３）に含まれるパラメータｔp
d、Ｒtr、及びＣfは、ＬＳＩチップを製造するテクノロ
ジーから決まる定数であって、以下、これらのパラメー
タ（すなわち、ｔpd、Ｒtr、及びＣf）を計算する原理
を示す。但し、ここでは、説明を簡単にするために、駆
動ゲート１のファンアウトが１の場合、すなわち、分岐
配線の配線容量Ｃdの値が０であり且つｋ1＝１とした場
合を例にして、説明する。これは、これらのパラメータ
（すなわち、ｔpd、Ｒtr、及びＣf）の値が、Ｃd、Ｃ
w、及びＲwの値に関わらず一定であるためである。

【００４３】図５は、注目配線３ａの配線容量Ｃw及び
配線抵抗Ｒwを変化させる回路シミュレーションによっ
て得られた、ゲート遅延時間Ｔpdの計算結果である。横
軸が配線容量Ｃw及び縦軸がゲート遅延時間Ｔpdを示
し、配線抵抗Ｒwをパラメータとして描かれている。こ
のとき、回路シミュレーションに用いるＳＰＩＣＥ（Si
mulation Program with Integrated Circuit Emphasi
s）パラメータは、ＬＳＩチップを製造するテクノロジ
ーから求められ、このときのテクノロジー条件は、０．
３５μｍＣＭＯＳ世代である。

【００４４】上記の条件（Ｃd＝０，ｋ1＝１）に基づい
て（３）式を書き直すと、以下の（４）式、 Ｔpd＝ｔpd＋Ｒw×Ｃf＋(Ｒtr＋ｋ3×Ｒw)×Ｃw …… （４） となる。上記の式（４）よりわかるように、ゲート遅延
時間Ｔpdは、次の（５）及び（６）の各項、すなわち、 ｔpd＋Ｒw×Ｃf …… （５） （Ｒtr＋ｋ3×Ｒw）×Ｃw …… （６） を加算したものとなる。ここで、上記（５）項は、注目
配線３ａの配線容量Ｃwに依存せず、図５における直線
の縦軸の切片に相当する。一方、上記（６）項は、注目
配線３ａの配線容量Ｃwに比例しており、（６）項中の
（Ｒtr＋ｋ3×Ｒw）が、図５における直線の傾きに相当
する。

【００４５】図６には、縦軸に上記（５）項の値（すな
わち、ｔpd＋Ｒw×Ｃf）、横軸に注目配線３ａの配線抵
抗Ｒwの値をとって、両者の関係をプロットした結果を
示している。また、図７には、縦軸に上記（６）項に含
まれる（Ｒtr＋ｋ3×Ｒw）の値、横軸に注目配線３ａの
配線抵抗Ｒwの値をとって、両者の関係をプロットした
結果を示している。

【００４６】図６において、直線の縦軸の切片が、配線
負荷がない場合の駆動ゲート１の遅延時間ｔpdに相当
し、直線の傾きが、負荷ゲートを構成するトランジスタ
のファンアウト容量Ｃfに相当する。また、図７におい
て、直線の縦軸の切片が、駆動ゲート１を構成するトラ
ンジスタのオン抵抗Ｒtrに相当し、直線の傾きが、定数
ｋ3に相当する。

【００４７】以上により、ＬＳＩチップを製造するテク
ノロジーに基づいて、注目配線３ａの配線容量Ｃw及び
配線抵抗Ｒwを変化させて回路シミュレーションすれ
ば、配線負荷がない場合のゲートの遅延時間ｔpd、駆動
ゲート１を構成するトランジスタのオン抵抗Ｒtr、負荷
ゲートを構成するトランジスタのファンアウト容量Ｃ
f、及び定数ｋ3が求められる。

【００４８】図４の回路構成のように負荷ゲートが複数
存在する場合における、「負荷ゲートの各々を構成する
トランジスタのファンアウト容量の合算値Ｃf」を、よ
り詳細に記載すると、上記の（３）式における（Ｒw×
ｋ1×Ｃf）の項は、次の（７）及び（８）式、すなわ
ち、 Ｒw×ｋ1×Ｃf＝Ｒw×（ｋ1₁×Ｃf₁＋ｋ1₂×Ｃf₂＋… ＋ｋ1_n-1×Ｃf_n-1＋ｋ1_n×Ｃf_n） …… （７） ｋ1₁＝Ｌ₁／Ｌ、．．．、ｋ1_n＝Ｌ_n／Ｌ …… （８） により算出される。但し、Ｃf₁〜Ｃf_n：各負荷ゲートの
ファンアウト容量、Ｌ₁〜Ｌ_n：駆動ゲートから各負荷ゲ
ートに対応する配線分岐点に至る注目配線の配線距離、
及びＬ：注目配線の総配線距離である。

【００４９】図４の回路構成を例にして、式（７）及び
（８）の中のパラメータを、具体的に説明する。

【００５０】図４の回路構成では、注目する負荷ゲー
ト、注目しない負荷ゲート、注目しない負荷ゲートのそ
れぞれに対応する配線分岐点、及びこの配線分岐点の位
置により規定されるパラメータは、それぞれ以下のよう
になる。 （ａ）負荷ゲート２Ａが注目する負荷ゲートであり、負
荷ゲート２Ｂ、２Ｃ、及び２Ｄが注目しない負荷ゲート
であり、これらの各負荷ゲート２Ａ、２Ｂ、２Ｃ、及び
２Ｄのファンアウト容量を、それぞれＣf₁、Ｃf₂、Ｃ
f₃、及びＣf₄とする。 （ｂ）配線３の上の配線分岐点は４Ａ及び４Ｂの２点で
あり、配線分岐点４Ａが負荷ゲート２Ｂに対応する配線
分岐点となり、配線分岐点４Ｂが負荷ゲート２Ｃ及び２
Ｄに対応する配線分岐点となる。 （ｃ）駆動ゲート１から、注目しない負荷ゲート２Ｂに
対応する配線分岐点４Ａに至る注目配線３ａの配線距離
は、図４中のＬ₁となる。 （ｄ）駆動ゲート１から、注目しない負荷ゲート２Ｃに
対応する配線分岐点４Ｂに至る注目配線３ａの配線距離
は、図４中のＬ₂となる。 （ｅ）駆動ゲート１から、注目しない負荷ゲート２Ｄに
対応する配線分岐点４Ｂに至る注目配線３ａの配線距離
は、図４中のＬ₂となる。 （ｆ）注目配線３ａの総配線距離は、図４中のＬとな
る。 （ｇ）駆動ゲート１から、分岐配線３ｂ₁の配線分岐点
４Ａに至る注目配線３ａの配線距離は、図４中のＤ
₁（＝Ｌ₁）となる。 （ｈ）駆動ゲート１から、分岐配線３ｂ₂の配線分岐点
４Ｂに至る注目配線３ａの配線距離は、図４中のＤ
₂（＝Ｌ₂）となる。 （ｉ）分岐配線３ｂ₁の配線容量をＣｄ₁とする。 （ｊ）分岐配線３ｂ₂の配線容量をＣｄ₂とする。

【００５１】上記パラメータ条件により、注目する負荷
ゲート２Ａに対応する定数ｋ1₁は、 ｋ1₁＝Ｌ／Ｌ＝１ …… （９） により求められ、注目しない負荷ゲート２Ｂに対応する
定数ｋ1₂は、 ｋ1₂＝Ｌ₁／Ｌ …… （１０） により求められる。同様に、注目しない負荷ゲート２Ｃ
及び２Ｄに対応する定数ｋ1₃及びｋ1₄は、 ｋ1₃＝ｋ1₄＝Ｌ₂／Ｌ …… （１１） により求められる。

【００５２】従って、図４の回路構成におけるＲw×ｋ1
×Ｃfの値は、 Ｒw×ｋ1×Ｃf＝Ｒw×｛Ｃf₁＋（Ｌ₁／Ｌ）×Ｃf₂＋（Ｌ₂／Ｌ）×Ｃf₃ ＋（Ｌ₂／Ｌ）×Ｃf₄｝ …… （１２） により求められる。また、上記パラメータ条件により、
分岐配線３ｂ₁に対応する定数ｋ2₁は、 ｋ2₁＝ｋ3×（Ｄ₁／Ｌ） …… （１３） により、同様に、分岐配線３ｂ₂に対応する定数ｋ2
₂は、 ｋ2₂＝ｋ3×（Ｄ₂／Ｌ） …… （１４） により、それぞれ求められる。従って、図４の回路構成
におけるＲw×ｋ2×Ｃdの値は、 Ｒw×ｋ2×Ｃd＝Ｒw×｛ｋ3×（Ｄ₁／Ｌ）×Ｃd₁＋ ｋ3×（Ｄ₂／Ｌ）×Ｃd₂｝ …… （１５） となる。

【００５３】なお、一般に、注目配線３ａの層の上下に
位置する配線層は、注目配線３ａに直交するパターンが
ほとんどであるが、上記の算出例においては、注目配線
３ａの両隣及び上下にそれぞれ配線層がある最悪パター
ンの２次元的配線構造を想定して計算を行っている。こ
のような配線パターンの場合には、上下の配線層におけ
る配線間隔がかなり広い場合でも、上下の配線層は、注
目配線３ａの配線容量Ｃwに対してグランドプレーン
（接地層）として機能する。そのため、注目配線３ａの
配線容量Ｃwは、２次元的な構造だけを考えれば充分と
なる。

【００５４】注目配線３ａの配線容量Ｃwの単位長さ当
たりの値は、その断面が相似形なものに対しては同じで
あるため、実際の計算においては、単位長さ当たりの配
線容量のテーブルを補間し、更に配線長の値を掛けるこ
とで、注目配線３ａの配線容量Ｃwの値を求める。この
場合の配線構造のパラメータとしては、配線幅、配線間
隔、配線膜厚、及び層間膜厚の４つがあるが、これらを
層間膜厚で除算して規格化するとパラメータが３つに減
るので、配線容量のテーブルは３次元テーブルとなる。
また、配線容量Ｃｄ₁及びＣｄ₂に関しても、配線容量Ｃ
ｗと同様に計算できる。

【００５５】なお、本実施形態においては、以上のよう
にして配線容量の計算を行っているが、実際のＤＡツー
ルを用いて計算を行う場合には、使用するＤＡツールに
組み込まれている計算方法を使用すればよい。

【００５６】以上に説明したステップ３０１の操作によ
り、ゲート遅延時間Ｔpdが計算される。

【００５７】次に、再び図３を参照して、以降の各ステ
ップを説明する。

【００５８】ステップ３０２では、以上に説明したステ
ップ３０１の操作により計算したゲート遅延時間Ｔpdが
目標値を満たしているかどうかを判断し、目標値を満た
している（すなわち、目標値以下である）ことを確認す
ると、操作を終了する。一方、まだ、目標値を満たして
いない場合には、ステップ３０３に移行する。

【００５９】ステップ３０３においては、駆動ゲート１
のドライバーサイズを大きくする操作を、ゲート遅延時
間Ｔpdが目標値（例えば、クロック周波数の１５％）を
満たすまで行う。駆動ゲート１のドライバーサイズを大
きくすると、駆動ゲート１を構成するトランジスタのオ
ン抵抗Ｒtrが小さくなる、すなわち、ゲートの遅延時間
Ｔpdが小さくなる。ここで、駆動ゲート１のドライバー
サイズは複数個用意されており、デフォルトの駆動ゲー
ト１は、一番小さいドライバーサイズを備えたものに設
定されている。このように設定された駆動ゲート１のド
ライバーサイズは、配線を流れる電流密度がエレクトロ
マイグレーションの信頼性基準を越えるまで大きくする
ことができる。

【００６０】ステップ３０３において、エレクトロマイ
グレーションの信頼性基準を限度として駆動ゲート１の
ドライバーサイズの拡大操作を繰り返し行った後、ステ
ップ３０４でゲート遅延時間Ｔpdが目標値を満たしてい
るか否かを判断し、目標値を満たしている（すなわち、
目標値以下である）ことを確認すると、操作を終了す
る。一方、まだ、目標値を満たしていないことを確認し
た場合には、ステップ３０５に移行する。

【００６１】ステップ３０５では、リピータを挿入する
操作を行う。ここでのリピータは、ゲート間の配線に挿
入されるＣＭＯＳインバータから構成されている。ＣＭ
ＯＳインバータは、その構造から信号を反転して出力す
るため、１個のリピータは２つのＣＭＯＳインバータか
ら構成されている。

【００６２】リピータをｎ個挿入する場合には、ゲート
間距離を１／（ｎ＋１）ずつに分割する位置に各リピー
タを挿入して、ゲート遅延時間Ｔpdを調整（小さく）す
る。このリピータの構成例を、図８（ａ）及び（ｂ）を
参照して説明する。図８（ａ）は、リピータが挿入配置
されない状態の回路構成であり、駆動ゲート１と負荷ゲ
ート２とが配線３によって接続されている。図８（ｂ）
は、配線３に１個のリピータ５が挿入された状態の回路
構成である。図８（ａ）及び（ｂ）において、参照符号
５はリピータを示し、参照符号５ａ及び５ｂはそれぞ
れ、リピータ５を構成するＣＭＯＳインバータを示して
いる。

【００６３】リピータの挿入によってゲート遅延時間Ｔ
pdが小さくなる原理を、以下に説明する。

【００６４】配線長が長くなると、ゲートの遅延は配線
遅延（すなわち、前述した（４）式中における（ｋ3×
Ｒw×Ｃw）の項）により律則される。これは、配線抵抗
Ｒw及び配線容量Ｃwが何れも配線長に比例し、配線遅延
は配線長の２乗に比例することに起因している。そのた
め、リピータによって配線を１／（ｎ＋１）ずつに分割
すると、配線遅延は１／（ｎ＋１）に低減される。

【００６５】一方、リピータをｎ個挿入すると、ゲート
遅延時間は、前述した（４）式における配線負荷がない
場合のゲート遅延時間ｔpdの値のｎ倍に増加する。その
ため、リピータの挿入個数には最適値が存在する。図９
には、リピータをｎ個挿入して計算したゲート遅延時間
Ｔpdの結果の一例を示している。ここでのテクノロジー
条件は、０．１３μｍ世代、Ｃｕ配線、層間絶縁膜の比
誘電率２．６、配線長４ｍｍ、配線膜厚０．３７μｍ、
及び層間膜厚０．６１μｍである。図９では、このよう
なテクノロジー条件における配線ピッチ０．４μｍのデ
ータ（黒丸プロット）及び配線ピッチ０．８μｍのデー
タ（白丸プロット）を、それぞれ示している。

【００６６】図９から明らかなように、配線ピッチ０．
８μｍの場合には、挿入リピータ数＝１が最適となり、
一方、配線ピッチ０．４μｍの場合には、挿入リピータ
数＝２が最適となっている。なお、ここで、最適な挿入
リピータ数とは、最もゲート遅延時間Ｔpdが小さくなる
挿入リピータ数をいう。

【００６７】再び図３を参照すると、以上のようにステ
ップ３０５においてリピータを最適数だけ挿入配置した
後に、ゲート遅延時間Ｔpdが目標値を満たしているか否
かをステップ３０６で判断し、目標値を満たしている
（すなわち、目標値以下である）ことを確認すると、操
作を終了する。一方、まだ目標値を満たしていない場合
には、ステップ３０７に移行する。

【００６８】ステップ３０７では、配線ピッチを広くす
ることでゲート遅延時間Ｔpdを小さくする操作を行う。
配線ピッチを広くするとは、配線幅及び配線間隔を広く
することを意味し、このような操作を行うと、前述した
（４）式において、配線容量Ｃwをほぼ一定値に保った
ままで配線抵抗Ｒwを低減することができる。その上
で、ステップ３０４及び３０６と同様の判定動作を、ス
テップ３０８で行う。

【００６９】図１０は、配線ピッチを変化させて計算し
たゲート遅延時間Ｔpdの算出結果の一例を示している。
なお、ここでのテクノロジー条件は、０．１３μｍ世
代、Ｃｕ配線、層間絶縁膜の比誘電率２．６、配線長４
ｍｍ、配線膜厚０．３７μｍ、及び層間膜厚０．６１μ
ｍである。

【００７０】図１０から明らかなように、配線ピッチを
広くするとゲート遅延時間Ｔpdが小さくなる。但し、設
定する配線ピッチが上記テクノロジー条件における配線
ピッチの最小ピッチの２倍値を越えると、ゲート遅延時
間Ｔpdは飽和する。これは、配線ピッチの最小ピッチの
２倍値を越えると、配線幅が大きくなって配線底面に発
生する配線容量が増加するため、配線遅延の改善効果が
頭打ちになることに起因している。

【００７１】上述した操作では、まずステップ３０３を
行い、ステップ３０３の操作でもゲート遅延時間Ｔpdが
目標値を満たさない場合にはステップ３０５を行い、更
にステップ３０５でもゲート遅延時間Ｔpdが目標値を満
たさない場合には、ステップ３０７を行っている。すな
わち、ステップ３０３，ステップ３０５、及びステップ
３０７の操作に、優先順位を付けている。各ステップ３
０３，３０５，３０７にこのような優先順位を付けるこ
とで、チップ面積及び配線層数をできる限り増加させな
いようにしている。以下では、このようなステップの優
先順位付けによってチップ面積及び配線層数の増加を抑
制できる理由を、説明する。

【００７２】ステップ３０３の操作（駆動ゲート１のド
ライバーのサイズを大きくする）では、操作の実施に伴
って駆動ゲート１を構成するトランジスタの面積は増加
する。しかし、この操作により増加したトランジスタの
占有面積が論理回路網全体の面積に占める割合は、非常
に小さい。従って、ステップ３０３の操作による全体の
面積増加分は、非常に小さなものとなる。一方、ステッ
プ３０５の操作（リピータの挿入配置）は、ＤＡ（Desi
gn Automation）の負担が大きいために、ステップ３０
３より優先順位は下げざるを得ない。また、ステップ３
０７の操作（配線ピッチを広くする）に関しては、この
ような操作を必要とする配線の割合は非常に小さいもの
であるが、配線長の割合から見るとかなり大きくなるた
め、一番優先順位を下げている。

【００７３】図１１（ａ−１）〜（ｄ−２）は、以上の
ようなステップ３０３、３０５、及び３０７の操作によ
る回路パターンの変化を、回路図（図１１（ａ−１）、
（ｂ−１）、（ｃ−１）、及び（ｄ−１））、並びに実
際のマスクパターンをイメージした物理的平面図（図１
１（ａ−２）、（ｂ−２）、（ｃ−２）、及び（ｄ−
２））として、順に示している。

【００７４】具体的には、図１１（ａ−１）に示す回路
図、及びそれに対応する図１１（ａ−２）の平面図は、
ステップ３０３の操作の開始前の状態を示しており、駆
動ゲート１及び負荷ゲート２が配線３によって接続され
ている。

【００７５】ステップ３０３で駆動ゲート１のドライバ
ーのサイズを大きくする操作が行われる。これによっ
て、図１１（ｂ−１）に示す回路図、及びそれに対応す
る図１１（ｂ−２）の平面図に示されるように、駆動ゲ
ート１が駆動ゲート１ａに置き換えられる。次に、ステ
ップ３０５では、配線３にリピータ５を挿入する操作が
行われる。これによって、図１１（ｃ−１）の回路図、
及びそれに対応する図１１（ｃ−２）の平面図に示され
るように、配線３の間にリピータ５（ＣＭＯＳインバー
タ５ａ及び５ｂ）が挿入された構成が得られる。更に、
ステップ３０７で、配線３の配線ピッチを広くする操作
が行われると、図１１（ｄ−１）の回路図、及びそれに
対応する図１１（ｄ−２）の平面図に示されるように、
配線３が太い配線３３で置き換えられた構成が得られ
る。

【００７６】実際のＬＳＩ回路パターンの設計にあたっ
ては、使用するＤＡツールに図３のフローチャートに従
った処理ルーチンを組み込んで、設計処理を進めればよ
い。

【００７７】図１２は、以上に説明した図３のフローチ
ャートの操作（配線パターン設計の改変手法）を図１の
フローチャートに組み込んだ結果として得られる全体フ
ローチャートを示す。但し、図１２の各ステップについ
ての説明は、これまでに述べた内容の繰り返しとなるの
でここでは省略する。

【００７８】次に、図１のステップ１０２における配線
デザインルールの再設定時の、配線幅及び配線膜厚の再
設定基準を、図１３を参照して説明する。

【００７９】図１３は、０．１３μｍ世代ＣＭＯＳ、Ｃ
ｕ配線、及び層間膜厚０．６１μｍというテクノロジー
条件の下で、ゲート遅延時間Ｔpdが最適となる配線幅と
配線膜厚との関係を、各配線ピッチ（０．４μｍ、０．
５μｍ、及び０．６μｍ）毎にプロットしたデータを示
す。具体的には、図１３の中で白丸が配線ピッチ（０．
４μｍ）でのデータを示し、黒丸が配線ピッチ（０．５
μｍ）でのデータを示し、×印が配線ピッチ（０．６μ
ｍ）でのデータを示している。また、図中の線Ｉは、配
線幅と配線膜厚との間のアスペクト比が１である関係を
示し、線IIは、配線幅と配線膜厚との間のアスペクト比
が２である関係を示している。

【００８０】図１３から明らかなように、ゲート遅延時
間Ｔpdが最適となる配線幅と配線膜厚との間のアスペク
ト比には、配線ピッチに関係なく、ある一定の規則性が
ある。すなわち、配線幅と配線膜厚との間のアスペクト
比が１付近の領域（以下、「領域α」という）、及び配
線幅と配線膜厚との間のアスペクト比が２付近の領域
（以下、「領域β」という）において、ゲート遅延時間
Ｔpdは最適値をとっている。より具体的には、領域α
は、アスペクト比が１．０〜１．２の間の値をとる領域
に相当し、領域βは、アスペクト比が１．８〜２．３の
間の値をとる領域に相当する。

【００８１】なお、ゲート遅延時間Ｔpdを最適にするア
スペクト比が２以上である場合には、アスペクト比が２
の場合に比べてゲート遅延時間Ｔpdの値に大きな差が存
在しない。従って、作り易さという観点からは、アスペ
クト比は約２に設定すれば十分であると考えられる。

【００８２】図１３のデータを更に詳細に分析すると、
次のような事実が分かる。

【００８３】すなわち、領域αでゲート遅延時間Ｔpdが
最適となるＬＳＩ回路パターンを詳細に検討してみる
と、配線長が短い、ファンアウト負荷が小さい、ドライ
バーサイズが小さい、といった特徴がある。このような
特徴は、ローカルな配線（論理回路ブロックを構成する
セル同士をその論理回路ブロック内で接続するような配
線）に、特有のものである。一方、領域βでゲート遅延
時間Ｔpdが最適となるＬＳＩ回路パターンを詳細に検討
してみると、配線長が長い、ファンアウト負荷が大き
い、ドライバーサイズが大きい、といった特徴がある。
このような特徴は、グローバルな配線（論理回路ブロッ
ク同士を接続するような配線）に、特有のものである。

【００８４】以上で言及したグローバルな配線及びロー
カルな配線のイメージを、図１４（ａ）〜（ｃ）を参照
して説明する。

【００８５】図１４（ａ）は、複数のブロックがＸ−Ｙ
平面上にアレイ状に配置されたチップ上面のイメージを
模式的に示す平面図である。グローバルな配線とは、こ
の図１４（ａ）に示される配線層Ｍ４〜Ｍ６のように、
複数のブロックにまたがって形成されている配線に相当
する。一方、図１４（ｂ）は、図１４（ａ）のアレイの
中の１つのブロックを拡大して示す平面図であり、１ブ
ロックの上面のイメージを模式的に示している。各ブロ
ックは、Ｘ−Ｙ平面上にアレイ状に配置された複数のセ
ルを有しており、複数のセルにまたがるように形成され
ている配線層Ｍ１〜Ｍ３が、ローカルな配線に相当す
る。

【００８６】図１４（ｃ）は、上記の配線層Ｍ１〜Ｍ６
の積層状態を模式的に示す断面図であって、図１４
（ａ）及び（ｂ）の線III−IIIに沿った方向の断面図に
相当する。これより、第１配線層（最下層配線層）Ｍ１
〜第３配線層Ｍ３までがローカルな配線に使用されてお
り、アスペクト比がほぼ１の断面形状（すなわち正方形
断面）を有し、一方、第４配線層Ｍ４〜第６配線層（最
上層配線層）Ｍ６までがグローバルな配線に使用されて
いて、アスペクト比がほぼ２の断面形状（すなわち縦長
の長方形断面）を有している。また、グローバルな配線
のうちでも、比較的配線長が短い配線は第４配線層Ｍ４
として、中程度の長さの配線は第５配線層Ｍ５として、
及び比較的配線長が長い配線は第６配線層Ｍ６として、
それぞれ配置されている。

【００８７】以上のような分析結果を踏まえて、ステッ
プ１０２で次のようにして配線デザインルールの再設定
操作を行えば、ゲート遅延時間Ｔpdを最適値へと導くこ
とができる。

【００８８】すなわち、配線長が短い、ファンアウト負
荷が小さい、ドライバーサイズが小さい、といったロー
カルな配線の特徴を備えた配線パターンの場合は、配線
膜厚と配線幅との間のアスペクト比が１付近に移行する
ように（すなわち、正方形断面形状を有するように）配
線デサインを再設定すれば、ゲート遅延時間Ｔpdを最適
値へと導くことができる。一方、配線長が長い、ファン
アウト負荷が大きい、ドライバーサイズが大きい、とい
ったグローバルな配線の特徴を備えた配線パターンの場
合は、配線膜厚と配線幅との間のアスペクト比が２付近
に移行するように（すなわち、縦長の長方形断面形状を
有するように）配線デサインを再設定すれば、ゲート遅
延時間Ｔpdを最適値へと導くことができる。

【００８９】なお、本実施形態では、ステップ１０１
が、ＬＳＩチップのチップ面積と必要ゲート数とを予測
する第１の操作に相当し、ステップ１０２がデザインル
ールを設定・変更するステップに相当し、ステップ１０
３が、各ゲートの配線長を予測（算出）する第２の操作
に相当する。更に、ステップ１０４が、設定された配線
パターンにおける各ゲートのゲート遅延時間を計算する
第３の操作に相当し、ステップ１０５とステップ１０６
とが、ゲート遅延時間値の判定及び配線パターンの占有
面積の総和計算などを行う第４の操作に相当する。そし
て、ステップ１０７とステップ１０８とが、配線パター
ンの占有面積の総和のレベル判定や必要に応じた配線層
数の追加などを行う第５の操作に相当する。

【００９０】以上に説明した本発明のＬＳＩ回路パター
ン設計方法の処理ルーチンを、具体的な例を用いてあら
ためて説明する。

【００９１】なお、ここでのテクノロジー条件は、０．
１３μｍ世代、Ｃｕ配線、層間絶縁膜の比誘電率２．
６、最小配線ピッチ０．４μｍ（配線幅＝配線間隔＝
０．２μｍ）、ＬＳＩチップの面積４３０ｍｍ²、及び
ゲート数１０００万ゲートとする。このときの目標動作
周波数は６００ＭＨｚである。また、目標ゲート遅延時
間をクロック周波数の１５％に設定すると、その値は２
５０ｐｓ（ピコ秒）となる。

【００９２】先述のように、第１配線層Ｍ１から第３配
線層Ｍ３までは、配線長が非常に短いローカルな配線に
使用される。この場合、遅延時間に対する配線抵抗の影
響はほとんどなく、遅延時間は実質的に配線容量によっ
て律則される。従って、配線容量が小さい値になるよう
に、配線のアスペクト比を１に設定して、正方形断面形
状とする。ここで、配線材料として使用しているＣｕ
は、対エレクトロマイグレーション特性などの信頼性に
優れており、配線膜厚を薄く設定することができる。し
かし、配線材料がＡｌである場合には、その信頼性の観
点から配線膜厚をこのように薄く設定することができ
ず、アスペクト比を２程度に設定する必要がある。

【００９３】第４配線層Ｍ４では、比較的長い配線長の
ゲート（例えば、配線長４ｍｍ）があるために、アスペ
クト比は２に設定される必要がある。また、第５配線層
Ｍ５及び第６配線層Ｍ６に関しては、アスペクト比を２
に維持したままで更に配線遅延を改善するために、配線
ピッチを第４配線層Ｍ４の２倍及び４倍にそれぞれ設定
する必要がある。

【００９４】図１５（ａ−１）〜（ｇ−２）は、以上に
説明したデザインルールの設定方法を概念的に示す図で
ある。図１５（ａ−１）、（ｂ−１）、...、（ｇ−
１）は、各設定ステップにおける平面マスクの一部を示
す平面図であり、最下層配線層に対するマスクパターン
（図中の左端）から最上層配線層に対するマスクパター
ン（図中の右端）を、平面的に並べて描いている。ま
た、図１５（ａ−２）、（ｂ−２）、...、（ｇ−２）
は、対応して形成される配線構造の断面構造を示す図で
ある。

【００９５】図１５（ａ−１）及び（ａ−２）に示す第
１のステップでは、ある長さの配線長を有するゲートに
対する設計が行われた結果、図中で最も左に描かれてい
る第１配線層（最下層配線層）に対する第１のマスクパ
ターンのみに配線が設定され（マスクパターンＰ１ｂと
する）、その他の配線層に対する各マスクパターンＰ２
ａ〜Ｐ６ａには配線が設定されていない。しかも、第１
のマスクパターンＰ１ｂでも、その一部にしか配線は設
定されていない。従って、図１５（ａ−２）に示すよう
に、第１配線層（最下層配線層）Ｍ１の一部のみが形成
されることになる。

【００９６】次に、図１５（ｂ−１）及び（ｂ−２）に
示す第２のステップでは、異なる長さの配線長を有する
ゲートに対する設計が行われた結果、第１のマスクパタ
ーンＰ１ｂが埋まって、第１配線層（最下層配線層）Ｍ
１のパターンが決定される。従って、図１５（ｃ−１）
及び（ｃ−２）に示す第３のステップでは、第２配線層
Ｍ２に対応する第２のマスクパターンに配線が設定され
る（マスクパターンＰ２ｂとする）。

【００９７】以下、順に、異なる長さの配線長を有する
ゲートに対する設計を繰り返しながら、下に位置する配
線層（及びそれに対応するマスクパターン）から配線パ
ターンの割り当てが行われて、次第に上層の配線層ま
で、配線が設定されていく。その過程では、上層の配線
層になるほど、配線の断面積が大きくなる傾向にある。

【００９８】なお、本実施形態では、配線長の短い配線
がより下層の配線層に設定され、配線長の長い配線がよ
り上層の配線層に設定されるとして、本発明の説明を進
めてきているが、実際の設計過程では、若干の順序の入
れ替えが生じ得る。但し、原則として、配線長の短い配
線をより下層の配線層に、配線長の長い配線をより上層
の配線層に設定することによって、配線層数が抑制され
る。従って、実際のＤＡツールに本発明を組み込む場合
にも、上記のような機能を含めることが有効である。

【００９９】更に、上記の説明では、第１配線層Ｍ１〜
第４配線層Ｍ４までは何れも同じ配線ピッチを有し、第
５配線層Ｍ５及び第６配線層Ｍ６は、各々異なる配線ピ
ッチを有している。これに対して、実際の設計時には、
Ｘ方向及びＹ方向にそれぞれ１層ずつの計２層の同じ性
質の配線層が、順に積層される必要があることが多い。
一般的には、単一の配線層の中に同一レベルに位置する
Ｘ方向配線とＹ方向配線とを混在させることは不可能で
ある。しかし、例えば、単一の配線層の中に同一レベル
に位置したＸ方向配線とＹ方向配線とが交わる点におい
て、何れか一方の配線を、ビア（上下の配線を接続する
コンタクト）によって上下に位置する別の配線層に局所
的に迂回させる様に配置すれば、単一の配線層の中にＸ
方向配線とＹ方向配線とを混在させることが可能にな
る。

【０１００】上記において、ビアによる抵抗成分の発生
が問題になるような場合には、複数個のビアを設けて複
数箇所で並列にコンタクトを確保すればよい。また、実
際のＤＡツールにこのような機能を含めておけば、配線
層数の抑制が可能になって有効である。

【０１０１】以上のような操作を行うことで、本発明の
ＬＳＩ回路パターンの設計方法によれば、ＬＳＩチップ
レベルの性能を最適化する配線デザインルール及び配線
層数を決定することができる。

【０１０２】実際のＬＳＩ回路パターンの設計にあたっ
ては、使用するＤＡツールに図３のフローチャートで示
される処理ルーチンを組み込んで、設計処理を進めれば
よい。或いは、図１２に示すフローチャートで示される
処理ルーチンを実際のＤＡツールで利用すれば、配線デ
ザインルール及び配線層数を精度良く決定することがで
きる。

【０１０３】更に、図１２のフローチャートにおいて、
ある世代で生産されると予想される複数の種類のＬＳＩ
に対して、予測されるＬＳＩチップの面積、ゲート数、
及び動作周波数を満たすように計算を行うことによっ
て、その世代において生産されると予想される複数種類
のＬＳＩチップの配線層数を求めることが可能になる。
これによって複数種類のＬＳＩの生産個数が予測できれ
ば、配線工程の実施に必要なトータルの生産時間の予測
値が計算され得て、必要な生産設備の規模や装置の台数
などの正確な見積もりが可能になる。

【０１０４】

【発明の効果】以上のように、本発明のＬＳＩ回路パタ
ーンの設計方法によれば、回路パターンに含まれるゲー
ト遅延時間を、精度よく算出することができる。更に、
５層以上といった多層配線構造になる場合であっても、
配線層数及びチップ面積をできる限り増加させずに、ゲ
ート遅延時間を目標値以下に設定することが可能にな
る。これより、ＬＳＩチップレベルの性能を最適化する
回路設計パターン（配線デザインルール及び配線層数）
を得ることができる。

【図面の簡単な説明】

【図１】本発明のある実施形態におけるＬＳＩ回路パタ
ーン設計方法のフローチャートを示す図である。

【図２】配線長分布の計算結果を示す図である。

【図３】本発明のＬＳＩ回路パターン設計方法におけ
る、設計パターンの改変工程のフローチャートを示す図
である。

【図４】本発明のＬＳＩ回路パターン設計方法における
注目配線及び分岐配線を説明するための模式的な回路図
である。

【図５】注目配線の配線容量Ｃw及び配線抵抗Ｒwを変化
させる回路シミュレーションで得られたゲート遅延時間
の計算結果を示す図である。

【図６】図５の結果に関連して、注目配線の配線抵抗Ｒ
wとあるパラメータの関係を示す図である。

【図７】図５の結果に関連して、注目配線の配線抵抗Ｒ
wと他のパラメータの関係を示す図である。

【図８】（ａ）は、リピータ挿入前の回路構成を示す図
であり、（ｂ）は、リピータ挿入後の回路構成を示す図
である。

【図９】リピータの挿入個数とゲート遅延時間Ｔpdとの
関係を示す図である。

【図１０】配線ピッチとゲート遅延時間Ｔpdとの関係を
示す図である。

【図１１】（ａ−１）〜（ｄ−２）は、回路設計パター
ンの改変工程における、各ステップの進展に伴う回路構
成の変化を示す回路図、及び対応する物理的平面図であ
る。

【図１２】図１のフローチャートに示される処理ルーチ
ンに図３のフローチャートに示される処理ルーチンを組
み込んで得られる処理ルーチンのフローチャートを示す
図である。

【図１３】所定のテクノロジー条件の下で、最適なゲー
ト遅延時間をもたらす最適配線幅と最適配線膜厚との関
係を示す図である。

【図１４】（ａ）は、複数のブロックがＸ−Ｙ平面上に
アレイ状に配置されたチップ上面のイメージを模式的に
示す平面図であり、（ｂ）は、（ａ）のアレイの中の１
つのブロックを拡大して示す平面図であり、（ｃ）は、
（ａ）及び（ｂ）の構成に含まれる配線層Ｍ１〜Ｍ６の
積層状態を模式的に示す断面図である。

【図１５】（ａ−１）〜（ｇ−２）は、本発明によるデ
ザインルールの設定方法を概念的に示す図である。

【符号の説明】

１、１ａ 駆動ゲート ２ 負荷ゲート ２Ａ 注目する負荷ゲート ２Ｂ、２Ｃ、２Ｄ 注目しない負荷ゲート ３、３３ 配線 ３ａ 注目配線 ３ｂ₁、３ｂ₂ 分岐配線 ４Ａ、４Ｂ 配線分岐点 ５ リピータ ５ａ、５ｂ ＣＭＯＳインバータ Ｍ１ 第１配線層（最下層配線層） Ｍ２ 第２配線層 Ｍ３ 第３配線層 Ｍ４ 第４配線層 Ｍ５ 第５配線層 Ｍ６ 第６配線層（最上層配線層）

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩチップ上に、複数のゲートと、該
   複数のゲート間を接続する配線パターンと、をパターン
   設計するにあたって、 論理回路ブロックを構成するセル同士を該論理回路ブロ
   ック内で接続するようなローカルな配線の配線パターン
   は、配線膜厚と配線幅との間のアスペクト比が１に近似
   した配線構造を有する配線を用いてパターン設計し、 該論理回路ブロック同士を接続するようなグローバルな
   配線の配線パターンは、該アスペクト比が２に近似した
   配線構造を有する配線を用いてパターン設計し、 該グローバルな配線の配線パターンの内の少なくとも１
   層の配線ピッチが、該ローカルな配線の配線パターンの
   配線ピッチよりも大きい、ＬＳＩ回路パターンの設計方
   法。
2. 【請求項２】 前記配線の構成材料が銅である、請求項
   １に記載のＬＳＩ回路パターンの設計方法。