JP2000028518A - Nondestructive test method for semiconductor epitaxial film - Google Patents

Nondestructive test method for semiconductor epitaxial film

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JP2000028518A
JP2000028518A JP10200406A JP20040698A JP2000028518A JP 2000028518 A JP2000028518 A JP 2000028518A JP 10200406 A JP10200406 A JP 10200406A JP 20040698 A JP20040698 A JP 20040698A JP 2000028518 A JP2000028518 A JP 2000028518A
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epitaxial film
semiconductor epitaxial
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energy value
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Abstract

PROBLEM TO BE SOLVED: To provide a nondestructive test method for a semiconductor epitaxial film, capable of evaluating a sheet carrier concentration from a measurement of a photoluminescence spectrum near a room temperature without destroying the semiconductor epitaxial film. SOLUTION: This nondestructive test method of a semiconductor epitaxial film has a process for measuring a photoluminescence spectrum from the semiconductor epitaxial film, a process for obtaining a first energy value at the maximum intensity peak position of the spectrum, a process for obtaining a second energy value at the position, where the spectrum becomes a prescribed value in the range from 20% to 80% of the peak value on the high energy side of the peak, a process for calculating the difference between the first energy value and the second energy value and a process for estimating a sheet carrier concentration of the semiconductor epitaxial film from the difference by using a relation obtained beforehand by a measurement.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体エピタキシ
ャル膜の非破壊検査方法に係る。より詳細には、半導体
エピタキシャル膜を破壊することなく、室温付近のフォ
トルミネッセンススペクトルの測定から、シートキャリ
ア濃度を評価することが可能な半導体エピタキシャル膜
の非破壊検査方法に関する。特に、近年超高速のデバイ
スとして脚光をあびているヘテロ構造変調ドープ電界効
果トランジスタに用いられるチャネル層として機能する
半導体エピタキシャル膜の評価法として、本発明は好適
に用いられる。
The present invention relates to a nondestructive inspection method for a semiconductor epitaxial film. More specifically, the present invention relates to a nondestructive inspection method for a semiconductor epitaxial film, which can evaluate a sheet carrier concentration from a photoluminescence spectrum measurement near room temperature without breaking the semiconductor epitaxial film. In particular, the present invention is suitably used as a method for evaluating a semiconductor epitaxial film functioning as a channel layer used in a heterostructure modulation-doped field effect transistor which has been spotlighted as an ultra-high-speed device in recent years.

【0002】[0002]

【従来の技術】近年、光伝送通信システムの高速化ある
いはマイクロ波等無線通信システムの高速化等に伴い、
半導体デバイスにはさらなる高速動作が求められてい
る。このような分野において、ヘテロ構造変調ドープ電
界効果トランジスタ(以後HFETと略記)は、最も高
速な半導体デバイスの一つである。中でも、InP基板
上のInAlAs/InGaAs系HFETは超高速の
デバイスとして注目されている。このような構成のデバ
イスでは、基板上に前もってチャネルとして機能する層
を含む半導体エピタキシャル膜が設けられ、その膜を用
いてInAlAs/InGaAs系HFETが形成され
る。従って、半導体エピタキシャル膜に対して、デバイ
ス作製プロセスに供する前に非破壊評価によってチャネ
ル層のシートキャリア濃度(以後Nsと略記)を求めス
クリーニングすることができれば、その後作製するHF
ETにおけるしきい値電圧(以後Vthと略記)等のデバ
イス特性を歩留まり良く所望のものが得られると考えら
れている。例えば、上記Nsと上記Vthには一定の関係
があることが報告されている[H. Hida, T. Tsukada,
Y. Ogawa, Toyoshima, M. Fujii, K. Shibahara, M. Ko
hno, and T. Nozaki, IEEE Trans. Electron Device, 3
6, 223 (1989)]。
2. Description of the Related Art In recent years, the speed of an optical transmission communication system or the speed of a wireless communication system such as a microwave has been increased.
Semiconductor devices are required to operate at higher speeds. In such fields, heterostructure modulation doped field effect transistors (hereinafter abbreviated as HFETs) are one of the fastest semiconductor devices. In particular, an InAlAs / InGaAs-based HFET on an InP substrate has attracted attention as an ultra-high-speed device. In a device having such a configuration, a semiconductor epitaxial film including a layer functioning as a channel is provided on a substrate in advance, and an InAlAs / InGaAs-based HFET is formed using the film. Therefore, if the semiconductor epitaxial film can be screened by non-destructive evaluation to determine the sheet carrier concentration (hereinafter abbreviated as Ns) of the semiconductor epitaxial film before it is subjected to the device manufacturing process, the HF to be subsequently manufactured
It is considered that desired device characteristics such as a threshold voltage (hereinafter abbreviated as Vth) in ET can be obtained with high yield. For example, it has been reported that Ns and Vth have a certain relationship [H. Hida, T. Tsukada,
Y. Ogawa, Toyoshima, M. Fujii, K. Shibahara, M. Ko
hno, and T. Nozaki, IEEE Trans. Electron Device, 3
6, 223 (1989)].

【0003】従来、HFET用エピタキシャル膜である
チャネル層のNs評価は以下のように行われてきた。
Conventionally, Ns evaluation of a channel layer which is an epitaxial film for HFET has been performed as follows.

【0004】(1)ホール効果を用いた測定法 複数枚同時に膜ウェハ(基板上に半導体エピタキシャル
膜が付いたウェハ)をを成長できる装置では同時に成長
した膜ウェハのうち1枚抜き出しホール素子等測定用試
料を作りNsを測定していた。残りの膜ウェハのNsはそ
の測定値と同じとみなした。単数枚しか成長できない装
置では、HFET製作に用いる膜の前あるいは後に成長
した膜ウェハに対しホール素子等測定用試料を作りNs
を測定していた。HFET製作に用いる膜ウェハのNs
はその測定値と同じと考えた。
(1) Measuring Method Using Hall Effect In an apparatus capable of growing a plurality of film wafers (a wafer having a semiconductor epitaxial film on a substrate) at the same time, one of the simultaneously grown film wafers is sampled and a Hall element is measured. A sample was prepared and Ns was measured. The Ns of the remaining film wafer was considered to be the same as the measured value. In an apparatus that can grow only a single wafer, a sample for measurement such as a Hall element is formed on a film wafer grown before or after a film used for manufacturing an HFET.
Was measured. Ns of film wafer used for HFET fabrication
Was considered the same as the measurement.

【0005】(2)うず電流法を用いた測定法 チャネル層以外に導電層(例えばコンタクト層)を持た
ないHFETエピタキシャル膜では、うず電流法による
非破壊評価によってシート抵抗や移動度を求めひいては
Nsを算出していた。
(2) Measuring Method Using Eddy Current Method In an HFET epitaxial film having no conductive layer (for example, a contact layer) other than the channel layer, the sheet resistance and the mobility are obtained by nondestructive evaluation by the eddy current method, and eventually Ns Was calculated.

【0006】(3)低温におけるフォトルミネッセンス
を用いた測定法 研究段階では、低温20Kでのフォトルミネッセンス
(以後PLと略記)測定からNsを求める方法が報告さ
れている。このPL測定では、HFETチャネル層にお
ける量子準位の基底準位の電子e1と基底準位の正孔h
との結合に対応するPLピークエネルギー位置E1と、
フェルミエネルギー位置の電子eFと基底準位の正孔h
との結合に対応する高エネルギー端側の肩部のエネルギ
ー位置EFとのエネルギー差Δ*Eを求めている。そのΔ
*EがNsと線形関係にあることを利用している。
(3) Measurement method using photoluminescence at low temperature In the research stage, a method for obtaining Ns from photoluminescence (hereinafter abbreviated as PL) measurement at a low temperature of 20K has been reported. In this PL measurement, the electron e 1 at the ground level of the quantum level and the hole h at the ground level in the HFET channel layer
A PL peak energy position E 1 corresponding to the bond with
Electron e F at the Fermi energy position and hole h at the ground level
Seeking energy difference delta * E between energy position E F of the shoulder of the corresponding high energy end for binding to. Its Δ
* Utilizes that E has a linear relationship with Ns.

【0007】しかしながら、上記測定法には以下のよう
な課題があった。
However, the above measuring method has the following problems.

【0008】ホール効果を用いた測定法では、ホール
効果測定用のホール素子を作製するため、エピタキシャ
ル膜の付いたウェハ1枚を割ったりあるいはエッチング
したりして破壊しなければならなかった。従って、Ns
を測定した同じウェハ領域にHFETを作製し製品化す
ることは困難であった。また、ホール素子を作るのに数
時間かかる等の問題もあった。
In the measurement method using the Hall effect, in order to produce a Hall element for measuring the Hall effect, one wafer having an epitaxial film must be broken or broken by etching. Therefore, Ns
It was difficult to manufacture and commercialize an HFET in the same wafer region where was measured. There is also a problem that it takes several hours to make a Hall element.

【0009】うず電流法を用いた測定法では、チャネ
ル層以外に導電層(例えばコンタクト層)を持つHFE
Tエピタキシャル膜には適用できないという欠点があっ
た。これはチャネル層のNsとそれ以外の導電層のNsを
同時に測定してしまい、両者のNsの分離ができないた
めである。InP基板上のIAlAs/InGaAs系
HFETでは、フッ素汚染等材料劣化をさけるためソー
スドレイン電極アロイ熱処理ができず、オーミックコン
タクトをとるためにはn+InGaAs等の高導電性の
コンタクトエピタキシャル層を用いノンアロイ電極をつ
ける必要がある。従って、うず電流による方法を用いる
ことができない。
In the measurement method using the eddy current method, an HFE having a conductive layer (for example, a contact layer) in addition to a channel layer is used.
There is a drawback that it cannot be applied to a T epitaxial film. This is because the Ns of the channel layer and the Ns of the other conductive layers are measured at the same time, and it is impossible to separate the two Ns. In IAlAs / InGaAs system HFET on InP substrate, can not source drain electrode alloy heat treatment to avoid fluorine pollution material degradation, using a highly conductive contact epitaxial layer, such as n + InGaAs is to ohmic contact non-alloy It is necessary to attach electrodes. Therefore, the method using the eddy current cannot be used.

【0010】低温におけるPLを用いた測定法では、
ウェハを割ったりエッチングしたりする必要はないが、
冷却過程にウェハの表面が汚れるあるいは傷つく心配が
ありまたエピタキシャル膜に歪みが生じるため、完全な
非破壊測定とはいかず、HFET等デバイス実用生産ラ
インでは受け入れられない。また、冷却のためまた測定
後室温にもどすのに時間がかかる等の問題があった。な
お、このPL評価はチャネル層以外に導電層を持たない
HFETエピタキシャル膜にのみ適用され、導電層の影
響が明らかにされていなかった。一方、ウェハ汚染やひ
ずみの心配がない室温付近のPLスペクトルでは、エネ
ルギー位置EFが識別できない、またNsが2×1012
-2付近あるいはそれ以上の領域ではPLピークエネル
ギー位置E1が識別しにくいため、その方法が使えない
という問題点があった。これは、室温付近ではフェルミ
エネルギー付近での電子の状態占有確率がだれること、
また、PLピークがブロードになるために量子準位の基
底準位の電子e1と基底準位の正孔hとの結合に対応す
るe1hPLピークが量子準位の励起準位の電子e2と基
底準位の正孔hとの結合に対応するe2hPLピーク
(このピークはNsの増加とともに大きくなり、約2×
1012cm-2以上ではe1hPLピークよりかなり優勢
となる)とかなりの部分重なることによる。
In a measuring method using PL at low temperature,
There is no need to crack or etch the wafer,
During the cooling process, the surface of the wafer may be stained or damaged, and the epitaxial film may be distorted. Therefore, the measurement is not completely non-destructive, and is not accepted in a practical production line of devices such as HFETs. In addition, there is a problem that it takes a long time to return to room temperature after measurement due to cooling and the like. Note that this PL evaluation was applied only to an HFET epitaxial film having no conductive layer other than the channel layer, and the effect of the conductive layer was not clarified. On the other hand, the PL spectrum around room temperature without fear of wafer contamination and distortion, energy position E F can not be identified, also Ns is 2 × 10 12 c
Since m -2 vicinity or more regions difficult to identify the PL peak energy position E 1 has a problem that it can use the method. This means that the probability of the state occupation of electrons near the Fermi energy near room temperature is
In addition, since the PL peak becomes broad, the e 1 hPL peak corresponding to the coupling between the electron e 1 at the ground level of the quantum level and the hole h at the level e is the electron e at the excited level of the quantum level. E 2 hPL peak corresponding to the bond between 2 and the hole h at the ground level (this peak increases with an increase in Ns, and is approximately 2 ×
Above 10 12 cm -2 , the peak becomes much more dominant than the e 1 hPL peak) and a considerable partial overlap.

【0011】[0011]

【発明が解決しようとする課題】本発明の目的は、半導
体エピタキシャル膜を破壊することなく、室温付近のフ
ォトルミネッセンススペクトルの測定から、シートキャ
リア濃度を評価することが可能な半導体エピタキシャル
膜の非破壊検査方法を提供することである。
SUMMARY OF THE INVENTION It is an object of the present invention to provide a non-destructive semiconductor epitaxial film capable of evaluating a sheet carrier concentration by measuring a photoluminescence spectrum near room temperature without destroying the semiconductor epitaxial film. The purpose is to provide an inspection method.

【0012】[0012]

【課題を解決するための手段】本発明に係る半導体エピ
タキシャル膜の非破壊検査方法は、半導体エピタキシャ
ル膜からのフォトルミネッセンススペクトルを測定する
工程と、前記スペクトルの最大強度ピーク位置の第1の
エネルギー値を求める工程と、前記ピークの高エネルギ
ー側で前記スペクトルが前記ピーク値の20%乃至80
%の範囲の予め決めた値となる位置の第2のエネルギー
値を求める工程と、前記第1のエネルギー値と前記第2
のエネルギー値との差分を算出する工程と、前記差分か
ら、予め測定により求めておいた関係を用いて、前記半
導体エピタキシャル膜のシートキャリア濃度を推定する
工程と、を有することを特徴とする。
A nondestructive inspection method for a semiconductor epitaxial film according to the present invention comprises a step of measuring a photoluminescence spectrum from the semiconductor epitaxial film, and a first energy value at a maximum intensity peak position of the spectrum. And determining that the spectrum has 20% to 80% of the peak value on the high energy side of the peak.
% Determining a second energy value at a position where the energy value becomes a predetermined value in the range of%.
And a step of estimating a sheet carrier concentration of the semiconductor epitaxial film from the difference by using a relationship obtained by measurement in advance from the difference.

【0013】本発明者は、HFET構造を備えた半導体
エピタキシャル膜に対して室温でPL測定を行って得
た、HFETチャネル層からの最も大きなPLピークの
エネルギー位置Epとそのピークの高エネルギー側半値
位置のエネルギー位置Ehとのエネルギー差ΔEと、ホ
ール効果から求めたNsとが線形の正相関を有すること
を見出し、上記構成からなる本発明を考案した。
The inventor of the present invention conducted an PL measurement at room temperature on a semiconductor epitaxial film having an HFET structure, and obtained the energy position Ep of the largest PL peak from the HFET channel layer and the half value of the peak on the high energy side. The inventors have found that the energy difference ΔE between the energy position Eh of the position and Ns obtained from the Hall effect has a linear positive correlation, and devised the present invention having the above configuration.

【0014】この正相関は、コンタクト層の有無によら
ず維持されることも分った。従って、ΔEとNsの対応
データを予め蓄積しておき、それらの相関関係をコンピ
ューターに記憶させておくと、デバイスを作製する前の
HFET構造を備えた半導体エピタキシャル膜を設けた
ウェハに対し、室温PLを測定することによって非破壊
でチャネル層のNs が求められること、さらにはウェハ
のスクリーニングができることが明らかとなった。
It has been found that this positive correlation is maintained regardless of the presence or absence of the contact layer. Therefore, if the correspondence data between ΔE and Ns is stored in advance and the correlation between them is stored in a computer, the temperature of the wafer provided with the semiconductor epitaxial film having the HFET structure before the device is manufactured is kept at room temperature. By measuring the PL, it was found that Ns of the channel layer can be determined nondestructively, and that the wafer can be screened.

【0015】なお、上記相関は、以下の理由によるもの
と本発明者は考えた。
The inventor has considered that the above-mentioned correlation is due to the following reasons.

【0016】上記エネルギー差ΔEは、(Eh −Ep )
である。ここで、Epは量子準位の基底準位の電子e1
基底準位の正孔hとの結合エネルギーE1(チャネル層
のキャリヤ濃度が低い場合)あるいは量子準位の励起準
位の電子e2と基底準位の正孔hとの結合エネルギーE2
(チャネル層のキャリヤ濃度が高い場合)に相当する。
The energy difference ΔE is (Eh−Ep)
It is. Here, Ep is the binding energy E 1 between the electron e 1 at the ground level of the quantum level and the hole h at the ground level (when the carrier concentration of the channel layer is low) or the electron at the excited level of the quantum level. binding energy E 2 between e 2 and ground level hole h
(When the carrier concentration of the channel layer is high).

【0017】実用のHFETでよく使われるNs=2×
1012cm-2近傍あるいはそれ以上では室温PLのEp
は一般にE2に相当する。チャネル層のキャリヤ濃度が
増えるにつれて、伝導帯中高エネルギー側まで電子が存
在するようになる。この電子と光励起後基底状態に緩和
された正孔との結合によるPLが発生するため、最も大
きなPLピークEpの高エネルギー側のすそが膨らみ高
エネルギー側に伸びる。
Ns = 2 × often used in practical HFETs
Room temperature PL near 10 12 cm -2 or above
Generally corresponds to E 2 . As the carrier concentration of the channel layer increases, electrons are present up to the high energy side in the conduction band. Since PL occurs due to the bond between the electron and the hole relaxed to the ground state after photoexcitation, the hem on the high energy side of the largest PL peak Ep expands and extends to the high energy side.

【0018】従って、半値エネルギー位置Eh もEpに
対して相対的に高エネルギー側にずれるので、(Eh −
Ep )がNsと正相関をもつと、本発明者は考えた。
Accordingly, the half-value energy position Eh is also shifted to the higher energy side relative to Ep, so that (Eh-
The inventor considered that Ep) had a positive correlation with Ns.

【0019】また、上記説明では半値エネルギー位置E
hとEpとの関係に基づき説明したが、半値エネルギー位
置Ehの代わりに、最大ピーク値の20%〜80%のエ
ネルギー位置を用いても、同様の作用・効果が得られる
ことが分かった。
In the above description, the half-value energy position E
Although the description has been given based on the relationship between h and Ep, it has been found that the same operation and effect can be obtained by using an energy position of 20% to 80% of the maximum peak value instead of the half-value energy position Eh.

【0020】さらに、コンタクト層の影響をほとんど受
けないのは、コンタクト層は通常非常に低抵抗すなわち
非常に高濃度ドープ層であり、このような層からのPL
ピークは非常にブロードでかつ非常に低強度であるた
め、という実験事実も本発明者は見出した。
Further, what is hardly affected by the contact layer is that the contact layer is usually a very low-resistance or very heavily doped layer, and the PL
The inventor has also found that the peak is very broad and very low in intensity.

【0021】[0021]

【発明の実施の形態】以下では、本発明に係る半導体エ
ピタキシャル膜の非破壊検査方法について、具体的な手
順に基づき詳述する。
BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, a nondestructive inspection method for a semiconductor epitaxial film according to the present invention will be described in detail based on a specific procedure.

【0022】まず、評価対象として、半導体エピタキシ
ャル膜としてInGaAsからなるチャネル層を有す
る、表1に示した層構成からなるHFET用ウェハを用
意した。すなわち、このウェハはInP基板上にInA
lAs/InGaAs系HFET構造を備えている。但
し、表1のInAlAsとしてはIn0.52Al0.48As
を、InGaAsとしてはIn0.53Ga0.47Asを、そ
れぞれ用いた。
First, an HFET wafer having a layer structure shown in Table 1 having a channel layer made of InGaAs as a semiconductor epitaxial film was prepared as an evaluation object. That is, the wafer is InA on an InP substrate.
It has an lAs / InGaAs HFET structure. However, as InAlAs in Table 1, In 0.52 Al 0.48 As
And In 0.53 Ga 0.47 As as InGaAs.

【0023】[0023]

【表1】 [Table 1]

【0024】表1に示す構成のウェハを20枚用い、各
ウェハの2箇所において、チャネル層からのPLスペク
トルを室温で測定した。図1は、この測定により得られ
たPLスペクトルの一例を示すグラフである。そして、
図1に示すようにΔEを求めた。図1において、横軸は
PL測定に用いた光の波長であり、縦軸は各波長で観測
されたPL強度である。但し、図1の縦軸は、最大ピー
ク強度を10として規格化した数値である。
Using 20 wafers having the constitutions shown in Table 1, the PL spectrum from the channel layer was measured at two places on each wafer at room temperature. FIG. 1 is a graph showing an example of a PL spectrum obtained by this measurement. And
ΔE was obtained as shown in FIG. In FIG. 1, the horizontal axis is the wavelength of the light used for the PL measurement, and the vertical axis is the PL intensity observed at each wavelength. However, the vertical axis in FIG. 1 is a numerical value normalized by setting the maximum peak intensity to 10.

【0025】また、上記PL測定後、同一箇所に作製し
たホール素子を用いてホール効果を測定することによっ
て、シートキャリア濃度Nsを求めた。
After the above-mentioned PL measurement, the Hall effect was measured using a Hall element fabricated at the same location, thereby obtaining the sheet carrier concentration Ns.

【0026】図2は、PL測定から得られたΔEと、ホ
ール効果の測定から得られたNsとの関係を示すグラフ
である。図2において、●印はダイオード領域が無い場
合、○印はダイオード領域が有る場合を各々示してい
る。
FIG. 2 is a graph showing the relationship between ΔE obtained from the PL measurement and Ns obtained from the Hall effect measurement. In FIG. 2, a mark ● indicates a case where there is no diode region, and a mark ○ indicates a case where there is a diode region.

【0027】図2から、ΔEとNsは良い線形の正相関
を示していることが分かった。また、図2にはダイオー
ド領域が有るウェハと無いウェハのデータが混在してい
るが、ダイオード領域の有無には相関がほとんど影響を
受けないことも明らかとなった。従って、半導体エピタ
キシャル膜構造が同じウェハに対して室温非破壊PL測
定を行って得られたΔEから、図2の相関関係を用いる
ことにより、チャネル層のシートキャリア濃度Nsを非
破壊で求めることができる。
FIG. 2 shows that ΔE and Ns show a good linear positive correlation. Further, FIG. 2 shows that the data of the wafer having the diode region and the data of the wafer having no diode region are mixed, but it is also clear that the correlation is hardly affected by the presence or absence of the diode region. Therefore, the sheet carrier concentration Ns of the channel layer can be determined nondestructively from ΔE obtained by performing room temperature nondestructive PL measurement on the same wafer with the same semiconductor epitaxial film structure by using the correlation shown in FIG. it can.

【0028】また図2では、若干ΔEとNsの相関にば
らつきが見られるが、これはPL測定系のS/N比改良
等により十分低減可能である。例えば、ΔE=49me
Vの場合に、Ns=約2×1012cm-2と求まる。従っ
て、コンタクト層が有っても室温PL測定で求まるΔE
から、シートキャリア濃度Nsを非破壊検査できること
が明らかとなった。
In FIG. 2, there is a slight variation in the correlation between ΔE and Ns, which can be sufficiently reduced by improving the S / N ratio of the PL measurement system. For example, ΔE = 49me
In the case of V, Ns = about 2 × 10 12 cm −2 is obtained. Therefore, even if there is a contact layer, ΔE determined by room temperature PL measurement
From this, it has been clarified that the sheet carrier concentration Ns can be inspected nondestructively.

【0029】さらには、上記非破壊検査である室温PL
測定を終えたウェハを使って、作製するHFETにおけ
るしきい値電圧Vthをも予想することが可能である。
Further, at the room temperature PL, which is the nondestructive inspection described above,
Using the wafer after the measurement, the threshold voltage Vth of the HFET to be manufactured can also be estimated.

【0030】図3は、3インチウェハの模式的な平面図
であり、その面内には5mm間隔で室温PL測定を行
い、非破壊で求めたΔEの数値をマッピングした一例を
示す。図3において、ΔEの平均値は51.54meV
であり、ΔEの標準偏差は1.06meVである。そし
て、図2の関係を用いNsに置き換えることにより、Ns
の標準偏差は約2×1011cm-2と求まる。この結果か
ら、このウェハで所期のHFETを作製するとしきい値
電圧Vthの標準偏差は約50mVになると予想された。
この予想に基づき、このウェハはHFET作製用として
均一性はほぼ合格と判定することができた。
FIG. 3 is a schematic plan view of a 3-inch wafer, showing an example in which the room temperature PL measurement is performed at intervals of 5 mm on the surface and the numerical value of ΔE obtained nondestructively is mapped. In FIG. 3, the average value of ΔE is 51.54 meV
And the standard deviation of ΔE is 1.06 meV. Then, by using the relationship of FIG.
Is about 2 × 10 11 cm −2 . From these results, it was expected that the standard deviation of the threshold voltage Vth would be about 50 mV when the intended HFET was manufactured on this wafer.
Based on this expectation, the uniformity of this wafer could be determined to be almost acceptable for HFET fabrication.

【0031】また、図3において、ΔEはウェハ中心で
小さく外周側で大きい回転対称に近くなっていることが
分かった。この結果は、エピタキシャル成長条件の面内
不均一を反映していると考えられ、成長条件改善に重要
な情報として利用できることも明らかとなった。
Further, in FIG. 3, it was found that ΔE is small at the center of the wafer and close to a large rotational symmetry on the outer peripheral side. This result is considered to reflect the in-plane non-uniformity of the epitaxial growth conditions, and it was also clarified that the results can be used as important information for improving the growth conditions.

【0032】なお、上記説明では、EhとしてPL強度
がEpの1/2になるエネルギーを採用したが、一定比
率に定めてΔEとNsとの相関をとれば、その前後例え
ば1/3でも2/3でも可能なことは、上記説明から明
らかである。具体的な範囲としては、最大ピーク値の2
0%〜80%の範囲に設定すれば同様の効果が得られる
ことが確認された。
In the above description, the energy at which the PL intensity is の of Ep is adopted as Eh. However, if the correlation between ΔE and Ns is determined at a fixed ratio, for example, 1/3 before and after that, for example, 1/3 It is clear from the above description that / 3 is also possible. As a specific range, the maximum peak value is 2
It has been confirmed that the same effect can be obtained by setting the range of 0% to 80%.

【0033】さらに、上記説明では、半導体エピタキシ
ャル膜としてInGaAsからなるチャネル層を有し、
InP基板上にInAlAs/InGaAs系HFET
構造を備えたウェハを用いた例を示したが、本発明に係
る方法は、この構成のみに限られるものではない。例え
ば、GaAs基板上のAlGaAs/InGaAs系H
FET構造を備えたエピタキシャル膜、他のHFET構
造を備えたエピタキシャル膜、あるいはHFET以外の
量子井戸構造を備えたエピタキシャル膜等を使った各種
電子デバイスや光デバイスにも、本発明に係る方法は適
用できる。
Further, in the above description, the semiconductor epitaxial film has a channel layer made of InGaAs,
InAlAs / InGaAs HFET on InP substrate
Although an example using a wafer having a structure has been described, the method according to the present invention is not limited to this configuration. For example, AlGaAs / InGaAs-based H on a GaAs substrate
The method according to the present invention is applicable to various electronic devices and optical devices using an epitaxial film having an FET structure, an epitaxial film having another HFET structure, or an epitaxial film having a quantum well structure other than the HFET structure. it can.

【0034】[0034]

【発明の効果】以上説明したように、本発明に係る半導
体エピタキシャル膜の非破壊検査方法を用いることによ
り、HFET作製プロセスに供する前に、例えばチャネ
ルとして用いる層を含む半導体エピタキシャル膜を非破
壊で評価することによって、当該膜のスクリーニングが
可能であり、その結果所望のしきい値電圧Vthを有する
デバイスが歩留まり良く得られる。
As described above, by using the method for nondestructively inspecting a semiconductor epitaxial film according to the present invention, a semiconductor epitaxial film including a layer used as a channel can be nondestructively processed before being subjected to an HFET fabrication process. By the evaluation, the film can be screened, and as a result, a device having a desired threshold voltage Vth can be obtained with a high yield.

【0035】例えば、一通りのHFET作製プロセスは
1回のエピタキシャル膜の成長に比べてかなり多くの時
間(数ヶ月)と人手を要する。これに対して、上記スク
リーニングで不合格になり膜を再度成長し直したとして
もせいぜい数日で済む。ゆえに、本発明に係る方法を採
用することで、デバイス作製に要する時間と労力と費用
を著しく低減することができる。
For example, a single HFET fabrication process requires considerably more time (several months) and labor than a single epitaxial film growth. On the other hand, even if the above screening is rejected and the film is grown again, it takes at most several days. Therefore, by employing the method according to the present invention, the time, labor, and cost required for device fabrication can be significantly reduced.

【0036】また、本発明に係る方法は、従来使われて
いた破壊検査のホール効果測定に比べてもNsのウェハ
面内分布をとるのに時間と労力が少なくてすむ。加え
て、図3に示したように、本発明に係る方法で求めたΔ
Eの分布は、エピタキシャル成長条件(例えば、成長温
度など)の面内不均一を反映しているので、早いフィー
ドバックの成長条件出しや成長条件改良にも有効な手段
として利用できる。
In addition, the method according to the present invention requires less time and labor to obtain the distribution of Ns in the wafer surface than the Hall effect measurement in the conventional destructive inspection. In addition, as shown in FIG. 3, Δ obtained by the method according to the present invention.
Since the distribution of E reflects in-plane non-uniformity of epitaxial growth conditions (for example, growth temperature, etc.), it can be used as an effective means for determining growth conditions for quick feedback and improving growth conditions.

【図面の簡単な説明】[Brief description of the drawings]

【図1】チャネル層からのPLスペクトルを室温で測定
した結果を示すグラフであり、横軸はPL測定に用いた
光の波長であり、縦軸は各波長で観測されたPL強度で
ある。
FIG. 1 is a graph showing the result of measuring a PL spectrum from a channel layer at room temperature, wherein the horizontal axis represents the wavelength of light used for PL measurement, and the vertical axis represents the PL intensity observed at each wavelength.

【図2】PL測定から得られたΔEと、ホール効果の測
定から得られたNs との関係を示すグラフであり、●印
はダイオード領域が無い場合、○印はダイオード領域が
有る場合を各々示す。
FIG. 2 is a graph showing a relationship between ΔE obtained from PL measurement and Ns obtained from measurement of the Hall effect, where ● indicates a case where there is no diode region, and ○ indicates a case where there is a diode region. Show.

【図3】3インチウェハの模式的な平面図であり、その
面内には5mm間隔で室温PL測定を行い非破壊で求め
たΔEの数値をマッピングした一例を示す。
FIG. 3 is a schematic plan view of a 3-inch wafer, showing an example in which a room temperature PL measurement is performed at intervals of 5 mm and a numerical value of ΔE obtained in a non-destructive manner is mapped in the plane.

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 2G020 BA02 BA18 CA01 CD03 CD11 CD14 2G059 AA01 AA03 AA05 BB16 CC20 DD15 EE07 EE12 EE15 MM01 MM02 MM03 MM04 MM12 PP01 4M106 AB04 CA18 CA20 CB01 DJ12 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 2G020 BA02 BA18 CA01 CD03 CD11 CD14 2G059 AA01 AA03 AA05 BB16 CC20 DD15 EE07 EE12 EE15 MM01 MM02 MM03 MM04 MM12 PP01 4M106 AB04 CA18 CA20 CB01 DJ12

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 半導体エピタキシャル膜からのフォトル
ミネッセンススペクトルを測定する工程と、前記スペク
トルの最大強度ピーク位置の第1のエネルギー値を求め
る工程と、前記ピークの高エネルギー側で前記スペクト
ルが前記ピーク値の20%乃至80%の範囲の予め決め
た値となる位置の第2のエネルギー値を求める工程と、
前記第1のエネルギー値と前記第2のエネルギー値との
差分を算出する工程と、前記差分から、予め測定により
求めておいた関係を用いて、前記半導体エピタキシャル
膜のシートキャリア濃度を推定する工程と、を有するこ
とを特徴とする半導体エピタキシャル膜の非破壊検査方
法。
1. A step of measuring a photoluminescence spectrum from a semiconductor epitaxial film, a step of obtaining a first energy value at a maximum intensity peak position of the spectrum, and a step of calculating the peak value on a high energy side of the peak. Obtaining a second energy value at a position having a predetermined value in the range of 20% to 80% of
Calculating a difference between the first energy value and the second energy value, and estimating a sheet carrier concentration of the semiconductor epitaxial film from the difference using a relationship obtained by measurement in advance. And a non-destructive inspection method for a semiconductor epitaxial film.
【請求項2】 前記半導体エピタキシャル膜からのフォ
トルミネッセンススペクトルの測定が、室温付近で行わ
れることを特徴とする請求項1に記載の半導体エピタキ
シャル膜の非破壊検査方法。
2. The method according to claim 1, wherein the measurement of the photoluminescence spectrum from the semiconductor epitaxial film is performed at around room temperature.
【請求項3】 前記予め測定により求めておいた関係
は、前記半導体エピタキシャル膜からのフォトルミネッ
センススペクトルの測定から求めた前記第1のエネルギ
ー値と前記第2のエネルギー値との差分と、前記半導体
エピタキシャル膜に対するホール効果の測定から求めた
シートキャリア濃度との関係であることを特徴とする請
求項1に記載の半導体エピタキシャル膜の非破壊検査方
法。
3. The relation determined in advance by the measurement includes: a difference between the first energy value and the second energy value obtained from measurement of a photoluminescence spectrum from the semiconductor epitaxial film; 2. The non-destructive inspection method for a semiconductor epitaxial film according to claim 1, wherein the relation is a relationship with a sheet carrier concentration obtained from measurement of a Hall effect on the epitaxial film.
【請求項4】 前記半導体エピタキシャル膜は、ヘテロ
構造変調ドープ電界効果トランジスタに用いられるチャ
ネル層であることを特徴とする請求項1に記載の半導体
エピタキシャル膜の非破壊検査方法。
4. The method according to claim 1, wherein the semiconductor epitaxial film is a channel layer used for a heterostructure modulation doped field effect transistor.
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